KR19990044265A - Ｄｒａｍ용 메모리 인터페이스 및 메모리 회로 판독 방법 - Google Patents

Ｄｒａｍ용 메모리 인터페이스 및 메모리 회로 판독 방법 Download PDF

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브릿트 엘 윌리엄스
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로데릭 더블류 루이스
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Abstract

메모리 회로는 데이터를 저장하기 위한 메모리 셀들을 포함하는 것으로 기술되어 있다. 메모리 회로는 마이크로프로세서 또는 코어 로직 칩 세트와 같은 외부 시스템으로부터 또는 이에 의해 판독 또는 기입될 수 있다. 마이크로프로세서는 메모리 셀 어드레스 데이터를 메모리 회로에 제공하고, 그 데이터가 판독을 위해 통신 라인 상에 출력되게 요청한다. 메모리 회로는 유효 출력 데이터 신호를 제공하므로써 메모리에 저장된 데이터를 판독하는데 필요한 시간을 단축시킨다. 유효 출력 데이터 신호는 통신 라인에 결합된 데이터가 안정화되고 따라서 유효하다는 것을 나타낸다. 상이한 유효 출력 데이터 신호 및 이 신호를 생성하기 위한 트리거 회로가 기술되어 있다.

Description

ＤＲＡＭ용 메모리 인터페이스 및 메모리 회로 판독 방법
다수의 집적 회로 메모리들이 상용화되어 있다. 예를 들면, 랜덤 형태로 억세스되도록 배열된 메모리 셀들을 갖는 동적 메모리 회로들은 동적 랜덤 억세스 메모리, 즉 DRAM으로서 인용된다. 이들 메모리들은 다양한 디자인으로 생성될 수 있어, 동적 메모리 셀들에 대해서 판독 및 기입하는 여러 방법들을 제공한다. 이러한 한가지 방법은 페이지 모드 동작이다. DRAM 내에서의 페이지 모드 동작은 메모리 셀 어레이의 행을 억세스하고 어레이의 여러 열들을 랜덤하게 억세스하는 방법에 의해 정의된다. 열이 억세스되는 동안, 행 및 열의 교차점에 저장된 데이터가 출력될 수 있다. 다른 형태의 메모리 억세스는 확장형 데이터 출력 (EDO) 메모리인데, 이는 메모리 어레이 어드레스에 저장된 데이터를, 어드레스된 열이 폐쇄된 후에 출력으로서 사용가능하게 한다. 또 다른 형태의 동작은 버스트 EDO 메모리 내에서 행해지는데, 이는 메모리 어레이의 1개의 열을 어드레스한 다음, 외부 어드레스 라인 상에 추가의 열 어드레스들을 제공하지 않고도 선정된 방식으로 추가의 열들을 자동적으로 어드레스할 수 있는 능력을 부가한다. EDO 특징을 갖는 DRAM에 대한 좀 더 상세한 설명은 본 출원의 양도인, Micron Technology, Inc., Boise, Idaho로부터 입수할 수 있는 "1995 DRAM Data Book" 페이지 1-1 내지 1-30에 기재되어 있다.
DRAM은 전형적으로 데이터 입력 및 데이터 출력으로서 동작하는 양방향 데이터 라인을 포함한다. 데이터는 스트로브 신호 또는 클럭 중 어느 하나를 이용하여 메모리 회로에 기입된다. 그러나, 전형적인 DRAM의 출력은 스트로브되거나 클럭되지 않기 때문에, DRAM을 판독하는 외부 시스템은 유효 데이터가 DRAM으로부터 사용가능한 때를 알지 못한다. 즉, DRAM을 판독하는 외부 시스템은 메모리 판독 전에 유효 데이터가 데이터 라인 상에 존재하는 것을 알 때까지 데이터 라인의 판독을 지연시켜야 한다. 따라서, 메모리 회로로부터 유효 데이터의 판독을 보장하기 위해 시간 지연은 데이터 판독 요청이 메모리에 신호화된 이후에 채택된다. 이러한 시간 지연은 필요한 지연 길이보다 더 길 수 있고, 그 결과 외부 시스템의 속도를 감속시킨다.
상기 이유, 및 본 명세서를 참조할 경우 당업자라면 충분히 알 수 있는 후술될 이유로 인해, 유효 데이터가 출력 데이터 라인 상에서 소용되는 시점을 나타내는 신호를 제공하는 메모리 회로가 본 분야에서는 필요하다.
<발명의 요약>
메모리 회로로부터 데이터를 효율적이고 신속하게 판독하는데 있어서의 상기 문제점과 다른 문제점은 본 발명에 의해 처리되고, 이에 대해서는 다음의 명세서를 읽고 연구하므로써 이해될 것이다. 집적 메모리 회로는 유효 데이터가 출력 데이터 라인 상에서 이용가능한 시점을 나타내는 유효 데이터 출력 신호를 갖는 것으로 설명되어 있다.
특히, 본 발명은 데이터를 저장하기 위한 메모리 셀, 메모리 셀 내에 저장된 데이터를 출력하기 위한 출력 통신 수단, 및 출력 통신 수단으로부터 유효 데이터가 이용가능함을 나타내기 위한 출력 신호 수단을 포함하는 집적 회로 메모리를 기술하고 있다. 한 실시예에서, 출력 신호 수단은 출력 신호 접속부, 및 출력 신호 접속부에 결합되어 출력 데이터 스트로브 신호를 생성하기 위한 트리거 회로를 포함할 수 있다.
출력 데이터 스트로브 신호는 소정의 구성, 예를 들면 액티브 로우 펄스, 또는 액티브 하이 펄스, 또는 출력 통신 수단으로부터 유효 데이터가 이용가능할 때 토글(toggle)되는 신호일 수 있다. 한가지 트리거 회로는 출력 데이터 스트로브 신호를 선택적으로 하이 상태로 만들기 위한 풀-업 회로, 출력 데이터 스트로브 신호를 선택적으로 로우 상태로 만들기 위한 풀-다운 회로, 및 풀-업 회로 및 풀-다운 회로에 결합되어 풀-업 회로 또는 풀-다운 회로 중 어느 하나를 활성화시키기 위한 인에이블 회로를 포함한다. 인에이블 회로는 외부 신호, 또는 출력 통신 수단에 응답할 수 있다.
다른 실시예에서, 집적 메모리 회로는 데이터를 저장하기 위한 랜덤 어드레스가능 메모리 셀, 복수개의 데이터 출력 라인, 랜덤 어드레스가능 메모리 셀 내에 저장된 데이터를 외부 데이터 요청 신호에 응답하여 복수개의 데이터 출력 라인에 결합하기 위한 버퍼 회로, 및 복수개의 데이터 출력 라인에 결합된 데이터가 유효함을 나타내는 신호를 생성하는 트리거 회로를 포함한다. 집적 회로 메모리는 동적 랜덤 억세스 메모리 회로(DRAM)일 수 있다. 대안적으로, 집적 회로 메모리는 버스트 확장형 데이터 출력(BEDO) 메모리, 클럭형 BEDO 메모리, 또는 동기 DRAM으로서 동작하는 동적 랜덤 억세스 메모리 회로일 수 있다.
또 다른 실시예에서, 메모리 회로를 판독하기 위한 방법이 제공된다. 이 방법은 메모리 회로로부터 데이터 출력을 요청하는 외부 신호를 수신하는 단계, 메모리 회로 내에 저장된 데이터를 출력 통신 라인에 결합하기 위한 단계, 및 출력 통신 라인에 결합된 데이터가 유효한 때를 식별하기 위해 출력 데이터 스트로브 신호를 발생하는 단계를 포함한다. 이 방법은 또한, 마이크로프로세서 또는 코어 로직 칩 세트에 의해 출력 데이터 스트로브 신호를 수신하는 단계, 및 출력 통신 라인에 결합된 유효 데이터를 래칭하는 단계를 포함한다.
본 발명은 일반적으로 메모리 회로, 특히 메모리로부터 데이터의 판독을 가속시키는 출력 인터페이스에 관한 것이다.
도 1은 본 발명을 채택하는 메모리 회로의 블록도이다.
도 2는 페이지 모드 판독 동작의 타이밍도이다.
도 3은 액티브 로우 출력 데이터 스트로브를 이용한 버스트 EDO 판독/기입 동작의 타이밍도이다.
도 4는 액티브 하이 출력 데이터 스트로브를 이용한 버스트 EDO 판독/기입 동작의 타이밍도이다.
도 5는 확장형 액티브 로우 출력 데이터 스트로브를 이용한 버스트 EDO 판독/기입 동작의 타이밍도이다.
도 6은 각각의 새로운 데이터 전이시에 토글되는 출력 데이터 스트로브를 이용한 버스트 EDO 판독/기입 동작의 타이밍도이다.
도 7은 액티브 로우 출력 데이터 스트로브를 이용한 클럭형 버스트 EDO 판독/기입 동작의 타이밍도이다.
도 8은 액티브 하이 출력 데이터 스트로브를 이용한 클럭형 버스트 EDO 판독/기입 동작의 타이밍도이다.
도 9는 확장형 액티브 로우 출력 데이터 스트로브를 이용한 클럭형 버스트 EDO 판독/기입 동작의 타이밍도이다.
도 10은 각각의 새로운 데이터 전이시에 토글되는 출력 데이터 스트로브를 이용한 클럭형 버스트 EDO 판독/기입 동작의 타이밍도이다.
도 11은 도 3의 출력 데이터 스트로브를 생성하기 위한 트리거 회로의 개략도이다.
도 12는 도 4의 출력 데이터 스트로브를 생성하기 위한 트리거 회로의 개략도이다.
도 13은 도 6의 출력 데이터 스트로브를 생성하기 위한 트리거 회로의 개략도이다.
도 14는 도 4의 출력 데이터 스트로브를 생성하기 위한 트리거 회로의 개략도이다.
도 15는 개방형 소오스 트랜지스터를 이용하여 출력 데이터 스트로브 신호를 생성하기 위한 트리거 회로의 개략도이다.
도 16은 개방형 드레인 트랜지스터를 이용하여 출력 데이터 스트로브 신호를 생성하기 위한 트리거 회로의 개략도이다.
도 17은 도 7의 출력 데이터 스트로브를 생성하기 위한 트리거 회로의 개략도이다.
도 18은 도 10의 출력 데이터 스트로브를 생성하기 위한 트리거 회로의 개략도이다.
양호한 실시예의 다음 상세한 설명에서, 참조번호는 실시예의 일부분을 나타내는 첨부 도면에 붙여지고, 도면에서는 본 발명이 실시될 수 있는 특정 양호한 실시예를 설명하는 방식으로 도시된다. 이들 실시예들은 당업자가 본 발명을 용이하게 실시할 수 있을 정도로 상세하게 설명되고, 다른 실시예들도 사용될 수 있으며 논리적, 기계적 및 전기적 변형이 본 발명의 범위를 벗어나지 않는 한도에서 이루어질 수 있음을 알 수 있다. 따라서, 다음의 상세한 설명은 발명을 제한하려는 의도로 취해진 것이 아니며, 본 발명은 첨부된 청구범위에 의해서만 한정된다.
본 발명은 2개의 2진 로직 레벨을 나타내기 위한 전압을 사용하는 전기 회로에 관한 것이다. 이 명세서에서 단어 "로우" 및 "하이"는 일반적으로 거짓 및 참의 2진 로직 레벨을 각각 나타낸다. 신호들은 일반적으로 이들이 하이 상태일 때 액티브로서 간주되나, 본 발명에서 신호 명칭에 수반되는 별표 (*), 또는 신호 명칭 상의 바 (-)는 신호가 부(negative) 또는 역(inverse) 로직임을 나타낸다. 부 또는 역 로직은 신호가 로우 상태일 때 액티브로서 간주된다.
DRAM(100)은 도 1을 참조하여 도시되는데, 이는 메모리 어레이(102), 및 이 메모리 어레이에 대해 판독 및 기입을 행하기 위한 관련 회로를 포함한다. DRAM 어레이는 어드레스 라인 A0-A10을 갖는 입/출력 접속부를 통해 마이크로프로세서 또는 다른 외부 시스템에 의해 억세스될 수 있는 2048 × 1024 × 8 비트 메모리 셀 어레이이다. 개념적으로는, 어레이 내에 8개 평면의 메모리 셀들이 존재하기 때문에, 각 평면 내의 하나의 어드레스는 하나의 8-비트 워드로서의 조합에 사용된다. 행 디코더(106)은 A0-A10 상에 제공된 어드레스 신호로부터 행 어드레스를 디코딩하고, DRAM 어레이의 대응하는 행을 어드레스시킨다. 마찬가지로, 열 디코더(108)은 A0-A10 상에 제공된 어드레스 신호로부터 열 어드레스를 디코딩하고, DRAM 어레이의 대응하는 열을 어드레스시킨다. DRAM 어레이 내에 저장된 데이터는 데이터 출력 버퍼(110)를 통해 출력 DQ1-DQ8에 전송된다. 마찬가지로, 데이터 입력 버퍼(112)는 출력 DQ1-DQ8로부터 데이터를 수신하고 이를 DRAM 어레이에 전송한다. 센스 증폭기 회로(114)는 DRAM 어레이의 개별 메모리 셀 상에 저장된 데이터를 감지하고 증폭하기 위해 제공된다. 제어 회로(116)는 메모리 회로 입력을 모니터하고 판독 및 기입 동작을 제어하기 위해 제공된다.
마이크로프로세서(104)와 통신하는데 사용된 DRAM(100)의 입/출력 접속부들은 다음에 설명된다. 출력 인에이블(OE*)은 DRAM의 출력 버퍼(110)을 인에블시킨다. 기입 인에이블(WE*)은 DRAM을 억세스할 때 판독 또는 기입 동작 중 어느 하나를 선택한다. 행 어드레스 스트로브(RAS*) 입력은 11개의 행 어드레스 비트들 내에서의 클럭을 위해 사용된다. 열 어드레스 스트로브(CAS*) 입력은 10개의 열 어드레스 비트들 내에서의 클럭을 위해 사용된다. 어드레스 입력 라인 A0-A10들은 상술한 바와 같이, 2,097,152개의 이용가능한 워드들 중 적어도 하나의 8비트 워드 또는 레지스터를 선택하기 위해 행 및 열 어드레스를 식별한다. DRAM 데이터 입력/출력 라인 DQ1-DQ8들은 데이터 입력 및 출력을 DRAM에 제공한다. 선택적 클럭 신호는 동기 모드로 메모리 회로를 동작시키기 위해 후술하는 바와 같이 마이크로프로세서에 의해 제공될 수 있다.
DRAM의 상기 설명은 메모리의 일반적인 이해를 돕기 위한 것이지, DRAM의 모든 소자 및 특징들을 완전히 설명하는 것이 아님을 알 수 있다. 더구나, 본 발명은 메모리 회로의 임의의 사이즈 및 형태에 동등하게 적용되는 것이지, 상술한 DRAM에 국한시키려는 의도는 아니다. 예를 들면, 본 발명은 허쉬(Hush) 등에게 허여된 "Three Port Random Access Memory"라는 제하의 미국특허 제4,891,794호에 기재되어 있는 메모리와 유사한 다중-포트 메모리들에 포함될 수 있다. 다중-포트 랜덤 억세스 메모리(RAM)들은 표준 RAM보다 사실상 고속이고, 비디오 시스템에서의 효율성 때문에 비디오 랜덤 억세스 메모리(VRAM)으로서 통칭된다.
DRAM(100)의 메모리 어레이(102) 내에 저장된 데이터는 몇 개의 상이한 판독 동작을 사용하여 판독될 수 있다. 가장 공통적인 것은 페이지 모드 판독이다. 페이지 모드 동작은 DRAM의 한 개의 행을 억세스한 다음 그 행의 상이한 열들을 랜덤하게 억세스하는 방법으로서 통칭된다. 즉, "페이지"는 어레이의 모든 8개 평면을 교차하는 행 평면에 의해 정의된다. 페이지 상에 위치한 소정의 8-비트 "워드"는 어레이의 열을 선택하므로써 억세스될 수 있다.
도 2는 DRAM 내에서의 페이지 모드 판독 동작의 타이밍을 도시한다. 어레이로부터 데이터를 판독하기 위해서, RAS*신호는 메모리 어레이의 억세스를 초기화하기 위해 로우 상태로 되어야 한다. RAS*신호는 페이지 모드 동작을 인에이블시킬 뿐만 아니라, 억세스될 행의 어드레스에 대한 어드레스 라인 A0-A10을 스트로브시키는데 사용된다. 그 다음, 당업자에 공지된 바와 같이, 어드레스 라인 상에 존재하는 데이터에 의해 식별된 행은 어드레스된다. 행이 어드레스된 이후, 어드레스 라인 상의 데이터는 억세스될 행의 열을 식별하기 위해 변경된다. 이용가능한 1024 열들 중 하나를 식별하는데 10개의 어드레스 라인들만이 사용된다. 당업자에 공지된 바와 같이, CAS*의 하강 에지 상에서, 어드레스 라인들은 스트로브되고, 식별된 열은 억세스된다. CAS*신호는 또한, 판독 또는 기입 동작이 어드레스된 행 및 열에 위치한 메모리 셀들 상에서 수행될 지를 결정하기 위해 제어 회로에 사용된다. 제어 회로(116)는 CAS*신호의 하강 에지 상의 WE*라인을 평가한다. WE*라인이 하이 상태인 경우, 판독 동작은 수행되고, 기입 동작은 WE*라인이 로우 상태일 때 실행된다.
어드레스된 행 및 열에 위치한 데이터를 판독하기 위해서, 어레이의 8개 평면들 각각 내에 있는 메모리 셀들은 억세스되어야 하고, 데이터는 출력 버퍼를 통해 DQ 라인들에 결합된다. 출력 버퍼 회로(110)은 OE*가 로우 상태로 될 때 인에이블된다. 따라서, 어드레스된 메모리 셀들 상에 저장된 데이터를 출력 버퍼에 결합시키는데 걸리는 시간은 CAS*하강 에지 이후의 시간 tCLZ에 의해 특정된다. 어드레스된 메모리 셀 내에 저장된 데이터가 시간 tCLZ까지 DQ 라인들에 결합되더라도, DQ 라인 상의 데이터의 유효성은 로딩에 좌우된다. 즉, 각각 개별 DQ 라인의 상태는 시간 tCLZ이후의 적절한 전압 레벨로의 전이를 시작하게 되지만, 전이를 즉시 완료하지는 않는다. 소정의 DQ 라인에 대한 전이 시간은 DQ 라인 상에 배치된 로드에 직접적으로 좌우되고; 로딩이 클수록, 전이 시간은 길어진다. 모든 DQ 라인이 유효 데이터를 나타내도록 전이가 완료되는 것을 보장하기 위해 걸리는 시간은 전형적으로 tCAC로서 특정되고, CAS*의 하강 에지 이후의 최소 시간으로서 특정된다.
전형적인 동작에 있어서, OE*라인은 출력 버퍼에 메모리 셀을 결합하기 이전에 로우 상태에 있다. 그러나, OE*라인은 출력 버퍼를 턴온시키기 위해서 사이클의 나중에 로우 상태로 될 수 있다. DQ 라인이 정확한 상태로의 풀 전이(full transition)를 행하는 것을 보장하는데 걸리는 시간은 OE*라인의 하강 에지 이후의 시간 tOE로서 특정된다. 이 시간은 로드 레벨과는 무관하게, 최대 전이 시간으로서 제조업자에 의해 특정된다. 또한, 유효 데이터가 DQ 라인 상에서 이용가능하게 되는 속도는 직접적으로 DQ 라인의 로딩에 좌우된다.
DRAM으로부터 데이터를 판독하기 위해서, 마이크로프로세서(104)는 유효 데이터가 DQ 라인 상에서 이용가능하게 되는 것을 보장하기 위해 시간 tCAC또는 tOE가 패스될 때까지 대기하도록 프로그램되어야 한다. 이 시간 지연은 최악의 경우의 시나리오이고, 출력 데이터 스트로브 신호(ODS)가 DQ 라인 상의 데이터가 유효한 때를 나타내도록 채택되는 경우에 감소될 수 있다. ODS*신호는 제어 회로(116)로부터 마이크로프로세서까지의 출력 접속부로서 제공되어, 마이크로프로세서는 유효 데이터가 이용가능한 때를 식별하는 방법을 갖는다. 따라서, 불필요한 시간 지연은 판독 동작으로부터 제거될 수 있다.
도 2에 도시된 액티브 로우 ODS*신호는 DQ 라인 상의 데이터가 유효할 때 로우 상태로 된다. 마이크로프로세서는 DQ 라인 상에 존재하는 데이터를 래칭하기 위해 ODS*신호의 하강 에지를 사용할 수 있다. 상이한 ODS*신호들을 발생할 수 있는 다른 실시예들의 회로는 하기에서 상세히 설명된다. 이들은 액티브 로우 및 액티브 하이 ODS 신호들, 및 유효 데이터가 DQ 라인 상에 존재할 때 토글되는 ODS 신호를 포함한다. 단일 DRAM 칩 외부에 와이어 OR 회로 접속부를 만들기 위한 설비가 제공된다. 이는 시스템 내의 모든 DQ들이 단일 ODS*라인에 대해 유효할 때 시스템 내의 원 칩(one chip)으로 하여금 이를 신호화하게 한다. 도 1의 DRAM(100)은 페이지 모드와는 다른 모드에서 동작하도록 제조될 수 있다. 예를 들면, 제어 회로(116)는 확장형 데이터 출력(EDO), 버스트 EDO, SDRAM, 또는 클럭형 BEDO 동작들을 허용할 수 있다.
EDO 메모리와 판독된 페이지 모드를 갖는 상기 DRAM 간의 주요 차이점은 CAS*라인이 하이 상태로 된 후, 데이터가 DQ 라인 상에 이용가능한 상태로 남아 있다는 점이다. 페이지 모드에서의 DRAM들의 동작은 전형적으로 CAS*의 상승 에지로 인해 출력 버퍼를 턴오프시킨다. EDO DRAM들은 RAS*및 OE*가 로우 상태로 유지된다면, 판독 동작 중에 CAS*가 하이 상태로 된 이후에 데이터가 유효한 상태로 남아 있거나 유효하게 되는 점을 제외하고는, 페이지 모드 DRAM과 유사하게 동작한다. RAS*및 CAS*가 로우 상태인 동안에 OE*가 펄스되는 경우, DQ 라인은 유효 데이터로부터 3-상태로 그리고 다시 유효 데이터로 토글된다. RAS*가 로우 상태로 남아있는 동안에 CAS*가 하이 상태로 된 이후에 OE*가 토글 또는 펄스되는 경우, 데이터는 3-상태로 전이되어 유지된다. EDO 특징을 갖는 DRAM의 좀 더 상세한 설명은 본 출원의 양수인인, Boise, Idaho 소재의 Micron Technology, Inc.로부터 입수가능한 "1995 DRAM Data Book" 페이지 1-63 내지 1-76에 기재되어 있다.
일반적으로, EDO 메모리 내에서의 버스트 동작은 마이크로프로세서로 하여금 어드레스 라인 상의 초기 열 어드레스를 특정하게 하고, 추가 외부 열 어드레스를 제공하지 않고도 다수의 상이한 열들을 억세스하게 한다. 이는 제어 회로(116)로 하여금 연속적인 CAS*사이클 중에 선정된 패턴으로 열 어드레스를 초기에 변경시키게 하므로써 달성된다. 따라서, 데이터는 제1 CAS*사이클 중에 제1 열 어드레스를 제공한 다음 CAS*를 단지 토글시키므로써 메모리 어레이(102)로부터 판독될 수 있다. 이는 상이한 데이터의 "버스트"가 DQ 라인 상에 출력되게 한다. 이것은 메모리로부터 데이터를 판독하는 이러한 방법이 억세스된 상이한 열들 각각에 대해 새로운 열 어드레스를 제공할 필요성을 없애므로써 페이지 모드 또는 EDO 동작들보다 사실상 빠르다는 것을 보여준다. 버스트의 길이는 당업자에게 알려진 바와 같이, 변경될 수 있다.
버스트 기입 동작 또한 수행될 수 있다. 이러한 동작은 초기 열 어드레스가 제1 CAS 사이클 중에 어드레스 라인으로부터 로드되게 하여, DQ 라인 상에 제공된 데이터가 어드레스된 메모리 행의 그 열에 기입될수 있게 한다. 연속적인 CAS*사이클 중에, DQ 라인 상의 데이터는 상이한 열 어드레스에 기입된다.
도 3은 버스트 판독 동작에 이어서, 본 발명을 채택하는 메모리 회로(100) 내에서의 버스트 기입 동작을 도시한다. 행 어드레스는 먼저 어드레스 라인 상에 제공되고, RAS*의 하강 에지 상에서 메모리 어레이의 행을 어드레스한다. RAS*의 하강 에지 이후의 제1 CAS*사이클에서는 제어 회로(116)를 사용하여 열 어드레스 m을 판독하고 WE*라인을 판독한다. WE*는 제1 CAS*사이클에서는 하이 상태이므로, 판독 동작이 수행됨을 특정한다. 다음 CAS*사이클 중에는, 열 어드레스 m에 위치한 메모리 셀들이 억세스되고, 메모리 셀들 상에 저장된 DQ 라인에 결합된다. 상술한 바와 같이, DQ 라인은 CAS*의 하강 에지 이후의 시간 tCAC또는 OE*의 하강 에지 이후의 시간 tOE가 될 때까지 유효 데이터를 보유하도록 보장되지 않는다. 다음의 CAS*사이클 중에, 열 어드레스 m+1로부터의 데이터는 DQ 라인에 결합된다. DQ 라인이 상태 변화를 할 수도 있기 때문에, 유효 데이터 m+1은 새로운 시간 tCAC가 경과될 때까지 DQ 라인 상에 존재하는 것이 보장될 수 없다. 마찬가지로, 데이터 m+2, 및 데이터 m+3는 다음의 2번의 CAS*사이클 중에 DQ 라인 상에 출력된다. 버스트 동작 중에 어드레스 라인은 무시된다. 따라서, 어드레스 라인 상에 제공된 열 어드레스 x는 5번째 CAS*사이클 중에 무시된다. 데이터 m+3는 OE*의 상승 에지 이후의 시간 주기 때까지 DQ 라인 상에 유용한 것으로 남아 있게 된다.
WE*라인이 로우 상태로 된 이후의 제1 CAS*사이클에서는 데이터를 열 어드레스 n에 기입한다. 버스트 기입 동작 중에, 데이터는 연속적인 CAS*사이클 중에 상이한 열 어드레스들에 기입된다. 따라서, DQ 라인 상에 제공된 데이터 n+1, n+2, 및 n+3는 상이한 열 어드레스들에 기입된다.
버스트 판독 동작 중에, ODS*라인은 유효 데이터가 DQ 라인 상에 존재하는 동안에 로우 상태로 토글된다. TCAC는 최악의 경우의 상황이고, 유효 데이터는 DQ 라인이 과중하게 로드되지 않는 경우, 시간 tCAC이전에 이용가능할 수도 있다. 따라서, 마이크로프로세서는 출력 라인을 판독하기 위해 시간 tCAC가 경과될 때까지 대기하지 않지만, ODS*가 로우 상태로 되는 즉시 데이터를 판독할 수 있다. 유효 데이터의 존재를 마이크로프로세서에 통지하기 위해 사용된 신호는 액티브 로우 펄스로 국한되는 것이 아니라, 도 4에 도시된 바와 같이, 액티브 하이 펄스일 수 있다. 더욱이, ODS*신호는 도 5에 도시된 바와 같이, 유효 데이터가 DQ 라인 상에 존재하는 전체 시간 동안 액티브 신호 또는 선정된 길이의 펄스 중 하나일 수 있다.
대안적으로, 새로운 유효 데이터가 DQ 라인 상에 존재할 때마다 상태들을 토글시키는 ODS 신호가 제공될 수 있다. 따라서, 이러한 ODS 신호는 새로운 데이터가 사용가능한 때는 항상 펄스되는 ODS보다는 낮은 주파수에서 동작할 수 있다. 도 6은 유효 데이터가 DQ 라인 상에서 유용할 때 토글되는 ODS 신호를 도시한다. ODS 신호는 데이터 m에 있어서는 로우 상태에서 시작하여 하이 상태로 토글되는 것으로 도시되나, 데이터 m에 있어서는 하이 상태에서 시작하여 로우 상태로 토글될 수 있다. 즉, 후술하는 바와 같이, ODS 신호의 초기 상태는 알려져 있지 않지만, DQ 라인의 유효성과 관련하여 토글된다. 따라서, 마이크로프로세서는 DQ 라인 상의 데이터를 래칭하기 위해서 로우에서 하이로 및 하이에서 로우로의 전이에 대해 ODS*신호를 모니터할 수 있다.
도 7 내지 도 10은 도 2 내지 도 6을 참조하여 설명된 바와 같이, 상이한 동기식 또는 클럭형 BEDO 동작들을 도시한다. 도 6 내지 도 11에 도시된 ODS*신호들은 도 2 내지 도 6에 도시된 바와 같이, 동일한 상태 및 길이를 갖지만, 도 1에 도시된 마이크로프로세서에 의해 제공된 동작 클럭 신호를 사용하여 발생된다. 도면에 도시된 클럭 신호들은 CAS*신호 대신에 입력 및 출력 데이터를 동기시키는데 사용된다. 즉, 클럭 신호는 CAS*라인의 사이클링 대신에 BEDO 모드 내의 어드레스 장소를 진행시키는데 사용된다. 따라서, CAS*신호는 일단 로우 상태로 사이클되어 시작 열 어드레스를 로드시키고, 버스트 동작이 수행되는 동안에 로우 상태를 유지한다. 클럭 신호의 하강 에지는 내부 열 어드레스를 진행시키고 데이터를 DQ 라인으로 및 이로부터 결합시키는데 사용된다. CAS*는 로드된 라인이고, 이러한 옵션은 CAS*를 고주파수에서 토글시킬 필요성을 없앤다. 따라서, 억세스 시간은 단축될 수 있다.
상기 출력 데이터 스트로브 신호들은 마이크로프로세서로 하여금 유효 데이터를 이전보다 빠르게 출력 데이터 라인 DQ로부터 판독하게 하는데 사용된다. 데이터는 전이가 더 이상 없도록 데이터 신호가 선정된 레벨로 안정화될 때 유효한 것으로 간주된다. 동작시에, 마이크로프로세서 또는 다른 외부 시스템은 데이터 출력을 위해 메모리 회로에 요청 신호를 제공한다. DRAM에서, 이러한 요청 신호는 전형적으로 CAS*신호의 형태로 되어 있다. 종래의 DRAM에 요구되는 바와 같이, 출력 데이터의 판독 이전에 CAS*신호 이후의 선정된 시간 주기를 대기하는 대신에, 마이크로프로세서는 출력 데이터 스트로브 신호가 트리거되는 즉시 데이터 출력 라인을 판독할 수 있다. 출력 데이터 스트로브 신호를 생성할 수 있는 트리거 회로들의 몇가지 상이한 실시예들은 이하에 상세히 설명된다.
도 11은 ODS*신호에 액티브 로우 펄스를 제공할 수 있는 트리거 회로(118)의 개략도를 도시한다. 트리거 회로는 풀-업 p-채널 트랜지스터(124) 및 풀-다운 n-채널 트랜지스터(126) 각각을 선택적으로 활성화시키는 NAND 게이트(120) 및 NOR 게이트(122)를 포함한다. 트랜지스터(124 및 126)들은 푸쉬-풀 출력으로서 통칭된다. NAND 게이트는 출력 버퍼가 턴온될 때 하이 전압 상태에 있는 출력_인에이블 신호에 결합된 입력을 갖는다. 출력_인에이블은 기본적으로 OE*의 역(inverse)이다. NAND 게이트(120)의 다른 입력은 NAND 게이트(130)의 출력이 로우 전압으로부터 하이 전압으로 전이될 때 로우 펄스를 생성하는 펄스 발생 회로(128)의 출력이다. NOR 게이트(122)의 입력들은 출력_인에이블 신호의 역(inverse) 및 펄스 발생 회로(128)의 출력에 결합된다. 펄스 발생 회로는 NAND 게이트(132), 지연 소자(136) 및 인버터(134)를 포함한다. 동작시에, ODS*신호는 CAS*신호가 로우 상태로 될 때마다 로우 상태로 펄스된다. 즉, 펄스 발생 회로(128)의 출력은 보통 하이 상태로 되어, p-채널 트랜지스터(124)는 출력_인에이블 라인이 하이 상태일 때 활성화된다. 펄스 발생기의 출력은 NAND 게이트(130)으로 피드백되어, 전체 펄스 길이가 실현되는 것을 보장하고, 따라서 CAS*가 펄스 이후에 하이 상태로 복귀되면 NAND 게이트(130)의 출력은 로우 상태로 된다. CAS*가 로우 상태로 되면, NAND 게이트(130)의 출력은 하이 상태로 된다. NAND 게이트(130)의 출력은 지연 소자(136)에 의해 지연되어, NAND 게이트(132)의 입력들이 둘다 하이 상태로 되고 그 출력은 로우 상태로 된다. 펄스 발생기 출력은 지연 소자(136)에 의해 지연된 신호가 반전되어 NAND 게이트에 도달할 때 하이 상태로 복귀된다. 그 결과, 펄스 발생기가 로우 상태로 펄스되면, p-채널 트랜지스터(124)는 턴오프되고, n-채널 트랜지스터(126)는 턴온되어 ODS*신호를 로우 상태로 만든다. 펄스 발생기 출력이 하이 상태로 복귀되면, ODS*신호도 하이 상태로 복귀된다. 액티브 펄스의 길이는 지연 소자(136)에 의해 결정된다. 도 12에 도시된 바와 같이, 인버터(127)가 트리거 회로에 포함되어, 액티브 하이 ODS 신호를 제공한다. ODS*라인 및 DQ 라인은 등가적으로 로드되는 것으로 추정된다. 이는 ODS*신호의 전이가 유효 데이터가 DQ 라인 상에 존재하는 때와 동시에 완료되는 것을 보장한다. 이에 의해, 유효 데이터의 유용성을 보장하기 위해 시간 tCAC에 의존하는 것은 없어진다.
도 13은 도 6의 타이밍도에 도시된 바와 같이, 유효 데이터가 DQ 라인 상에 존재할 때 상태들을 토글시키는 ODS 신호를 제공하는 다른 트리거 회로(137)의 개략도를 도시한다. 트리거 회로는 풀-업 p-채널 트랜지스터(142) 및 풀-다운 n-채널 트랜지스터(144) 각각을 선택적으로 활성화시키는 NAND 게이트(138) 및 NOR 게이트(140)를 포함한다. NAND 게이트는 출력 버퍼가 턴온될 때 하이 전압 상태에 있는 출력_인에이블 신호에 결합된 입력을 갖는다. NAND 게이트의 다른 입력은 플립-플롭(146)의 Q 출력이다. 플립-플롭의 클럭 입력은 Q 출력이 CAS*신호의 각각의 로우 상태로의 전이로 인해 토글되도록 CAS*신호에 결합된다. NOR 게이트(140)의 입력들은 출력_인에이블 신호의 역 및 플립-플롭의 Q 출력에 결합된다. 동작시에, ODS*신호는 n-채널 트랜지스터(144)를 NOR 게이트(140)의 출력으로 활성화시키고 p-채널 트랜지스터(142)를 턴오프시키거나, p-채널 트랜지스터(142)를 활성화시키면서 n-채널 트랜지스터(144)를 턴오프시키므로써 CAS*신호가 로우 상태로 될 때의 상태들로 전이된다. 전이의 방향은 플립-플롭의 이전 상태에 좌우됨을 알 수 있다. 더구나, 출력_인에이블 신호가 로우 상태이면, n-채널 및 p-채널 트랜지스터들은 둘다 턴오프되고 ODS 신호는 미확정된 상태로 된다. 출력_인에이블이 하이 상태로 되면, 트랜지스터(142) 또는 트랜지스터(144) 중 어느 하나는 플립-플롭의 상태에 따라 활성화된다. 이러한 트리거 회로의 장점은 ODS 신호가 CAS*신호와 동일한 주파수에서 동작되지 않는다는 것이다. 따라서, 마이크로프로세서는 그 로직 상태의 전이에 대해서 ODS 신호를 모니터한다. 펄스된 ODS 신호가 도 11 및 도 12의 회로들에 의해 발생됨에 의해, 본 실시예의 ODS 라인은 DQ 라인 상의 로드를 매칭시키기 위해서 로드되는 것으로 추정된다.
ODS 신호를 발생할 수 있는 다른 트리거 회로(147)은 도 14에 도시된다. 이 회로는 DQ 라인의 실제 상태에 기초한 ODS 신호를 제공한다. 비교 회로(148)은 기준 전압(150), 예를 들면 1.5 볼트와 DQ 라인의 레벨을 비교한다. DQ 라인이 기준 전압을 초과하면, n-채널 트랜지스터(152)는 활성화되고, p-채널 트랜지스터(154 및 156)의 게이트들을 로우 상태로 만들어, 인버터(158)의 출력은 로우 상태로 되게 한다. 따라서, DQ 라인이 하이 상태일 때 출력_인에이블 신호가 하이 상태인 경우, 풀-업 p-채널 트랜지스터(160)은 비활성화되고, 풀-다운 트랜지스터(164)는 ODS 신호를 로우 상태로 만든다. n-채널 트랜지스터(162)는 DQ 라인이 기준 전압 이하로 감소될 때 활성화되어, 풀-업 p-채널 트랜지스터(160)은 활성화되고 ODS 신호를 하이 상태로 만든다. 따라서, 이러한 회로에 의해 생성된 ODS 신호는 DQ 라인의 반전된 상태를 따른다. 이러한 회로는 ODS 신호에 대한 트리거로서 DQ 라인의 실제 상태를 사용하는 장점을 갖는다. 그러나, ODS 신호는 DQ 라인이 상태 변화되지 않는 경우에는 변화되지 않는다. 따라서, 회로는 최종 ODS 신호를 생성하기 위해 OR 게이트 내로 입력되는 임시 ODS 신호를 제공하고 DQ 라인 전부를 모니터하기 위해 제공된다.
상기 트리거 회로가 OE*신호가 로우 상태이고 CAS*가 로우 상태로 사이클되는 때에 ODS 신호를 생성한다는 것은 당업자라면 알 수 있다. 이는 OE*신호가 신중히 제어되지 않는 경우에는 잘못된 ODS 신호를 발생하게 한다. 그와 같은 추가 회로는 원하지 않는 ODS 신호를 제거하기 위해 제공될 수 있다. 예를 들면, WE*신호는 기입 동작 중에 ODS 신호가 생성되지 않는 것을 보장하기 위해 OE*신호와 관련하여 사용될 수 있다. 더구나, 도 3에 도시된 바와 같이, 추가 회로가 버스트 판독 동작의 제1 CAS*하강 에지 상의 ODS 신호를 제거하기 위해 부가될 수 있다. 이들 추가 회로들은 본 발명의 ODS 신호의 융통성을 증가시키기 위해 포함될 수 있다.
도 15 및 도 16은 다른 메모리 회로들과 배선된 OR 구성에 사용될 수 있는 트리거 회로(170 및 174)를 각각 도시한다. 트리거 회로(170)은 개방형 소오스 풀-다운 트랜지스터(172)를 제공한다. 트랜지스터(172)의 소오스는 다른 메모리 회로들의 풀-다운 트랜지스터에 결합될 수 있다. 이는 메모리 회로들 중 어느 하나로 하여금 ODS*신호를 로우 상태로 만들게 한다. 도 16은 개방 종단형(open ended) 드레인 출력 트랜지스터(176)을 갖는 트리거 회로(174)를 도시한다. 트랜지스터(176)의 드레인은 다른 개방형 드레인 출력 트랜지스터에 결합될 수 있어, 각각의 메모리가 ODS*신호를 하이 상태로 만들 수 있게 하는 능력을 갖는다. 따라서, 도 11에 도시된 푸쉬-풀 출력 회로는 본 발명에 사용될 수 있거나, 개방 종단형 출력 회로가 사용될 수 있다.
도 17 및 도 18은 발생기(128) 또는 플립-플롭(146)의 펄스를 활성화시키기 위해 CAS*신호 및 클럭 신호 둘다를 사용하는 트리거 회로(180 및 178)를 각각 도시한다. 트리거 회로(178)에서, NOR 게이트(182)와 인버터(183)의 조합은 CAS*및 클럭이 둘다 로우 상태로 될 때 로우 신호를 제공한다. 트리거 회로는 일반적으로 도 13을 참조하여 기술한 바와 같이, 트리거 회로(137)로서 동작한다. 마찬가지로, 트리거 회로(180)에서, NOR 게이트(184)와 인버터(185)의 조합은 CAS*및 클럭이 둘다 로우 상태로 될 때 로우 신호를 제공한다. 트리거 회로는 일반적으로 도 11을 참조하여 기술한 바와 같이, 트리거 회로(118)로서 동작한다. 이들 회로들은 클럭형 BEDO 메모리에 도 7 및 도 10에 도시된 ODS 및 ODS*신호들을 제공할 수 있다.
결론
유효 데이터가 출력 라인상에서 유용한 때를 나타내는 출력 데이터 스트로브 신호를 갖는 메모리 회로가 도시된다. 특정 신호 및 이 신호를 발생할 수 있는 회로는 그다지 중요하지 않다. 따라서, 몇몇 다른 신호들 및 회로들은 출력 스트로브 신호를 위해 사용될 수 있는 것으로 도시된다. 출력 스트로브 신호는 마이크로프로세서 또는 다른 외부 회로로 하여금 데이터가 유효하게 되는 즉시 출력 라인으로부터 데이터를 판독하게 하므로써 출력 라인으로부터의 데이터 판독을 가속시키는데 사용되어, 특정 시간 주기를 대기해야 하는 필요성을 없앤다.
출력 데이터 스트로브 신호는 유효 데이터가 출력 라인 상에서 유용하게 되는 동안 액티브 신호 또는 선정된 길이의 펄스 중 하나일 수 있는 액티브 로우 신호 및 액티브 하이 신호로서 기술된다. 대안적으로, 스트로브 신호는 새로운 유효 데이터가 출력 라인 상에 존재하게 될 때마다 정반대의 상태로 토글시키는 것으로서 기술된다. 출력 데이터 스트로브 신호는 또한 클럭 버스트 EDO 동작에 사용되는 것으로서 기술된다. 더구나, 개방형 소오스 및 개방형 드레인 출력들은 복수개의 메모리 회로들을 배선된 OR 구성으로 함께 결합시키게 하기 위한 것으로서 기술된다.
여기에서, 특정 실시예들이 기술되고 도시되었지만, 이는 동일 목적을 달성하도록 추정된 소정의 배치가 도시된 특정 실시예를 대체할 수 있음을 당업자라면 알 수 있다. 이러한 응용은 본 발명의 소정의 변형을 포괄하도록 의도된다. 예를 들면, 출력 데이터 스트로브 신호는 정적 또는 동적 RAM, 비디오 RAM, 윈도우 RAM 또는 동기 RAM 내에 포함될 수 있다. 더구나, 출력 데이터 스트로브 신호는 부유 게이트 EPROM 또는 플래쉬 메모리 인터페이스들과 같은 DRAM형 인터페이스들에 포함될 수 있다. 따라서, 본 발명이 청구범위에 의해서만 제한됨이 명확하다.

Claims (24)

  1. 집적회로 메모리에 있어서,
    데이터를 저장하기 위한 메모리 셀들;
    상기 메모리 셀들에 저장된 데이터를 출력하기 위한 출력 통신 수단; 및
    상기 출력 통신 수단으로부터 유효 데이터(valid data)가 유용함을 나타내기 위한 출력 신호 회로
    를 포함하는 것을 특징으로 하는 집적회로 메모리.
  2. 제1항에 있어서, 상기 출력 신호 회로는
    출력 신호 접속부; 및
    상기 출력 신호 접속부에 결합되어, 출력 데이터 스트로브 신호(output data strobe signal)를 생성하기 위한 트리거 회로
    를 포함하는 것을 특징으로 하는 집적회로 메모리.
  3. 제2항에 있어서, 상기 출력 데이터 스트로브 신호는 액티브 로우 펄스인 것을 특징으로 하는 집적회로 메모리.
  4. 제2항에 있어서, 상기 출력 데이터 스트로브 신호는 액티브 하이 펄스인 것을 특징으로 하는 집적회로 메모리.
  5. 제2항에 있어서, 상기 출력 데이터 스트로브 신호는 유효 데이터가 상기 출력 통신 수단으로부터 유용할 때 토글(toggle)되는 것을 특징으로 하는 집적회로 메모리.
  6. 제1항에 있어서, 상기 트리거 회로는
    상기 출력 데이터 스트로브 신호를 선택적으로 하이 상태로 만들기 위한 풀-업 회로;
    상기 출력 데이터 스트로브 신호를 선택적으로 로우 상태로 만들기 위한 풀-다운 회로; 및
    상기 풀-업 회로 및 상기 풀-다운 회로에 결합되어 있으며, 외부 신호에 응답하여 상기 풀-업 회로 또는 상기 풀-다운 회로 중 어느 하나를 활성화시키기 위한 인에이블 회로
    를 포함하는 것을 특징으로 하는 집적회로 메모리.
  7. 제2항에 있어서, 상기 트리거 회로는
    상기 출력 데이터 스트로브 신호를 선택적으로 하이 상태로 만들기 위한 풀-업 회로;
    상기 출력 데이터 스트로브 신호를 선택적으로 로우 상태로 만들기 위한 풀-다운 회로; 및
    상기 출력 통신 수단에 응답하여 상기 풀-업 회로 또는 상기 풀-다운 회로 중 어느 하나를 활성화시키기 위한 인에이블 회로
    를 포함하는 것을 특징으로 하는 집적회로 메모리.
  8. 제2항에 있어서, 상기 트리거 회로는
    상기 출력 데이터 스트로브 신호를 선택적으로 하이 상태로 만들기 위한 풀-업 회로; 및
    상기 풀-업 회로에 결합되어 있으며, 외부 신호에 응답하여 상기 풀-업 회로를 활성화시키기 위한 인에이블 회로
    를 포함하는 것을 특징으로 하는 집적회로 메모리.
  9. 제2항에 있어서, 상기 트리거 회로는
    상기 출력 데이터 스트로브 신호를 선택적으로 로우 상태로 만들기 위한 풀-다운 회로; 및
    상기 풀-다운 회로에 결합되어 있으며, 외부 신호에 응답하여 상기 풀-다운 회로를 활성화시키기 위한 인에이블 회로
    를 포함하는 것을 특징으로 하는 집적회로 메모리.
  10. 집적회로 메모리에 있어서,
    데이터를 저장하기 위한 랜덤 어드레스가능 메모리 셀들;
    복수개의 데이터 출력 라인들; 및
    외부 데이터 요청 신호에 응답하여, 상기 랜덤 어드레스가능 메모리 셀들 내에 저장된 데이터를 상기 복수개의 데이터 출력 라인들에 결합하기 위한 버퍼 회로; 및
    상기 복수개의 데이터 출력 라인들에 결합된 데이터가 유효함을 나타내는 신호를 생성하는 트리거 회로
    를 포함하는 것을 특징으로 하는 집적회로 메모리.
  11. 제10항에 있어서, 상기 신호는 펄스인 것을 특징으로 하는 집적회로 메모리.
  12. 제10항에 있어서, 상기 신호는 상기 복수개의 출력 데이터 라인들에 결합된 데이터가 유효할 때 토글되는 것을 특징으로 하는 집적회로 메모리.
  13. 제10항에 있어서, 상기 트리거 회로는
    상기 출력 데이터 스트로브 신호를 선택적으로 하이 상태로 만들기 위한 풀-업 회로;
    상기 출력 데이터 스트로브 신호를 선택적으로 로우 상태로 만들기 위한 풀-다운 회로; 및
    상기 풀-업 회로 및 상기 풀-다운 회로에 결합되어 있으며, 외부 신호에 응답하여 상기 풀-업 회로 또는 상기 풀-다운 회로 중 어느 하나를 활성화시키기 위한 인에이블 회로
    를 포함하는 것을 특징으로 하는 집적회로 메모리.
  14. 제10항에 있어서, 상기 트리거 회로는
    상기 출력 데이터 스트로브 신호를 선택적으로 하이 상태로 만들기 위한 풀-업 회로; 및
    상기 풀-업 회로에 결합되어 있으며, 외부 신호에 응답하여 상기 풀-업 회로를 활성화시키기 위한 인에이블 회로
    를 포함하는 것을 특징으로 하는 집적회로 메모리.
  15. 제10항에 있어서, 상기 트리거 회로는
    상기 출력 데이터 스트로브 신호를 선택적으로 로우 상태로 만들기 위한 풀-다운 회로; 및
    상기 풀-다운 회로에 결합되어 있으며, 외부 신호에 응답하여 상기 풀-다운 회로를 활성화시키기 위한 인에이블 회로
    를 포함하는 것을 특징으로 하는 집적회로 메모리.
  16. 제10항에 있어서, 상기 트리거 회로는
    상기 출력 데이터 스트로브 신호를 선택적으로 하이 상태로 만들기 위한 풀-업 회로;
    상기 출력 데이터 스트로브 신호를 선택적으로 로우 상태로 만들기 위한 풀-다운 회로; 및
    상기 풀-업 회로 및 상기 풀-다운 회로에 결합되어 있으며, 상기 복수개의 데이터 출력 라인들 중 하나에 응답하여 상기 풀-업 회로 또는 상기 풀-다운 회로 중 어느 하나를 활성화시키기 위한 인에이블 회로
    를 포함하는 것을 특징으로 하는 집적회로 메모리.
  17. 제10항에 있어서, 상기 집적회로 메모리는 동적 랜덤 억세스 메모리 회로(DRAM)인 것을 특징으로 하는 집적회로 메모리.
  18. 제10항에 있어서, 상기 집적회로 메모리는 정적 랜덤 억세스 메모리 회로(SRAM)인 것을 특징으로 하는 집적회로 메모리.
  19. 제10항에 있어서, 상기 집적회로 메모리는 동기식 동적 랜덤 억세스 메모리 회로(SDRAM)인 것을 특징으로 하는 집적회로 메모리.
  20. 제10항에 있어서, 상기 집적회로 메모리는 동기식 정적 랜덤 억세스 메모리 회로(SSRAM)인 것을 특징으로 하는 집적회로 메모리.
  21. 제10항에 있어서, 상기 집적회로 메모리는 버스트 확장형 데이터 출력(burst extended data output:BEDO) 메모리로서 동작하는 랜덤 억세스 메모리 회로(RAM)인 것을 특징으로 하는 집적회로 메모리.
  22. 제10항에 있어서, 상기 집적회로 메모리는 클럭형 버스트 확장형 데이터 출력(clocked BEDO) 메모리로서 동작하는 랜덤 억세스 메모리 회로(RAM)인 것을 특징으로 하는 집적회로 메모리.
  23. 메모리 회로를 판독하기 위한 방법에 있어서,
    상기 메모리 회로로부터 출력된 외부 신호 요청 데이터를 수신하는 단계;
    상기 메모리 회로 내에 저장된 데이터를 출력 통신 라인에 결합하는 단계; 및
    상기 출력 통신 라인에 결합된 데이터가 유효한 때를 식별하기 위한 출력 데이터 스트로브 신호를 발생하는 단계
    를 포함하는 것을 특징으로 하는 메모리 회로 판독 방법.
  24. 제23항에 있어서,
    상기 출력 데이터 스트로브 신호를 마이크로프로세서를 이용하여 수신하는 단계; 및
    상기 출력 통신 수단에 결합된 상기 유효 데이터를 래칭하는 단계
    를 더 포함하는 것을 특징으로 하는 메모리 회로 판독 방법.
KR1019980701501A 1995-08-30 1996-08-28 Dram용메모리인터페이스및메모리회로판독방법 KR100307798B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US08/512326 1995-08-30
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