JPS6255171B2 - - Google Patents
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- JPS6255171B2 JPS6255171B2 JP61025370A JP2537086A JPS6255171B2 JP S6255171 B2 JPS6255171 B2 JP S6255171B2 JP 61025370 A JP61025370 A JP 61025370A JP 2537086 A JP2537086 A JP 2537086A JP S6255171 B2 JPS6255171 B2 JP S6255171B2
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000007664 blowing Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 239000012780 transparent material Substances 0.000 description 1
Description
【発明の詳細な説明】
本発明は半導体集積回路装置に関し、とくに装
置を選択するチツプセレクト信号の判定を行なう
機構に関するものである。
置を選択するチツプセレクト信号の判定を行なう
機構に関するものである。
従来、マイクロコンピユータシステムを構成す
る複数の半導体集積回路装置間において、装置を
選択するために固定化されたチツプ選択信号を用
いて、希望するチツプをアクセスするようにして
いる。この場合、チツプセレクト論理を変えるに
は、それに応じた選択信号を識別し得る情報識別
回路を具えた集積回路装置を特別に発注するか、
あとにやや詳しく説明するように、標準品又は従
来使用していた装置の情報識別回路の外部にイン
バータ回路等のデータ変換回路を付加するのが一
般であつた。したがつて集積回路装置を多品種製
造することによる生産コストの上昇或いは付加回
路の増設によるコストの増大など、結果的にはシ
ステムのコスト高を招く欠点となつていた。
る複数の半導体集積回路装置間において、装置を
選択するために固定化されたチツプ選択信号を用
いて、希望するチツプをアクセスするようにして
いる。この場合、チツプセレクト論理を変えるに
は、それに応じた選択信号を識別し得る情報識別
回路を具えた集積回路装置を特別に発注するか、
あとにやや詳しく説明するように、標準品又は従
来使用していた装置の情報識別回路の外部にイン
バータ回路等のデータ変換回路を付加するのが一
般であつた。したがつて集積回路装置を多品種製
造することによる生産コストの上昇或いは付加回
路の増設によるコストの増大など、結果的にはシ
ステムのコスト高を招く欠点となつていた。
本発明は、上記に鑑みて、集積回路装置の装置
（チツプ）選択情報を使用者が自由に設定或いは
変更できるようにすれば上記の欠点が軽減できる
であろうとの考えに基づいてなされたものであ
る。
（チツプ）選択情報を使用者が自由に設定或いは
変更できるようにすれば上記の欠点が軽減できる
であろうとの考えに基づいてなされたものであ
る。
すなわち、本発明の目的は、半導体集積回路装
置において、そのチツプ選択情報を使用者が任意
に変更できるようにしたチツプセレクト判定機能
を得ようとするものである。
置において、そのチツプ選択情報を使用者が任意
に変更できるようにしたチツプセレクト判定機能
を得ようとするものである。
本発明の他の目的は、単一の構成で多種のチツ
プ選択情報の識別に対応できる半導体集積回路装
置を得ようとするものである。
プ選択情報の識別に対応できる半導体集積回路装
置を得ようとするものである。
本発明によれば、任意の情報を設定可能なプロ
グラマブル記憶回路を設け、この記憶回路に設定
された情報に基いて入力されるチツプセレクト信
号を判定するようにしたことを特徴とする。
グラマブル記憶回路を設け、この記憶回路に設定
された情報に基いて入力されるチツプセレクト信
号を判定するようにしたことを特徴とする。
次に図面を参照して本発明につき説明する。
第１図は従来のランダムアクセス機能を持つ半
導体集積回路装置の回路図を示したものであり、
入力されるチツプ選択情報の数は３つとしてあ
る。図において、最下位から上位へ順位をもつア
ドレス情報A0，A1，A2…Ａoを入力とし、行情報
R0，R1，R2…Ｒrおよび列情報L0，L1、…Ｌlを出
力とするアドレスバツフア１と、行情報R0，
R1，R2…Ｒrを入力とし行デコード出力DGLを発
生する行デコーダ２と、行デコード出力DGLを
入力により選ばれた１つの行を配線群CLGに接
続するメモリセルアレイ３と、列情報線I0，I1、
…Ｉxとこの列情報線の数に等しい配線群CLGの
一部を接続すべく、列情報L0，L1…Ｌlによつて
制御する列デコーダ５と、装置が選択されたか否
かを知らせる選択信号Ｓおよび入出力を制御する
制御信号RWによつて、情報D0，D1、…Ｄxを列
情報I0，I1、…Ｉxとするか列情報I0，I1…Ｉxを情
報D0，D1、…Ｄxとるかを制御する入出力制御回
路５と、最上位のアドレス情報Anより上位のシ
ステムアドレス情報から成るチツプ選択情報S0，
S1およびS2を入力信号として選択信号Ｓを得るよ
うにしたNOR回路６ならびにインバータ７から
成る情報判定回路８とから成つている。インバー
タ７はチツプ選択情報S0を逆相のS0′にするため
のものである。
導体集積回路装置の回路図を示したものであり、
入力されるチツプ選択情報の数は３つとしてあ
る。図において、最下位から上位へ順位をもつア
ドレス情報A0，A1，A2…Ａoを入力とし、行情報
R0，R1，R2…Ｒrおよび列情報L0，L1、…Ｌlを出
力とするアドレスバツフア１と、行情報R0，
R1，R2…Ｒrを入力とし行デコード出力DGLを発
生する行デコーダ２と、行デコード出力DGLを
入力により選ばれた１つの行を配線群CLGに接
続するメモリセルアレイ３と、列情報線I0，I1、
…Ｉxとこの列情報線の数に等しい配線群CLGの
一部を接続すべく、列情報L0，L1…Ｌlによつて
制御する列デコーダ５と、装置が選択されたか否
かを知らせる選択信号Ｓおよび入出力を制御する
制御信号RWによつて、情報D0，D1、…Ｄxを列
情報I0，I1、…Ｉxとするか列情報I0，I1…Ｉxを情
報D0，D1、…Ｄxとるかを制御する入出力制御回
路５と、最上位のアドレス情報Anより上位のシ
ステムアドレス情報から成るチツプ選択情報S0，
S1およびS2を入力信号として選択信号Ｓを得るよ
うにしたNOR回路６ならびにインバータ７から
成る情報判定回路８とから成つている。インバー
タ７はチツプ選択情報S0を逆相のS0′にするため
のものである。
上記の構成の情報識別回路において、チツプ選
択信号Ｓが“１”で集積回路装置が選択されたと
し、信号Ｓが“０”で選択されなかつたとする。
従つてNOR回路６の各入力S0′，S1，S2がいずれ
も０すなわちチツプ選択情報S0，S1，S2が
「100」において選択信号Ｓが“１”となり集積回
路装置が選択されたこととなる。チツプ選択情報
S0，S1およびS2は同様に「010」や「001」によつ
ても情報S0，S1，S2の入力条件をかえることによ
つて集積回路装置を選択したこととなる。そして
前記の特定のコード「100」、「010」または
「001」によつて装置を選択したこととなると、列
デコーダ５において、制御信号RWにより、情報
D0，D1、…Ｄxをアドレス情報A0，A1、…Ａnに
よつて指定されたメモリセルアレイ６の指定部分
に蓄積するか、メモリセルアレイ３に蓄積されて
いる情報を情報D0，D1、…Ｄxとして取り出すか
して、ランダムアクセス回路がその機能を果すこ
とができるようになつている。なおチツプ選択情
報S0，S1，S2の上記以外の組合せすなわち
「000」、「111」、「110」、「011」、「101」では、
情報
判定回路８の出力選択信号Ｓを“０”にし、集積
回路装置を選択していないことを示す。
択信号Ｓが“１”で集積回路装置が選択されたと
し、信号Ｓが“０”で選択されなかつたとする。
従つてNOR回路６の各入力S0′，S1，S2がいずれ
も０すなわちチツプ選択情報S0，S1，S2が
「100」において選択信号Ｓが“１”となり集積回
路装置が選択されたこととなる。チツプ選択情報
S0，S1およびS2は同様に「010」や「001」によつ
ても情報S0，S1，S2の入力条件をかえることによ
つて集積回路装置を選択したこととなる。そして
前記の特定のコード「100」、「010」または
「001」によつて装置を選択したこととなると、列
デコーダ５において、制御信号RWにより、情報
D0，D1、…Ｄxをアドレス情報A0，A1、…Ａnに
よつて指定されたメモリセルアレイ６の指定部分
に蓄積するか、メモリセルアレイ３に蓄積されて
いる情報を情報D0，D1、…Ｄxとして取り出すか
して、ランダムアクセス回路がその機能を果すこ
とができるようになつている。なおチツプ選択情
報S0，S1，S2の上記以外の組合せすなわち
「000」、「111」、「110」、「011」、「101」では、
情報
判定回路８の出力選択信号Ｓを“０”にし、集積
回路装置を選択していないことを示す。
しかし乍ら上記の従来の回路においては、３種
のチツプ選択情報S0，S1，S2の「100」、「010」、
「001」の組合せ以外の組合せで集積回路を選択す
る場合は、外部に更にインバータ回路を付加する
か、この第１図に示す情報識別回路とは異つた構
成の回路を持つランダムアクセス回路の製造を行
うかしなければならなかつた。しかしいずれにし
てもこのような変更はシステムのコスト高の原因
となつていた。
のチツプ選択情報S0，S1，S2の「100」、「010」、
「001」の組合せ以外の組合せで集積回路を選択す
る場合は、外部に更にインバータ回路を付加する
か、この第１図に示す情報識別回路とは異つた構
成の回路を持つランダムアクセス回路の製造を行
うかしなければならなかつた。しかしいずれにし
てもこのような変更はシステムのコスト高の原因
となつていた。
第２図は本発明の集積回路装置の一実施例の回
路図である。はじめに構成を主として説明する
と、チツプ選択情報入力端子から３つの信号S0，
S1，S2をそれぞれゲートに入力する不揮発性半導
体メモリ素子１１，１２，１３は、反対側に基準
電源ＶDDをおのおの印加した負荷MIS電界効果ト
ランジスタ（MIS FET）１４，１５，１６にそ
れぞれ直列接続されており、両者が接続される接
点X1，X2，X3から記憶出力T0，T1，T2がそれぞ
れ取り出される。そしてこれら記憶出力T0，
T1，T2と前記のチツプ選択情報S0，S1，S2の対
応する各対は、排他的論理和回路１７，１８，１
９に入力され、出力U0，U1，U2が出力される。
そしてこれらの出力はNOR回路２０から選択信
号Ｓとなつて出力される。
路図である。はじめに構成を主として説明する
と、チツプ選択情報入力端子から３つの信号S0，
S1，S2をそれぞれゲートに入力する不揮発性半導
体メモリ素子１１，１２，１３は、反対側に基準
電源ＶDDをおのおの印加した負荷MIS電界効果ト
ランジスタ（MIS FET）１４，１５，１６にそ
れぞれ直列接続されており、両者が接続される接
点X1，X2，X3から記憶出力T0，T1，T2がそれぞ
れ取り出される。そしてこれら記憶出力T0，
T1，T2と前記のチツプ選択情報S0，S1，S2の対
応する各対は、排他的論理和回路１７，１８，１
９に入力され、出力U0，U1，U2が出力される。
そしてこれらの出力はNOR回路２０から選択信
号Ｓとなつて出力される。
上記において、不揮発性メモリ素子１１，１
２，１３の状態をオンからオフに変えるのには、
また更に“オン”に戻すのには次のようにする。
たとえば基準電圧ＶDDとして5Vを用いる或る例
においては、素子１１のゲートおよび接続点X1
に約15Vを又基体すなわちＹに−5Vを印加すれば
素子１１はオンからオフに変り、更に、基準電圧
ＶDD（X1）をオープンに、基体Ｙに−10V、ゲー
トに−40V、ソースを地気からはなして約35Vを
印加すれば、素子１１はオフからはじめのオンに
戻る。
２，１３の状態をオンからオフに変えるのには、
また更に“オン”に戻すのには次のようにする。
たとえば基準電圧ＶDDとして5Vを用いる或る例
においては、素子１１のゲートおよび接続点X1
に約15Vを又基体すなわちＹに−5Vを印加すれば
素子１１はオンからオフに変り、更に、基準電圧
ＶDD（X1）をオープンに、基体Ｙに−10V、ゲー
トに−40V、ソースを地気からはなして約35Vを
印加すれば、素子１１はオフからはじめのオンに
戻る。
以上のようにして得られたオン又はオフの状態
は、電源電圧を基準値ＶDDに保持しておく限り、
チツプ選択情報S0，S1，S2を基準の“１”又は
“０”のいずれにしてもそのまま保持される。な
お不揮発性素子の状態をオフからオンに変更する
には素子に紫外線を当てる方法もあるが、この場
合は素子の容器の一部を透明体たとえば石英板で
形成する必要がある。
は、電源電圧を基準値ＶDDに保持しておく限り、
チツプ選択情報S0，S1，S2を基準の“１”又は
“０”のいずれにしてもそのまま保持される。な
お不揮発性素子の状態をオフからオンに変更する
には素子に紫外線を当てる方法もあるが、この場
合は素子の容器の一部を透明体たとえば石英板で
形成する必要がある。
不揮発性メモリ素子としてバイポーラ集積回路
に用いられるヒユーズ溶断式あるいはジヤンクシ
ヨン破壊方式メモリ素子を用いれば、状態の変更
は１つの素子について１回だけに限られる。この
場合、チツプ選択情報の組合せの変更がメモリ素
子の状態を１つずつ順次変更していくようなとき
は、組合せの変更は複数回可能である。
に用いられるヒユーズ溶断式あるいはジヤンクシ
ヨン破壊方式メモリ素子を用いれば、状態の変更
は１つの素子について１回だけに限られる。この
場合、チツプ選択情報の組合せの変更がメモリ素
子の状態を１つずつ順次変更していくようなとき
は、組合せの変更は複数回可能である。
上記から分るように、本発明においては、不揮
発性メモリ素子１１，１２，１３の状態を、チツ
プの選択情報に対応して使用者が僅かの手間で任
意の形に設定変更可能であり、このため従来のよ
うに外部回路を付加したり全半導体装置を変えた
りすることなくして装置選択情報を変更すること
が可能であり、したがつてシステム全体のコスト
の低減に大きく寄与する。さらに、メモリへの書
込み端子とチツプセレクト信号入力端子とは共有
できるので、IC化には非常に好適である。
発性メモリ素子１１，１２，１３の状態を、チツ
プの選択情報に対応して使用者が僅かの手間で任
意の形に設定変更可能であり、このため従来のよ
うに外部回路を付加したり全半導体装置を変えた
りすることなくして装置選択情報を変更すること
が可能であり、したがつてシステム全体のコスト
の低減に大きく寄与する。さらに、メモリへの書
込み端子とチツプセレクト信号入力端子とは共有
できるので、IC化には非常に好適である。
なお前記の実施例においては３つの装置（チツ
プ）選択情報S0，S1，S2を用いていたが、これを
更に多数の情報を用いてもよく、逆にS01つだけ
でもよい。１つの情報を用いるということは、不
揮発性メモリ素子１１をオンまたはオフの状態に
設定することによつて、出力U0を正相あるいは
逆相にすることであるが、これによつてU0出力
をシステムの他の回路に必要な適相の電圧源とし
て供給することが出来る。また、前述の実施例で
は、６で示したゲートにはNOR回路を用いた
が、この代りに入力情報S0，S1、…との関連で
OR回路又はAND回路を用いて構成することがで
きる。また、第２図の回路は単に一例を挙げたも
ので、これらに限られるものではない。たとえば
負荷MISFET１４などの代りに半導体抵抗を用
いてもよく、又論理回路１７なども種々の構成が
考えられるが、要はチツプセレクト信号の判定が
可能な論理回路であればよい。更に又、
MISFETとしてｎチヤネルのものを用いたが、
ｐチヤネルのものであつてもよいことはいうまで
もない。
プ）選択情報S0，S1，S2を用いていたが、これを
更に多数の情報を用いてもよく、逆にS01つだけ
でもよい。１つの情報を用いるということは、不
揮発性メモリ素子１１をオンまたはオフの状態に
設定することによつて、出力U0を正相あるいは
逆相にすることであるが、これによつてU0出力
をシステムの他の回路に必要な適相の電圧源とし
て供給することが出来る。また、前述の実施例で
は、６で示したゲートにはNOR回路を用いた
が、この代りに入力情報S0，S1、…との関連で
OR回路又はAND回路を用いて構成することがで
きる。また、第２図の回路は単に一例を挙げたも
ので、これらに限られるものではない。たとえば
負荷MISFET１４などの代りに半導体抵抗を用
いてもよく、又論理回路１７なども種々の構成が
考えられるが、要はチツプセレクト信号の判定が
可能な論理回路であればよい。更に又、
MISFETとしてｎチヤネルのものを用いたが、
ｐチヤネルのものであつてもよいことはいうまで
もない。
第１図は従来のランダムアクセス回路を有する
半導体チツプのブロツク図、第２図は本発明の一
実施による情報識別回路の回路図である。 記号の説明：１１〜１３は不揮発性メモリ素
子、１４〜１６は負荷MISFET、１７〜１９は
排他的論理和回路、２０はNOR回路をそれぞれ
あらわしている。
半導体チツプのブロツク図、第２図は本発明の一
実施による情報識別回路の回路図である。 記号の説明：１１〜１３は不揮発性メモリ素
子、１４〜１６は負荷MISFET、１７〜１９は
排他的論理和回路、２０はNOR回路をそれぞれ
あらわしている。
Claims (1)
- １ ゲートに高電圧を印加するか否かにより２値
情報の一方が書込まれる少なくとも１個の不揮発
性記憶素子と、チツプ選択信号が入力される端子
と、該入力端子および前記不揮発性記憶素子の出
力端に接続された判定回路とを含み、前記不揮発
性記憶素子の前記ゲートを前記入力端子に接続す
ることによつて該入力端子に高電圧を印加するか
否かによつて情報を書込み、さらに前記入力端子
から入力されるチツプ選択信号と書込まれた情報
とに基いて前記判定回路で判定を行ない前記チツ
プ選択の有無を決定することを特徴とする半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61025370A JPS61180995A (ja) | 1986-02-07 | 1986-02-07 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61025370A JPS61180995A (ja) | 1986-02-07 | 1986-02-07 | 半導体集積回路装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992278A Division JPS54114055A (en) | 1978-02-24 | 1978-02-24 | Information identifying circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61180995A JPS61180995A (ja) | 1986-08-13 |
| JPS6255171B2 true JPS6255171B2 (ja) | 1987-11-18 |
Family
ID=12163944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61025370A Granted JPS61180995A (ja) | 1986-02-07 | 1986-02-07 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180995A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06186207A (ja) * | 1992-12-17 | 1994-07-08 | Nuclear Fuel Ind Ltd | 渦電流探傷プローブ |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63183684A (ja) * | 1987-01-26 | 1988-07-29 | Nec Corp | 半導体装置 |
| AU2001216493A1 (en) * | 2000-11-29 | 2002-06-11 | Yamatake Corporation | Semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154033A (ja) * | 1974-05-31 | 1975-12-11 |
-
1986
- 1986-02-07 JP JP61025370A patent/JPS61180995A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50154033A (ja) * | 1974-05-31 | 1975-12-11 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06186207A (ja) * | 1992-12-17 | 1994-07-08 | Nuclear Fuel Ind Ltd | 渦電流探傷プローブ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61180995A (ja) | 1986-08-13 |
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