JPS6135574B2 - - Google Patents
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- JPS6135574B2 JPS6135574B2 JP53019922A JP1992278A JPS6135574B2 JP S6135574 B2 JPS6135574 B2 JP S6135574B2 JP 53019922 A JP53019922 A JP 53019922A JP 1992278 A JP1992278 A JP 1992278A JP S6135574 B2 JPS6135574 B2 JP S6135574B2
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- input
- signal
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Description
【発明の詳細な説明】
本発明は半導体集積回路装置における装置選択
情報から、装置を選択する選択信号を得る情報識
別回路に関するものである。
情報から、装置を選択する選択信号を得る情報識
別回路に関するものである。
従来、マイクロコンピユータシステムの半導体
集積回路装置間において、装置を選択するための
正相か逆相か或いはその組合せの選択信号を希望
する形で得ようとする場合は、所望の選択信号を
識別し得る情報識別回路を具えた集積回路装置を
特別に発注するか、あとにやや詳しく説明するよ
うに、標準品又は従来使用していた装置の情報識
別回路の外部にインバータ回路を設けるかするの
が一般であつた。したがつて集積回路装置を多品
種製造することによる生産コストの上昇或いは付
加回路の増設によるコストの増大など、結果的に
はシステムのコスト高を招く欠点となつていた。
集積回路装置間において、装置を選択するための
正相か逆相か或いはその組合せの選択信号を希望
する形で得ようとする場合は、所望の選択信号を
識別し得る情報識別回路を具えた集積回路装置を
特別に発注するか、あとにやや詳しく説明するよ
うに、標準品又は従来使用していた装置の情報識
別回路の外部にインバータ回路を設けるかするの
が一般であつた。したがつて集積回路装置を多品
種製造することによる生産コストの上昇或いは付
加回路の増設によるコストの増大など、結果的に
はシステムのコスト高を招く欠点となつていた。
本発明は、上記に鑑みて、集積回路装置の装置
選択情報を使用者が自由に設定或いは変更できる
ようにすれば上記の欠点が軽減できるであろうと
の考えに基づいてなされたものである。
選択情報を使用者が自由に設定或いは変更できる
ようにすれば上記の欠点が軽減できるであろうと
の考えに基づいてなされたものである。
すなわち、本発明の目的は、半導体集積回路装
置において、一旦設定された装置選択情報の正
相、逆相又はその組合せを使用者が変更できるよ
うにした情報識別回路を得ようとするものであ
る。
置において、一旦設定された装置選択情報の正
相、逆相又はその組合せを使用者が変更できるよ
うにした情報識別回路を得ようとするものであ
る。
本発明の他の目的は、単一の構成で多種の装置
選択情報の識別に対応できる情報識別回路を得よ
うとするものである。
選択情報の識別に対応できる情報識別回路を得よ
うとするものである。
本発明は、半導体チツプ上に設けられた情報識
別回路において、識別されるべき信号が入力され
る入力端子と、該入力端子に接続された記憶回路
と、該記憶回路の内容に基いて前記入力端子から
入力される信号を識別する回路とを有し、前記記
憶回路は前記半導体チツプ上に設けられ、前記識
別されるべき信号が入力される前記入力端子から
入力される信号によつて記憶内容が設定されるこ
とを特徴とする。
別回路において、識別されるべき信号が入力され
る入力端子と、該入力端子に接続された記憶回路
と、該記憶回路の内容に基いて前記入力端子から
入力される信号を識別する回路とを有し、前記記
憶回路は前記半導体チツプ上に設けられ、前記識
別されるべき信号が入力される前記入力端子から
入力される信号によつて記憶内容が設定されるこ
とを特徴とする。
次に図面を参照して本発明につき説明する。
第１図は従来の情報識別回路を用いた、ランダ
ムアクセス機能を持つ半導体集積回路の回路図を
示したものであり、入力の装置選択情報の数は３
つとしてある。図において、最下位から上位へ順
位をもつアドレス情報A0，A1，A2………Ａoを入
力とし、行情報R0，R1，R2………Ｒrおよび列情
報L0，L1，………Ｌlを出力とするアドレスバツ
フア１と、行情報R0，R1，R2………Ｒrを入力と
〓〓〓〓
し行デコード出力DGLを発生する行デコーダ２
と、行デコード出力DGLを入力により選ばれた
１つの行を配線群CLGに接続するメモリセルア
レイ３と、列情報線I0，I1，………Ｉxとこの列情
報線の数に等しい配線群CLGの一部を接続すべ
く、列情報L0，L1，………Ｌlによつて制御する
列デコーダ５と、装置が選択されたか否かを知ら
せる選択信号Ｓおよび入出力を制御する制御信号
RWによつて、情報D0，D1，………Ｄxを列情報
I0，I1，………Ｉxとするか列情報I0，I1………Ｉx
を情報D0，D1，………Ｄxとするかを制御する入
出力制御回路５と、最上位のアドレス情報Ａoよ
り上位のシステムアドレス情報から成る装置選択
情報S0，S1およびS2を入力信号として選択信号Ｓ
を得るようにしたNOR回路６ならびにインバー
タ７から成る情報識別回路８とから成つている。
インバータ７は装置選択情報S0を逆相のS0′にす
るためのものである。
ムアクセス機能を持つ半導体集積回路の回路図を
示したものであり、入力の装置選択情報の数は３
つとしてある。図において、最下位から上位へ順
位をもつアドレス情報A0，A1，A2………Ａoを入
力とし、行情報R0，R1，R2………Ｒrおよび列情
報L0，L1，………Ｌlを出力とするアドレスバツ
フア１と、行情報R0，R1，R2………Ｒrを入力と
〓〓〓〓
し行デコード出力DGLを発生する行デコーダ２
と、行デコード出力DGLを入力により選ばれた
１つの行を配線群CLGに接続するメモリセルア
レイ３と、列情報線I0，I1，………Ｉxとこの列情
報線の数に等しい配線群CLGの一部を接続すべ
く、列情報L0，L1，………Ｌlによつて制御する
列デコーダ５と、装置が選択されたか否かを知ら
せる選択信号Ｓおよび入出力を制御する制御信号
RWによつて、情報D0，D1，………Ｄxを列情報
I0，I1，………Ｉxとするか列情報I0，I1………Ｉx
を情報D0，D1，………Ｄxとするかを制御する入
出力制御回路５と、最上位のアドレス情報Ａoよ
り上位のシステムアドレス情報から成る装置選択
情報S0，S1およびS2を入力信号として選択信号Ｓ
を得るようにしたNOR回路６ならびにインバー
タ７から成る情報識別回路８とから成つている。
インバータ７は装置選択情報S0を逆相のS0′にす
るためのものである。
上記の構成の情報識別回路において、装置選択
信号Ｓが“１”で集積回路装置が選択されたと
し、信号Ｓが“０”で選択されなかつたとする。
従つてNOR回路６の各入力S0′，S1，S2がいずれ
も０すなわち装置選択情報S0，S1，S2が「100」
において選択信号Ｓが“１”となり集積回路装置
が選択されたこととなる。装置選択情報S0，S1お
よびS2は同様に「010」や「001」によつても情報
S0，S1，S2の入力条件をかえることによつて集積
回路装置を選択したこととなる。そして前記の特
定のコード「100」、「010」または「001」によつ
て装置を選択したこととなると、列デコーダ５に
おいて、制御信号RWにより、情報D0，D1，……
…Ｄxをアドレス情報A0，A1，………Ａnによつ
て指定されたメモリセルアレイ６の指定部分に蓄
積するか、メモリセルアレイ３に蓄積されている
情報を情報D0，D1，………Ｄxとして取り出すか
して、ランダムアクセス回路がその機能を果すこ
とができるようになつている。なお装置選択情報
S0，S1，S2の上記以外の組合せすなわち「000」、
「111」、「110」、「011」、「101」では、情報識別回
路８の出力選択信号Ｓを“０”にし、集積回路装
置を選択していないことを示す。
信号Ｓが“１”で集積回路装置が選択されたと
し、信号Ｓが“０”で選択されなかつたとする。
従つてNOR回路６の各入力S0′，S1，S2がいずれ
も０すなわち装置選択情報S0，S1，S2が「100」
において選択信号Ｓが“１”となり集積回路装置
が選択されたこととなる。装置選択情報S0，S1お
よびS2は同様に「010」や「001」によつても情報
S0，S1，S2の入力条件をかえることによつて集積
回路装置を選択したこととなる。そして前記の特
定のコード「100」、「010」または「001」によつ
て装置を選択したこととなると、列デコーダ５に
おいて、制御信号RWにより、情報D0，D1，……
…Ｄxをアドレス情報A0，A1，………Ａnによつ
て指定されたメモリセルアレイ６の指定部分に蓄
積するか、メモリセルアレイ３に蓄積されている
情報を情報D0，D1，………Ｄxとして取り出すか
して、ランダムアクセス回路がその機能を果すこ
とができるようになつている。なお装置選択情報
S0，S1，S2の上記以外の組合せすなわち「000」、
「111」、「110」、「011」、「101」では、情報識別回
路８の出力選択信号Ｓを“０”にし、集積回路装
置を選択していないことを示す。
しかし乍ら上記の従来の回路においては、３種
の装置選択情報S0，S1，S2の「100」、「010」、
「001」の組合せ以外の組合せで集積回路を選択す
る場合は、外部に更にインバータ回路を付加する
か、この第１図に示す情報識別回路とは異つた構
成の回路を持つランダムアクセス回路の製造を行
うかしなければならなかつた。しかしいずれにし
てもこのような変更はシステムのコスト高の原因
となつていた。
の装置選択情報S0，S1，S2の「100」、「010」、
「001」の組合せ以外の組合せで集積回路を選択す
る場合は、外部に更にインバータ回路を付加する
か、この第１図に示す情報識別回路とは異つた構
成の回路を持つランダムアクセス回路の製造を行
うかしなければならなかつた。しかしいずれにし
てもこのような変更はシステムのコスト高の原因
となつていた。
第２図は本発明の情報識別回路の一実施例の回
路図である。はじめに構成を主として説明する
と、装置選択情報S0，S1，S2をそれぞれゲートに
入力する不揮発性半導体メモリ素子１１，１２，
１３は、反応側に基準電源ＶDDをおのおの印加し
た負荷MIS電界効果トランジスタ（MIS FET）
１４，１５，１６にそれぞれ直列接続されてお
り、両者が接続される接点X1，X2，X3から記憶
出力T0，T1，T2がそれぞれ取り出される。そし
てこれら記憶出力T0，T1，T2と前記の装置選択
情報S0，S1，S2の対応する各対は、排他的論理和
回路１７，１８，１９に入力され、出力U0，
U1，U2が出力される。そしてこれらの出力は
NOR回路２０から選択信号Ｓとなつて出力され
る。
路図である。はじめに構成を主として説明する
と、装置選択情報S0，S1，S2をそれぞれゲートに
入力する不揮発性半導体メモリ素子１１，１２，
１３は、反応側に基準電源ＶDDをおのおの印加し
た負荷MIS電界効果トランジスタ（MIS FET）
１４，１５，１６にそれぞれ直列接続されてお
り、両者が接続される接点X1，X2，X3から記憶
出力T0，T1，T2がそれぞれ取り出される。そし
てこれら記憶出力T0，T1，T2と前記の装置選択
情報S0，S1，S2の対応する各対は、排他的論理和
回路１７，１８，１９に入力され、出力U0，
U1，U2が出力される。そしてこれらの出力は
NOR回路２０から選択信号Ｓとなつて出力され
る。
上記において、不揮発性メモリ素子１１，１
２，１３の状態をオンからオフに変えるのには、
また更に“ON”に戻すのは次のようにする。た
とえば基準電圧ＶDDとして5Vを用いる或る例に
おいては、素子１１のゲートおよび接続点X1に
約15Vを又基体すなわちＹに−5Vを印加すれば素
子１１はオンからオフに変り、更に、基準電圧Ｖ
DD（X1）をオープンに、基体Ｙに−10V、ゲート
に−40V、ソースを地気からはなして約35Vを印
加すれば、素子１１はオフからはじめのオンに戻
る。以上のようにして得られたオン又はオフ状態
は、電源電圧を基準値ＶDDに保持しておく限り、
装置選択情報S0，S1，S2を基準の“１”又は
“０”のいずれにしてもそのまま保持される。な
お不揮発性素子の状態をオフからオンに変更する
には素子に紫外線を当てる方法もあるが、この場
合は素子の容器の一部を透明体たとえば石英板で
形成する必要がある。
２，１３の状態をオンからオフに変えるのには、
また更に“ON”に戻すのは次のようにする。た
とえば基準電圧ＶDDとして5Vを用いる或る例に
おいては、素子１１のゲートおよび接続点X1に
約15Vを又基体すなわちＹに−5Vを印加すれば素
子１１はオンからオフに変り、更に、基準電圧Ｖ
DD（X1）をオープンに、基体Ｙに−10V、ゲート
に−40V、ソースを地気からはなして約35Vを印
加すれば、素子１１はオフからはじめのオンに戻
る。以上のようにして得られたオン又はオフ状態
は、電源電圧を基準値ＶDDに保持しておく限り、
装置選択情報S0，S1，S2を基準の“１”又は
“０”のいずれにしてもそのまま保持される。な
お不揮発性素子の状態をオフからオンに変更する
には素子に紫外線を当てる方法もあるが、この場
合は素子の容器の一部を透明体たとえば石英板で
形成する必要がある。
不揮発性メモリ素子としてバイポーラ集積回路
に用いられるヒユーズ溶断式あるいはジヤンクシ
ヨン破壊方式メモリ素子を用いれば、状態の変更
は１つの素子について１回だけに限られる。この
場合、装置変更情報の組合せの変更がメモリ素子
〓〓〓〓
の状態を１つずつ順次変更していくようなとき
は、組合せの変更は複数回可能である。
に用いられるヒユーズ溶断式あるいはジヤンクシ
ヨン破壊方式メモリ素子を用いれば、状態の変更
は１つの素子について１回だけに限られる。この
場合、装置変更情報の組合せの変更がメモリ素子
〓〓〓〓
の状態を１つずつ順次変更していくようなとき
は、組合せの変更は複数回可能である。
上記から分るように、本発明の情報識別回路に
おいては、不揮発性メモリ素子１１，１２，１３
の状態を、システムの装置選択情報の正相、逆相
あるいはその組合せに対応して使用者が僅かの手
間で任意の形に設定可能であり、このため従来の
ように外部回路を付加したり全半導体装置を変え
たりすることなくして装置選択情報を変更するこ
とが可能であり、したがつてシステム全体のコス
トの低減に大きく寄与する。
おいては、不揮発性メモリ素子１１，１２，１３
の状態を、システムの装置選択情報の正相、逆相
あるいはその組合せに対応して使用者が僅かの手
間で任意の形に設定可能であり、このため従来の
ように外部回路を付加したり全半導体装置を変え
たりすることなくして装置選択情報を変更するこ
とが可能であり、したがつてシステム全体のコス
トの低減に大きく寄与する。
なお前記の実施例においては３つの装置選択情
報S0，S1，S2を用いていたが、これを更に多数の
情報を用いてもよく、逆にS01つだけでもよい。
１つの情報を用いるということは、不揮発性メモ
リ素子１１をオンまたはオフの状態に設定するこ
とによつて、出力U0を正相あるいは逆相にする
ことであるが、これによつてU0出力をシステム
の他の回路に必要な適相の電圧源として供給する
ことが出来る。また、前述の実施例では、６で示
したゲートにはNOR回路を用いたが、この代り
に入力情報S0，S1，………との関連でOR回路又
はAND回路を用いて構成することができる。ま
た、第２図の回路には単に一例を挙げたもので、
これらに限られるものではない。たとえば負荷
MISFET１４などの代りに半導体抵抗を用いて
もよく、又論理回路１７なども種々の構成が考え
られるが、要はその排他的論理和機能を持つ回路
であればよい。更に又、MISFETとしてｎチヤ
ネルのものを用いたが、ｐチヤネルのものであつ
てもよいことはいうまでもない。
報S0，S1，S2を用いていたが、これを更に多数の
情報を用いてもよく、逆にS01つだけでもよい。
１つの情報を用いるということは、不揮発性メモ
リ素子１１をオンまたはオフの状態に設定するこ
とによつて、出力U0を正相あるいは逆相にする
ことであるが、これによつてU0出力をシステム
の他の回路に必要な適相の電圧源として供給する
ことが出来る。また、前述の実施例では、６で示
したゲートにはNOR回路を用いたが、この代り
に入力情報S0，S1，………との関連でOR回路又
はAND回路を用いて構成することができる。ま
た、第２図の回路には単に一例を挙げたもので、
これらに限られるものではない。たとえば負荷
MISFET１４などの代りに半導体抵抗を用いて
もよく、又論理回路１７なども種々の構成が考え
られるが、要はその排他的論理和機能を持つ回路
であればよい。更に又、MISFETとしてｎチヤ
ネルのものを用いたが、ｐチヤネルのものであつ
てもよいことはいうまでもない。
第１図は従来の情報識別回路を用いた、ランダ
ムアクセス回路のブロツク図、第２図は本発明の
情報識別回路の回路図である。 記号の説明：１１〜１３は不揮発性メモリ素
子、１４〜１６は負荷MISFET、１７〜１９は
排他的論理和回路、２０はNOR回路をそれぞれ
あらわしている。 〓〓〓〓
ムアクセス回路のブロツク図、第２図は本発明の
情報識別回路の回路図である。 記号の説明：１１〜１３は不揮発性メモリ素
子、１４〜１６は負荷MISFET、１７〜１９は
排他的論理和回路、２０はNOR回路をそれぞれ
あらわしている。 〓〓〓〓
Claims (1)
- １ 半導体チツプ上に設けられた情報識別回路に
おいて、識別されるべき信号が入力される入力端
子と、該入力端子に接続された記憶回路と、該記
憶回路の内容に基いて前記入力端子から入力され
る信号を識別する回路とを有し、前記記憶回路は
前記半導体チツプ上に設けられ、前記識別される
べき信号が入力される前記入力端子から入力され
る信号によつて記憶内容が設定されることを特徴
とする情報識別回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992278A JPS54114055A (en) | 1978-02-24 | 1978-02-24 | Information identifying circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1992278A JPS54114055A (en) | 1978-02-24 | 1978-02-24 | Information identifying circuit |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61025370A Division JPS61180995A (ja) | 1986-02-07 | 1986-02-07 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54114055A JPS54114055A (en) | 1979-09-05 |
| JPS6135574B2 true JPS6135574B2 (ja) | 1986-08-13 |
Family
ID=12012704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1992278A Granted JPS54114055A (en) | 1978-02-24 | 1978-02-24 | Information identifying circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54114055A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835764A (ja) * | 1971-09-09 | 1973-05-26 |
-
1978
- 1978-02-24 JP JP1992278A patent/JPS54114055A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54114055A (en) | 1979-09-05 |
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