JPH025458A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH025458A JPH025458A JP63155508A JP15550888A JPH025458A JP H025458 A JPH025458 A JP H025458A JP 63155508 A JP63155508 A JP 63155508A JP 15550888 A JP15550888 A JP 15550888A JP H025458 A JPH025458 A JP H025458A
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- Japan
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- circuit
- semiconductor integrated
- selecting
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 230000006870 function Effects 0.000 claims abstract description 27
- 239000000758 substrate Substances 0.000 claims abstract 2
- 238000004519 manufacturing process Methods 0.000 abstract description 14
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 239000012467 final product Substances 0.000 description 2
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- 241001071861 Lethrinus genivittatus Species 0.000 description 1
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- Semiconductor Memories (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に異なる回路機能の
半導体集積回路を同時に製造することを可能とした半導
体集積回路に関する。
半導体集積回路を同時に製造することを可能とした半導
体集積回路に関する。
従来、半導体集積回路の回路構成は、要求された回路機
能に対して必要十分条件となるように回路素子の割り当
てとその相互配線を指定するのが常であった。
能に対して必要十分条件となるように回路素子の割り当
てとその相互配線を指定するのが常であった。
上述した従来の回路構成は要求された回路機能のみを実
現するものであるため、回路機能が少しでも異なるとそ
れに対応して別の回路構成が必要となる。従って半導体
集積回路の製造に用いられる回路パターンも変更となる
ため、異なる機能の半導体集積回路を同時に製造するこ
とが出来ず、その結果として多品種小量生産化によるコ
ストアップをまねく欠点がある。
現するものであるため、回路機能が少しでも異なるとそ
れに対応して別の回路構成が必要となる。従って半導体
集積回路の製造に用いられる回路パターンも変更となる
ため、異なる機能の半導体集積回路を同時に製造するこ
とが出来ず、その結果として多品種小量生産化によるコ
ストアップをまねく欠点がある。
本発明の半導体集積回路は、必要な複数の回路機能と、
それらから使用機能を）１択する手段と、その選択情報
を外部から書き込み記憶できる不揮発性記憶素子とを有
している。
それらから使用機能を）１択する手段と、その選択情報
を外部から書き込み記憶できる不揮発性記憶素子とを有
している。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の半導体集積回路の機能ブロ
ック図である。論理回路６と論理回路７はその内容が異
っており、それぞれ論理回路５と論理回路１０の間に位
置し、そのどちらが選択されるかによって、入力端子１
から出力端子４までの半導体集積回路の機能が全く違っ
たものになる。
ック図である。論理回路６と論理回路７はその内容が異
っており、それぞれ論理回路５と論理回路１０の間に位
置し、そのどちらが選択されるかによって、入力端子１
から出力端子４までの半導体集積回路の機能が全く違っ
たものになる。
選択回路９は論理回路６と７の両出力を受は取り、その
どちらか一方を論理回路１０へ出力するもので、その動
作の決定は不揮発記憶回路８の出力値に依存し、この場
合、出力値がロウレベルでは論理回路６を選び、ハイレ
ベルでは論理回路７を選ぶように構成しておく。尚、選
択回路９は二人力ＡＮＤゲートを論理回路６と７の出力
数と同数用意して各ゲートの一方の入力を論理回路６と
７の各出力に接続し、各ゲートのうち論理回路６に関わ
るものの他方の入力を不揮発記憶回路８の出力の否定値
に接続し、論理回路７に関わるものを不揮発記憶回路８
の出力の肯定値に接続し、さらに論理回路６と７に関わ
る両ゲートの出力を二人力ＯＲゲートを介して論理回路
１０に接続することで、所要の選択機能を持つ回路の一
構成例とすることができる。不揮発記憶回路８はこの場
合、内部に一ビットの不揮発記憶素子を持ち、不揮発記
憶素子の構造を例えばフローティングゲート構造とすれ
ば、ライトイネーブル端子３は記憶素子へのデータ書き
込みの為のアバランシェ降伏を発生させるための高電圧
入力端子を意味する。
どちらか一方を論理回路１０へ出力するもので、その動
作の決定は不揮発記憶回路８の出力値に依存し、この場
合、出力値がロウレベルでは論理回路６を選び、ハイレ
ベルでは論理回路７を選ぶように構成しておく。尚、選
択回路９は二人力ＡＮＤゲートを論理回路６と７の出力
数と同数用意して各ゲートの一方の入力を論理回路６と
７の各出力に接続し、各ゲートのうち論理回路６に関わ
るものの他方の入力を不揮発記憶回路８の出力の否定値
に接続し、論理回路７に関わるものを不揮発記憶回路８
の出力の肯定値に接続し、さらに論理回路６と７に関わ
る両ゲートの出力を二人力ＯＲゲートを介して論理回路
１０に接続することで、所要の選択機能を持つ回路の一
構成例とすることができる。不揮発記憶回路８はこの場
合、内部に一ビットの不揮発記憶素子を持ち、不揮発記
憶素子の構造を例えばフローティングゲート構造とすれ
ば、ライトイネーブル端子３は記憶素子へのデータ書き
込みの為のアバランシェ降伏を発生させるための高電圧
入力端子を意味する。
次に機能動作を説明すると、記憶データ入力端子２にロ
ウレベルを、ライトイネーブル端子３に高電圧を入力し
て不揮発記憶回路８の記憶値をロウレベルにしておけば
、選択回路９はその後は論理回路６を選択するようにな
り、入出力端子１と４に対して論理回路５と６と１０の
組み合せによって機能する半導体集積回路となる。
ウレベルを、ライトイネーブル端子３に高電圧を入力し
て不揮発記憶回路８の記憶値をロウレベルにしておけば
、選択回路９はその後は論理回路６を選択するようにな
り、入出力端子１と４に対して論理回路５と６と１０の
組み合せによって機能する半導体集積回路となる。
これとは逆に端子２にハイレベルを、端子３に高電圧を
入力して不揮発記憶回路８の記憶値をハイレベルにして
おけば、選択回路９はその後は論理回路７を選択するよ
うになり、入出力端子１と４に対して論理回路５と７と
１０の組合せによって機能する半導体集積回路となる。
入力して不揮発記憶回路８の記憶値をハイレベルにして
おけば、選択回路９はその後は論理回路７を選択するよ
うになり、入出力端子１と４に対して論理回路５と７と
１０の組合せによって機能する半導体集積回路となる。
従って図の様な機能の半導体集積回路は不揮発記憶回路
８の記憶値を変更することによってその回路機能を変更
することができ、しかもその記憶値は不揮発性の為、−
度書き込むとその後は他の値を再書き込みしない限り変
更されず、よって回路機能も固定される。
８の記憶値を変更することによってその回路機能を変更
することができ、しかもその記憶値は不揮発性の為、−
度書き込むとその後は他の値を再書き込みしない限り変
更されず、よって回路機能も固定される。
さらに論理回路６と７に相当する被選択論理回路を三種
類以上とし、不揮発記憶回路８内の記憶素子数を必要な
数に増加しておけば多種の機能の半導体集積回路を同一
の回路構成での製造とその後のデータ書き込みで作るこ
とが可能となる。
類以上とし、不揮発記憶回路８内の記憶素子数を必要な
数に増加しておけば多種の機能の半導体集積回路を同一
の回路構成での製造とその後のデータ書き込みで作るこ
とが可能となる。
第２図は本発明の他の実施例の半導体集積回路の機能ブ
ロック図である。論理回路２７と論理回路２８はその内
容が異っており、それぞれ単独で一つの半導体集積回路
としての機能を有するものとする。ＭＯＳ）ランスブア
ゲート２５は上部のＮチャネルＭＯＳトランジスタと下
部のＰチャネルＭＯＳ）ランジスタを並列接続したもの
でＮチャネルトランジスタのゲートにハイレベル及びＰ
チャネルトランジスタのゲートにロウレベルが同時に印
加した状態でトランスファゲートがショート状態（オン
状態）となる、不揮発記憶回路２９は例えば第１図と同
様の構成が可能である。
ロック図である。論理回路２７と論理回路２８はその内
容が異っており、それぞれ単独で一つの半導体集積回路
としての機能を有するものとする。ＭＯＳ）ランスブア
ゲート２５は上部のＮチャネルＭＯＳトランジスタと下
部のＰチャネルＭＯＳ）ランジスタを並列接続したもの
でＮチャネルトランジスタのゲートにハイレベル及びＰ
チャネルトランジスタのゲートにロウレベルが同時に印
加した状態でトランスファゲートがショート状態（オン
状態）となる、不揮発記憶回路２９は例えば第１図と同
様の構成が可能である。
次に機能動作を説明すると、第１図の実施例と同様にし
て不揮発記憶回路２９にロウレベルを記憶させておけば
、その出力およびインバータ回路２６の出力によって、
トランスファゲート２５のうち論理回路２７に接続され
たもののみが、Ｎチャネル及びＰチャネルトランジスタ
のゲート電圧レベルがそれぞれハイレベル及びロウレベ
ルの為ショート状態となり、論理回路２８に接続された
ものは、Ｐチャネル及びＮチャネルトランジスタのゲー
ト電圧レベルがロウレベル及びハイレベルとなる為オー
ブン状態（オフ状態）化する。従ってこの状態では入力
端子１と出力端子４に接続されるものは論理回路２７の
みとなり、この半導体集積回路は論理回路２７の機能を
持つものとなる。
て不揮発記憶回路２９にロウレベルを記憶させておけば
、その出力およびインバータ回路２６の出力によって、
トランスファゲート２５のうち論理回路２７に接続され
たもののみが、Ｎチャネル及びＰチャネルトランジスタ
のゲート電圧レベルがそれぞれハイレベル及びロウレベ
ルの為ショート状態となり、論理回路２８に接続された
ものは、Ｐチャネル及びＮチャネルトランジスタのゲー
ト電圧レベルがロウレベル及びハイレベルとなる為オー
ブン状態（オフ状態）化する。従ってこの状態では入力
端子１と出力端子４に接続されるものは論理回路２７の
みとなり、この半導体集積回路は論理回路２７の機能を
持つものとなる。
他方、不揮発記憶回路２９の記憶内容をハイレベルとし
ておけば、以上の各電圧レベルのハイ・ロウは逆転する
ので、トランスファゲート２５のうち論理回路２７に接
続されたものはオープン状態、論理回路２８に接続され
たものはショート状態となり、従って入出力端子１，４
へは論理回路２８のみが接続された状態となって、論理
回路２８の機能を持つ半導体集積回路が完成する。以上
の状態は不揮発記憶回路の記憶データを強制的に書き替
えない限り変更されず、−度不揮発記憶回路２９にロウ
レベル又はハイレベルのデータを書き込んだものは、そ
れぞれ論理回路２７又は論理回路２８のみで構成された
半導体集積回路と同等に取り扱うことができる。
ておけば、以上の各電圧レベルのハイ・ロウは逆転する
ので、トランスファゲート２５のうち論理回路２７に接
続されたものはオープン状態、論理回路２８に接続され
たものはショート状態となり、従って入出力端子１，４
へは論理回路２８のみが接続された状態となって、論理
回路２８の機能を持つ半導体集積回路が完成する。以上
の状態は不揮発記憶回路の記憶データを強制的に書き替
えない限り変更されず、−度不揮発記憶回路２９にロウ
レベル又はハイレベルのデータを書き込んだものは、そ
れぞれ論理回路２７又は論理回路２８のみで構成された
半導体集積回路と同等に取り扱うことができる。
尚、本実施例では選択の対象を論理回路２７と２８の二
種類のみとしたが、こｆｔを三種類以上に増加すること
も可能であり、その場き、不揮発記憶回路２つ内の記憶
素子数を選択対象回路の増加に対応して増加し、各記憶
素子の出力値の肯定値と否定値を、対応する選択対象回
路の入出力に接続されたトランスファゲートのＮチャネ
ルトランジスタゲートとＰチャネルトランジスタゲート
に各々接続することで、ハイレベルデータを保持した記
憶素子に対応する回路を選択するものとなる。
種類のみとしたが、こｆｔを三種類以上に増加すること
も可能であり、その場き、不揮発記憶回路２つ内の記憶
素子数を選択対象回路の増加に対応して増加し、各記憶
素子の出力値の肯定値と否定値を、対応する選択対象回
路の入出力に接続されたトランスファゲートのＮチャネ
ルトランジスタゲートとＰチャネルトランジスタゲート
に各々接続することで、ハイレベルデータを保持した記
憶素子に対応する回路を選択するものとなる。
以上説明したように本発明は、将来必要となり得る複数
の機能回路と、それらの回路を選択する回路と、その選
択情報の保持を目的とする不揮発記憶素子とによって半
導体集積回路を構成しておくことにより、その製造工程
では回路マスクパターンを共通化でき、よって単品の大
量生産形式とし、製造完了後に半導体集積回路内に存在
する機能回路のうちから需要に応じて必要な機能回路の
選択情報を不揮発記憶素子に書き込むことで機能が固定
された最終製品とするものである。従って異なる機能の
複数の半導体集積回路品種を構造部分の製造時には単一
の品種として取り扱うことができる為に大量生産化でき
、さらに構造部分の製造完了後に極めて容易な電気的手
段で必要な機能の最終製品となし得るため、製造コスト
を低下させ在庫品種を減少させる効果がある。
の機能回路と、それらの回路を選択する回路と、その選
択情報の保持を目的とする不揮発記憶素子とによって半
導体集積回路を構成しておくことにより、その製造工程
では回路マスクパターンを共通化でき、よって単品の大
量生産形式とし、製造完了後に半導体集積回路内に存在
する機能回路のうちから需要に応じて必要な機能回路の
選択情報を不揮発記憶素子に書き込むことで機能が固定
された最終製品とするものである。従って異なる機能の
複数の半導体集積回路品種を構造部分の製造時には単一
の品種として取り扱うことができる為に大量生産化でき
、さらに構造部分の製造完了後に極めて容易な電気的手
段で必要な機能の最終製品となし得るため、製造コスト
を低下させ在庫品種を減少させる効果がある。
第１図は本発明の一実施例の半導体集積回路の機能ブロ
ック図、第２図は本発明の他の実施例の半導体集積回路
の機能ブロック図である。
ック図、第２図は本発明の他の実施例の半導体集積回路
の機能ブロック図である。
Claims (1)
- 機能の異なる複数の回路と、外部から書き込み可能な不
揮発性の記憶素子と、該記憶素子の記憶情報を選択情報
として前記回路を選択する手段とを半導体基板上に有す
ることを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155508A JPH025458A (ja) | 1988-06-22 | 1988-06-22 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63155508A JPH025458A (ja) | 1988-06-22 | 1988-06-22 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH025458A true JPH025458A (ja) | 1990-01-10 |
Family
ID=15607582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63155508A Pending JPH025458A (ja) | 1988-06-22 | 1988-06-22 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH025458A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0497567A (ja) * | 1990-08-16 | 1992-03-30 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| WO1994008356A1 (en) * | 1992-10-02 | 1994-04-14 | Seiko Epson Corporation | Semiconductor memory device |
| JPH06125067A (ja) * | 1992-10-12 | 1994-05-06 | Mitsubishi Electric Corp | 半導体集積回路及びその設計方法 |
| US5563821A (en) * | 1992-10-02 | 1996-10-08 | Seiko Epson Corporation | Semiconductor memory device having a program circuit for selecting device type |
| JPH0917976A (ja) * | 1995-05-25 | 1997-01-17 | Samsung Electron Co Ltd | 半導体メモリ装置 |
-
1988
- 1988-06-22 JP JP63155508A patent/JPH025458A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0497567A (ja) * | 1990-08-16 | 1992-03-30 | Nec Ic Microcomput Syst Ltd | 半導体記憶装置 |
| WO1994008356A1 (en) * | 1992-10-02 | 1994-04-14 | Seiko Epson Corporation | Semiconductor memory device |
| US5563821A (en) * | 1992-10-02 | 1996-10-08 | Seiko Epson Corporation | Semiconductor memory device having a program circuit for selecting device type |
| JPH06125067A (ja) * | 1992-10-12 | 1994-05-06 | Mitsubishi Electric Corp | 半導体集積回路及びその設計方法 |
| JPH0917976A (ja) * | 1995-05-25 | 1997-01-17 | Samsung Electron Co Ltd | 半導体メモリ装置 |
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