JPH0620492A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPH0620492A JPH0620492A JP4176370A JP17637092A JPH0620492A JP H0620492 A JPH0620492 A JP H0620492A JP 4176370 A JP4176370 A JP 4176370A JP 17637092 A JP17637092 A JP 17637092A JP H0620492 A JPH0620492 A JP H0620492A
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- JP
- Japan
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- fuse
- wiring
- capacitance
- block
- power supply
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Abstract
(57)【要約】
【目的】不良アドレス記憶素子にヒューズを用いる半導
体集積装置であるメモリに関し、ヒューズを用いた不良
アドレス登録回路において、ヒューズ切断後の電源投入
時に配線容量による不良アドレス情報の誤伝達を防止す
る。 【構成】ヒューズとヒューズ登録回路間の配線における
ノードＶｌの容量のうち、第一の電源電圧と接続する容
量をＣ１とし、第二の電源電圧と接続する容量をＣ２と
し、ヒューズを切断し電源投入した時、Ｖｌ＞１／（１
＋Ｃ２／Ｃ１）ＶＤＤの関係を示す。またヒューズとヒ
ューズ登録回路間の配線において配線領域に第二導電型
領域を設ける。
体集積装置であるメモリに関し、ヒューズを用いた不良
アドレス登録回路において、ヒューズ切断後の電源投入
時に配線容量による不良アドレス情報の誤伝達を防止す
る。 【構成】ヒューズとヒューズ登録回路間の配線における
ノードＶｌの容量のうち、第一の電源電圧と接続する容
量をＣ１とし、第二の電源電圧と接続する容量をＣ２と
し、ヒューズを切断し電源投入した時、Ｖｌ＞１／（１
＋Ｃ２／Ｃ１）ＶＤＤの関係を示す。またヒューズとヒ
ューズ登録回路間の配線において配線領域に第二導電型
領域を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、不良アドレス記憶素子
にヒューズを用いる半導体集積装置であるメモリに関す
るものである。
にヒューズを用いる半導体集積装置であるメモリに関す
るものである。
【０００２】
【従来の技術】図６は従来の不良アドセス記憶手段とし
てヒューズとヒューズ状態によりアドレス線を制御する
信号を出力するヒューズ登録回路から構成されるヒュー
ズブロック及びヒューズ登録ブロックを有するＲＡＭ
（ランダム・アクセス・メモリ）を示す図である。電源
電位供給配線１０４と接地電位供給配線１０５が平行に
配置される領域にヒューズブロック１０１とヒューズ登
録ブロック１０２がそれぞれ隣合うように配置され、前
記ヒューズブロックの各々のヒューズ素子に対応するヒ
ューズ登録回路と接続される配線群１０３により構成さ
れる。
てヒューズとヒューズ状態によりアドレス線を制御する
信号を出力するヒューズ登録回路から構成されるヒュー
ズブロック及びヒューズ登録ブロックを有するＲＡＭ
（ランダム・アクセス・メモリ）を示す図である。電源
電位供給配線１０４と接地電位供給配線１０５が平行に
配置される領域にヒューズブロック１０１とヒューズ登
録ブロック１０２がそれぞれ隣合うように配置され、前
記ヒューズブロックの各々のヒューズ素子に対応するヒ
ューズ登録回路と接続される配線群１０３により構成さ
れる。
【０００３】従来の不良アドレス記憶素子にヒューズを
有する半導体集積装置はヒューズとヒューズ登録部に分
かれ、それぞれをブロック化し半導体チップ上に配置し
ている。近年のメモリ分野においては高度な集積度技術
による大容量化が進められているが、大容量化にともな
い不良ビット数は増加する傾向にあり、冗長機能による
不良ビットの救済は半導体メモリにおいて歩留り向上に
大きく寄与している。しかし今日の大容量化や多ビット
化はアドレスの本数を増加させ、それにともない不良ア
ドレスを記憶素子の増加する傾向にあり、従来のヒュー
ズを有するメモリにおいてはヒューズブロック１０１と
ヒューズ登録ブロック１０２間の配線群１０３が長くな
り、配線とＮ基板間に過度の容量が付き、このためヒュ
ーズに登録された不良アドレス情報を正確に周辺回路へ
伝達することについては考慮されていなかった。
有する半導体集積装置はヒューズとヒューズ登録部に分
かれ、それぞれをブロック化し半導体チップ上に配置し
ている。近年のメモリ分野においては高度な集積度技術
による大容量化が進められているが、大容量化にともな
い不良ビット数は増加する傾向にあり、冗長機能による
不良ビットの救済は半導体メモリにおいて歩留り向上に
大きく寄与している。しかし今日の大容量化や多ビット
化はアドレスの本数を増加させ、それにともない不良ア
ドレスを記憶素子の増加する傾向にあり、従来のヒュー
ズを有するメモリにおいてはヒューズブロック１０１と
ヒューズ登録ブロック１０２間の配線群１０３が長くな
り、配線とＮ基板間に過度の容量が付き、このためヒュ
ーズに登録された不良アドレス情報を正確に周辺回路へ
伝達することについては考慮されていなかった。
【０００４】
【発明が解決しようとする課題】従来の半導体集積装置
ではヒューズの切断により不良アドレスを記憶させた場
合、電源投入時に配線容量によりヒューズの有する不良
アドレス情報が正しく周辺回路へ伝達できないという問
題があった。本発明はヒューズを用いた不良アドレス登
録回路の誤作動を防止することを目的とする。
ではヒューズの切断により不良アドレスを記憶させた場
合、電源投入時に配線容量によりヒューズの有する不良
アドレス情報が正しく周辺回路へ伝達できないという問
題があった。本発明はヒューズを用いた不良アドレス登
録回路の誤作動を防止することを目的とする。
【０００５】
【課題を解決するための手段】上記目的は、第一の電源
電位に接続したヒューズとソースを第二の電源電位へ接
続し、ドレインを前記ヒューズに接続した第一導電型の
トランジスタを直列に配置し、前記トランジスタのドレ
インと、ヒューズと、相補型トランジスタのゲートへ接
続された配線におけるノードＶｌにおいて、前記相補型
トランジスタのロジックレベルをＶｔｈαとし、前記ノ
ードＶｌの容量のうち第一の電源電圧と接続する容量を
Ｃ１とし、第二の電源電圧と接続する容量をＣ２とし、
ヒューズを切断し電源投入した時、 Ｖｌ＞１／（１＋Ｃ２／Ｃ１）ＶＤＤ （Ｖｌ＜Ｖｔｈα） の関係を示すことで達成される。
電位に接続したヒューズとソースを第二の電源電位へ接
続し、ドレインを前記ヒューズに接続した第一導電型の
トランジスタを直列に配置し、前記トランジスタのドレ
インと、ヒューズと、相補型トランジスタのゲートへ接
続された配線におけるノードＶｌにおいて、前記相補型
トランジスタのロジックレベルをＶｔｈαとし、前記ノ
ードＶｌの容量のうち第一の電源電圧と接続する容量を
Ｃ１とし、第二の電源電圧と接続する容量をＣ２とし、
ヒューズを切断し電源投入した時、 Ｖｌ＞１／（１＋Ｃ２／Ｃ１）ＶＤＤ （Ｖｌ＜Ｖｔｈα） の関係を示すことで達成される。
【０００６】また第一導電型の基板上に複数の不良アド
レスを記憶する不揮発性記憶素子であるヒューズにより
構成されるヒューズブロックと、ヒューズに記憶される
情報を内部回路に伝達するヒューズ登録回路により構成
されるヒューズ登録ブロックにおいて、前記ヒューズブ
ロックと前記ヒューズ登録ブロック間の配線群を設ける
領域に前記配線群と第二導電型領域を設けることで達成
される。
レスを記憶する不揮発性記憶素子であるヒューズにより
構成されるヒューズブロックと、ヒューズに記憶される
情報を内部回路に伝達するヒューズ登録回路により構成
されるヒューズ登録ブロックにおいて、前記ヒューズブ
ロックと前記ヒューズ登録ブロック間の配線群を設ける
領域に前記配線群と第二導電型領域を設けることで達成
される。
【０００７】
【実施例】以下、本発明の一実施例を図１により説明す
る。
る。
【０００８】図１はＮｃｈ基板により形成され、ヒュー
ズブロック及びヒューズ登録ブロックを有する半導体集
積回路を示す図である。Ｎｃｈ基板上に形成される電源
電位供給配線１０４と接地電位供給配線１０５が平行に
配置される領域にヒューズブロック１０１とヒューズ登
録ブロック１０２がそれぞれ隣合うように配置され、前
記ヒューズブロックの各々のヒューズ素子に対応するヒ
ューズ登録回路を接続するＰｏｌｙの配線群１０３によ
り構成されており、前記配線群１０３は接地電位供給配
線１０５と接続されるＰウェル領域１０の上に配置され
る。図２は図１の配線群１０３におけるＸとＹの断面図
である。Ｎｃｈ基板１１上に形成されたＰウェル領域１
０には接地電位供給配線１０５がＰ＋ｓｔ領域１２を介
し接地電位が供給されており、前記Ｐウェル領域１０の
上には配線群１０３が形成される。
ズブロック及びヒューズ登録ブロックを有する半導体集
積回路を示す図である。Ｎｃｈ基板上に形成される電源
電位供給配線１０４と接地電位供給配線１０５が平行に
配置される領域にヒューズブロック１０１とヒューズ登
録ブロック１０２がそれぞれ隣合うように配置され、前
記ヒューズブロックの各々のヒューズ素子に対応するヒ
ューズ登録回路を接続するＰｏｌｙの配線群１０３によ
り構成されており、前記配線群１０３は接地電位供給配
線１０５と接続されるＰウェル領域１０の上に配置され
る。図２は図１の配線群１０３におけるＸとＹの断面図
である。Ｎｃｈ基板１１上に形成されたＰウェル領域１
０には接地電位供給配線１０５がＰ＋ｓｔ領域１２を介
し接地電位が供給されており、前記Ｐウェル領域１０の
上には配線群１０３が形成される。
【０００９】図１に示す構成のうちヒューズ単体とそれ
に対応するヒューズ登録回路を示した回路図を図３に示
す。前記ヒューズブロック１０１の個別構成要素である
ヒューズ素子ブロック１０１ａは前記配線群１０３にお
ける個別配線１０３ａを介し、前記ヒューズ登録ブロッ
ク１０２の個別構成要素であるヒューズ登録回路ブロッ
ク１０２ａに接続されている。ヒューズ素子ブロック１
０１ａは一方を電源電位に直列に接続したヒューズ素子
１１０を有し、他方を個別配線１０３ａに接続される。
ヒューズ登録回路ブロック１０２ａはソースを接地電位
に接続し、ドレインを個別配線１０３ａと接続したＮｃ
ｈトランジスタ１１１を有し、前記Ｎｃｈトランジスタ
１１１と前記個別配線１０３ａ間のノード１１２はイン
バータ１１５のゲートと、抵抗１１３を介し接地電位に
接続される。前記インバータ１１５の出力点であるノー
ド１１４は前記Ｎｃｈトランジスタ１１１のゲートと接
続される。
に対応するヒューズ登録回路を示した回路図を図３に示
す。前記ヒューズブロック１０１の個別構成要素である
ヒューズ素子ブロック１０１ａは前記配線群１０３にお
ける個別配線１０３ａを介し、前記ヒューズ登録ブロッ
ク１０２の個別構成要素であるヒューズ登録回路ブロッ
ク１０２ａに接続されている。ヒューズ素子ブロック１
０１ａは一方を電源電位に直列に接続したヒューズ素子
１１０を有し、他方を個別配線１０３ａに接続される。
ヒューズ登録回路ブロック１０２ａはソースを接地電位
に接続し、ドレインを個別配線１０３ａと接続したＮｃ
ｈトランジスタ１１１を有し、前記Ｎｃｈトランジスタ
１１１と前記個別配線１０３ａ間のノード１１２はイン
バータ１１５のゲートと、抵抗１１３を介し接地電位に
接続される。前記インバータ１１５の出力点であるノー
ド１１４は前記Ｎｃｈトランジスタ１１１のゲートと接
続される。
【００１０】アドレス信号により選択される正規メモリ
セルに不良ビットを有し、冗長メモリセルへ選択し不良
ビットを救済する冗長機能を有する本発明の半導体集積
装置では、不揮発性記憶素子であるヒューズに不良アド
レスを記憶させる方法を用いている。正規メモリセルに
不良ビットを有さない場合、ヒューズ素子１１０は接続
されたままの状態にし、電源投入時に電源電位はヒュー
ズ素子１１０を介しインバータ１１５へ入力され、出力
点１１４は”Ｌｏｗ”レベルとなる。またノード１１４
の出力はＮｃｈトランジスタ１１１のゲートへ入力し不
活性状態となる。正規メモリセルに不良ビットが存在す
る場合、ヒューズ素子１１０を切断し、電源投入時に電
源電位は抵抗１１３を介しインバータ１１５へ入力さ
れ、出力点１１４は”Ｈｉｇｈ”レベルとなる。またノ
ード１１４の出力はＮｃｈトランジスタ１１１のゲート
へ入力し活性状態となり、インバータ１１５へ接地電位
を供給する。
セルに不良ビットを有し、冗長メモリセルへ選択し不良
ビットを救済する冗長機能を有する本発明の半導体集積
装置では、不揮発性記憶素子であるヒューズに不良アド
レスを記憶させる方法を用いている。正規メモリセルに
不良ビットを有さない場合、ヒューズ素子１１０は接続
されたままの状態にし、電源投入時に電源電位はヒュー
ズ素子１１０を介しインバータ１１５へ入力され、出力
点１１４は”Ｌｏｗ”レベルとなる。またノード１１４
の出力はＮｃｈトランジスタ１１１のゲートへ入力し不
活性状態となる。正規メモリセルに不良ビットが存在す
る場合、ヒューズ素子１１０を切断し、電源投入時に電
源電位は抵抗１１３を介しインバータ１１５へ入力さ
れ、出力点１１４は”Ｈｉｇｈ”レベルとなる。またノ
ード１１４の出力はＮｃｈトランジスタ１１１のゲート
へ入力し活性状態となり、インバータ１１５へ接地電位
を供給する。
【００１１】図４は図３のノード１１２に寄生する容量
を示したものである。図４（ａ）は配線１０３ａの断面
図であり、配線１０３ａに寄生する容量は配線１０３ａ
と接地電位領域であるＰウェル拡散領域１０の間の容量
Ｃｙ１と、Ｐウェル拡散領域１０とＮｃｈ基板１１の間
に生じる容量Ｃｘ１であり、図４（ｂ）はヒューズ登録
回路ブロック１０２ａ領域内の配線１０３ａと接地電位
供給配線１０５の交差位置における断面図であり、配線
１０３ａに寄生する容量は接地電位供給配線１０５の間
に生じる容量Ｃｙ２とＰウェル拡散領域１０の間に生じ
る容量Ｃｙ３とＰウェル拡散領域１０とＮｃｈ基板１１
の間に生じる容量Ｃｘ２であり、図４（ｃ）は配線１０
３ａとＮｃｈ基板１１の断面図であり、配線１０３ａに
寄生する容量は配線１０３ａとＮｃｈ基板１１の間に生
じる容量Ｃｘ３である。図４（ｄ）はＮｃｈトランジス
タ１１２の断面図であり、ＭＯＳトランジスタに生じる
容量はゲート電極１２０、ソース１２１、ドレイン１２
２間に各々有する静電容量のほかに、ゲートと基板間の
対基板容量など様々なパラメータを有する。ここでＮｃ
ｈトランジスタにおいて電源電位との容量関係を示す容
量全ての和をＣｈ１、接地電位との容量関係を示す全て
の容量の和をＣｌ１とする。図４（ｅ）はインバータ１
１５の断面図である。ＣＭＯＳ構成を示すインバータ１
１５はＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトラン
ジスタよりなり、前記Ｎｃｈトランジスタ１１２と同様
に各々に生じる容量を、Ｐｃｈトランジスタにおいて電
源電位との容量関係を示す容量全ての和をＣｈ２、接地
電位との容量関係を示す全ての容量の和をＣｌ２とし、
Ｎｃｈトランジスタにおいて電源電位との容量関係を示
す容量全ての和をＣｈ３、接地電位との容量関係を示す
全ての容量の和をＣｌ３とする。
を示したものである。図４（ａ）は配線１０３ａの断面
図であり、配線１０３ａに寄生する容量は配線１０３ａ
と接地電位領域であるＰウェル拡散領域１０の間の容量
Ｃｙ１と、Ｐウェル拡散領域１０とＮｃｈ基板１１の間
に生じる容量Ｃｘ１であり、図４（ｂ）はヒューズ登録
回路ブロック１０２ａ領域内の配線１０３ａと接地電位
供給配線１０５の交差位置における断面図であり、配線
１０３ａに寄生する容量は接地電位供給配線１０５の間
に生じる容量Ｃｙ２とＰウェル拡散領域１０の間に生じ
る容量Ｃｙ３とＰウェル拡散領域１０とＮｃｈ基板１１
の間に生じる容量Ｃｘ２であり、図４（ｃ）は配線１０
３ａとＮｃｈ基板１１の断面図であり、配線１０３ａに
寄生する容量は配線１０３ａとＮｃｈ基板１１の間に生
じる容量Ｃｘ３である。図４（ｄ）はＮｃｈトランジス
タ１１２の断面図であり、ＭＯＳトランジスタに生じる
容量はゲート電極１２０、ソース１２１、ドレイン１２
２間に各々有する静電容量のほかに、ゲートと基板間の
対基板容量など様々なパラメータを有する。ここでＮｃ
ｈトランジスタにおいて電源電位との容量関係を示す容
量全ての和をＣｈ１、接地電位との容量関係を示す全て
の容量の和をＣｌ１とする。図４（ｅ）はインバータ１
１５の断面図である。ＣＭＯＳ構成を示すインバータ１
１５はＰｃｈＭＯＳトランジスタとＮｃｈＭＯＳトラン
ジスタよりなり、前記Ｎｃｈトランジスタ１１２と同様
に各々に生じる容量を、Ｐｃｈトランジスタにおいて電
源電位との容量関係を示す容量全ての和をＣｈ２、接地
電位との容量関係を示す全ての容量の和をＣｌ２とし、
Ｎｃｈトランジスタにおいて電源電位との容量関係を示
す容量全ての和をＣｈ３、接地電位との容量関係を示す
全ての容量の和をＣｌ３とする。
【００１２】ヒューズ登録回路ブロック１０２ａと個別
配線１０３ａによるノード１１２の配線容量は電源電位
と接続された前記Ｃｘｎ（ｎは自然数）の総和であり、
図３において電源電位と接続された容量Ｃ１で示すもの
と、接地電位と接続された前記Ｃｙｍ（ｍは自然数）の
総和である容量Ｃ２で示されたものである。ヒューズ１
１０を切断し電源を投入した場合、ノード１１２とイン
バータ１１５のＮ及びＰｃｈトランジスタのロジックレ
ベルの関係は、容量Ｃ１と容量Ｃ２により変動する。そ
こでインバータを構成するトランジスタのロジックレベ
ルをＶｔｈαとし、ノード１１２をＶｌとし、ＶｌをＶ
ｔｈα以下にする時、容量Ｃ１と容量Ｃ２の関係を、 Ｖｌ＞１／（１＋Ｃ２／Ｃ１）ＶＤＤ （Ｖｌ＜Ｖｔｈα） と設定することで、ノード１１２に寄生する容量による
誤動作を防止できる。またＶｌをインバータ１１５の双
方のトランジスタのしきい値電圧が等しい場合、Ｎｃｈ
トランジスタのしきい値電圧をＶｔｈｎよりＶｌを低く
設定することでも同様の効果が得られる。
配線１０３ａによるノード１１２の配線容量は電源電位
と接続された前記Ｃｘｎ（ｎは自然数）の総和であり、
図３において電源電位と接続された容量Ｃ１で示すもの
と、接地電位と接続された前記Ｃｙｍ（ｍは自然数）の
総和である容量Ｃ２で示されたものである。ヒューズ１
１０を切断し電源を投入した場合、ノード１１２とイン
バータ１１５のＮ及びＰｃｈトランジスタのロジックレ
ベルの関係は、容量Ｃ１と容量Ｃ２により変動する。そ
こでインバータを構成するトランジスタのロジックレベ
ルをＶｔｈαとし、ノード１１２をＶｌとし、ＶｌをＶ
ｔｈα以下にする時、容量Ｃ１と容量Ｃ２の関係を、 Ｖｌ＞１／（１＋Ｃ２／Ｃ１）ＶＤＤ （Ｖｌ＜Ｖｔｈα） と設定することで、ノード１１２に寄生する容量による
誤動作を防止できる。またＶｌをインバータ１１５の双
方のトランジスタのしきい値電圧が等しい場合、Ｎｃｈ
トランジスタのしきい値電圧をＶｔｈｎよりＶｌを低く
設定することでも同様の効果が得られる。
【００１３】図５は図１に示した接地電源領域に接地電
位供給配線を用いたものの断面図である。配線領域に配
置された配線群１０３の上に絶縁膜１４を介し接地電位
供給配線１３を設けることで同様の効果を得ることがで
きる。また配線群１０とＮｃｈ基板１１の間に接地電位
供給線を用いても同様の効果が得られる。
位供給配線を用いたものの断面図である。配線領域に配
置された配線群１０３の上に絶縁膜１４を介し接地電位
供給配線１３を設けることで同様の効果を得ることがで
きる。また配線群１０とＮｃｈ基板１１の間に接地電位
供給線を用いても同様の効果が得られる。
【００１４】
【発明の効果】本発明によれば、ヒューズに記憶したア
ドレス情報を伝達する配線層を前記した関係式を用いた
容量を設けることで、電源投入時の配線電位を制御する
ことができる。ここではＰウェル領域、接地電位供給配
線を用いたが多層配線層やポリサイドなどの配線技術を
用いても同様の効果が得られる。
ドレス情報を伝達する配線層を前記した関係式を用いた
容量を設けることで、電源投入時の配線電位を制御する
ことができる。ここではＰウェル領域、接地電位供給配
線を用いたが多層配線層やポリサイドなどの配線技術を
用いても同様の効果が得られる。
【図１】 本発明の一実施例のパターン概略図である。
【図２】 本発明の一実施例の断面図である。
【図３】 本発明の一実施例の回路図である。
【図４】 本発明の一実施例の断面図である。
【図５】 本発明の一実施例の断面図である。
【図６】 従来の半導体集積回路のパターン概略図であ
る。
る。
１０ Ｐウェル領域 １１ Ｎｃｈ基板 １２ Ｐ＋ｓｔ領域 １３，１０５ 接地電位供給配線 １４ 絶縁膜 １０１ ヒューズブロック １０２ ヒューズ登録ブロック １０３ Ｐｏｌｙの配線群 １０４ 電源電位供給配線 １１０ ヒューズ素子 １１１ Ｎｃｈトランジスタ １１２，１１４ ノード １１３ 抵抗 １１５ インバータ １０１ａ ヒューズ素子ブロック １０２ａ ヒューズ登録回路ブロック １０３ａ 個別配線 １２０ ゲート １２１ ソース １２２ ドレイン
Claims (2)
- 【請求項１】 第一の電源電位に接続したヒューズとソ
ースを第二の電源電位へ接続し、ドレインを前記ヒュー
ズに接続した第一導電型のトランジスタを直列に配置
し、前記トランジスタのドレインと、ヒューズと、相補
型トランジスタのゲートへ接続された配線におけるノー
ドＶｌにおいて、前記相補型トランジスタのロジックレ
ベルをＶｔｈαとし、前記ノードＶｌの容量のうち第一
の電源電圧と接続する容量をＣ１とし、第二の電源電圧
と接続する容量をＣ２とし、ヒューズを切断し電源投入
した時、 Ｖｌ＞１／（１＋Ｃ２／Ｃ１）ＶＤＤ （Ｖｌ＜Ｖｔｈα） の関係を示すことを特徴とする半導体集積装置。 - 【請求項２】 第一導電型の基板上に複数の不良アドレ
スを記憶する不揮発性記憶素子であるヒューズにより構
成されるヒューズブロックと、ヒューズに記憶される情
報を内部回路に伝達するヒューズ登録回路により構成さ
れるヒューズ登録ブロックにおいて、前記ヒューズブロ
ックと前記ヒューズ登録ブロック間の配線群を設ける領
域に前記配線群と第二導電型領域を設けることを特徴と
する半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176370A JPH0620492A (ja) | 1992-07-03 | 1992-07-03 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4176370A JPH0620492A (ja) | 1992-07-03 | 1992-07-03 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0620492A true JPH0620492A (ja) | 1994-01-28 |
Family
ID=16012440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4176370A Pending JPH0620492A (ja) | 1992-07-03 | 1992-07-03 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0620492A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953279A (en) * | 1996-12-31 | 1999-09-14 | Hyundai Electronics Industries Co., Ltd. | Fuse option circuit for memory device |
| US7927101B2 (en) | 2005-03-22 | 2011-04-19 | J. Morita Manufacturing Corporation | Handpiece and method for preventing occurence of sucking-back in the handpiece |
-
1992
- 1992-07-03 JP JP4176370A patent/JPH0620492A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5953279A (en) * | 1996-12-31 | 1999-09-14 | Hyundai Electronics Industries Co., Ltd. | Fuse option circuit for memory device |
| US7927101B2 (en) | 2005-03-22 | 2011-04-19 | J. Morita Manufacturing Corporation | Handpiece and method for preventing occurence of sucking-back in the handpiece |
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