JP2683150B2 - 半導体集積回路 - Google Patents

Description

【発明の詳細な説明】 【産業上の利用分野】

本発明は、トライステートゲートを備え、半導体集積
回路製造工程中にハイ状態（以下、Ｈ状態と略記する）
又はロウ状態（以下、Ｌ状態と略記する）のビットデー
タを書込み、該ビットデータの読み出し時には、制御信
号線を読み出し状態とすることにより、該ビットデータ
を出力線から出力することのできるリードオンリーメモ
リセルを、少なくとも１つ以上備える半導体集積回路の
改良に関する。

【従来の技術】

マイクロコンピュータや計測装置システムや画像処理
システム等においては、固定されていて反復的に用いら
れるデータやプログラムを恒久的に書込み、随時読み出
すために、リードオンリーメモリと呼ばれる半導体集積
回路が用いられている。 このようなリードオンリーメモリにおいて、リードオ
ンリーメモリこれ自体で半導体集積回路全体を構成して
用いられているものや、様々なロジック回路等と組合さ
れてより高度な機能をもった半導体集積回路となってい
るものもある（以降、これら及びこれらに用いられるリ
ードオンリーメモリセルを総じてROMと呼ぶ）。 このようなROMには、製造工程中に使用されるマスク
によりコード（書込まれるビットデータに対応する）を
書込む方式のマスクROMと、ユーザが使用時に比較的容
易に電気的にコード（ビットデータに対応する）を書込
めるPROM（programmable ROM）とがある。 第３図は、従来の、半導体集積回路のマスクROMに使
用される論理回路図の一例である。 この第３図において、マスクROMに記憶されているビ
ットデータの総ビット数は、ｍ（ワード長）×ｎ（ワー
ド数）ビットである。それぞれのビットデータは、各ト
ライステートインバータゲート10₁₁〜10mnの入力が電源
線Vddに接続されているかグランド線Ｇに接続されてい
るかにより半導体集積回路の製造時に書込まれている。
即ち、それぞれのトライステートインバータゲート10₁₁
〜10mnの入力がグランド線Ｇに接続されていればＨ状態
が記憶されていることになり、電源線Vddに接続されて
いれば、Ｌ状態が記憶されていることになる（インバー
タ機能により、入力の接続状態と論理極性が反対の出力
が出力される）。 総数ｎ本の制御信号線C₁〜Cnは、トライステートイン
バータゲート10₁₁〜10mnのワード毎（ｍ個毎）に設けら
れており、これら総数ｎ本の制御信号線C₁〜Cnのうち
の、いずれか１本の制御信号線C₁〜CnをＨ状態とするこ
とにより、該当する合計ｍビットのビットデータ（１ワ
ード分）が出力線O₁〜Omに出力される。又、各ワード毎
に設けられている合計ｎ個のインバータゲート12₁〜12n
は、それぞれのトライステートインバータゲート10₁₁〜
10mnに設けられている２つのイネーブル入力のうちの負
イネーブル入力に入力される制御信号を得るためのもの
である。 第４図（Ａ）は、従来の、及び、後述する本発明が実
施された実施例の、マスクROMセルに用いられるトライ
ステートインバータゲートを示す図である。 この第４図（Ａ）において、10はマスクROMセルに用
いられるトライステートインバータゲートであり、ａは
このトライステートインバータゲート10の入力であり、
ｂはこのトライステートインバータゲート10の出力であ
り、ｃはこのトライステートインバータゲート10の正イ
ネーブル入力であり、ｄはこのトライステートインバー
タゲート10の負イネーブル入力である。 即ち、正イネーブル入力ｃにＨ状態が入力されてお
り、且つ、負イネーブル入力ｄにＬ状態が入力されてい
るときに、出力ｂはアクティブ状態（入力ａに入力され
ている論理状態が反転されて出力される）となる。逆
に、正イネーブル入力ｃにＬ状態が入力されており、且
つ、負イネーブル入力ｄにＨ状態が入力されているとき
には、出力ｂはハイインピーダンス状態となる。 第４図（Ｂ）は、前記トライステートインバータゲー
ト10の回路図である。 この第４図（Ｂ）において、符号ａ〜ｄは、それぞれ
前述の第４図（Ａ）の同符号のものと同一のものであ
る。又、T1、T3は、ＰチャネルMOSトランジスタであ
る。T2、T4はＮチャネルMOSトランジスタである。又、V
ddは電源線であり、Ｇはグランド線である。 このＰチャネルMOSトランジスタT1とＮチャネルMOSト
ランジスタT2とにより、トライステートインバータゲー
ト10のインバータ機能が作用されている。又、Ｐチャネ
ルMOSトランジスタT3とＮチャネルMOSトランジスタT4と
により、トライステートインバータゲート10のアクティ
ブ状態とハイインピーダンス状態との切換えが行われて
いる。 第５図（Ａ）は、前記従来のマスクROMの、Ｌ状態が
書込まれている（接続されている）マスクROMセルの回
路図である。 この第５図（Ａ）において、符号ａ〜ｄ、T1〜T4、Vd
d、Ｇは、前述の第４図（Ｂ）の同符号のものと同一の
ものである。 この第５図（Ａ）においては、トライステートインバ
ータゲート10aの入力ａが、電源線Vddに接続経路ｑによ
り接続されている。これにより、出力ｂがアクティブ状
態のときには、Ｌ状態と出力される。即ち、このマスク
ROMには、Ｌ状態が書込まれている。 この電源線Vddはメタル配線であり、トライステート
インバータゲート10aの入力ａ（ＰチャネルMOSトランジ
スタT1及びＮチャネルMOSトランジスタT2の、ゲート）
はポリシリコン配線である。従って、この接続経路ｑ
は、メタル配線l₁ないしはポリシリコン配線l₂と、これ
らメタル配線l₁とポリシリコン配線l₂とを接続するコン
タクトlc₁とにより構成されている。 第５図（Ｂ）は、前述の従来のマスクROMに用いられ
る、Ｈ状態が書込まれている（接続されている）マスク
ROMセルの回路図である。 この第５図（Ｂ）において、符号ａ〜ｄ、T1〜T4、Vd
d、Ｇは、前述の第４図（Ｂ）のそれぞれ同符号のもの
と同一のものである。 この第５図（Ｂ）においては、トライステートインバ
ータゲート10bの入力ａは、接続経路ｒにより、グラン
ド線（GND）に接続されている。これにより、出力ｂが
アクティブ状態のときには、Ｈ状態と出力される。即
ち、このマスクROMには、Ｈ状態が書込まれている。 グランド線（GND）はメタル配線であり、トライステ
ートインバータゲート10bの入力ａ（ＰチャネルMOSトラ
ンジスタT1及びＮチャネルMOSトランジスタT2の、ゲー
ト）はポリシリコン配線である。従って、この接続経路
ｒは、メタル配線l₃ないしはポリシリコン配線l₄と、こ
れらメタル配線l₃及びポリシリコン配線l₄とを接続する
コンタクトlc₂とにより構成されている。 第５図（Ａ）の接続経路ｑと第５図（Ｂ）の接続経路
ｒとは、それぞれＬ状態及びＨ状態のビットデータの書
込みによるものであるが、この接続は半導体集積回路製
造工程中に行われる。

【発明が達成しようとする課題】

しかしながら、このような半導体集積回路のマスクRO
Mにおいては、多くの半導体集積回路と同様に、より一
層の、半導体集積回路の集積度の向上や、歩留りの向上
の必要性が極めて大きい。 本発明は、前記従来からの課題を達成するべくなされ
たもので、トライステートゲートを備え、半導体集積回
路製造工程中にＨ状態又はＬ状態のビットデータを書込
み、該ビットデータの読み出し時には、制御信号線を読
み出し状態とすることにより、該ビットデータを出力線
から出力することのできるROMセルを、少なくとも１つ
以上備える半導体集積回路において、ROMセルのセル構
造をより単純化し、セル面積を減少させ、半導体集積回
路の集積度を向上させると共に、歩留りの向上を図るこ
とのできる半導体集積回路を提供することを目的とす
る。

【課題を達成するための手段】

本発明は、制御信号線Ciとこの制御信号線Ciの信号の
反転信号を伝達する反転信号線▲▼とによって出力
が制御されるトライステートゲートを備え、このトライ
ステートゲートへの入力を、前記制御信号線Ci又は反転
信号線▲▼に接続することにより、前記トライステ
ートゲートからＬ状態もしくはＨ状態を出力することに
より、上記課題を達成したものである。 又、本発明は、前記トライステートゲートへの入力
と、前記制御信号線Ci又は反転信号線▲▼との接続
を、これら制御信号線Ci又は反転信号線▲▼を構成
する主たる材料と同一材料で形成することにより、上記
課題を達成したものである。

【作用】

制御信号線Ci又は反転信号線▲▼からトライステ
ートゲートの入力をとることによって入力信号経路を短
くすることが可能となり、データ書き込み用のトライス
テートゲートをコンパクトに構成することができる。

【実施例】

以下、図を用いて本は発明の実施例を詳細に説明す
る。 第１図は、本発明が実施された、半導体集積回路のマ
スクROMの論理回路図である。 この第１図において、符号10₁₁〜10mn、12₁〜12n、C₁
〜Cn、O₁〜Omは、前述の第３図の同符号のものと同一の
ものである。 この第１図においては、各ROMセルのビットデータを
書込むために、各トライステートインバータゲート10₁₁
〜10mnの入力と、該トライステートインバータゲートの
正イネーブル入力又は負イネーブル入力とを接続するよ
うにしている。 該トライステートインバータゲート10₁₁〜10mnの出力
がアクティブ状態のときには正イネーブル入力はＨ状態
であり、負イネーブル入力はＬ状態である。従って、該
トライステートインバータゲート10₁₁〜10mnの入力を、
前記正イネーブル入力に接続した場合にはＬ状態が書込
まれ、前記負イネーブル入力に接続した場合にはＨ状態
が書込まれる（制御信号線への接続方法）。 第２図（Ａ）は、前記実施例に用いられるマスクROM
の、Ｌ状態が書込まれている（接続されている）マスク
ROMセルの回路図である。 この第２図（Ａ）において、符号ａ〜ｄ、T1〜T4、Vd
d、Ｇは、前述の第４図（Ｂ）の同符号のものと同一の
ものである。 この第２図（Ａ）においては、Ｌ状態を書込むため
に、トライステートインバータゲート10cの入力ａが、
正のイネーブル入力ｃ（制御信号線）に接続経路ｓによ
り接続している。 このように接続されたマスクROMセルの回路動作の説
明を以下に行う。 まず、このマスクROMセルが制御信号線により選択さ
れていない時、即ちトライステートインバータゲート10
cの正イネーブル入力ｃがＬ状態、負イネーブル入力ｄ
がＨ状態の時は、ＰチャネルMOSトランジスタT3及びＮ
チャネルMOSトランジスタT4はオフ状態となる。又、こ
の時入力ａに接続されたＰチャネルMOSトランジスタT1
はオン状態であるがシリーズに接続されたＰチャネルMO
SトランジスタT3がオフであり、出力ｂは非アクティブ
となりハイインピーダンス状態となる。 次に、制御信号線によりこのROMセルが選択される
と、正イネーブル入力ｃがＨ状態、負イネーブル入力ｄ
がＬ状態となり、各々ＮチャネルMOSトランジスタT4及
びＰチャネルMOSトランジスタT3がオン状態になる。こ
の時、正イネーブル入力ｃに入力ａが接続されており、
ＰチャネルMOSトランジスタT1はオフ、ＮチャネルMOSト
ランジスタT2がオンとなり、出力ｂはシリーズにオンし
たＮチャネルMOSトランジスタT2、T4によってＬ状態が
出力される。つまりＬ状態を出力するROMセルであるこ
とがわかる。 このように従来入力ａを電源又はグランドに接続する
ために必要であったメタル配線とポリシリコンゲートと
のコンタクトが不要となり、且つ極めて近接したトライ
ステートインバータのゲート同士を同一材料のポリシリ
コンで配線することによってマスクROMのデータを書き
込むことが可能となる。 従って、この第２図（Ａ）における接続経路ｓは、前
述の第５図（Ａ）における接続経路ｑに比べて非常に単
純になっており、配線面積も少なくなっている。 同様に、第２図（Ｂ）は、前記実施例に用いられるマ
スクROMの、Ｈ状態が書込まれている（接続されてい
る）マスクROMセルの回路図である。 この第２図（Ｂ）において、符号ａ〜ｄ、T1〜T4、Vd
d、Ｇは、前述の第４図（Ｂ）の同符号のものと同一の
ものである。 この第２図（Ｂ）において、ROMセルのビットデータ
をＨ状態に書込むために、トライステートインバータゲ
ート10dの入力ａと該トライステートインバータゲート1
0dの負イネーブル入力ｄとが、接続経路ｔにより接続さ
れており、制御信号によりこのマスクROMが選択された
時、即ち正イネーブル入力ｃがＨ状態、負イネーブル入
力ｄがＬ状態になった時のみ、電源線Vddにシリーズ接
続されたＰチャネルMOSトランジスタT1、T3がオンし、
出力ｂがＨ状態となる。 この場合もトライステートインバータゲート10dの入
力ａと負イネーブル入力ｄとは、共にポリシリコン配線
層となっている。更に、これら入力ａと負イネーブル入
力ｄとの間の距離は非常に接近している。 従って、この第２図（Ｂ）における接続経路ｔは、前
述の第５図（Ｂ）における接続経路ｒに比較して非常に
単純なものとなっており、配線面積も少なくなってい
る。 なお、これら第２図（Ａ）及び（Ｂ）におけるトライ
ステートインバータゲート10c、10dの正イネーブル入力
ｃと負イネーブル入力ｄとは、制御信号線C₁〜Cnの入力
に従って論理状態が変化するものであるが、しかしなが
ら、トライステートインバータゲート10c、10dの出力ｂ
がアクティブ状態となるときには常に一定の論理状態で
ある。 従って、このようにしてROMセルに書込まれたビット
データは、正しく読み出すことができる。

【発明の効果】

本発明は、ROMセルのセル構造をより単純化し、セル
面積の減少させるために、このようなROMセルのビット
データの書込み手段である接続方法をより単純化するこ
とに着目したものである。 更に、本発明では、前述のようなトライステートゲー
トを備えたROMセルにおいては、このROMセルの出力がア
クティブ状態になったとき、即ちＨ状態又はＬ状態に定
まるときにおいての、このＨ状態又はＬ状態を決定する
トライステートゲートの入力の論理状態が重要であるこ
とに着目したものである。即ち、このROMセルの出力の
ハイインピーダンス状態においては、前記トライステー
トゲートの入力がＨ状態でもＬ状態でもよいという点を
見出だしたものである。 更に、本発明では、半導体集積回路内部における２つ
の点の間の接続をより単純化するためには、この２つの
点の間の距離を小さくすると共に、これら２つの点が同
一配線層（メタル配線層やポリシリコン配線層等）でな
ければならないということに着目している。 これら半導体集積回路内部の２つの点が同一の配線層
ではなく、例えば、それぞれの点がそれぞれメタル配線
層とポリシリコン配線層とにある場合には、この２つの
配線層を接続するコンタクトを用いなければならない。
このコンタクトは半導体集積回路のレイアウトにおいて
比較的面積が大きくなり、従って、この２つの点が近距
離であってもこの２つの点の間を接続するための配線面
積が増大してしまう。 このようなことから、本発明では、ROMセルのトライ
ステートゲートのアクティブ状態とハイインピーダンス
状態とを切換える（読み出し状態を決定する）制御信号
線と、書込みビットデータを決定する該トライステート
ゲートの入力との接続方法（制御信号線への接続方法）
により、ROMセル内に書込まれるビットデータのＨ状態
又はＬ状態を書込むようにしている。これにより、ROM
セルに書込まれるビットデータを決定する接続方法を単
純化することができる。 この読み出し状態を決定する制御信号線は、トライス
テートゲートを備えたROMセルに書込まれるビットデー
タを決定する該トライステートゲートの入力に、非常に
近距離であり、又、同一配線層であり、ROMセルの出力
がアクティブ状態のときには論理状態が安定して定まる
ものである。 又、ROMの電源線及びグランド線は通常メタル配線で
あるが、前述の制御信号線をポリシリコン配線とし、前
述のトライステートゲートの入力の該制御信号線への接
続をポリシリコン配線とすることによりメタル配線量を
減らし、これにより、このようなROMにかかる配線の単
純化を図ることができる。これにより、セル面積を減少
させ半導体集積回路の集積度を向上させると共に、歩留
りの向上をも図ることができる。

【図面の簡単な説明】

第１図は、本発明が実施された、半導体集積回路のマス
クROMの論理回路図、 第２図（Ａ）は、前記実施例に用いられるマスクROM
の、Ｌ状態が書込まれている（接続されている）マスク
ROMセルの回路図、 第２図（Ｂ）は、前記実施例に用いられるマスクROM
の、Ｈ状態が書込まれている（接続されている）マスク
ROMセルの回路図、 第３図は、従来の、半導体集積回路のマスクROMに使用
される論理回路の一例の論理回路図、 第４図（Ａ）は、前記実施例及び従来のマスクROMのマ
スクROMセルに用いられるトライステートインバータゲ
ートを示す線図、 第４図（Ｂ）は、前記トライステートインバータゲート
の回路図、 第５図（Ａ）は、従来のマスクROMの、Ｌ状態が書込ま
れている（接続されている）マスクROMセルの回路図、 第５図（Ｂ）は、従来のマスクROMの、Ｈ状態が書込ま
れている（接続されている）マスクROMセルの回路図で
ある。 10、10₁₁〜10mn、10a〜10d……トライステートインバー
タゲート、12₁〜12n……インバータゲート、C₁〜Cn……
制御信号線、O₁〜Om……出力線、Vdd……電源線、Ｇ…
…グランド線、ａ……トライステートインバータゲート
の入力、ｂ……トライステートインバータゲートの出
力、ｃ……トライステートインバータゲートの正イネー
ブル入力、ｄ……トライステートインバータゲートの負
イネーブル入力、T1、T3……ＰチャネルMOSトランジス
タ、T2、T4……ＮチャネルMOSトランジスタ、ｑ〜ｔ…
…接続経路。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】制御信号線Ciとこの制御信号線Ciの信号の
   反転信号を伝達する反転信号線▲▼とによって出力
   が制御されるトライステートゲートを備え、 このトライステートゲートへの入力を、前記制御信号線
   Ci又は反転信号線▲▼に接続することにより、前記
   トライステートゲートからＬ状態もしくはＨ状態を出力
   することを特徴する半導体集積回路。
2. 【請求項２】請求項１に記載の半導体集積回路におい
   て、 前記トライステートゲートへの入力と、前記制御信号線
   Ci又は前記反転信号線▲▼との接続を、これら制御
   信号線Ci又は反転信号線▲▼を構成する主たる材料
   と同一材料で形成することを特徴とする半導体集積回
   路。