KR20000043569A - 반도체 메모리 소자 - Google Patents

반도체 메모리 소자 Download PDF

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KR20000043569A
KR20000043569A KR1019980059967A KR19980059967A KR20000043569A KR 20000043569 A KR20000043569 A KR 20000043569A KR 1019980059967 A KR1019980059967 A KR 1019980059967A KR 19980059967 A KR19980059967 A KR 19980059967A KR 20000043569 A KR20000043569 A KR 20000043569A
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Abstract

본 발명은 래치의 크기를 동작모드에 따라 가변시킬 수 있는 반도체 메모리소자의 데이터 래치회로에 관한 것이다.
본 발명은 감지증폭기로부터의 1쌍의 입력신호 또는 데이터 입력버퍼로부터의 1쌍의 입력신호를 래치하고, 래치된 1쌍의 신호를 데이터 출력버퍼로 제공하는반도체 메모리소자의 래치회로에 있어서, 외부로부터 인가되는 래치입력 인에이블신호에 의해 상기 감지증폭기로부터 인가되는 1쌍의 신호를 전달하며, 상기 감지증폭기로부터 인가되는 1쌍의 신호중 제1신호를 상기 신호 래치부로 전달하기 위한 제1신호전달수단과, 상기 감지증폭기로부터 인가되는 1쌍의 신호중 제2신호를 상기 신호래치부로 전달하기 위한 제2전달수단을 구비하는 신호전달부와; 외부로부터 인가되는 래치입력 인에이블신호와 감지증폭기 출력인에이블신호를 입력하여 1쌍의 내부 래치입력 인에이블신호를 발생하는 내부인에이블 신호발생부와; 상기 내부인에이블신호 발생부로부터 발생되는 1쌍의 내부래치입력 인에이블신호와 1쌍의 래치된 신호를 입력하여 2쌍의 구동신호를 발생하는 구동신호 발생부와; 상기 신호전달부로부터 제공되는 1쌍의 신호를 입력하여 래치하고, 상기 구동신호 발생부로부터의 2쌍의 구동신호에 의해 래치된 1쌍의 신호를 안정되게 유지시켜 상기 데이터 출력버퍼로 제공하는 신호 래치부를 포함한다.

Description

반도체 메모리소자
본 발명은 반도체 메모리소자에 관한 것으로서, 보다 구체적으로는 래치의 크기를 동작모드에 따라 가변시킬 수 있는 데이터 래치회로에 관한 것이다.
도 1은 일반적인 반도체 메모리소자, 예를 들면 데이터의 독출 및 기입이 가능한 SRAM 의 블록구성도를 도시한 것이다, 도 1을 참조하면, 일반적인 반도체 메모리소자는 메모리셀들이 배열되어 데이터를 저장하거나, 저장된 데이터를 독출할 수 있는 메모리 셀부(10)와, 상기 메모리셀부(10)의 메모리셀로부터의 데이터(sa, sab)를 감지 및 증폭하는 감지증폭기(20)와, 상기 감지증폭기(20)로부터의 출력신호(sj, sjb)를 출력신호(dout)로 제공하기위한 데이터 출력버퍼(30)와, 외부로부터 데이터를 입력하기 위한 데이터 입력버퍼(40)와, 상기 데이터 입력버퍼(40)로부터 데이터를 입력하여 상기 메모리셀부(10)에 기입하도록 하는 기입 드라이버(50) 및 상기 감지증폭기(20)로부터의 출력신호(sj, sjb)와 데이터 입력버퍼(40)로부터의 입력 데이터(dlj, dljb)를 홀드(hold)하고 홀드된 신호, (sj', sjb'), (dlj', dljb')를 상기 데이터 출력버퍼(30)로 제공하기 위한 래치회로(60)를 포함한다.
반도체 메모리소자에 있어서, 래치(60)는 메모리셀부(10)로부터 데이터 독출시에는 감지증폭기(20)가 완전히 디벨로프(develop)된 후, 즉 감지증폭기(10)가 거의 디스에이블되려고 할 때, 감지증폭기(20)의 인에이블시와 약간의 오버랩을 두고 인에이블됨으로써, 메모리셀부(10)로부터 감지증폭기(20)를 통해 독출된 데이터(sj)를 저장하고, 감지증폭기(20)가 디스에이블된 후에는 데이터 출력버퍼(30)의 입력신호인 감지증폭기(20)의 출력신호(sj)를 홀드시켜 주는 역할을 한다.
또한, 데이터 독출시 래치(60)는 데이터 입력버퍼(40)로부터 데이터(dlj)를 직접 입력하여 저장하고, 기입검증모드(write verify mode)에서는 저장된 데이터에 의해 데이터 출력버퍼(30)를 직접 구동하도록 하는 역할을 한다.
도 2를 종래의 래치의 상세회로도를 도시한 것이다. 도 2를 참조하면, 종래의 래치는 래치입력 인에이블신호(lch11)를 반전시켜주기 위한 반전 게이트(11)와, 래치입력 인에이블신호(lch11)와 상기 반전 게이트(11)를 통해 반전된 래치입력 인에이블신호(/lch11)에 의해 감지증폭기(20)로부터 출력되는 신호(sj11, sjll)를 각각 전달하기 위한 PMOS 트랜지스터(PM11)와 NMOS 트랜지스터(NM11)로 이루어진 제1전달 게이트 및 PMOS 트랜지스터(PM12)와 NMOS 트랜지스터(NM12)로 이루어진 제2전달 게이트(12, 13)와, 상기 전달 게이트(12, 13)의 출력신호를 각각 래치하기 위한, 출력이 각각의 입력으로 궤환되는 1쌍의 반전 게이트(14, 15)를 구비하여, 그의 출력신호(dlj, dljb)를 각각 래치한다.
그러나, 상기한 바와같은 종래의 래치회로는 데이터 독출시 감지증폭기가 디스에이블되기 직전에 감지증폭기(20)와 래치(60)가 동시에 인에이블되는 구간이 있는데, 이 구간에서 감지증폭기(20)와 래치(60)가 서로 경쟁을 하게 된다. 만약, 어떠한 요인에 의해 감지증폭기(20)의 출력신호(sj11)가 완전히 디벨로프되지 않은 상태에서 감지증폭기(20)의 출력데이타와 반대 레벨을 갖는 래치(60)가 인에이블되면, 감지 증폭기(20)의 데이터에 의해 래치(60)의 데이터가 변경되지 못하고, 반대로 래치(60)의 데이터가 감지증폭기(20)의 출력신호(sj)를 드라이브하게 되어, 셀 데이터와는 반대되는 데이터가 출력되는 경우가 발생되는 문제점이 있었다.
도 3을 참조하면, 감지증폭기 인에이블신호(pse11)와 래치입력 인에이블신호(lch11)가 오버랩되는 구간에서 감지증폭기(20)의 출력신호(sj11)에 0.75V 정도의 글리치(glitch)가 발생됨을 알 수 있다. 이는 상기에서 설명한 바와같이 감지증폭기와 래치가 경쟁하여 감지 증폭기가 완전히 디벨로프되지 않은 상태에서 래치가 인에이블되면 출력 버퍼를 통해 오류 데이터를 출력하는 결과를 초래하게 되는 문제점이 있었다.
본 발명은 상기한 바와같은 문제점을 해결하기 위한 것으로서, 기입 또는 독출 동작모드에 따라 래치의 크기를 가변시켜 오류 데이터의 출력을 방지할 수 있는 반도체 메모리소자를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 반도체 메모리소자의 기입 또는 독출 동작모드에 따라 크기가 가변가능한 래치(latch with adaptive size)를 제공하는 데 그 목적이 있다.
도 1은 일반적인 반도체 메모리소자의 블록구성도,
도 2는 종래의 반도체 메모리소자의 래치회로의 상세회로도,
도 3는 본 발명의 실시예에 따른 반도체 메모리소자에 있어서, 래치회로의 블럭구성도,
도 4는 도 3의 본 발명의 반도체 메모리소자의 래치회로의 상세회로도,
도 5은 도 2의 종래의 래치회로의 동작 시뮬레이션 결과를 도시한 도면,
도 6은 도 4의 본 발명의 래치회로의 동작 시뮬레이션 결과를 도시한 도면,
(도면의 주요 부분에 대한 부호의 설명)
10 : 메모리셀부 20 : 감지증폭기
30 : 데이터 출력버퍼 40 : 데이터 입력버퍼
50 : 기입 드라이버 60 : 래치회로
610 : 신호전달부 620 : 내부인에이블신호 발생부
630 : 구동신호 발생부 640 : 신호 래치부
26, 27 : 전달 게이트 43, 44 : 노아 게이트
32, 41, 42 : 낸드 게이트 51-58 : 모스 트랜지스터
21, 31, 33 : 반전 게이트
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 메모리셀들이 배열되어 데이터를 저장하거나, 저장되어있는 데이터를 독출할 수 있는 메모리 셀부와; 상기 메모리셀부의 메모리셀로부터의 데이터를 감지 및 증폭하는 감지증폭기와; 상기 감지증폭기로부터의 출력신호를 출력신호로 제공하기위한 데이터 출력버퍼와; 외부로부터 데이터를 입력하기 위한 데이터 입력버퍼와; 상기 데이터 입력버퍼로부터 데이터를 입력하여 상기 메모리셀부에 기입하도록 하는 기입 드라이버와; 상기 감지증폭기로부터의 1쌍의 입력신호 또는 데이터 입력버퍼로부터의 1쌍의 입력신호를 래치하고, 래치된 1쌍의 신호를 상기 데이터 출력버퍼로 제공하는 래치회로를 포함하며, 상기 래치회로는 서로 다른 사이즈를 갖는 1쌍의 래치수단을 병렬로 구성하여 1쌍의 래치수단중 작은 사이즈를 갖는 래치수단에 의해 입력신호를 래치하고, 큰 사이즈를 갖는 래치수단에 의해 상기 작은 사이즈를 갖는 래치수단에 의해 래치된 신호를 안정되게 유지시켜주는 반도체 메모리소자를 제공하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 래치회로는 외부로부터 인가되는 래치입력 인에이블신호에 의해 상기 감지증폭기로부터 인가되는 1쌍의 신호를 전달하기 위한 신호전달부와; 외부로부터 인가되는 래치입력 인에이블신호와 감지증폭기 출력인에이블신호를 입력하여 1쌍의 내부 래치입력 인에이블신호를 발생하는 내부인에이블 신호발생부와; 상기 내부인에이블신호 발생부로부터 발생되는 1쌍의 내부래치입력 인에이블신호와 1쌍의 래치된 신호를 입력하여 2쌍의 구동신호를 발생하는 구동신호 발생부와; 상기 신호전달부로부터 제공되는 1쌍의 신호를 입력하여 래치하고, 상기 구동신호 발생부로부터의 2쌍의 구동신호에 의해 래치된 1쌍의 신호를 안정되게 유지시켜 상기 데이터 출력버퍼로 제공하는 신호 래치부를 포함하는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 신호전달부는 상기 감지증폭기로부터 인가되는 1쌍의 신호중 제1신호를 상기 신호 래치부로 전달하기 위한 제1신호전달수단과; 상기 감지증폭기로부터 인가되는 1쌍의 신호중 제2신호를 상기 신호래치부로 전달하기 위한 제2전달수단을 구비한다. 상기 신호절달부의 제1전달수단은 래치입력 인에이블신호에 따라 상기 감지증폭기로부터의 제1신호를 상기 신호래치부로 전달하기 위한 제1전달 게이트로 이루어지고, 제2전달수단은 래치입력 인에이블신호에 의해 상기 감지증폭기로부터의 제2신호를 상기 신호래치부로 전달하기 위한 제2전달 게이트로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 내부인에이블신호 발생부는 외부로부터 인가되는 감지증폭기 출력인에이블신호를 반전시켜주기 위한 제1반전 게이트와; 상기 제1반전 게이트의 출력신호와 외부로부터 인가되는 래치입력 인에이블신호를 2입력으로 하여 1쌍의 내부래치입력 인에이블신호중 제1인에이블신호를 발생하는 낸드 게이트와; 상기 낸드 게이트의 출력을 반전시켜 1쌍의 내부래치입력 인에이블신호중 제2인에이블신호를 발생하는 제2반전 게이트로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 구동신호 발생부는 상기 내부인에이블신호 발생부로부터 1쌍의 내부래치입력 인에이블신호중 제1인에이블신호와 상기 신호래치부에 래치된 1쌍의 신호를 입력하여 제1쌍의 구동신호를 상기 신호래치부로 발생하는 제1발생수단과; 상기 내부인에이블신호 발생부로부터 1쌍의 내부래치입력 인에이블신호중 제2인에이블신호와 상기 신호 래치부의 1쌍의 신호를 입력하여 제2쌍의 구동신호를 발생하는 제2발생수단으로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 구동신호발생부의 제1발생수단은 상기 내부인에이블신호 발생부로부터 발생된 1쌍의 내부래치입력 인에이블신호중 제1인에이블신호와 상기 신호 래치부에 의해 래치된 1쌍의 신호중 제2신호를 2입력으로 하여 제1쌍의 구동신호중 제1구동신호를 상기 신호전달부로 발생하는 제1낸드 게이트와; 상기 내부인에이블신호 발생부로부터 발생된 1쌍의 내부래치입력 인에이블신호중 제1인에이블신호와 상기 신호 래치부에 의해 래치된 1쌍의 신호중 제1신호를 2입력으로 하여 제1쌍의 구동신호중 제2구동신호를 상기 신호래치부로 발생하는 제2낸드 게이트로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 구동신호 발생부의 제2발생수단은 상기 내부 인에이블신호 발생부로부터 발생된 1쌍의 내부래치입력 인에이블신호중 제2인에이블신호와 상기 신호래치부에 의해 래치된 1쌍의 신호중 제1신호를 2입력으로 하여 제2쌍의 구동신호중 제1구동신호를 상기 신호래치부로 발생하기 위한 제1노아 게이트와; 상기 내부인에이블신호 발생부로부터 발생된 1쌍의 내부래치입력 인에이블신호중 제2인에이블신호와 상기 신호 래치부에 의해 래치된 1쌍의 신호중 제2신호를 2입력으로 하여 제2쌍의 구동신호중 제2구동신호를 상기 신호 래치부로 발생하기 위한 제2노아 게이트로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 신호 래치부는 상기 신호전달부로부터 전달된 1쌍의 신호 또는 상기 데이터 입력버퍼로부터 입력된 1쌍의 입력신호를 래치하기 위한 제1래치수단과; 상기 제1래치수단에 의해 래치된 1쌍의 신호를 안정되게 유지시켜주고, 래치된 데이터를 상기 데이터 출력버퍼로 제공하기 위한 제2래치수단으로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 신호래치부의 제1래치수단은 상기 신호전달부로부터 전달된 1쌍의 신호중 제2신호 또는 상기 데이터 입력버퍼로부터의 1쌍의 입력신호중 제2신호를 래치하기 위한 제1수단과; 상기 신호전달부로부터 전달된 1쌍의 신호중 제1신호 또는 상기 데이터 입력버퍼로부터 1쌍의 입력신호중 제1신호를 래치하기 위한 제2수단으로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 제1래치수단의 제1수단은 전원단자와 접지사이에 직렬연결되고, 게이트에 상기 신호전달부을 통해 전달된 1쌍의 신호중 제2신호 또는 데이터 입력버퍼로부터 전달되는 1쌍의 입력신호중 제2신호가 공통 인가되는 제1PMOS 트랜지스터와 제1NMOS 트랜지스터로 이루어지고, 제2수단은 전원단자와 접지사이에 직렬연결되고, 게이트에 상기 신호전달부를 통해 전달된 1쌍의 신호중 제1신호 또는 데이터 입력버퍼로부터 전달되는 1쌍의 입력신호중 제1신호가 공통 인가되는 제2PMOS 트랜지스터와 제2NMOS 트랜지스터로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 상기 신호래치부의 제2래치수단은 상기 구동신호 발생부의 제1발생수단으로부터 발생된 1쌍의 구동신호중 제1구동신호와 제2발생수단으로부터 발생된 1쌍의 구동신호중 제1구동신호에 의해 상기 래치수단의 제1수단에 의해 래치된 신호를 유지시켜 주고 래치된 데이터를 상기 데이터 출력버퍼로 제공하기위한 제1수단과; 상기 구동신호 발생부의 제1발생수단으로부터 발생된 1쌍의 구동신호중 제2구동신호와 상기 제2발생수단으로부터 발생된 1쌍의 구동신호중 제2구동신호에 의해 상기 래치수단의 제2수단에 의해 래치된 신호를 유지시켜 주고, 래치된 데이터를 상기 데이터 출력버퍼로 제공하기위한 제2수단으로 이루어지는 것을 특징으로 한다.
본 발명의 실시예에 따르면, 제2래치수단의 제1수단은 전원단자와 접지사이에 직렬연결되고, 게이트에 상기 구동신호 발생부의 한쌍의 구동신호중 제1구동신호와 다른 한쌍의 구동신호중 제1구동신호가 각각 인가되는 제5PMOS 트랜지스터와 제5NMOS 트랜지스터로 이루어지고, 제2수단은 전원단자와 접지사이에 직렬로 연결되고, 게이트에 상기 구동신호 발생부로부터의 한쌍의 구동신호중 제2구동신호와 다른 한쌍의 구동신호중 제2구동신호가 각각 인가되는 제6PMOS 트랜지스터와 제6NMOS 트랜지스터로 이루어지는 것을 특징으로 한다. 제2래치수단의 제1수단 및 제2수단의 사이즈가 상기 제1래치수단의 제1 및 제2수단보다 큰 것을 특징으로 한다.
또한, 본 발명은 메모리셀들이 배열되어 데이터를 저장하거나, 저장되어있는 데이터를 독출할 수 있는 메모리 셀부와; 상기 메모리셀부의 메모리셀로부터의 데이터를 감지 및 증폭하는 감지증폭기와; 상기 감지증폭기로부터의 출력신호를 출력신호로 제공하기위한 데이터 출력버퍼와; 외부로부터 데이터를 입력하기 위한 데이터 입력버퍼와; 상기 데이터 입력버퍼로부터 데이터를 입력하여 상기 메모리셀부에 기입하도록 하는 기입 드라이버와; 상기 감지증폭기로부터의 1쌍의 입력신호 또는 데이터 입력버퍼로부터의 1쌍의 입력신호를 래치하고, 래치된 1쌍의 신호를 상기 데이터 출력버퍼로 제공하는 래치회로를 포함하는 반도체 메모리소자에 있어서, 상기 래치회로는 외부로부터 인가되는 래치입력 인에이블신호에 의해 상기 감지증폭기로부터 인가되는 1쌍의 신호를 전달하며, 상기 감지증폭기로부터 인가되는 1쌍의 신호중 제1신호를 상기 신호 래치부로 전달하기 위한 제1신호전달수단과, 상기 감지증폭기로부터 인가되는 1쌍의 신호중 제2신호를 상기 신호래치부로 전달하기 위한 제2전달수단을 구비하는 신호전달부와; 외부로부터 인가되는 래치입력 인에이블신호와 감지증폭기 출력인에이블신호를 입력하여 1쌍의 내부 래치입력 인에이블신호를 발생하는 내부인에이블 신호발생부와; 상기 내부인에이블신호 발생부로부터 발생되는 1쌍의 내부래치입력 인에이블신호와 1쌍의 래치된 신호를 입력하여 2쌍의 구동신호를 발생하는 구동신호 발생부와; 상기 신호전달부로부터 제공되는 1쌍의 신호를 입력하여 래치하고, 상기 구동신호 발생부로부터의 2쌍의 구동신호에 의해 래치된 1쌍의 신호를 안정되게 유지시켜 상기 데이터 출력버퍼로 제공하는 신호 래치부를 포함하는 것을 특징으로 하는 반도체 메모리소자를 제공하는 것을 특징으로 한다.
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 4는 본 발명의 실시예에 따른 반도체 메모리소자의 래치회로의 블록도를 도시한 것이다. 본 발명은 도 1과 동일한 구성을 갖는 반도체 메모리소자로서, 래치회로의 구성을 도 2의 종래의 래치회로대신에 도 3 및 도 4와같은 구성을 갖는 래치회로를 구성한 것이다.
본 발명의 실시예에 따른 반도체 메모리소자에 있어서, 래치회로는 서로 다른 크기를 갖는 래치회로를 병렬로 구성하여 동작모드에 따라 래치회로의 크기가 가변(adaptive)되도록 함으로써 오동작을 방지한다. 즉, 메모리셀로부터 데이터 독출시에는 작은 사이즈를 갖는 래치가 동작하여 입력되는 데이터를 래치하고, 기입검증모드(write verify mode)에서는 큰사이즈를 갖는 래치회로를 동시에 구동시켜준다.
이러한 기능을 갖는 본 발명의 래치회로는 도 4를 참조하면, 외부로부터 인가되는 래치입력 인에이블신호(lch21)에 의해 감지증폭기(20)로부터 인가되는 1쌍의 입력신호(sj21, sjb21)를 전달하기 위한 신호전달부(610)와, 외부로부터 인가되는 래치입력 인에이블신호(lch21)와 감지증폭기 출력인에이블신호(pse21)를 입력하여 1쌍의 내부래치입력 인에이블신호(lch22, lchb22)를 발생하는 내부인에이블 신호발생부(620)와, 상기 내부인에이블신호 발생부(620)로부터 발생되는 1쌍의 내부래치입력 인에이블신호(lch22, lchb22)와 1쌍의 래치된 신호(dlj21, dljb21)를 입력하여 2쌍의 구동신호(dri21, drib21), (dri22, drib22)를 발생하는 구동신호 발생부(630)와, 상기 신호전달부(610)로부터 제공되는 신호(sj21', sjb21')를 입력하여 래치하고, 래치된 신호(dlj21, dljb21)를 상기 데이터 출력버퍼(30)로 제공하며, 상기 구동신호 발생부(630)로부터의 구동신호(dri21, drib21)에 의해 상기 래치된 신호(dlj21, dljb21)를 안정되게 유지시켜주는 신호 래치부(640)를 포함한다.
상기 신호 전달부(610)는 상기 감지증폭기(20)로부터 인가되는 1쌍의 신호(sj21, sj21b)중 제1신호(sj21)를 상기 신호 래치부(640)로 전달하기 위한 제1신호전달수단(610)과, 상기 감지증폭기(20)로부터 인가되는 1쌍의 신호(sj21, sjb21)중 제2신호(sjb21)를 상기 신호래치부(620)로 전달하기 위한 제2전달수단을 구비한다.
상기 신호전달부(610)의 제1전달수단은 래치입력 인에이블신호(lch21) 및 제1반전 게이트(21)를 통해 반전된 신호(lchb21)를 콘트롤신호로 하여 상기 감지증폭기(20)로부터의 제1신호(sj21)를 상기 신호래치부(640)로 전달하기 위한 제1PMOS 및 제1NMSO 트랜지스터(22, 23)로 이루어진 제1전달 게이트(26)를 구비한다. 상기 신호전달부(610)의 제2전달수단은 래치입력 인에이블신호(lch21) 및 제1반전 게이트(21)를 통해 반전된 신호(lchb21)를 콘트롤신호로 하여 상기 감지증폭기(20)로부터의 제2신호(sjb21)를 상기 신호래치부(640)로 전달하기 위한 제2PMOS 및 제2NMSO 트랜지스터(24, 25)로 이루어진 제2전달 게이트(27)를 구비한다.
내부인에이블신호 발생부(620)는 외부로부터 인가되는 감지증폭기 출력인에이블신호(pse21)를 반전시켜주기 위한 제2반전 게이트(31)와, 상기 반전 게이트(31)의 출력신호와 외부로부터 인가되는 래치입력 인에이블신호(lch21)를 2입력으로 하여 1쌍의 내부래치입력 인에이블신호(lch22, lchb22)중 제2인에이블신호(lchb22)를 발생하는 2입력 제1낸드 게이트(32)와, 상기 제1낸드 게이트(32)의 출력을 반전시켜 1쌍의 내부래치입력 인에이블신호(lch22, lchb22)중 제1인에이블신호(lch22)를 발생하는 제3반전 게이트(33)로 이루어진다.
상기 구동신호 발생부(630)는 상기 내부인에이블신호 발생부(620)로부터 1쌍의 내부래치입력 인에이블신호(lch22, lchb22)중 제1인에이블신호(lch22)와 상기 신호래치부(640)에 래치된 1쌍의 신호(dlj21, dljb21)를 입력하여 제1쌍의 구동신호(dri21, drib21)를 상기 신호래치부(640)로 발생하는 제1발생수단(631)과, 상기 내부인에이블신호 발생부(620)로부터 1쌍의 내부래치입력 인에이블신호(lch22, lchb22)중 제2인에이블신호(clhb22)와 상기 신호 래치부(640)의 1쌍의 신호(dlj21, dljb21)를 입력하여 제2쌍의 구동신호(dri22, drib22)를 발생하는 제2발생수단(632)을 구비한다.
상기 구동신호발생부(630)의 제1발생수단(631)은 상기 내부인에이블신호 발생부(620)로부터 발생된 1쌍의 내부래치입력 인에이블신호(lch22, lchb22)중 제1인에이블신호(lch22)와 상기 신호 래치부(640)에 의해 래치된 1쌍의 신호(dlj21, dljb21)중 제2신호(dljb21)를 2입력으로 하여 제1쌍의 구동신호(dri21, drib21)중 제1구동신호(dri21)를 상기 신호래치부(640)로 발생하는 제2낸드 게이트(41)와, 상기 내부인에이블신호 발생부(630)로부터 발생된 1쌍의 내부래치입력 인에이블신호(lch22, lchb22)중 제1인에이블신호(lch22)와 상기 신호 래치부(640)에 의해 래치된 1쌍의 신호(dlj21, dljb21)중 제1신호(dlj21)를 2입력으로 하여 제1쌍의 구동신호(dri21, drib21)중 제2구동신호(drib21)를 상기 신호래치부(640)로 발생하는 제3낸드 게이트(42)로 이루어진다.
상기 구동신호 발생부(630)의 제2발생수단(632)은 상기 내부 인에이블신호 발생부(620)로부터 발생된 1쌍의 내부래치입력 인에이블신호(lch22, lcjb22)중 제2인에이블신호(lchb22)와 상기 신호래치부(640)에 의해 래치된 1쌍의 신호(dlj21, dljb21)중 제1신호(dlj21)를 2입력으로 하여 제2쌍의 구동신호(dri22, drib22)중 제1구동신호(dri22)를 상기 신호래치부(640)로 발생하기 위한 제4노아 게이트(43)와, 상기 내부인에이블신호 발생부(620)로부터 발생된 1쌍의 내부래치입력 인에이블신호(lch22, lchb22)중 제2인에이블신호(lchb22)와 상기 신호 래치부(640)에 의해 래치된 1쌍의 신호(dlj21, dljb21)중 제2신호(dljb21)를 2입력으로 하여 제2쌍의 구동신호(dri22, drib22)중 제2구동신호(drib22)를 상기 신호 래치부(640)로 발생하기 위한 제5노아 게이트(44)를 구비한다.
상기 신호 래치부(640)는 상기 신호전달부(610)로부터 전달된 1쌍의 신호(sj21', sjb21') 또는 상기 데이터 입력버퍼(40)로부터 입력된 1쌍의 입력신호(dj21, djb21)를 래치하기 위한 제1래치수단(641)과, 상기 제1래치수단(641)에 의해 래치된 1쌍의 데이터(dlj21, dljb21)를 안정되게 유지시켜주고, 래치된 1쌍의 데이터(dlj21, dljb21)를 데이터 출력버퍼(30)로 제공하기 위한 제2래치수단(642)으로 이루어진다.
상기 신호 래치부(640)의 제1래치수단(641)은 상기 신호전달부(610)로부터 전달된 1쌍의 신호(sj21', sjb21')중 제2신호(sj22') 또는 상기 데이터 입력버퍼(40)로부터의 1쌍의 입력신호(dj21, djb21)중 제2신호(djb21)를 래치하기 위한 제1수단과; 상기 신호전달부(610)로부터 전달된 1쌍의 신호(sj21', sjb21')중 제1신호(sj21') 또는 상기 데이터 입력버퍼(40)로부터 1쌍의 입력신호(dj21, djb21)중 제1신호(dj21)를 래치하기 위한 제2수단으로 이루어진다.
상기 신호 래치부(640)에 있어서, 제1래치수단(641)의 제1수단은 전원단자(Vdd)와 접지사이에 직렬연결되고, 게이트에 상기 신호전달부(610)을 통해 전달된 1쌍의 신호중 제2신호(sjb21') 또는 데이터 입력버퍼(40)로부터 전달되는 1쌍의 입력신호중 제2신호(djb21)가 공통 인가되는 제1PMOS 트랜지스터(51)와 제1NMOS 트랜지스터(52)로 이루어진다.
제1래치수단(641)의 제2수단은 전원단자(Vdd)와 접지사이에 직렬연결되고, 게이트에 상기 신호전달부(610)를 통해 전달된 1쌍의 신호중 제1신호(sj21') 또는 데이터 입력버퍼(40)로부터 전달되는 1쌍의 입력신호중 제1신호(dj21)가 공통 인가되는 제2PMOS 트랜지스터(53)와 제2NMOS 트랜지스터(54)로 이루어진다.
상기 신호래치부(640)에 있어서, 제2래치수단(642)은 상기 구동신호 발생부(630)의 제1발생수단(631)으로부터 발생된 1쌍의 구동신호(dri21, drib21)중 제1구동신호(dri21)와 제2발생수단(632)으로부터 발생된 1쌍의 구동신호(dri22, drib22)중 제1구동신호(dri22)에 의해 상기 래치수단(641)의 제1수단에 의해 래치된 신호(dlj21)를 유지시켜 주고, 래치된 데이터(dlj21)를 데이터 출력버퍼(30)로 제공하기위한 제1수단과, 상기 구동신호 발생부(630)의 제1발생수단(631)으로부터 발생된 1쌍의 구동신호(dri21,drib21)중 제2구동신호(drib21)와 상기 제2발생수단(632)으로부터 발생된 1쌍의 구동신호(dri22, drib22)중 제2구동신호(drib22)에 의해 상기 래치수단(641)의 제2수단에 의해 래치된 신호(dljb21)를 유지시켜 주고, 래치된 데이터(dljb21)를 데이터 출력버퍼(30)로 제공하기위한 제2수단을 구비한다.
상기 신호 래치부(640)에 있어서, 제2래치수단(642)의 제1수단은 전원단자(Vdd)와 접지사이에 직렬연결되고, 게이트에 상기 구동신호 발생부(630)의 제1발생수단(631)으로부터 발생된 제1구동신호(dri21)와 제2발생수단(632)으로부터 발생된 제1구동신호(dri22)이 게이트에 인가되는 제5PMOS 트랜지스터(55)와 제5NMOS 트랜지스터(56)로 이루어져서, 상기 래치수단(641)의 제1수단에 의해 래치된 신호(dlj21)를 유지시켜 주고 데이터 출력버퍼(30)로 제공한다.
상기 제2래치수단(642)의 제2수단은 전원단자(Vdd)와 접지사이에 직렬로 연결되고, 게이트에 상기 구동신호 발생부(630)의 제1발생수단(631)으로부터 발생된 제2구동신호(drib21)와 상기 제2발생수단(632)으로부터 발생된 제2구동신호(drib22)가 각각 인가되는 제6PMOS 트랜지스터(57)와 제6NMOS 트랜지스터(58)로 이루어져서, 상기 래치수단(641)의 제2수단에 의해 래치된 신호(dljb21)를 유지시켜 주고 데이터 출력버퍼(30)로 제공한다.
이때, 본 발명의 실시예에서는, 제2래치수단(642)의 사이즈가 상기 래치수단(641)의 크기보다 큰 래치로 구성하여 병렬로 구성한다. 래치입력인에이블신호(lch21)는 등화신호(equalization signal)로부터 만들어진다.
상기한 바와같은 본 발명의 사이즈조절 가능한 반도체 메모리소자의 래치회로의 동작을 설명한다.
먼저, 독출시에는 외부로부터 감지증폭기 출력인에이블신호(pse21)가 인에이블되어 감지증폭기(20)의 출력이 어느 일정레벨까지 디벨로프된 후, 외부로부터 래치입력 인에이블신호(lch21)가 인에이블되어 인가된다. 이에 따라, 래치입력 인에이블신호(lch21)를 콘트롤신호로 하는 상기 신호전달부(610)의 제1 및 제2전달 게이트(26, 27)가 구동된다. 감지증폭기(20)로부터의 1쌍의 신호(sj21, sjb21)가 각각 제1 및 제2전달 게이트(26, 27)를 통해 신호 래치부(640)의 제1래치수단(641)에 인가되어 래치된다.
즉, 제1전달 게이트(26)를 통해 전달된 1쌍의 신호(sj21, sjb21)중 제1신호(sj21)는 제1래치수단(641)의 PMOS 트랜지스터(53)와 NMOS트랜지스터(54)의 게이트에 각각 인가되고, 제2전달 게이트(27)를 통해 전달된 1쌍의 신호(sj21, sjb21)중 제2신호(sjb21)는 제1래치수단(641)의 PMOS 트랜지스터(51), (52)에 인가되어 래치된다. 이때, 제1신호(sj21)가 하이레벨이고, 제2신호(sjb21)가 로우레벨이라고 가정하면, PMOS 트랜지스터(51)와 NMOS 트랜지스터(54)가 턴온되어 각각 하이레벨 및 로우레벨의 신호(dlj21, dljb21)가 래치된다.
데이터 독출시에는 감지증폭기 출력인에이블신호(pse21)가 인에이블되어 하이상태를 유지하므로, 상기 내부 인에이블신호 발생부(62)에서는 각각 로우레벨과 하이레벨을 갖는 1쌍의 내부래치입력 인에이블신호(clh22, lchb22)를 상기 구동신호 발생부(630)의 제1발생수단(631)과 제2발생수단(632)에 각각 인가된다.
따라서, 구동신호 발생부(630)의 제1발생수단(631)은 상기 내부 인에이블신호 발생부(620)로부터 발생되는 로우상태의 제1인에이블신호(lch22)가 낸드 게이트(41, 42)의 일입력에 각각 인가되므로, 낸드 게이트(41, 42)는 신호 래치부(640)의 제1래치수단(641)에 래치된 신호(dlj21, dljb21)에 관계없이 하이상태의 1쌍의 구동신호(dri21, dri22)를 발생하고, 제2발생수단(632)은 하이상태의 제2인에이블신호(lchb22)가 노아 게이트(43, 44)의 일입력에 인가되므로, 제1래치수단(641)에 래치된 신호(dlj21, dljb21)에 관계없이 로우상태의 1쌍의 구동신호(drib21, drib21)를 발생한다.
따라서, 신호 래치부(640)의 제2래치수단(642)의 PMOS 트랜지스터와 NMOS 트랜지스터(55-58)는 턴오프되므로, 제2래치수단은 데이터 독출시에는 동작하지 않으므로, 본 발명의 래치회로는 작은 사이즈를 갖는 제1래치수단만 동작하여 신호(dlj21, dljb21)를 래치하게 된다.
한편, 감지증폭기(20)가 데이터를 모두 감지증폭하여 디스에이블되면, 감지증폭기 출력인에이블신호(pse21)가 디스에이블되고, 이에 따라 내부 인에이블신호 발생부(620)는 각각 하이 및 로우상태의 내부래치입력 인에이블신호(lch22, lchb22)를 발생하여 구동신호 발생부(630)로 제공한다.
구동신호 발생부(630)는 제1발생수단(631)의 낸드 게이트(41, 42)와 제2발생수단(632)의 노아 게이트(43, 44)를 통해 상기 내부 인에이블신호 발생부(620)로부터 발생되는 인에이블신호(lch22, lchb22)를 각각 입력한다. 낸드 게이트(41, 42)와 노아 게이트(43, 44)는 제1래치수단(641)에 래치된 신호(dlj21, dljb21)에 따른 구동신호를 발생하게 된다.
상기와 같이 각각 하이상태 및 로우상태의 신호(dlj21, dljb21)가 각각 래치되었다고 하면, 낸드 게이트(41, 42)는 각각 하이상태 및 로우상태의 1쌍의 구동신호(dri21, dri22)를 제2래치수단(642)으로 발생하고, 노아 게이트(43, 44)는 로우상태 및 하이상태의 1쌍의 구동신호(drib21, drib22)를 제2래치수단(642)으로 발생한다.
따라서, 제2래치수단(642)의 PMOS 트랜지스터(55, 58)가 턴온되므로, 제2래치수단(642)은 제1래치수단(641)에 의해 래치되어 데이터 출력버퍼(30)로 제공되는 신호(dlj21, dljb21)를 안정되게 유지시켜 줌으로써, 감지증폭기(20)로부터 인가되는 1쌍의 신호(sj21, sjb21)는 감지증폭기(20)의 디스에이블후에 신호레벨이 흔들리지 않게 유지되어 출력버퍼로 제공되어진다.
다음, 기입동작시에는, 래치입력 인에이블신호(clh21)는 디스에이블되어 신호 전달부(610)의 제1 및 제2전달 게이트(26, 27)는 오프되어 감지증폭기(20)로부터의 신호는 제공되지 않으며, 외부로부터 인가되는 래치입력 인에이블신호(lch21)의 디스에이블에 의해 내부인에이블신호 발생부(620)에서 발생되는 내부래치입력 인에이블신호(lch22, lch22b)도 디스에이블되어진다.
따라서, 상기 데이터 입력버퍼(40)로부터 1쌍의 신호(dj, djb)가 신호 래치부(640)의 제1래치수단(641)에 직접 인가되어 래치된다. 기입동작이 완료되면, 기입인에이블신호(web)가 디스에이블되어 래치입력 인에이블신호(lch21)가 인에이블되고, 이에 따라 내부 인에이블신호 발생부(620)는 하이상태 및 로우상태의 1쌍의 내부래치입력 인에이블신호(lch22, lchb22)를 발생하게 된다. 따라서, 상기에서 설명한 바와같이 구동신호 발생부(630)가 구동신호를 발생하여 제2래치수단의 해당하는 PMOS 트랜지스터와 NMOS 트랜지스터가 동작하여 제1래치수단(641)에 의해 래치된 데이터가 제2래치수단(642)에 의해 안정되게 유지되고, 이에 따라 데이터 출력버퍼(30)로 안정된 데이터가 제공된다.
본 발명의 실시예에에서는 데이터 입력버퍼(40)로부터 입력되는 데이터는 기입 드라이버(50)를 통해 메모리셀부(10)에 인가되어 기입됨과 동시에 래치회로(60)에 의해 래치되므로, 기입 검증모드에서는 메모리셀부(10)로부터 데이터가 데이터 출력버퍼(30)로 제공되어 기입검증동작을 수행하는 대신에 래치회로(60)에 저장된 데이터를 직접 데이터 출력버퍼(30)로 제공하므로, 기입검증동작의 시간을 단축시킬 수 있다.
본 발명에서 쌍을 이루는 신호들(lch21, lch21b), (dri21, drib21), (dri22, drib22), (sj21, sjb21), 또는 (dlj21, dljb21)는 서로 반대위상을 갖는 신호들이다.
도 6는 본 발명의 반도체 메모리소자에 있어서, 래치회로의 동작 시뮬레이션 결과를 도시한 것이다. 도 6을 참조하면, 래치의 동작모드에 따라 사이즈가 그에 적합하게 변동되므로써, 독출동작시에 종래의 래치회로에서는 0.75V정도의 글리치가 발생되었으나, 본 발명에서는 0.20V 정도의 글리치가 발생되어 감지증폭기로부터 제공되는 신호에 별다른 영향을 주지않음을 알 수 있다. 또한, 종래의 래치회로에서는 데이터 출력버퍼가 출력인에이블신호(poe11)가 인에이블된 후 12.9ns 만에 출력신호(out11)를 출력하였으나, 본 발명의 래치회로에서는 출력인에이블신호(poe21)가 인에이블된 후 8.8ns 만에 데이터 출력버퍼가 출력신호(out21)를 출력하므로, 기입검증모드의 동작시간을 4.1ns 만큼 단축시킬 수 있음을 알 수 있다.
이상에서 자세히 설명된 바와 같은 본 발명의 래치회로에 따르면, 서로 다른 크기를 갖는 래치회로를 병렬로 구성하여, 데이터 독출을 위한 감지지증폭기의 인에이블시 또는 데이터 기입시에는 작은 사이즈를 갖는 래치회로를 통해 데이터를 래치하고, 감지증폭기의 디스에이블시 또는 기입검증모드에서는 큰 사이즈를 갖는 래치회로도 구동시켜 줌으로써, 입력되는 데이터를 안정되게 래치시켜 데이터 출력버퍼로 제공하는 역할을 한다.
또한, 데이터 독출시에는 작은 사이즈를 갖는 래치를 동작시켜 데이터를 저장하고 데이터의 독출이 완료되면 큰 사이즈를 갖는 래치회로도 구동시켜 줌으로써 데이터 독출시의 글리치현상을 종래에 비해 상당히 감소시킬 수 있는 이점이 있다.
게다가. 기입검증모드에서는 데이터 입력버퍼로부터 제공되는 데이터를 래치회로를 통해 래치한 다음 데이터 출력버퍼로 제공함으로써 동작시간을 종래의 래치회로에 비하여 상당히 단축시킬 수 있는 이점이 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (23)

  1. 메모리셀들이 배열되어 데이터를 저장하거나, 저장되어있는 데이터를 독출할 수 있는 메모리 셀부와;
    상기 메모리셀부의 메모리셀로부터의 데이터를 감지 및 증폭하는 감지증폭기와;
    상기 감지증폭기로부터의 출력신호를 출력신호로 제공하기위한 데이터 출력버퍼와;
    외부로부터 데이터를 입력하기 위한 데이터 입력버퍼와;
    상기 데이터 입력버퍼로부터 데이터를 입력하여 상기 메모리셀부에 기입하도록 하는 기입 드라이버와;
    상기 감지증폭기로부터의 1쌍의 입력신호 또는 데이터 입력버퍼로부터의 1쌍의 입력신호를 래치하고, 래치된 1쌍의 신호를 상기 데이터 출력버퍼로 제공하는 래치회로를 포함하며,
    상기 래치회로는 서로 다른 사이즈를 갖는 1쌍의 래치수단을 병렬로 구성하여 1쌍의 래치수단중 작은 사이즈를 갖는 래치수단에 의해 입력신호를 래치하고, 큰 사이즈를 갖는 래치수단에 의해 상기 작은 사이즈를 갖는 래치수단에 의해 래치된 신호를 안정되게 유지시켜주는 것을 특징으로 하는 반도체 메모리소자.
  2. 제1항에 있어서, 상기 래치회로는
    외부로부터 인가되는 래치입력 인에이블신호에 의해 상기 감지증폭기로부터 인가되는 1쌍의 신호를 전달하기 위한 신호전달부와;
    외부로부터 인가되는 래치입력 인에이블신호와 감지증폭기 출력인에이블신호를 입력하여 1쌍의 내부 래치입력 인에이블신호를 발생하는 내부인에이블 신호발생부와;
    상기 내부인에이블신호 발생부로부터 발생되는 1쌍의 내부래치입력 인에이블신호와 1쌍의 래치된 신호를 입력하여 2쌍의 구동신호를 발생하는 구동신호 발생부와;
    상기 신호전달부로부터 제공되는 1쌍의 신호를 입력하여 래치하고, 상기 구동신호 발생부로부터의 2쌍의 구동신호에 의해 래치된 1쌍의 신호를 안정되게 유지시켜 상기 데이터 출력버퍼로 제공하는 신호 래치부를 포함하는 것을 특징으로 하는 반도체 메모리소자.
  3. 제2항에 있어서, 상기 신호전달부는
    상기 감지증폭기로부터 인가되는 1쌍의 신호중 제1신호를 상기 신호 래치부로 전달하기 위한 제1신호전달수단과,
    상기 감지증폭기로부터 인가되는 1쌍의 신호중 제2신호를 상기 신호래치부로 전달하기 위한 제2전달수단을 구비하는 것을 특징으로 하는 반도체 메모리소자.
  4. 제3항에 있어서, 상기 신호절달부의 제1전달수단은 래치입력 인에이블신호에 따라 상기 감지증폭기로부터의 제1신호를 상기 신호래치부로 전달하기 위한 제1전달 게이트로 이루어지고, 제2전달수단은 래치입력 인에이블신호에 의해 상기 감지증폭기로부터의 제2신호를 상기 신호래치부로 전달하기 위한 제2전달 게이트로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  5. 제2항에 있어서, 상기 내부인에이블신호 발생부는
    외부로부터 인가되는 감지증폭기 출력인에이블신호를 반전시켜주기 위한 제1반전 게이트와;
    상기 제1반전 게이트의 출력신호와 외부로부터 인가되는 래치입력 인에이블신호를 2입력으로 하여 1쌍의 내부래치입력 인에이블신호중 제1인에이블신호를 발생하는 낸드 게이트와;
    상기 낸드 게이트의 출력을 반전시켜 1쌍의 내부래치입력 인에이블신호중 제2인에이블신호를 발생하는 제2반전 게이트로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  6. 제2항에 있어서, 상기 구동신호 발생부는
    상기 내부인에이블신호 발생부로부터 1쌍의 내부래치입력 인에이블신호중 제1인에이블신호와 상기 신호래치부에 래치된 1쌍의 신호를 입력하여 제1쌍의 구동신호를 상기 신호래치부로 발생하는 제1발생수단과;
    상기 내부인에이블신호 발생부로부터 1쌍의 내부래치입력 인에이블신호중 제2인에이블신호와 상기 신호 래치부의 1쌍의 신호를 입력하여 제2쌍의 구동신호를 발생하는 제2발생수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  7. 제6항에 있어서, 상기 구동신호발생부의 제1발생수단은
    상기 내부인에이블신호 발생부로부터 발생된 1쌍의 내부래치입력 인에이블신호중 제1인에이블신호와 상기 신호 래치부에 의해 래치된 1쌍의 신호중 제2신호를 2입력으로 하여 제1쌍의 구동신호중 제1구동신호를 상기 신호래치부로 발생하는 제1낸드 게이트와;
    상기 내부인에이블신호 발생부로부터 발생된 1쌍의 내부래치입력 인에이블신호중 제1인에이블신호와 상기 신호 래치부에 의해 래치된 1쌍의 신호중 제1신호를 2입력으로 하여 제1쌍의 구동신호중 제2구동신호를 상기 신호래치부로 발생하는 제2낸드 게이트로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  8. 제7항에 있어서, 상기 구동신호 발생부의 제2발생수단은
    상기 내부 인에이블신호 발생부로부터 발생된 1쌍의 내부래치입력 인에이블신호중 제2인에이블신호와 상기 신호래치부에 의해 래치된 1쌍의 신호중 제1신호를 2입력으로 하여 제2쌍의 구동신호중 제1구동신호를 상기 신호래치부로 발생하기 위한 제1노아 게이트와;
    상기 내부인에이블신호 발생부로부터 발생된 1쌍의 내부래치입력 인에이블신호중 제2인에이블신호와 상기 신호 래치부에 의해 래치된 1쌍의 신호중 제2신호를 2입력으로 하여 제2쌍의 구동신호중 제2구동신호를 상기 신호 래치부로 발생하기 위한 제2노아 게이트로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  9. 제2항에 있어서, 상기 신호 래치부는
    상기 신호전달부로부터 전달된 1쌍의 신호 또는 상기 데이터 입력버퍼로부터 입력된 1쌍의 입력신호를 래치하기 위한 제1래치수단과;
    상기 제1래치수단에 의해 래치된 1쌍의 신호를 안정되게 유지시켜주고, 래치된 데이터를 상기 데이터 출력버퍼로 제공하기 위한 제2래치수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  10. 제9항에 있어서, 상기 신호래치부의 제1래치수단은
    상기 신호전달부로부터 전달된 1쌍의 신호중 제2신호 또는 상기 데이터 입력버퍼로부터의 1쌍의 입력신호중 제2신호를 래치하기 위한 제1수단과;
    상기 신호전달부로부터 전달된 1쌍의 신호중 제1신호 또는 상기 데이터 입력버퍼로부터 1쌍의 입력신호중 제1신호를 래치하기 위한 제2수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  11. 제10항에 있어서, 상기 신호 래치부에 있어서, 제1래치수단의 제1수단은
    전원단자와 접지사이에 직렬연결되고, 게이트에 상기 신호전달부을 통해 전달된 1쌍의 신호중 제2신호 또는 데이터 입력버퍼로부터 전달되는 1쌍의 입력신호중 제2신호가 공통 인가되는 제1PMOS 트랜지스터와 제1NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  12. 제11항에 있어서, 상기 신호 래치부에 있어서, 제1래치수단의 제2수단은
    전원단자와 접지사이에 직렬연결되고, 게이트에 상기 신호전달부를 통해 전달된 1쌍의 신호중 제1신호 또는 데이터 입력버퍼로부터 전달되는 1쌍의 입력신호중 제1신호가 공통 인가되는 제2PMOS 트랜지스터와 제2NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  13. 제12항에 있어서, 상기 신호래치부의 제2래치수단은
    상기 구동신호 발생부의 제1발생수단으로부터 발생된 1쌍의 구동신호중 제1구동신호와 제2발생수단으로부터 발생된 1쌍의 구동신호중 제1구동신호에 의해 상기 래치수단의 제1수단에 의해 래치된 신호를 유지시켜 주고 래치된 데이터를 상기 데이터 출력버퍼로 제공하기위한 제1수단과;
    상기 구동신호 발생부의 제1발생수단으로부터 발생된 1쌍의 구동신호중 제2구동신호와 상기 제2발생수단으로부터 발생된 1쌍의 구동신호중 제2구동신호에 의해 상기 래치수단의 제2수단에 의해 래치된 신호를 유지시켜 주고, 래치된 데이터를 상기 데이터 출력버퍼로 제공하기위한 제2수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  14. 제13항에 있어서, 상기 신호 래치부에 있어서, 제2래치수단의 제1수단은
    전원단자와 접지사이에 직렬연결되고, 게이트에 상기 구동신호 발생부의 한쌍의 구동신호중 제1구동신호와 다른 한쌍의 구동신호중 제1구동신호가 각각 인가되는 제5PMOS 트랜지스터와 제5NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  15. 제14항에 있어서, 상기 신호 래치부에 있어서, 제2래치수단의 제2수단은
    전원단자와 접지사이에 직렬로 연결되고, 게이트에 상기 구동신호 발생부로부터의 한쌍의 구동신호중 제2구동신호와 다른 한쌍의 구동신호중 제2구동신호가 각각 인가되는 제6PMOS 트랜지스터와 제6NMOS 트랜지스터로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  16. 제15항에 있어서, 상기 신호 래치부에 있어서, 제2래치수단의 제1수단 및 제2수단의 사이즈가 상기 제1래치수단의 제1 및 제2수단보다 큰 것을 특징으로 하는 반도체 메모리소자.
  17. 메모리셀들이 배열되어 데이터를 저장하거나, 저장되어있는 데이터를 독출할 수 있는 메모리 셀부와; 상기 메모리셀부의 메모리셀로부터의 데이터를 감지 및 증폭하는 감지증폭기와; 상기 감지증폭기로부터의 출력신호를 출력신호로 제공하기위한 데이터 출력버퍼와; 외부로부터 데이터를 입력하기 위한 데이터 입력버퍼와;
    상기 데이터 입력버퍼로부터 데이터를 입력하여 상기 메모리셀부에 기입하도록 하는 기입 드라이버와; 상기 감지증폭기로부터의 1쌍의 입력신호 또는 데이터 입력버퍼로부터의 1쌍의 입력신호를 래치하고, 래치된 1쌍의 신호를 상기 데이터 출력버퍼로 제공하는 래치회로를 포함하는 반도체 메모리소자에 있어서,
    상기 래치회로는 외부로부터 인가되는 래치입력 인에이블신호에 의해 상기 감지증폭기로부터 인가되는 1쌍의 신호를 전달하며, 상기 감지증폭기로부터 인가되는 1쌍의 신호중 제1신호를 상기 신호 래치부로 전달하기 위한 제1신호전달수단과, 상기 감지증폭기로부터 인가되는 1쌍의 신호중 제2신호를 상기 신호래치부로 전달하기 위한 제2전달수단을 구비하는 신호전달부와;
    외부로부터 인가되는 래치입력 인에이블신호와 감지증폭기 출력인에이블신호를 입력하여 1쌍의 내부 래치입력 인에이블신호를 발생하는 내부인에이블 신호발생부와;
    상기 내부인에이블신호 발생부로부터 발생되는 1쌍의 내부래치입력 인에이블신호와 1쌍의 래치된 신호를 입력하여 2쌍의 구동신호를 발생하는 구동신호 발생부와;
    상기 신호전달부로부터 제공되는 1쌍의 신호를 입력하여 래치하고, 상기 구동신호 발생부로부터의 2쌍의 구동신호에 의해 래치된 1쌍의 신호를 안정되게 유지시켜 상기 데이터 출력버퍼로 제공하는 신호 래치부를 포함하는 것을 특징으로 하는 반도체 메모리소자.
  18. 제17항에 있어서, 상기 내부인에이블신호 발생부는
    외부로부터 인가되는 감지증폭기 출력인에이블신호를 반전시켜주기 위한 제1반전 게이트와;
    상기 제1반전 게이트의 출력신호와 외부로부터 인가되는 래치입력 인에이블신호를 2입력으로 하여 1쌍의 내부래치입력 인에이블신호중 제1인에이블신호를 발생하는 낸드 게이트와;
    상기 낸드 게이트의 출력을 반전시켜 1쌍의 내부래치입력 인에이블신호중 제2인에이블신호를 발생하는 제2반전 게이트로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  19. 제17항에 있어서, 상기 구동신호 발생부는
    상기 내부인에이블신호 발생부로부터 내부래치입력 인에이블신호와 상기 신호래치부에 래치된 신호를 입력하여 제1쌍의 구동신호를 상기 신호래치부로 발생하기 위한, 상기 내부인에이블신호 발생부로부터 발생된 1쌍의 내부래치입력 인에이블신호중 제1인에이블신호와 상기 신호 래치부에 의해 래치된 1쌍의 신호중 제2신호를 2입력으로 하여 제1쌍의 구동신호중 제1구동신호를 상기 신호래치부로 발생하는 제1낸드 게이트와, 상기 내부인에이블신호 발생부로부터 발생된 1쌍의 내부래치입력 인에이블신호중 제1인에이블신호와 상기 신호 래치부에 의해 래치된 1쌍의 신호중 제1신호를 2입력으로 하여 제1쌍의 구동신호중 제2구동신호를 상기 신호래치부로 발생하는 제2낸드 게이트를 구비하는 제1발생수단과;
    상기 내부인에이블신호 발생부로부터 내부래치입력 인에이블신호와 상기 신호 래치부의 입력하여 제2쌍의 구동신호를 발생하기 위한, 상기 내부 인에이블신호 발생부로부터 발생된 1쌍의 내부래치입력 인에이블신호중 제2인에이블신호와 상기 신호래치부에 의해 래치된 1쌍의 신호중 제1신호를 2입력으로 하여 제2쌍의 구동신호중 제1구동신호를 상기 신호래치부로 발생하기 위한 제1노아 게이트와; 상기 내부인에이블신호 발생부로부터 발생된 1쌍의 내부래치입력 인에이블신호중 제2인에이블신호와 상기 신호 래치부에 의해 래치된 1쌍의 신호중 제2신호를 2입력으로 하여 제2쌍의 구동신호중 제2구동신호를 상기 신호 래치부로 발생하기 위한 제2노아 게이트를 구비하는 제2발생수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  20. 제17항에 있어서, 상기 신호 래치부는
    상기 신호전달부로부터 전달된 1쌍의 신호 또는 상기 데이터 입력버퍼로부터 입력된 1쌍의 입력신호를 래치하기 위한 제1래치수단과;
    상기 제1래치수단에 의해 래치된 1쌍의 신호를 안정되게 유지시켜주고. 래치된 데이터를 상기 데이터 출력버퍼로 제공하기 위한 제2래치수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  21. 제20항에 있어서, 상기 신호 래치부의 제1래치수단은
    상기 신호전달부로부터 전달된 1쌍의 신호중 제2신호 또는 상기 데이터 입력버퍼로부터의 1쌍의 입력신호중 제2신호를 래치하기 위한, 전원단자와 접지사이에 직렬연결되고, 게이트에 상기 신호전달부을 통해 전달된 1쌍의 신호중 제2신호 또는 데이터 입력버퍼로부터 전달되는 1쌍의 입력신호중 제2신호가 공통 인가되는 제1PMOS 트랜지스터와 제1NMOS 트랜지스터를 구비하는 제1수단과;
    상기 신호전달부로부터 전달된 1쌍의 신호중 제1신호 또는 상기 데이터 입력버퍼로부터 1쌍의 입력신호중 제1신호를 래치하기 위한, 전원단자와 접지사이에 직렬연결되고, 게이트에 상기 신호전달부를 통해 전달된 1쌍의 신호중 제1신호 또는 데이터 입력버퍼로부터 전달되는 1쌍의 입력신호중 제1신호가 공통 인가되는 제2PMOS 트랜지스터와 제2NMOS 트랜지스터를 구비하는 제2수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  22. 제21항에 있어서, 상기 신호래치부의 제2래치수단은
    상기 구동신호 발생부의 제1발생수단으로부터 발생된 1쌍의 구동신호중 제1구동신호와 제2발생수단으로부터 발생된 1쌍의 구동신호중 제1구동신호에 의해 상기 래치수단의 제1수단에 의해 래치된 신호를 유지시켜 주기위한, 전원단자와 접지사이에 직렬연결되고, 게이트에 상기 구동신호 발생부의 한쌍의 구동신호중 제1구동신호와 다른 한쌍의 구동신호중 제1구동신호가 각각 인가되는 제5PMOS 트랜지스터와 제5NMOS 트랜지스터를 구비하는 제1수단과;
    상기 구동신호 발생부의 제1발생수단으로부터 발생된 1쌍의 구동신호중 제2구동신호와 상기 제2발생수단으로부터 발생된 1쌍의 구동신호중 제2구동신호에 의해 상기 래치수단의 제2수단에 의해 래치된 신호를 유지시켜 주기위한, 전원단자와 접지사이에 직렬로 연결되고, 게이트에 상기 구동신호 발생부로부터의 한쌍의 구동신호중 제2구동신호와 다른 한쌍의 구동신호중 제2구동신호가 각각 인가되는 제6PMOS 트랜지스터와 제6NMOS 트랜지스터를 구비하는 제2수단으로 이루어지는 것을 특징으로 하는 반도체 메모리소자.
  23. 제22항에 있어서, 상기 신호래치부에 있어서, 제2래치수단의 제1수단 및 제2수단의 사이즈가 상기 제1래치수단의 제1 및 제2수단보다 큰 것을 특징으로 하는 반도체 메모리소자.
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KR100928750B1 (ko) * 2003-08-07 2009-11-25 매그나칩 반도체 유한회사 버퍼 장치 및 그의 구동 방법

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* Cited by examiner, † Cited by third party
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