JPS60197996A - スタテイツク型ランダムアクセスメモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体メモリ装置、特にスタティック型ランダ
ムアクセスメモリ（以下、ＳＲＡＭと略記する）に係シ
、その全メモリセルに一度に所定データを書き込むため
の書き込み制御手段に関する。

〔発明の技術的背景〕

第１図は従来の５ＲＡＩＩＩＩの一部を示しておシ、１
はアドレス入力端子、２は上記アト０レス入力端子１の
アドレス信号入力が導かれるアドレス入力回路、３は上
記アドレス入力回路２から導かれる行ナトレス信号をデ
コードする行デコーダ、４・・・は上紀行デコーダ３の
出力にょシ選択駆動されるワード線、５および７・・・
はビット線対、６・・・は上記ビット線対５２丁・・・
とＶＤＤ電源端子７との間に接続された負荷素子、８・
・・は上記ビット線対５．５・・・に同一列のもめが複
数個づつ接続されると共に前記ワード線４・・・に同一
行のものが複数個づつ接続されたスタティック型のメモ
リセル、９・・・は前記ビット線対５．５・・・に１個
づつ接続されたセンスアップ、１ｏ・・・は前記ビット
線対５９丁・・・に１個づつ接続された書き込み回路、
１ノは書き込み信号端子１２の書き込み信号入力に基い
て前記６書き込み回路１０・・・の書き込み動作を制御
するための書き込み制御回路、１３は前記アドレス入力
回路２から導かれる列アドレス信号をデコードして前記
ビット線対５．５・・・全選択駆動する列デコーダ、１
４は上記書き込み回路１０・・・およびビット線対５２
丁・・・と外部との間でデータ入出力端子１５を介して
データの入出力を行なうためのデータ入出力回路である
。

前記メモリセル８・・・はそれぞれたとえば＄２′図に
示すように構成されている。即ち、Ｎ１〜Ｎ４およびｐ
、、ｐ２はそれぞれＮチャネルおよびＰチャネルのＭＯ
Ｓ　−ＦＥＴ　（絶縁ダート型電界効果トランジスタ）
であり、転送ダート用トランジスタＮ、ＩＮ、は各一端
がピッ）−一対ｓ　。

５の相異なる一方のビット線に接続されると共に各ダー
トがワード線４に共通接続されておシ、駆動用トランジ
スタＮ、、Ｎ、はそれぞれのソースが接地されていて、
互いの？−）・ドレイン相互が交叉接続されると共にそ
れぞれのドレインが前記転送ダート用トランジスタＮ、
ＩＮ４の各他端に接続されておシ、負荷用トランジスタ
Ｐ　１　ｅ　Ｐ　１はそれぞれのソースがＶＤＤ電源に
接続されていて、互いのデート・ドレイン相互が交叉接
続されると共にそれぞれのドレインが前記駆動用トラン
ジスタＮ１ｔＮ、の各ドレインに対応して接続されてい
る。なお、上記トランジスタＮｌ　＊Ｎａ　＃Ｐ１　ｅ
Ｐ２によシフリッゾフロッデ回路が形成されている。

また、前記行デコーダ３における１行分のデコーダおよ
び列デコーダ１３における１列分（１組のビット線対５
，７分）のデコーダはそれぞれたとえば第３図に示すよ
うに構成されている。即ち、アドレス信号をナンドダー
ト３１で受け、その出力をインバータ３２で反転してデ
コード出力線（ワード°線あるいは列選択線）３３に出
力するものである。

また、前記書き込み回路１０・・・はそれぞれたとえば
第４図に示すように構成されている。即ち、ビット線対
５，５の各ビット線にそれぞれＮチャネルの書き込み用
トランジスタ４１゜４２が直列接続されたのち一括接続
され、この接続点がＮチャネルの列選択用トランジスタ
４３を介して接地されておシ、この列選択用トランジス
タ４３のダートに列デコーダ出力が導かれるものであり
、前記書き込み用トランジスタ４１．４２の各ダートは
書き込み制御線４４゜４５を介して書き込み制御回路（
第１図１１）から書き込み信号が導かれるようになって
いる。

次に、前記第１図のＳＲＡＭの動作を説明する。

読み出し動作の場合には、先ず、アドレス信号がアドレ
ス入力端子１を介してアドレス入力回路２に入力し、こ
のアドレス入力回路２から行アドレス信号が行デコーダ
３に出力すると共に列アドレス信号が列デコーダ１３に
出力する。

上記行デコーダ３のデコード出力によって特定のワード
線４が選択され、これに接続された同一行のメモリセル
８・・・が選択され、これらのメモリセル８・・・のデ
ータによシビット線対５，５・・・間に電位差が生じ、
それぞれの電位差がセンスアンプ９・・・により増幅さ
れる。そして、前記列デコーダ１３のデコード出力によ
シ選択された列のデータがデータ入出力回路１４によシ
データ入出力端子１５に導出される。この読み出し動作
時には、書き込み信号端子１２は読み出しモードのレベ
ルになっており、書き込み制御回路１１は書き込み回路
１θ・・・を非動作状態に制御している。

これに対して、書き込み動作の場合には、特定のワード
線４が選択されるまでの動作は読み出し動作におけると
同じで−あるが、書き込み信号端子１２は書き込みモー
ドのレベルになっておシ、書き込み制御回路１ノにょシ
書き込み回路１０・・・が書き込み動作可能となるよう
に制御される。そして、列デコーダ１３のデコード出力
により選択された列に接続されている選択メモリセル８
にデータ入出力端子１５のデータがデータ入出力回路１
４、選択ビット線対５，７を介して書き込まれる。

〔背景技術の問題点〕

ところで、上述した従来のＳＲＡＭは、任意の１個の指
定アドレスに対する読み出し・書き込み動作は可能であ
るが、全メモリセルの自答をちる決まったデータで書き
込みを行なう場合（たとえば全て１０″データとするメ
モリクリア動作の場合）には、指定アドレスを順次変え
て全メモリセルを順次選択してそれぞれ書き込みを行な
う必要がある。たとえば、６４にビットのメモリでは２
１６＝６５５３６回のアドレス人ツバデータ書き込み動
作が必要である。したがって、この動作期間中はメモリ
を通常通シ使用することができないので、メモリを使用
したシステム（たとえばマイクロコンピュータを用いた
画像データ処理システム）の効率が制限されるなどの問
題があった。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、一度に全
メモリセルに所定のデータを書き込むことが可能なスタ
ティック型ランダムアクセスメモリを提供するものであ
る。

〔発明の概要〕

即ち、本発明のＳＲＡＭは、メモリクリア端子を有する
と共にメモリセルの電源線に直列に電源スイツチ用トラ
ンジスタを挿入接続し、メモリセルに電源リセット特性
を持たせておき、メモリクリア端子のメモリクリア信号
入力により行デコーダおよび電源スイツチ用トランジス
タを制御して全てのワードａを選択状態にすると共にメ
モリセルを非動作状態にし、メモリクリア信号入力がな
くなったときに電源スイツチ用トランジスタをオンさせ
てメモリセルに電源リセットをかけることによって所定
のデータを全てのメモリセルに一度に書き込むようにし
てなることを特徴とするものである。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第５図に示すＳＲＡＭは、第１図を参照して前述した従
来のＳＲＡＭに比べて、メモリクリア端子５ノを有する
と共にメモリセル８′・・・の電源線に電位制御回路５
２を挿入接続し、前記メモリクリア端子５１のメモリク
リア信号入力によ９行デコーダ５３および上記電位制御
回路５２を制御する点と、前記メモリセル８′・・・の
フリップフロップ回路が所定の電源リセット特性を持つ
ように形成している点とが異なシ、前記メモリフ＋１ｆ
ｆＪｉｆＪｉ４λ″ＩＩ　ＶＹ　ｈ　咎４１−　Ｊ’　
Ｅ　Ｍ　Ｊ（仝イσ）−モリセル８′・・・を選択し、
電位制御回路５２によシ全てのメモリセル８′・・・に
所定のデータを一度に書き込むようにしたものであり、
その他は従来例と同じであるので第１図中と同一部分に
は同一符号を付してその説明を省略する。

前記行デコーダ５３における１行分のデコーダはたとえ
ば第６図（ａ）に示すように構成されている。即ち、６
１は正論理のナントゲート、６２は上記ナントゲート６
１の出力端と接地端との間に接続されると共にｆ−）に
メモリクリア信号が導かれるＮチャネルＭＯ８ｍのクリ
ア用トランジスタ、６３は上記クリア用トランジスタ６
２とナントゲート６１との接続点に入力端が接続された
インバータである。上記ナントゲート６１は、ｖＤＤ電
源端子と接地端との間に負荷素子６４および複数個のＮ
チャネルのアドレス入力用トランジスタ６５．〜６５ｎ
が直列接続されてなり、このトランジスタ６５１〜６５
ｎの各ダートにアドレス信号の各ビット信号に対応する
デコード入力が導かれている。

したがって、メモリクリア端子（第５図５１）が″′０
″レベル（ロウレベル）の場合、即ちメモリクリア信号
が与えられていない場合には、クリア用トランジスタ６
２がオフであるので、通常のデコーダと同様にデコード
入力の各ビットが全て＠１”レベル（ハイレベル）のト
キニトランソスタ６５□〜６５ｎが全てオンになってナ
ントゲート出力は°′０”レベルになり、インバータ６
３の出力は“１＃レベル（ワード線選択レベル）になる
。これに対して、メモリクリア信号が′１”レベルにな
ると、クリア用トランジスタ６２がオンになるのでデコ
ード入力の内容がどうであろうともナンド？−）出力端
は“０”レベルになり、インバータ６３の出力は選択レ
ベル１１＃になる。

また、第６図（ｂ）はデコーダの他の例を示しておシ、
負荷素子６４およびトランジスタ６５゜〜６５ｎからな
る正論理のノアダート６６に直列にクリア用トランジス
タ６２を接続し、メモリクリア信号をインバータ６７で
反転して上記クリア用トランジスタ６２のｒ−）に導き
、上記ノアｆ−）　６６の出力を２段のインバータ６３
゜６８を介してデコード出力線（ワード′ｆＱ）に出力
するようにしている。このデコーダにおいては、メモリ
クリア信号が与えられていないときには、インバータ６
７の出力が″′１″レベルでクリア用トランジスタ６２
がオンになってノアｆｆ　−）　６６は動作可能になる
。したがって、デコード入力の各ビットが全て６０”の
ときにアドレス入力用トランシスタロ５□〜６５ｎは全
てオフ罠なってノアダート６６の出力端は１１＃レベル
にｆｚ９、インバータ６３の出力はｍ　Ｏｎレベル、イ
ンバータ６８の出力はＩｌｌ”レベル（ワード線選択レ
ベル）になる。これに対して、メモリクリア信号が６１
＃レベルになると、インバータ６７の出力が′０”レベ
ルになってクリア用トランジスタ６２がオフになるので
、ノアゲート６６はデコード入力の内容がどうであろう
とも出力が６１”レベルになり、インバータ６３の出力
は９０＃レベル、インバータ６８の出力は選択レベル６
１”になる。

一方、前記電位制御回路５２はたとえば第７図（、）に
示すように構成されている。即ち、ＶＤＤ電源線２１に
直列にＰチャネルＭＯ８型の電源スイツチ用トランジス
タ１２が挿入され、このトランジスタ７２のドレインに
メモリセル８′・・・のＶＤＤ電源端子が接続され、上
記トランジスタ７２のｆ−）にメモリクリア信号が導か
れるようになっている。したがって、メモリクリア（Ｉ
号が与えられていない場合には、上記トランジスタ７２
がオンになってＶＤＤ電源がメモリセル８′・・・に供
給される。これに対して、メモリクリア信号が与えられ
ているときには、上記トランジスタ７２がオフになって
メモリセル８′・・・の■ＤＤ電源端子は開放状態にな
る。

また、前記メモリセル８′・・・はそれぞれ第２図を参
照して前述した従来例のものに対して電源印加時に所定
の一定状態となるような電源リセット特性金持たせたも
のであシ、そのためにはたとえば（１）駆動用トランジ
スタＮ　１　ｅ　Ｎ　１を互いに異なる大きさに設定す
る。あるいは（２）負荷用トランジスタＰ１＋Ｐ２の大
きさくこれらに代えて負荷抵抗を用いる場合には負荷抵
抗それぞれの抵抗値）を互いに異ならせる、あるいは（
３）駆動用トランジスタＮ、ＩＮ、を互いに異なる大き
さに設定すると共に負荷用トランジスタＰ１＋Ｐ１ｔ”
互いに異なる大きさに設定する、あるいは（４）駆動用
トランジスタＮ、ＩＮ、を互いに異なる閾値に設定して
おくなどにより可能である。いま、たとえば負荷用トラ
ンジスタＰ８の形状を負荷用トランジスタＰ、の形状よ
りも大きく設定しておき、駆動用トランジスタＮ、ＩＮ
、は互いに同じ大きさく従来例と同じ）および転送ダー
ト用トランジスタＮ３　、Ｎ４も互いに同じ大きさく従
来例と同、じ）に設定しておくものとする。したがって
、メモリセル８′・・・が選択されると共にそのＶＤＤ
電源端子が開放状態になったときには、メモリセル８′
・・・の記憶ノードＡ、Ｈの電位Ｖ＾、ＶＢは各対応し
て（ビット線５の負荷素子６、転送ｆ−）用トランジス
タＮ３、駆動用トランジスタＮ、の抵抗比）および（ビ
ット線５′の負荷素子６、転送ダート用トランジスタＮ
４、駆動用トランジスタＮ、の抵抗比）で決ま’）　、
ＶＡ　＝　Ｖｎとなる。この後、メモリセル８′・・・
が非選択状態になると共にそのｖＤＤ電源端子がｖＤＤ
電位に復帰したときには、本例では負荷用トランジスタ
Ｐ１の電流が負荷用トランジスタＰ、の電流よりも大き
いので記憶ノードＡの電位ｖＡが記憶ノードＢの電位Ｖ
Ｂよりも早く高電位になり、これによってフリッゾフロ
ソプ動作によシミ位ＶＡ、　ｖ、が各対応してハイレベ
ル、ロウレベルとなυ、電源リセットが行なわれたこと
になる。このことは、上記電源リセット特性によシ定ま
る所定のデータを全てのメモリセル８′・・・に一度に
書き込んだ仁とになる。

なお、メモリセル８′・・・において、負荷用トランジ
スタＰ１ｔＰ１の形状を互いに同じ大きさにしておき、
駆動用トランジスタのＮ１をＮ。

よりも小さくしておいた場合には、メモリセル８′・・
・の選択状態でＶＤＤ電源端子を開放状態にしたときに
記憶ノードＡの電位ｖＡが記憶ノードＢの電位ｖＢよシ
も高くなるので、この後にメモリセル８′・・・を非選
択状態にしてｖＤＤ電源端子をｖ１１１Ｄ電位に復帰さ
せたときに上記電位”Ａ　、　＋　ＶＢが各対応してハ
イレベル、ロウレベルとなって電源リセットが行なわれ
る。

次に、第５図のＳＲＡＭの動作を説明する。即ち、この
ＳＲＡＭのメモリクリア端子５１にメモリクリア信号が
与えられていない場合には、前記したように行デコーダ
５３は通常のデコード動作を行ない、電位制御回路５２
はＶＤＤ電源をメモリセル８′・・・に供給しているの
で、上記ＳＲＡＭは従来例と同様に指定アドレスに対す
る通常の読み出し・書き込み動作が可能である８これに
対して、メモリクリア端子５ノにメモリクリア信号が与
えられた場合には、行デコーダ５３によシ全てのワード
線４・・・が選択されるので全てのメモリセル８′・・
・が選択された状態になる。また、上記メモリクリア信
号により電位制御回路５２はメモリセル８′・・・のｖ
ＤＤ電詠電子端子放状態とし、メモリセル８′・・・の
記憶ノードＡ、Ｂは前述したように回路定数によシ決ま
る電位になる。次に、メモリクリア１ｇ号が与えられな
くなると、行デコーダ５３は全てのワード線４・・・の
選択状態から通常のデコード動作の待機状態に復帰し、
電、　位制御回路５２はメモリセル８′・・・のＶＤＤ
’を原端子にＶＤＤ　ｉ位を供給するので、メモリセル
８′・・・は電源リセットがかけられて結果的にそれぞ
れ７Ｊｉ定データが一度に書き込まれたことになる。

なお、上記芙施例では、メモリセル８′・・・の接地端
子の電位を固定したままＶＤＤ電源端子の電位を制御し
て電源リセッ）１−かけたが、これに代えてメモリセル
８′・・・のｖＤＤ電源端子の電位を固定したまま接地
端子の電位を制御して電源リセットをかけるようにして
もよい。この場合には、たとえば第７図（ｂ）に示すよ
うな構成の電位制御回路５２を用いればよく、これはメ
モリセル８′・・・の接地端子と接地端との間に接続さ
れたλＴヱーー）　ｎ、　ＬＩＴ＾Ｑ招１のスイー牛田
トランυスタフ３と、メモリクリア端子のレベルを反転
して上記トランジスタ７３のゲートに供給するインバー
タ７４とからなる。したがって、メモリクリア信号が与
えられていない場合には、インバータ７４の出力は″′
１″レベルであり、トランジスタ７３はオンになってい
るので通常の動作状態になっている。これに対して、メ
モリクリア信号が与えられると、インバータ７４の出力
は１０”レベルになってトランジスタ７３はオフになる
。この後にメモリクリア信号が与えられなくなると、メ
モリセル８′・・・は再び動作状態に復帰するが、この
復帰時にメモリセル８′・・・の回路定数の設定内容に
対応して電源リセットがかかるので、データの書き込み
が行なわれることになる。

〔発明の効果〕

上述したように本発明のＳＲＡＭによれば、メモリクリ
ア４１号を与えることによって一度に全メモリセルに所
定のデータを書き込むことができるので、従来例のよう
に指定アドレスを順次変えて全メモリセルを順次選択し
て所定のデータを書き込む動作が不要となシ、メモリの
使用効率を著しく向上させることができる。

【図面の簡単な説明】

第１図は従来のＳＲＡＭ′（ｉｌ−示す構成説明図、第
２図は第１図におけるメモリセルの１個分を取り出して
一具体例を示す回路図、第３図は第１図の行デコーダお
よび列デコーダにおける１個分のデコーダを取シ出して
示す論理回路図、第４図はｗ、１図における書き込み回
路の１個分を取り出して一具体例を示す回路図、第５図
は本発明に係る５ＲＡＩＩ１１の一実施例を示す構成説
明図、第６図（ａ）　、　（ｂ）はそれぞれ第５図の行
デコーダにおける１個分のデコーダを取り出して相異な
る具体例を示す回路図、第７図（ａ）　、　（ｂ）はそ
れぞれ第５図における電位制御回路の相異なる具体例を
示す回路図である。 ２・・・アドレス入力回路、４・・・ワード線、５゜丁
・・・ビット線対、８・・・メモリセル、９・・・セン
スアンプ、１０・・・書き込み回路、１３・・・列デコ
ーダ、５ノ・・・メモリクリア端子、５２・・・電位制
御回路、５３・・・行デコーダ。 出願人代理人　弁理士　鈴　江　武　彦第１図 第２図 ム 第３図 １ ｆｆｉ４図 第５図 第６図（ａ） 第６図（ｂ）

Claims (1)

【特許請求の範囲】
1. データ記憶用の複数のスタティック凰のメモリセルと、
   これらのメモリセルとの間でデータの授受を行なうピッ
   ト線と、このピット線上に現われた前記メモリセルのデ
   ータを増幅するセンスアンプと、前記ピット線を介して
   前記メモリセルヘデータを書き込む書き込み回路と、前
   記メモリセルを選択するワード線と、このワード線を選
   択する行デコーダと、前記ピット線を選択する列デコー
   ダと、これらの行デコーダおよび列デコーダにアドレス
   信号を与えるアドレス入力回路とを具備したスタティッ
   ク型ランダムアクセスメモリにおいて、メモリクリア端
   子を有すると共に前記メモリセルの電源線に直列ニ電源
   スイッチ用トランジスタを挿入接続し１、前記メモリセ
   ルに電源リセット特性を持たせておき、上記メモリクリ
   ア端子の＼メモリクリア信号入力によシ前記行デコーダ
   および電源スイツチ用トランジスタを制御して全てのワ
   ード線を選択状態にすると共にメモリセルを非動作状態
   にし、メモリクリア信号入力がなくなったときに上記電
   源スイッチ用トランジスタをオンさせてメモリセルに電
   源リセットをかけることによって所定のデータを全ての
   メモリセルに一度に書き込むようにしてなることｔ％徴
   とするスタティック型ランダムアクセスメモリ。