KR100680520B1 - 프리셋 스위치를 갖는 멀티-포트 메모리 셀 - Google Patents

프리셋 스위치를 갖는 멀티-포트 메모리 셀 Download PDF

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Abstract

본 발명의 집적 회로는 저전압 및 고전압 중의 하나에 대응하는 데이터 비트를 기억하는 메모리 셀을 포함한다. 메모리 소자는 데이터 비트를 기억하기 위해 데이터 노드 및 데이터 비트의 역을 기억하기 위해 역 데이터 노드에 결합된다. 적어도 하나의 기록 액세스 포트는 데이터 입력 라인에 결합된 입력 단자, 데이터 노드에 결합된 출력 단자, 및 데이터 입력 라인으로부터 기록 액세스 포트에 기록 데이터 비트를 제공하도록 기록 액세스 스위치를 스위치 온 또는 오프시키기 위한 기록 제어 라인에 결합된 제어 단자를 갖는 기록 액세스 스위치를 갖는다. 데이터 노드 및 역 데이터 노드 중의 하나에 결합된 제 1 단자, 프리셋 스위치가 온될 때 데이터 노드가 논리 1 데이터 비트를 기억하기에 충분한 전압원에 결합된 제 2 단자, 및 기록 오퍼레이션이 프리셋 제어 라인에 결합되기 전에 메모리 셀을 프리셋하기 위해 프리셋 스위치를 스위치 온 또는 오프시키기 위한 프리셋 제어 단자를 갖는 프리셋 스위치가 사용된다.
시스템, 메모리 제어 로직, 프리셋 트랜지스터, 메모리 셀, 인버터, 스위치

Description

프리셋 스위치를 갖는 멀티-포트 메모리 셀{Multi-port memory cell with preset}
도 1은 종래 기술의 메모리 셀을 도시하는 회로도.
도 2는 본 발명의 실시예에 따른 메모리 셀 시스템의 블록도.
도 3은 본 발명의 실시예에 따라 도 2의 시스템의 메모리 셀을 더욱 상세히 도시하는 회로도.
※ 도면의 주요부분에 대한 부호의 설명※
100, 200, 210, 220 : 메모리 셀
RDA-i, RDB-i : 판독 데이터 신호
WDA-i, WDB-i : 기록 데이터 신호
WPRE : 기록 프리셋 제어 신호
QA/RA, QB/RB : 판독 액세스 포트
M1, M2, M3, M4 : 액세스 트랜지스터
X1, X2, X3 : 인버터
본 발명의 분야
본 발명은 메모리 셀들에 관한 것이며, 특히 다중 기록 액세스 포트 및 판독 액세스 포트를 갖는 다중 액세스 메모리 셀들에 관한 것이다.
관련 기술의 설명
컴퓨터 메모리 셀들은 오늘날 널리 이용되고 있다. 이들 셀은 예를 들면 랜덤 액세스 메모리(RAM), 레지스터들 및 기타 장치들에 사용될 수 있다. 각각의 메모리 셀은 데이터 비트, 즉, 0[로우(low), 전형적으로 VSS 또는 접지(0V)] 또는 1[하이(high), 전형적으로 VDD]을 기억한다. 새로운 데이터는 셀에 기록될 수 있고, 기억된 데이터는 셀로부터 판독될 수 있다. 메모리 셀들의 행(row)은 바이트 또는 워드들 등과 같이 데이터의 보다 큰 멀티 비트 유닛들의 기억 장치를 제공하는데 통상적으로 사용된다. 메모리 셀들의 어레이는 다중 워드 기억 장치를 제공하기 위해 많은 행들 또는 워드들을 제공할 수 있다.
이하 도 1을 참조하면, 종래 기술의 메모리 셀(100)을 예시하는 회로도가 도시된다. 메모리 셀(100)은 각각 1 NMOS 및 1 PMOS 트랜지스터인 2개의 트랜지스터로 구현될 수 있는 인버터들(101, 102)을 포함하는 메모리 소자 또는 플립 플롭을 포함한다. 이 플립 플롭은 데이터 노드(D) 및 역 데이터 노드(DN)(데이터가 아님, D의 역)를 갖는다. 데이터 노드(D)는 메모리 셀(100)에 기억된 데이터에 대응하는 1 또는 0을 기억한다.
셀(100)은 도 1에 예시된 데이터 액세스 포트와 같은 적어도 하나의 데이터 액세스 포트를 포함하고, 이는 프로세서와 같이 단일 외부 장치 또는 구성요소가 주어진 시간에서 셀에 하나의 비트를 기록하거나 또는 판독하게 한다. 데이터 액세스 포트(또는 액세스 포트)라는 용어는 기록 및 판독 데이터 액세스 포트들 모두, 즉, 데이터의 판독 또는 기록을 수행하기 위해 사용된 데이터 액세스 포트를 칭하기 위해 사용된다. 데이터를 기록하기 위해 사용된 데이터 액세스 포트는 기록 액세스 포트라고 칭할 수 있고, 데이터를 판독하기 위해 사용된 데이터 액세스 포트는 판독 액세스 포트라 칭할 수 있다.
도 1에 예시된 데이터 액세스 포트는 프로세서와 같은 단일 외부 장치로부터 메모리 셀(100)에 비트를 기록하거나 또는 프로세서와 같은 단일 외부 장치에서 메모리 셀로부터의 비트를 판독하기 위해, NMOS 액세스 트랜지스터들(105, 106)에 더하여, 3개의 신호들에 대한 4개의 입력 라인들[BIT,
Figure 112006066015817-pat00001
및 WL(워드 라인)]을 포함한다. 메모리 셀들의 어레이의 주어진 열의 메모리 셀들은 통상적으로 동일한 데이터 액세스 포트들을 공유한다.
셀(100)은 전원 전압 즉, VDD=3V에 의해 동력을 공급받을 수 있다. 트랜지스터들(105, 106)과 같은 NMOS 트랜지스터들은 통상적으로 약 0.6V의 임계 강하치를 갖는다. 액세스 트랜지스터(105)의 임계 전압으로 인해, 단일 입력 라인 BIT 상의 입력 신호는 1을 신속히 또는 심지어 조금이라도 기록하기에 충분히 강하지 않을 수 있다. 예를 들면, 데이터 노드 D가 0V가 되도록 셀(100)이 미리 0을 기억한 경우, 입력 라인 BIT에 의해 1이 셀에 기록되어야 하고, 이어서, 트랜지스터(105)양단의 0.6V의 전압 강하 때문에, 라인 BIT 상의 1(3V)은 노드 D로 하여금 0V로부터 단지 2.4V로 상승되게 한다. 노드 D의 2.4V로의 증가는 그것이 셀의 현재 0 상태를 극복하기 위해 느려질 수 있기 때문에, 0 상태로부터 1 상태로 셀을 신속히 증가시키기에 너무 느릴 수 있다.
설상 가상으로, 1.2V과 같이 훨씬 더 낮은 전원 전압들에 의해, 노드 D는 단지 0.6V로 증가될 수 있고, 이는 노드 D가 충분히 매우 신속하게 또는 심지어 조금이라도 이끌어짐을 보장하기에 충분치 못하다. 점점 더 작은 전원 전압들에 의해, 데이터 액세스 포트의 액세스 트랜지스터의 전압 강하 때문에, 종래 기술에서, 단일 입력 라인은 1 상태를 기록하기 위해 이전의 0 상태를 무효화시킬 수 없다.
따라서, 2개의 입력 라인들 BIT 및
Figure 112006066015817-pat00002
는 통상적으로 셀(100)과 같은 메모리 셀에서 BIT 라인에 의해 제공된 신호를 기억하는데 사용된다. 셀(100)에 어떤 값을 기억하기 위해, 신호 WL은 높아지고, BIT는 기억될 신호를 제공하는 한편,
Figure 112006066015817-pat00003
는 BIT 신호의 역을 제공한다. D가 이전의 메모리 상태로부터 0인 경우에, BIT는 셀(100)에 기억될 1(1.2V)을 전하고,
Figure 112006066015817-pat00004
는 0V이므로 노드 DN이고, 그 이유는
Figure 112006066015817-pat00005
가 0일 때 트랜지스터(106)양단의 전압 강하가 없기 때문이다. 인버터(102)의 입력단에서 0 또는 로우 신호는 상기 인버터(102)로 하여금 노드 D가 신속히 1에 이르게 한다. 따라서, 각각의 기록 액세스 포트는 3개의 입력 신호들을 운반하는 4개의 입력 라인들에 덧부쳐 트랜지스터들(105, 106)과 같은 2개의 액세스 트랜지스터를 필요로 한다. 기록 동작을 위해, BIT 신호는 셀로의 프로세서 기록에 의해 제공된 데이터 신호로부터 유도된다.
Figure 112006066015817-pat00006
신호는 메모리 셀 어레이 외부의 인버터에 의해 제공된다. WL 신호는 그 자신이 프로세서로부터 어드레스 정보를 수신하는 메모리 제어 로직에 의해 제공된다.
마찬가지로, 데이터 액세스 포트는 판독 액세스 포트로서 사용될 수 있다. 이러한 경우에 액세스 트랜지스터들(105, 106)은 판독 액세스 트랜지스터들로서 작용한다. 셀(100)의 상태 또는 비트를 판독하기 위해, BIT 및
Figure 112006066015817-pat00007
단자들 각각에 결합된 출력 라인은 프리차징(precharge)되어야 한다. 다음으로, 판독 액세스 트랜지스터들(105, 106)이 턴 온되어, 셀이 하이인지 또는 로우인지에 따라 셀로 하여금 2개의 프리차징된 라인들 중의 하나를 방전시키도록 한다. 라인이 방전되었을 때, 외부 회로는 이를 검출할 수 있고, 따라서 거기에 기억된 메모리 셀(100)이 0을 갖는지 또는 1을 갖는지를 말할 수 있을 것이다.
셀(100)과 동일한 열(비트 위치)의 다른 메모리 셀들은 유사한 데이터 액세스 포트를 포함하고, 포트에 대해 동일한 BIT 및
Figure 112006066015817-pat00008
에 결합된다. 따라서, 단일 프로세서가 동일한 열내에서는 또 다른 셀에 액세스하는 것이 가능하지 않으나 동시에 동일한 포트를 사용하는 상이한 행(워드)에서는 가능하다. 이러한 이유 때문에, 각각의 프로세서는 통상적으로 메모리 셀 당 적어도 2개의 포트들에 결합됨으로써, 2개의 포트들 중의 하나를 사용하여 하나의 셀에 액세스할 수 있고, 다른 포트를 사용하여 다른 셀에 액세스할 수 있다. 프로세서 자체는 적어도 2개의 데이터 포트를 갖고, 이것은 각각의 메모리 셀의 2가지 상이한 메모리 포트들에 결합된다. 이는 각각의 프로세서가 그것의 2개의 데이터 포트 라인에 의해 각각의 메모리 셀 열에 결합되고, 각각의 셀은 그 프로세서에 대해 8개의 포트 라인 또는 단자들을 갖는 것을 의미한다.
메모리 셀들은 종종 다중 프로세서들 또는 다른 유닛들을 갖는 컴퓨터 시스템들에서 구현되고, 그들 각각은 동시에 메모리 셀들의 어레이로부터 판독되거나 상기 어레이로 기록할 필요가 있다. 예를 들면, 4개의 프로세서들 각각은 메모리 셀 어레이의 4가지 상이한 워드들 또는 행들로부터 기록 또는 판독될 필요가 있다. 대안으로, 1개 이상의 프로세서들은 또 다른 프로세서에 의해 기록되면서 동일한 셀로부터 동시에 판독되기를 원한다. 따라서, 다중 액세스 메모리 셀들, 즉, 프로세서들과 같은 다중 외부 유닛들이 메모리 셀 어레이로부터 판독되거나 상기 어레이에 동시에 기록될 수 있게 하기에 충분한 판독 및 기록 데이터 액세스 포트들을 갖는 메모리 셀들을 필요로 한다.
이미 설명한 바와 같이, 각각의 메모리 셀은 각각의 프로세서에 대해 2개의 액세스 포트들(즉, 4개의 액세스 트랜지스터들 및 8개의 단자들)을 필요로 할 수 있다. 따라서, 다중 프로세서들에 대해, 각각의 메모리 셀은 프로세서 당 2개의 액세스 포트들 및 8개의 단자들을 필요로 한다. 예를 들면, 4개의 프로세서들이 셀(100)을 액세스할 수 있는 경우, 이는 메모리 셀당 4x2=8포트들(즉, 4x4=16 액세스 트랜지스터들 및 4x8=32 신호 단자들)을 필요로 한다.
이런 종래의 메모리 셀 디자인이 갖는 한가지 문제점은 많은 트랜지스터들 및 단자들이 시스템의 프로세서 및 각각의 추가 데이터 액세스 포트에 부가되어야 한다는 점이다. 많은 수의 액세스 포트 트랜지스터들 및 단자들은 칩(및 PCB) 영역 및 전력 소비를 증가시킨다. 2개의 판독 라인을 프리 차징하고, 각각의 판독 라인에 대해 2개중 하나를 항상 방전시키는 필요성은 또한 대량의 전력을 소비한다. 더욱이, 기록 동작 동안 내내, 하나의 프로세서가 셀(100)을 기록하는 동안 다른 프로세서가 제 2 액세스 포트를 거쳐 메모리 셀(100)에 기록된 데이터를 동시에 판독하는 경우, 제 2 액세스 포트에 의해 부과된 노드 D 및 DN 상의 부하는 새로운 데이터를 셀에 기록하는 속도를 떨어뜨릴 수 있다.
개 요
본 발명의 집적 회로는 저전압 및 고전압 중의 하나에 대응하는 데이터 비트를 기억하는 메모리 셀을 포함한다. 메모리 소자는 데이터 비트를 기억하기 위해 데이터 노드에 결합되고, 데이터 비트의 역을 기억하기 위해 역 데이터 노드에 결합된다. 적어도 하나의 기록 액세스 포트는 데이터 입력 라인에 결합된 입력 단자, 데이터 노드에 결합된 출력 단자, 및 데이터 입력 라인으로부터 기록 액세스 포트에 기록 데이터 비트를 제공하기 위해 기록 제어 라인에 결합되어 기록 액세스 스위치를 스위치 온 또는 오프하는 제어 단자를 갖는 기록 액세스 스위치를 갖는다. 데이터 노드 및 역 데이터 노드 중의 하나에 결합된 제 1 단자, 프리셋 스위치가 온일 때 데이터 노드로 하여금 논리 1 데이터를 기억할 수 있게 하는 충분한 전압 원에 결합된 제 2 단자, 및 기록 오퍼레이션이 제어 라인을 프리셋하도록 결합되기 전에 메모리 셀을 프리셋하기 위해 프리셋 스위치를 스위치 온 또는 오프하는 프리셋 제어 단자를 갖는 프리셋 스위치가 사용된다.
양호한 실시예의 상세한 설명
이하, 도 2를 참조하면, 본 발명의 일 실시예에 따라 메모리 셀 시스템(200)의 블록도가 도시된다. 시스템(200)은 동일한 메모리 셀(210,220) 등의 메모리 셀의 어레이를 포함한다. 이들 메모리 셀은 어레이, 예를 들면 32 비트 워드 및 예를 들면 100워드 깊이에 대해 32 비트 폭 어레이(N=32)의 일부일 수 있다. 따라서, 셀(210, 220)은 그러한 어레이의 제 1 메모리 워드(행 0)의 첫 번째(컬럼 0) 및 최종(컬럼 N-1) 메모리 셀이다.
시스템(200)의 메모리 셀의 어레이의 셀(210,220) 등의 각각의 메모리 셀은 4개의 독립형 데이터 액세스 포트, 즉, 2개의 기록 액세스 포트 및 2개의 판독 액세스 포트를 포함한다. 이들은 도 1의 종래 기술의 메모리 셀(100)의 쌍방향(판독 또는 기록) 액세스 포트에 반대되는 단방향 포트이다. 아래에 보다 상세히 기재하는 바와 같이, 본 발명의 각각의 추가의 데이터 액세스는 종래 기술의 셀(100)에서 각각의 데이터 액세스 포트에 대한 한쌍의 액세스 트랜지스터와 반대인, 유일한 단일 액세스 트랜지스터 및 2개의 단자 또는 단일 라인을 필요로 한다. 시스템(200)의 각각의 메모리 셀의 제 1 및 제 2 기록 액세스 포트는 단자 DA 및 WA, 및 DB 및 WB 각각과 연관되고, 제 1 및 제 2 판독 액세스 포트는 단자 QA 및 RA, 및 QB 및 RB 각각과 연관된다. 따라서, 셀(210) 등의 각각의 셀의 4개의 데이터 액세스 포트는 이들의 관련 단자, 즉, 데이터 액세스 포트 DA/WA, DB/WB, QA/RA 및 QB/RB라 칭할 수 있다. 일 실시예에서, 시스템(200)은 2개의 프로세서 A 및 B를 포함하지만, 대안으로 아래 상세히 기재하는 바와 같이 4개의 독립형 프로세서 A1, B1, A2 및 B2를 포함할 수 있다.
시스템(200)은 각종 입력 및 출력 신호 라인 및 관련 제어 로직을 포함한다. 일반적으로, 수직선은 메모리 셀로부터 판독되고 메모리 셀에 기록되는 여러 가지 프로세서로 또는 그 프로세서로부터의 신호이고, 수평선은 메모리 제어 로직으로부터 신호들을 전한다. 특히, 시스템(200)에서, 각각의 행에 2개의 프로세서 A 및 B(도시하지 않음), 및 N(개의) 메모리 셀이 존재함으로써, 메모리 셀의 각각의 행은 N 비트의 워드를 기억한다. 프로세서 A(도시하지 않음)는 기록 데이터 신호 WDA-0 및 기록 데이터 신호 WDA-N-1 등의 신호를 제공하고, 판독 데이터 신호 RDA-1 및 판독 데이터 신호 RDA-N-1을 수신한다. 반대로, 프로세서 B(도시하지 않음)는 WDB-0, RDB-0, WDB-N-1 및 RDB-N-1 등의 신호를 제공하고 판독한다.
메모리 제어 로직(도시하지 않음)은 프리셋 신호 PRE 및 PRE의 역
Figure 112005019035715-pat00009
, 기록 디코드 신호 WDECA-0 및 WDECB-0 및 판독 디코드 신호 RDECA-0 및 RDECB-0 등의 신호를 제공한다. 이들 신호는 메모리를 액세스하는 프로세서에 의해 제공된 어드레스 정보에 응답하여 메모리 제어 로직에 의해 제공된다. 더욱이, 예시된 바의 AND 게이트들은 이들 메모리 제어 로직으로부터 행 0을 위한 신호, 판독 및 기록 워드 신호 WLA-0, WLB-0, RLA-0 및 RLB-0, 및 기록 프리셋 신호 WPRE-0 등의 행을 위한 실제 제어 신호들을 유도하기 위해 사용된다.
각각의 행은 데이터 워드를 포함하기 때문에, 주어진 행의 각각의 메모리 셀은 동일한 오퍼레이션으로부터 판독되고 동시에 그에 기록된다. 따라서, 일 행의 각각의 셀은 행 0을 위한 신호, 판독 및 기록 워드 라인 WLA-0, WLB-0, RLA-0 및 RLB-0, 및 기록 프리셋 신호 WPRE-0 등의 동일한 제어 신호 라인에 결합된다. 이러한 신호들은 각 메모리 셀에 대해, 메모리 셀의 입력 단자들 WA, WB, RA, RB 및 WPRE에 개별적으로 결합된다.
그러나, 주어진 행의 각각이 메모리 셀은 상이한 열(즉, 행으로 나타낸 데이터 워드의 상이한 비트를 나타냄) 내에 존재하고, 따라서 상이한 데이터 인 신호를 수신하고, 상이한 데이터 아웃 신호를 제공함으로써, 데이터의 전체 워드는 동시에 기록되거나 또는 판독될 수 있다. 따라서, 행의 제 1 메모리 셀(210)(뿐만 아니라 어레이의 다른 모든 행의 제 1 메모리 셀)이 기록 데이터 신호 WDA-0, WDB-0(A 및 B는 신호가 프로세서 A 또는 B로부터 나오는지 여부를 나타내고, 각각의 프로세서 A 및 B는 모두 각각의 메모리 셀로부터 판독 및 기록되고; 0은 메모리 셀(210)이 열 0에 있음을 나타냄), 및 판독 데이터 신호 RDA-0 및 RDB-0에 결합된다. 메모리 셀(210)에 기억될 데이터 비트들은 기록 데이터 신호 라인 WDA-0 및 WDB-0 상의 외부 프로세서들 A 또는 B에 의해 제공된다. 메모리 셀 내에 기록될 기록 데이터 신호 라인 상에 제공되는 데이터 비트는 기록 데이터 비트라 칭할 수 있다.
메모리 셀(210)에 이미 기억된 데이터 비트는 판독 데이터 신호 라인 RDA-0 및 RDB-0 상의 외부 프로세서 A 및 B에 의해 판독된다. 이들 신호 라인들은 각각 메모리 셀의 데이터 단자 DA, DB, QA 및 QB에 결합되고, 여기서, DA 및 DB는 데이터 입력 단자이고, QA 및 QB는 데이터 출력 단자들이다. 메모리 셀(220)은 N번째 비트의 워드에 대해 상이한 세트의 라인에 유사하게 결합된다. 행의 다른 N-2 메모리 셀(도시하지 않음)들은 그 자신의 4개의 기록 및 판독 데이터 신호 라인들에 결합된다. 메모리 셀 내에 이미 기억되고, 프로세서에 의해 판독될 메모리 셀에 의해 판독 데이터 신호 라인 상에 제공된 데이터 비트는 판독 데이터 비트라 칭할 수 있다.
앞서 설명한 바와 같이, 시스템(200)의 각각의 메모리 셀은 4개의 개별적이고 독립적인 데이터 액세스 포트들, 즉, 2개의 기록 액세스 포트 및 2개의 판독 액세스 포트들을 포함한다. 일 실시예에서, 제 1 기록 및 판독 데이터 포트 DA/WA, QA/RA는 동일한 프로세서 A에 의해 사용될 수 있고; 제 2 기록 및 판독 데이터 포트 DB/WB, QB/RB는 동일한 프로세서 B에 의해 사용될 수 있다(대안으로, 프로세서 A1, B1, A2, B2 등의 4개의 상이한 프로세서가 이들 포트를 사용할 수 있다).
이하 도 3을 참조하면, 본 발명의 일 실시예에 따라 도 2의 시스템(200)의 메모리 셀(210)을 보다 상세히 예시하는 회로도가 도시된다. 바람직하게는, 시스템(200)의 각각의 메모리 셀은 메모리 셀(210)과 동일하게 구성된다. 본 발명에서, 유일한 단일 액세스 트랜지스터 및 단자들 쌍이 각각의 추가의 데이터 액세스 포트(그것이 판독 액세스 포트이거나 또는 기록 액세스 포트임)를 위해 필요하다. 이는 단일 예비 하전 또는 프리셋 트랜지스터(M5) 및 그의 기록 프리셋 신호 입력 라인 WPRE를 사용함으로써 달성된다. 프리셋 트랜지스터(M5)는 아래 상세히 기재하는 바의 기록 오퍼레이션 전에 노드 DN을 0V(로직-0)로 프리차징시키기 위해 사용된다.
메모리 셀(210)은 2개의 기록 액세스 포트 DA/WA, DB/WB(NMOS 기록 액세스 트랜지스터 M1, M2 각각, 및 이들의 4개의 각각의 입력 단자 DA/WA, DB/WB와 연관됨) 및 2개의 판독 액세스 포트 QA/RA, QB/RB(NMOS 판독 액세스 트랜지스터 M3, M4, 및 이들의 4개의 각각의 신호 단자 QA/RA, QB/RB와 연관됨)를 포함한다. 각각의 기록 액세스 포트는 트랜지스터 M1 등의 단일 기록 액세스 트랜지스터를 포함하고, 이는 DA 등의 데이터 라인 및 WA 등의 기록 라인에 결합된다. 각각의 기록 액세스 트랜지스터는 입력 단자(라인 DA 또는 DB 상의 입력 데이터 비트에 결합됨), 노드 D에 결합된 출력 단자 및 기록 라인 WA 또는 WB에 결합된 게이트(또는 스위치 제어) 단자를 갖는 스위치로서 작용한다. 따라서, 게이트 단자에 결합된 기록 라인 신호는 기록 액세스 트랜지스터 또는 스위치를 스위치 온 또는 오프시키도록 작용하고, 여기서 기록 액세스 트랜지스터의 입력 단자는 게이트 신호가 하이로 갈 때 기록 액세스 트랜지스터의 출력 단자에 직접적으로 결합된다.
각각의 판독 액세스 포트는 트랜지스터 M3 등의 판독 액세스 트랜지스터를 포함하고, 이는 QA 등의 출력 데이터 라인 및 RA 등의 입력 라인에 결합된다. 각각의 판독 액세스 포트는 인버터 버퍼 X3의 출력단에보다는 오히려 노드 DN 또는 D에 직접적으로 결합되지 않고, 이는 셀 노드 D의 그것과 동일한 상태를 제공한다. 각각의 판독 액세스 트랜지스터는 입력 단자(Q 단자에 기억된 비트에 결합됨), 출력 데이터 라인 QA 또는 QB에 결합된 출력 단자, 및 판독 라인 RA 또는 RB에 결합된 게이트(또는 스위치 제어) 단자를 갖는 스위치로서 작동한다. 따라서, 게이트 단자에 결합된 판독 라인 신호는 판독 액세스 트랜지스터 또는 스위치를 스위치 온 또는 오프시키도록 작용하고, 여기서 판독 액세스 트랜지스터의 입력 단자는 게이트 신호가 하이로 갈 때 판독 액세스 트랜지스터의 출력 단자에 직접적으로 결합된다.
메모리 셀(210)은 인버터들(인버팅 버퍼) X1, X2 및 X3을 포함하기도 한다. 인버터 X1 및 X2는 로직 1 또는 0(데이터 노드 D에서; 그의 역은 데이터 아닌 노드 DN에 기억됨)을 기억하기 위해 안정한 상태로 수렴하는 플립 플롭을 형성한다. 인버터 X3은 노드 D에서와 동일한 상태, 즉, 메모리 셀(210)에 기억된 비트를 제공하기 위해 DN 신호를 전환시킨다. 노드 Q는 판독 액세스 트랜지스터들 M3, M4에 결합되도록 사용되고, 이는 판독 액세스 노드라 칭할 것이다.
다른 실시예에서, 버퍼 X3은 노드 DN 대신에 노드 D에 그의 입력 단자에서 결합된다. 이러한 경우에, 메모리 셀(210)에서 노드 D에 기억된 역 데이터 비트는 노드 Q에 제공되고, 라인 QA, QB 상에서 판독된다. 또 다른 실시예에서, 인버팅 버퍼 X3을 사용하는 대신에, 넌 인버팅 버퍼는 그의 입력 단자에서 노드 D에 결합되고, 그의 출력 단자에서 노드 Q에 결합된다. 이러한 경우에, 메모리 셀(210)에서 노드 D에 기억된 데이터 비트는 노드 Q에 제공되고, 라인 QA, QB 상에서 판독된다. 두 실시예에서, 노드 Q에서 데이터 신호는 데이터 비트 D와 동일하거나 또는 그의 역인 것으로 공지되어 있다. 따라서, 모든 실시예에서, 노드 Q에서 데이터 신호는 메모리 셀에 의해 기억된 데이터 비트 D에 대응한다(공지된 방식으로 관련됨).
비트를 그의 2개의 기록 액세스 포트 상의 셀(210)에 기록하기 위해, 메모리 셀 프리셋 페이스는 데이터 기록 페이스에 후속한다. 메모리 셀 프리셋 페이스에서, 행의 각각의 메모리 셀은 로직-1 상태로 프리셋된다. 이러한 상태는 기록되어야 하는 정확한 상태이거나 도는 그렇지 않은 경우, 종래 기술의 셀(100)에서와 같이 역 신호
Figure 112006066015817-pat00010
를 셀(200)에 인가시킬 필요 없이 단자 WA 등의 기록 단자 상의 단일 입력 신호에 의해 다른 상태(로직-0)로 용이하게 변화될 수 있다.
따라서, 셀에 기록하기 위해, 이 셀은 메모리 셀 프리셋 페이스에서 로직-1로 먼저 프리셋된다. 이 페이스 동안, 판독 및 기록 워드 라인들(WLA-0, WLB-0, RLA-0 및 RLB-0)은 로우로 유지되고, 이는 액세스 트랜지스터들(M1, M2, M3, M4)이 턴 오프되게 한다. 셀들의 특정 행이 기록 액세스를 위해 선택되는 경우(셀(210,220)을 포함하고, 도 2에 도시된 셀들의 행 등), 기록 디코드 라인(WDECA-0 및 WDECB-0)에 의해 AND된 프리셋 제어 신호 PRE는 활성화되어 기록 프리셋 신호 WPRE-0(메모리 셀의 행 0에 대해 0이 지속되는 경우, 워드 어레이의 제 1 워드)을 하이로 되게 하고, 셀(210)의 NMOS 트랜지스터 M5를 턴 온시킨다. 프리셋 트랜지스터 M5는 접지에 결합된 제 1 단자, 역 데이터 노드 DN에 결합된 제 2 단자 및 기록 프리셋 제어 신호 WPRE에 결합된 게이트(또는 프리셋 스위치 제어) 단자를 갖는 스위치로서 작동한다. 따라서, 프리셋 게이트 또는 트랜지스터 또는 스위치 M5의 스위치 제어 단자에 결합된 기록 프리셋 제어 신호는 프리셋 트랜지스터 또는 스위치 M5를 스위치 온 또는 오프시키도록 작용함으로써, 노드 DN은 기록 프리셋 신호가 하이로 될 때 접지에 직접적으로 결합된다.
따라서, 프리셋 트랜지스터 또는 스위치 M5를 턴 온시켜 노드 DN을 0(VSS)으로 풀함으로써, 인버터 X2의 오퍼레이션으로 인해 노드 D를 하이(VDD)로 풀되게 한다. 따라서, 메모리 셀 프리셋 페이스에서, 셀들의 행의 각각의 셀은 로직-1 상태로 프리셋된다(즉, D 노드가 고 전압 VDD로 증가되기 때문에 "프리차징됨").
다음으로, 데이터 기록 페이스가 발생한다. 이 페이스 동안, 프리셋 제어 신호 PRE(및 그에 따른 WPRE)는 턴 오프됨으로써, 노드 DN은 접지에 결합되지 않고, 기록 액세스 트랜지스터(프로세서 A 또는 B가 기록 라인 WLA-0 또는 WLB-0을 턴 온시키는지 여부에 따라 M1 또는 M2)는 온된다. 데이터 노드 D는 액세스 트랜지스터 M1 또는 M2를 통해 VSS로 방전된다. 그러나, 데이터 비트가 로직-1(VDD)인 경우, 셀(210)에서 데이터 노드 D는 변화하지 않는다. 따라서, 포트당 2개의 액세스 트랜지스터 및 BIT 및
Figure 112005019035715-pat00011
신호를 사용할 필요성이 제거된다.
판독 오퍼레이션 역시 2개의 페이스, 즉, 판독 라인 프리셋 페이스 및 데이터 판독 페이스를 필요로 한다. 판독 라인 프리셋 페이스에서, 판독 액세스 트랜지스터 M3 및 M4 및 프리셋 트랜지스터 M5가 오프된다. 판독 데이터 라인 RDA-0, RDB-0, RDA-N-1, RDB-N-1은 트랜지스터 MA, MB 각각에 의해 이들 트랜지스터가 도 2에 예시된 바와 같이
Figure 112006066015817-pat00012
신호에 의해 턴 온될 때 로직-1(VDD)로 프리차징된다. 이는 판독 라인이 판독되어야 할 때 단자 QA, QB에서 로직-0 상태에 의해 하전될 판독 라인을 초기화시킨다.
다음으로, 데이터 판독 페이스에서, 판독 라인 예비 하전은 신호
Figure 112006066015817-pat00013
를 턴 오프시킴으로써 턴 오프되고, 판독 액세스 트랜지스터 M3 및(또는) M4는 프로세서 A 또는 B 또는 이들 모두가 데이터 워드를 판독하는지 여부에 따라, 신호 RLA-0 및 RLB-0(내부 단자 RA, RB 각각에 결합됨)에 의해 턴 온된다. 각각의 판독 데이터 라인은 셀이 로직-0을 기억할 때 및 대응하는 판독 액세스 트랜지스터가 스위치 온될 때 로직-0(VSS)으로 방전되고, 그렇지 않으면 방전되지 않는다. 방전 또는 그의 결핍은 메모리 셀(210)에 기억된 현재 비트를 결정하기 위해, 판독 데이터 라인에 결합된 프로세서 데이터 포트에 의해 검출될 수 있다.
따라서, 모든 데이터 액세스 포트에 대해 BIT 및
Figure 112006066015817-pat00014
모두를 요구하는 종래 기술의 셀(100)과 달리,
Figure 112006066015817-pat00015
라인을 사용할 필요성은 메모리 셀의 기록/판독 액세스 시간을 증가시킴 없이 제거되고, 이는 메모리 셀 트랜지스터의 수가 감소될 때 정상적으로 감소된다. 더욱이, 동력 소실은 BIT/
Figure 112006066015817-pat00016
라인 쌍을 갖지 않음으로써 2 이상의 인자에 의해 감소되고, 그중 하나는 판독/기록 오퍼레이션마다 방전될 필요가 있다. 셀(210)의 메모리 셀 디자인 역시 BIT/
Figure 112006066015817-pat00017
라인 쌍이 각각의 액세스 포트에 대해 필요치 않고; 오히려 유일한 단일 데이터 라인(DA, DB, QA 및 QB)이 액세스 포트당 필요하기 때문에 종래 기술의 셀(100)에 비해 더 작은 크기로 구현될 수 있다. 또한, 본 발명은 이전 상태가 1이었을 때 로직-0의 단일 라인 기록에 대한 문제를 갖는 정상적인 액세스 트랜지스터 전압 강하가 기록 페이스 메모리 셀 프리셋으로 인해 본 발명에서 문제점을 갖지 않기 때문에 매우 낮은 전압 오퍼레이션(예, VDD = 1.2V 또는 0.9V)에 의해 구현될 수 있다. 본 발명은 단일 방향의 전용 판독 액세스 포트가 노드 D 또는 DN에 직접적으로 결합되기 보다는 오히려 인버터 버퍼 X3의 출력단에서 노드 Q에 결합되기 때문에, 종래의 셀(100)보다 더 신속한 기록 쓰루 액세스를 갖기도 한다.
다른 실시예에서, 동일한 프로세서 A 및 B가 액세스 포트들을 위해 판독 및 기록 신호 모두를 제공하기 위해 사용될 필요가 없다. 2개 의 프로세서 A1 및 B1은 예를 들면 데이터를 기록할 수 있는 한편, 2가지 상이한 프로세서 A2 및 B2는 메모리 셀로부터 데이터를 판독할 수 있다. 따라서, 프로세서 A1 및 B1은 기록 데이터 신호 WDA-i, WDB-i(여기서, i는 메모리 셀들의 행의 임의의 열을 나타냄)를 제공하고, 2가지 상이한 프로세서 A2 및 B2는 판독 데이터 신호 RDA-i, RDB-i를 제공한다. 추가의 판독 액세스 포트 또는 기록 액세스 포트가 필요한 경우 추가의 프로세서를 수용하기 위해 시스템(200)의 각각의 메모리 셀에 부가될 수 있다. 예를 들면, 판독/기록 능력을 필요로 하는 2개의 프로세서, 기록 능력 만을 필요로 하는 2개 이상의 프로세서, 및 판독 능력 만을 필요로 하는 3개 이상의 프로세서를 갖는 시스템에서, 각각의 셀은 인식할 수 있듯이 4개의 기록 액세스 포트 및 5개의 판독 액세스 포트를 필요로 한다.
또 다른 실시예에서, 프리셋 트랜지스터 M5는 PMOS 트랜지스터이고, 접지(로우)와 노드 DN 사이에 결합되는 대신에 VDD와 노드 D 사이에 결합된다. 그의 게이트는 기록 프리셋 제어 신호 WPRE의 역, 즉
Figure 112005019035715-pat00018
에 결합된다. 이는 기록 프리셋 신호가 메모리 셀 프리셋 페이스에서 하이로 갈 때, 노드 D가 직접적으로 하이로 상승되게 한다. 두 실시예에서, 프리셋 트랜지스터 M5는 로직-1(하이) 상태로 셀들의 행의 각각의 셀을 프리셋시키기 위해 사용된다.
다른 실시예에서, 단일 NMOS 풀 다운 트랜지스터는 인버터 버퍼 X3 대신에 사용된다. 이 실시예에서, NMOS 풀 다운 트랜지스터의 게이트 단자는 인버터 데이터 노드 DN에 결합되고, 소스 단자는 노드 Q에 결합되며, 드레인 단자는 접지에 결합된다. 각각 판독 액세스 포트 QA/RA, QB/RB 모두에 의해 판독되기 전에, 노드 Q는 판독되기 전에 하이로 프리차징된다. 따라서, 데이터 노드 D가 로우인 경우, 역 데이터 노드 DN은 하이이고, 이는 트랜지스터를 턴 온시키기 위해 풀 다운 트랜지스터의 게이트 단자에 인가됨으로써, 노드 Q를 접지에 결합시키고, 판독 데이터 라인을 방전되게 한다. 따라서, 데이터 노드 D 상의 로우 상태는 노드 Q에서 방전에 의해 검출될 수 있다. 데이터 노드 D가 하이인 경우, 역 데이터 노드 DN은 로우이고, 이는 풀 다운 트랜지스터의 게이트 단자에 인가되어 그것을 턴 온시키지 않는다. 따라서, 노드 Q는 부동되어, 그의 프리차징된 하이 상태로 유지되고, 판독 데이터 라인을 방전시키지 않는다. 따라서, 데이터 노드 D 상의 하이 상태는 노드 Q에서 방전의 결핍에 의해 검출될 수 없다.
본 발명의 특성을 설명하기 위해 위에 기재되고 예시된 부분들의 상세한 설명, 재료 및 설비에서 여러 가지 변화가 하기 특허 청구의 범위에 인용된 바의 본 발명의 원리 및 범위에서 벗어남이 없이 당업계의 숙련자들에 의해 이루어질 수 있음을 이해해야 할 것이다.
본 발명은 메모리 셀들에 관한 것이며, 특히 다중 기록 액세스 포트 및 판독 액세스 포트를 갖는 다중 액세스 메모리 셀들에 관한 것이다.

Claims (16)

  1. 각각의 메모리 셀이 저전압 및 고전압 중의 하나에 대응하는 데이터 비트를 기억하기 위한 메모리 셀들의 어레이를 갖는 집적 회로에 있어서, 상기 어레이는 상기 메로리 셀들의 복수의 행들 및 열들을 포함하고, 각각의 메모리 셀은,
    (a) 상기 데이터 비트를 기억하기 위해 데이터 노드에 결합되고, 상기 데이터 비트의 역(inverse)을 기억하기 위해 역 데이터 노드에 결합된 메모리 소자;
    (b) 적어도 하나의 기록 액세스 포트로서, 각각의 기록 액세스 포트는 데이터 입력 라인에 결합된 입력 단자와, 상기 데이터 노드에 결합된 출력 단자와, 상기 데이터 입력 라인으로부터 상기 기록 액세스 포트로 기록 데이터 비트를 제공하기 위해 기록 액세스 스위치를 스위칭 온 또는 오프하는 기록 제어 라인에 결합된 제어 단자를 갖는 기록 액세스 스위치를 포함하는, 상기 적어도 하나의 기록 액세스 포트; 및
    (c) 프리셋 스위치로서, 상기 역 데이터 노드에 결합된 제 1 단자와, 상기 프리셋 스위치가 온일 때 상기 데이터 노드로 하여금 논리-1 데이터 비트를 기억하도록 하기에 충분한 저전압원에 결합된 제 2 단자와, 그에 인가되는 기록 프리셋 신호에 응답하여 상기 프리셋 스위치를 스위칭 온 또는 오프하는 프리셋 제어 단자를 갖는, 상기 프리셋 스위치를 포함하고,
    상기 집적 회로는 메모리 제어 로직을 더 포함하며, 상기 메모리 제어 로직은,
    상기 메모리 셀에 상기 기록 데이터 비트를 기록하기 전에 상기 데이터 노드를 상기 고전압으로 프리차지하기 위해, 상기 기록 액세스 포트를 통해 상기 메모리 셀로의 기록 데이터 비트의 각각의 기록 전에 상기 프리셋 스위치를 스위칭 온하는 상기 기록 프리셋 신호를 생성하고; 상기 프리셋 스위치가 상기 데이터 노드를 프리차지한 후 상기 기록 제어 라인에, 상기 기록 액세스 스위치를 스위칭 온하여 상기 기록 데이터 비트를 상기 프리차지된 데이터 노드에 기록하는 기록 제어 신호를 공급하는, 집적 회로.
  2. 제 1 항에 있어서,
    각각의 기록 액세스 포트의 상기 기록 액세스 스위치는 CMOS 기록 액세스 트랜지스터이고;
    상기 기록 액세스 트랜지스터의 상기 제어 단자는 기록 액세스 트랜지스터 게이트 단자이고;
    상기 프리셋 스위치는 CMOS 프리셋 트랜지스터이고;
    상기 프리셋 트랜지스터의 상기 프리셋 제어 단자는 프리셋 트랜지스터 게이트 단자인, 집적 회로.
  3. 제 1 항에 있어서,
    각각의 메모리 셀은,
    (d) 상기 데이터 노드 및 상기 역 데이터 노드 중의 하나에 결합된 입력 단자를 갖고, 상기 데이터 노드에 기억된 상기 데이터 비트에 대응하는 버퍼링된 데이터 비트를 제공하기 위한 출력 단자를 갖는 버퍼; 및
    (e) 적어도 하나의 판독 액세스 포트로서, 각각의 판독 액세스 포트는, 상기 버퍼의 출력 단자에 결합된 입력 단자와, 데이터 출력 라인에 결합된 출력 단자와, 상기 버퍼링된 데이터 비트를 상기 데이터 출력 라인에 제공하기 위해 상기 판독 액세스 스위치를 스위칭 온 또는 오프하는 판독 제어 라인에 결합된 제어 단자를 포함하는, 상기 적어도 하나의 판독 액세스 포트를 더 포함하는, 집적 회로.
  4. 제 3 항에 있어서,
    상기 버퍼는 역 버퍼이고;
    상기 역 버퍼의 입력 단자가 상기 역 데이터 노드에 결합됨으로써, 상기 버퍼링된 데이터 비트가 상기 데이터 노드에 기억된 상기 데이터 비트와 동일하게 되는, 집적 회로.
  5. 제 3 항에 있어서,
    각각의 기록 액세스 포트의 상기 기록 액세스 스위치는 CMOS 기록 액세스 트랜지스터이고;
    상기 기록 액세스 트랜지스터의 상기 제어 단자는 기록 액세스 트랜지스터 게이트 단자이고;
    상기 프리셋 스위치는 CMOS 프리셋 트랜지스터이고;
    상기 프리셋 트랜지스터의 상기 프리셋 제어 단자는 프리셋 트랜지스터 게이트 단자이고;
    각각의 판독 액세스 포트의 상기 판독 액세스 스위치는 CMOS 판독 액세스 트랜지스터이고;
    상기 판독 액세스 트랜지스터의 상기 제어 단자는 판독 액세스 트랜지스터 게이트 단자인, 집적 회로.
  6. 제 1 항에 있어서,
    상기 메모리 소자는, 입력 단자에서 상기 데이터 노드 및 출력 단자에서 상기 역 데이터 노드에 결합된 제 1 인버터와, 입력 단자에서 상기 역 데이터 노드 및 출력 단자에서 상기 데이터 노드에 결합된 제 2 인버터를 포함하는, 집적 회로.
  7. 제 1 항에 있어서,
    상기 프리셋 스위치의 상기 제 1 단자는 상기 역 데이터 노드에 결합되고, 상기 프리셋 스위치의 상기 제 2 단자는 저전압원에 결합된, 집적 회로.
  8. 제 1 항에 있어서,
    각각의 메모리 셀은,
    (d) 상기 역 데이터 노드에 결합된 게이트 단자와, 접지에 결합된 드레인 단자와, 상기 데이터 노드에 기억된 데이터 비트가 로우일 때 접지에 풀 다운(pull down)되는 소스 단자를 갖는 NMOS 풀 다운 트랜지스터; 및
    (e) 적어도 하나의 판독 액세스 포트로서, 각각의 판독 액세스 포트는, 상기 NMOS 풀 다운 트랜지스터의 상기 소스 단자에 결합된 입력 단자와, 데이터 출력 라인에 결합된 출력 단자와, 상기 NMOS 풀 다운 트랜지스터의 상기 소스 단자를 상기 데이터 출력 라인에 결합시키기 위해 상기 판독 액세스 스위치를 스위칭 온 또는 오프하는 판독 제어 라인에 결합된 제어 단자를 포함하는, 상기 적어도 하나의 판독 액세스 포트를 더 포함하는, 집적 회로.
  9. 각각의 메모리 셀이, 저전압 및 고전압 중의 하나에 대응하는 데이터 비트를 기억하기 위한 데이터 노드에 결합되고, 상기 데이터 비트의 역을 기억하기 위한 역 데이터 노드에 결합된 메모리 소자를 갖는, 상기 메모리 셀들의 어레이를 포함하는 집적 회로에서, 상기 어레이는 상기 메로리 셀들의 복수의 행들 및 열들을 포함하고, 상기 어레이의 메모리 셀에 기록 데이터 비트를 기록하는 방법에 있어서,
    (a) 메모리 제어 로직으로, 기록 프리셋 신호를 생성하는 단계와,
    (b) 상기 역 데이터 노드에 결합된 제 1 단자와, 상기 프리셋 스위치가 온일 때, 상기 데이터 노드로 하여금 논리-1 데이터 비트를 기억하도록 하기에 충분한 저전압원에 결합된 제 2 단자와, 상기 기록 프리셋 신호에 따라 상기 프리셋 스위치를 스위칭 온하기 위한 상기 기록 프리셋 신호에 결합된 프리셋 제어 단자를 갖는 프리셋 스위치로, 상기 데이터 노드를 상기 고전압으로 프리차지하는 단계로서, 상기 메모리 제어 로직은, 상기 메모리 셀로의 기록 데이터의 각각의 기록 전에 상기 프리셋 스위치를 스위칭 온하는 상기 기록 프리셋 신호를 생성하는, 상기 프리차지 단계;
    (c) 상기 데이터 노드에 결합된 출력 단자를 갖는 기록 액세스 스위치의 입력 단자에 상기 기록 데이터 비트를 제공하는 단계; 및
    (d) 상기 프리차지된 데이터 노드에 상기 기록 데이터 비트를 기록하기 위해 상기 기록 액세스 스위치를 스위칭 온 하도록, 상기 데이터 노드가 프리차지된 후, 상기 기록 액세스 스위치의 제어 단자에 기록 제어 신호를 제공하는 단계를 포함하는, 기록 데이터 비트 기록 방법.
  10. 삭제
  11. 삭제
  12. 제 9 항에 있어서,
    각각의 기록 액세스 포트의 상기 기록 액세스 스위치는 CMOS 기록 액세스 트랜지스터이고;
    상기 기록 액세스 트랜지스터의 상기 제어 단자는 기록 액세스 트랜지스터 게이트 단자이고;
    상기 프리셋 스위치는 CMOS 프리셋 트랜지스터이고;
    상기 프리셋 트랜지스터의 상기 프리셋 제어 단자는 프리셋 트랜지스터 게이트 단자인, 기록 데이터 비트 기록 방법.
  13. 제 9 항에 있어서,
    (e) 상기 데이터 노드 및 상기 역 데이터 노드 중의 하나에 결합된 입력 단자를 갖는 버퍼의 출력 단자에서, 상기 데이터 노드에 기억된 상기 데이터 비트에 대응하는 버퍼링된 데이터 비트를 제공하는 단계; 및
    (f) 데이터 출력 라인 상의 상기 버퍼링된 데이터 비트를 판독하기 위해 상기 판독 액세스 스위치를 스위칭 온 하도록, 상기 버퍼의 출력 단자에 결합된 입력 단자와, 상기 데이터 출력 라인에 결합된 출력 단자를 갖는 판독 액세스 스위치의 제어 단자에 판독 제어 신호를 제공하는 단계를 더 포함하는, 기록 데이터 비트 기록 방법.
  14. 제 13 항에 있어서,
    상기 버퍼는 역 버퍼이고;
    상기 역 버퍼의 입력 단자가 상기 역 데이터 노드에 결합됨으로써, 상기 버퍼링된 데이터 비트가 상기 데이터 노드에 기억된 상기 데이터 비트와 동일하게 되는, 기록 데이터 비트 기록 방법.
  15. 제 9 항에 있어서,
    상기 메모리 소자는, 입력 단자에서 상기 데이터 노드 및 출력 단자에서 상기 역 데이터 노드에 결합된 제 1 인버터와, 입력 단자에서 상기 역 데이터 노드 및 출력 단자에서 상기 데이터 노드에 결합된 제 2 인버터를 포함하는, 기록 데이터 비트 기록 방법.
  16. 제 9 항에 있어서,
    (e) 상기 역 데이터 노드에 결합된 게이트 단자와, 접지에 결합된 드레인 단자와, 상기 판독 액세스 노드에 결합된 소스 단자를 갖는 NMOS 풀 다운 트랜지스터로 상기 데이터 노드에 기억된 데이터가 로우일 때 판독 액세스 노드를 접지에 풀 다운시키는 단계; 및
    (f) 데이터 출력 라인 상의 상기 판독 액세스 노드에서 상기 데이터 비트를 판독하기 위해 상기 판독 액세스 스위치를 스위칭 온 하도록, 상기 판독 액세스 노드에 결합된 입력 단자와, 상기 데이터 출력 라인에 결합된 출력 단자를 갖는 판독 액세스 스위치의 제어 단자에 판독 제어 신호를 제공하는 단계를 더 포함하는 , 기록 데이터 비트 기록 방법.
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