JP3375134B2 - ゼロ電力高速プログラマブル回路装置アーキテクチャ - Google Patents

ゼロ電力高速プログラマブル回路装置アーキテクチャ

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JP3375134B2 JP52127095A JP52127095A JP3375134B2 JP 3375134 B2 JP3375134 B2 JP 3375134B2 JP 52127095 A JP52127095 A JP 52127095A JP 52127095 A JP52127095 A JP 52127095A JP 3375134 B2 JP3375134 B2 JP 3375134B2
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Description

【発明の詳細な説明】 技術分野 本発明は、不揮発性低電力プログラマブル半導体回路
装置の分野に関する。
背景技術 多くの種類のプログラマブル回路装置が周知である。
そのようなプログラマブル回路装置は、典型的には、ス
トアしかつ処理するべき情報を受け取るための１つまた
は複数の入力を有する。情報処理は、選択されたビット
線で出力を生成するように選択された論理演算を行なう
ことを含み得る。プログラマブル回路装置は、複数の入
力線および複数の出力ビット線を有するアレイとして相
互接続され得る。達成するべき論理機能を決定する相互
接続は、前もって配線を行なうか、または、後の動作時
間に決定することができる。
論理動作が行なわれ得る情報は、当業者に周知の、選
択されたセルにストアされる。処理するべき情報をスト
アするセルは、揮発性であっても不揮発性であってもよ
い。セルが揮発性である場合、セルの状態または情報内
容は、電力の損失または故障が生じると損失してしま
い、これを再び戻すことはできない。セル中の情報は、
周知のセンス技術に従ってセンスまた検索することがで
きる。しかし、残念なことに、これらの周知の技術で
は、センス動作を行なうのに必要な電流のため、過度の
電力を消費してしまう。
したがって、本発明の目的は、過度の電力を消費する
従来のセルのセンス動作という性能を必要とせずに論理
情報出力を生成できるセルフセンスセルに依存する低電
力またはゼロ電力の高速動作のための回路アーキテクチ
ャを提供することである。
本発明の別の目的は、プログラマブルメモリとプログ
ラマブル論理装置およびアレイとを含むがこれに限られ
ないプログラマブル回路装置の電力消費を低減させなが
ら速度を増加させることである。
本発明のさらに別の目的は、セル電流能力に依存しな
いプログラマブル装置を提供することである。
発明の概要 上述の目的は、ここに記載する本発明に従った不揮発
性セルフセンスセルアーキテクチャにおいて達成されて
いる。本発明の一局面に従えば、各セルフセンスセル
は、プルアップ装置として第１および第２の交差結合さ
れた（たとえば、ｐチャネル）ラッチトランジスタを有
しかつ第１および第２の不揮発性プルダウンサブセルを
有する交差結合されたラッチを含む。セルフセンスセル
の不揮発性サブセルは、入力ビット線に与えられた入力
情報をストアするために用いられる。情報は、特に、フ
ローティングゲートトランジスタの各サブセルにストア
される。プルダウンサブセルのフローティングゲートト
ランジスタがｎチャネルデプレッション装置である場
合、不揮発性サブセルは、サブセルが接続される交差結
合されたラッチの対応するプルアップトランジスタとの
接続用のプルダウン選択トランジスタをさらに含む。フ
ローティングゲートトランジスタがｎチャネルエンハン
スメント装置である場合、プルダウンセルはそのような
別のプルダウントランジスタは必要でない。
不揮発性サブセルは、交差結合されたラッチの第１お
よび第２の接続端子で、交差結合されたラッチトランジ
スタにそれぞれ結合される。ラッチトランジスタの交差
結合は、第２の交差結合トランジスタのゲートを第１の
接続端子に接続することによって行なわれる。さらに、
第１の交差結合トランジスタのゲートは、第２の交差結
合トランジスタと第２の不揮発性サブセルとの間で第２
の接続端子に接続される。
ここに記載する本発明の不揮発性セルフセンスセル
は、入力情報を受け取るかまたは出力情報を生成するた
めの少なくとも１つのビット線に接続される。情報が特
定の不揮発性セルによって受け取られると、これはこの
不揮発性セルがプログラミングされたといわれる。代替
的には、不揮発性セルは、２つのビット線のいずれかに
よって読出すため、またはプログラミングするために、
２つのビット線に接続されてもよい。代替的には、一方
のビット線をプログラミングのために用い、他方のビッ
ト線を特定の不揮発性セルを読出すために用いることが
できる。２つのビット線がともに特定のセルを読出すた
めに用いられる場合、一方のビット線は特定のサブセル
に対してその情報内容にアクセスすることができ、他方
のビット線は他のサブセルにアクセスする。プルアップ
トランジスタをクロスラッチすることにより、サブセル
は確実に反対側でプログラミングされる。したがって、
２つのビット線を用いることによって差分出力を受け取
ることができる。
本発明の別の局面に従えば、本発明に従った１対の不
揮発性セルフセンスセルの選択された方のセルは、選択
され出力ビット線の状態を制御するビット線トランジス
タのゲートを駆動するのに効果的である。グループ中の
不揮発性セルのうちの１つを選択できるようにするため
に、２つの不揮発性セルはそれぞれ第１および第２の入
力線に接続される。そのようなセルフセンスセル対から
なる複数個のグループを１つのビット線に接続すると、
ORゲート接続が効果的に確立される。
図面の簡単な説明 図1Aは、本発明に従った交差結合されたラッチを含む
不揮発性セルの第１の実施例を示す図である。
図1Bは、本発明に従った交差結合されたラッチを含む
不揮発性セルの第２の実施例を示す図である。
図２は、１つのビット線に接続され、トランジスタの
数を減らした、本発明に従った不揮発性セルの変形例を
示す図である。
図３は、本発明に従った不揮発性セルの別の変形例を
示す図である。
図４は、本発明に従った不揮発性セルを複数個配置し
たマルチセル構成を示す図である。
図５は、本発明に従った、選択されたセルのプログラ
ミングを可能にするためのトランジスタをさらに含む、
図４の構成を示す図である。
図６は、本発明に従ったプログラマブル回路装置の選
択されたセルのプログラミングを可能にする、図５の構
成の変形例を示す図である。
発明を実施するための最良モード 図1Aは、そのソースがそれぞれ電源としての複数の電
圧VMに接続された第１および第２のラッチ（たとえば、
ｐチャネルエンハンスメント）プルアップトランジスタ
を含む、本発明に従ったセルフセンス不揮発性セル10を
示している。VMは、プログラミングのために、VCC、ま
たはより高いレベル、たとえばVPPを含む選択された電
圧に設定することができる。図1Aに示すように、プルア
ップトランジスタ12および14は、それぞれの制御ゲート
をそれぞれ端子ノードＡおよびＢで互いのドレインに電
気的に接続することによって、ラッチとして交差結合さ
れる。図1Aに示す本発明の一実施例に従えば、端子ノー
ドＡおよびＢはそれぞれ、（たとえば、ｎチャネルエン
ハンスメント）プルダウントランジスタ16および18をそ
れぞれ含む不揮発性サブセル15aおよび15bに接続され
る。図1Bからわかるように、代替的には、端子ノードＡ
およびＢの各々を、プルダウントランジスタ16および18
を必要とせずに、単一のトランジスタからなるセルに直
接接続することができる。
図1Aはさらに、端子ノードＡおよびＢとビット線BL1
およびBL2とにそれぞれ接続される第１および第２のエ
ンハンスメントトランジスタ20および21を含むセルフセ
ンス不揮発性セル10を示している。エンハンスメントト
ランジスタ20および21は、ワード線W/Lによってクロッ
クされる。不揮発性サブセル15aおよび15bはそれぞれ、
プルダウントランジスタ16および18にそれぞれ直列に接
続される第１および第２のフローティングゲートｎチャ
ネルデプレッショントランジスタ24および25を含む。特
に、フローティングゲートトランジスタ24のドレイン
は、プルダウントランジスタ16のソースに接続される。
さらに、フローティングゲートトランジスタ25のドレイ
ンは、プルダウントランジスタ16のソースに接続され
る。プルダウントランジスタ16および18のドレインは、
それぞれ、端子ノードＡおよびＢに接続される。クロッ
クされると、不揮発性セル10は、端子ノードＡおよびＢ
のそれぞれのビット線BL1およびBL2で読出され得るまた
はプログラムされ得る。
不揮発性サブセル15aは、ワード線W/Lおよびビット線
BL1を電圧レベルVCCに設定しかつビット線BL2をゼロに
設定することによりプログラミングされる。ビット線BL
1からの情報は、プログラミングワード線PWLを５ボルト
でVCCに設定することによってラッチすることができ
る。一旦ビット線BL1からの情報がサブセル15aにストア
されると、特にフローティングゲートトランジスタ24
で、電源電圧VMはより高い電圧レベルVPPに押上げられ
る。プログラミングワード線PWLもハイであるVPPに設定
される。したがって、端子ノードＡはVPPとなり、端子
ノードＢは接地のままである。つまり、このプログラミ
ングアプローチに従えば、クロスラッチされたプルアッ
プトランジスタ12および14の動作によって、一方の不揮
発性セル15aはプログラミングされ、他方の不揮発性セ
ル15bは相補状態に設定される。したがって、フローテ
ィングゲートトランジスタ24がハイに設定されると、フ
ローティングゲートトランジスタ25はローにラッチされ
る。
プログラミングワード線PWLを、VCCおよびREF未満で
あって活性化に十分な選択された定電圧レベルに設定す
ることによって、不揮発性サブセル15aを読出すことが
できる。したがって、ワード線W/Lを５ボルトに設定す
ることによって不揮発性サブセル15aにアクセスするこ
とができ、これにより、ビット線BL1およびビット線BL2
の両方でデータを読出すことができ、差分出力を生成す
ることができる。
図1Bは、プルダウントランジスタ16および18を削除し
た、本発明の別の実施例を示している。これは、ｎチャ
ネルデプレッショントランジスタではなくｎチャネルエ
ンハンスメントフローティングゲートトランジスタ24お
よび25を用いることによって行なうことができる。した
がって、フローティングゲートトランジスタ24および25
を、ワード線PWLを直接プログラミングすることによっ
てそれぞれのゲートで駆動することができる。その他の
点に関しては、図1Bの回路およびその一般的な動作は、
図1Aの回路と同様である。
図２は、１つのビット線B/Lに接続されかつトランジ
スタの数を減らし、１つの不揮発性サブセル15だけがプ
ルダウントランジスタ16およびフローティングゲートト
ランジスタ24を含む、本発明に従った不揮発性セル10の
変形例を示している。特に、図２は、それぞれのソース
がVMに接続される第１および第２のｐチャネルエンハン
スメントプルアップトランジスタ12および14を含む不揮
発性セル10を示している。代替的には、テプレッション
チャネルトランジスタを用いてもよい。プルアップトラ
ンジスタ12および14は、それぞれ端子ノードＡおよびＢ
でそれぞれの制御ゲートを互いのドレインに電気的に接
続することによって、ラッチとして交差結合される。端
子ノードＡはプルダウントランジスタ16に接続される。
端子ノードＢは、プルダウンエンハンスメントトランジ
スタ18のドレインに接続される。
図２はさらに、ノードＡに接続される１つのエンハン
スメントトランジスタ20を含む不揮発性セル10を示して
いる。不揮発性セル10は、プルダウントランジスタ16に
接続されるｎチャネルデプレッションフローティングゲ
ートトランジスタ24をさらに含む。さらに、フローティ
ングゲートトランジスタ24のドレインはプルダウントラ
ンジスタ16のソースに接続され、プルダウントランジス
タ16のドレインは端子ノードＡに接続される。プルダウ
ントランジスタ18の制御ゲートはさらに端子ノードＡに
接続され、そのソースは接地される。エンハンスメント
トランジスタ20は、ワード線W/Lによってクロックされ
る。クロックされると、不揮発性セル10はノード端子Ａ
でビット線B/Lに接続される。不揮発性サブセル15は、
値VCCを有するようにワード線W/Lおよびビット線B/Lを
選択することによってプログラム可能である。プログラ
ミングワード線PWLを５ボルトでVCCに設定することによ
って、データをビット線B/Lから不揮発性サブセル15に
ラッチすることができる。一旦B/Lからプルダウントラ
ンジスタ16にデータがラッチされると、VMはVPPに押上
げられる。プログラミングワード線PWLもハイであるVPP
に設定される。したがって、ノード端子ＡはVPPにな
る。つまり、このプログラミングアプローチ従えば、フ
ローティングゲートトランジスタ24がプログラミングさ
れる。不揮発性サブセル15は、正のワード線PWLをVCCお
よびRef未満であって選択された定電圧レベルに設定す
ることによって読出すことができる。ワード線W/Lを５
ボルトに設定することによって不揮発性サブセル15にア
クセスすることができ、これによって、データをビット
線B/Lで読出すことができる。２つのビット線に沿って
差分出力が必要でない場合、図２の構成は有用である。
図３は、ワード線W/Lがプルダウントランジスタ16お
よび18を制御する、本発明に従ったセルフセンス不揮発
性セル10の第２の変形例を示している。プルアップトラ
ンジスタ12および14は図1Aおよび図1Bのように接続され
たままであり、プルダウントランジスタ16および18は以
前と同様にそれぞれプルアップトランジスタ12および14
に接続される。さらに、フローティングゲートトランジ
スタ24がプルダウントランジスタ16のソースに接続され
る。この変形例における不揮発性セル10では、トランジ
スタ16および18のゲートはワード線W/Lに接続されかつ
このワード線W/Lによって駆動される。さらに、プルダ
ウントランジスタ18のソースは接地される。したがっ
て、ビット線B/Lは、ワード線W/L上の制御信号に従って
読出およびプログラミングを行なうために、フローティ
ングゲートトランジスタ24に接続される。
この図示した変形例のフローティングゲートトランジ
スタ24は、ｎチャネルデプレッショントランジスタであ
る。代替的には、ｐチャネルエンハンスメントフローテ
ィングゲートトランジスタ24を用いることによってプル
ダウントランジスタ16を削除してもよい。
プルアップトランジスタ12および14をラッチすること
によって、読出動作およびプログラミング動作をより低
電力で行なうことができるという効果を得ることができ
る。トランジスタ12がオンである場合にトランジスタ14
を遮断し（およびその逆）、プルアップトランジスタ14
およびプルダウントランジスタ18の制御ゲートを接続す
ることによって、図２に示すように、電力の要件をさら
に低減してゼロ電力の構成を得ることができる。
図４は、本発明に従った８つの不揮発性セルフセンス
セル10の不揮発性マルチセル構成40を示している。マル
チセル構成40は、ゼロ電力のセルのみを用いるかどうか
に依存して、ゼロ電力または低電力である。不揮発性セ
ル10は対にされるかまは多重化され、いかなる所与の時
間にもセルフセンスセルSSC1およびSSC2のうちの一方だ
けが選択される。多重化されたセルのさらなる対は、SS
C3、SS4;SSC5、SSC6;およびSSC7、SSC8を含む。図４に
示すマルチセル構成40は、セル10からなるそのような対
の４つのグループを含む。多重化されたSSCセルからな
る各グループは、１つのビット線BLに関連する１対の入
力線をさらに含む。いかなる所与の時間にもこれらの２
つの入力線のうちの一方のみがアサートされ、対にされ
た２つのセル10の１組が選択される。マルチセル構成40
のセル10の第１のグループは、たとえば、入力線IT1お
よびIT1％、ビット線BL1、第１および第２の不揮発性セ
ルフセンスセル10、SSC1およびSSC2、第１および第２の
入力線選択トランジスタ43および44、ならびにビット線
トランジスタ45を含む。
したがって、図４の８つのセルからなる構成にする
と、いかなる所与の時間にもセル10の各対のうちのどれ
がアサートされるべきであるかを選択するための２対の
入力線が得られる。入力線は、IT1、IT1％、IT2およびI
T2％を含む。IT1およびIT1％は、相補信号を伝えていか
なる所与の時間にも入力線選択トランジスタ43および44
のうちの一方だけが確実に選択されるようにする、入力
線の第１の対を形成する。IT2およびIT2％は、別の対グ
ループからのセルフセンスセル10の選択を制御するのに
効果的な、入力線の第２の対を形成する。IT1がハイで
あるとき、SSC1からのデータによって、セルSSC1の論理
状態に依存して、そのグループのトランジスタ45がオン
またはオフにされる。したがって、図４に示す構成40で
は、ビット線BL1およびBL2上の積項が、入力線対IT1、I
T1％およびIT2、IT2％の選択によって制御される２つの
セル10から得られた入力項に基づいて第１および第２の
論理OR機能を実現し得る。代替的には、構成40は、ゼロ
電力論理ゲート、すなわち、AND、NAND、OR、NOR、XO
R、XNOR、XAND、およびXNANDを含むゲート、または複雑
なゲート構成を含む他の種類のゲートのCMOS論理アレイ
の一部分として接続されてもよい。ビット線45は、好ま
しくは、速度を最大にするために高速単極トランジスタ
である。セル10がそれぞれのトランジスタ45の論理状態
を決定する場合でも、セルフセンスセルSSC1〜SSC8はマ
ルチセル構成40の速度経路から切り離される。
図５は、マルチセル構成40において選択されたセルフ
センスセル10のプログラミングを可能にするためのプロ
グラミングトランジスタ50および51をさらに含む図４の
構成を示す。たとえば、トランジスタ50は、入力プログ
ラミング信号Ｐ（a1）のゲート制御下でビット線BL1と
セルフセンスセルSSC1との間のやり取りを可能にするた
めに、セルフセンスセルSSC1に接続される。同様に、ト
ランジスタ51は、トランジスタ44の制御ゲートを制御す
る第２の入力プログラミング信号Ｐ（a2）のゲート制御
下でビット線BL1とセルフセンスセルSSC2との間のやり
取りを可能にするために、セルフセンスセルSSC2に接続
される。図６は、本発明のマルチセル構成40の選択され
たセルフセンスセル10のプログラミングを可能にする図
４の構成のさらに別の構成を示している。この場合、ト
ランジスタ60および61は、それぞれのゲートプログラミ
ング信号Ｐ（a1）およびＰ（a2）の制御下でのプログラ
ミングのためにビット線BL1に接続され、読出動作は、
入力線選択トランジスタ43および44とビット線トランジ
スタ45とを介してビット線BL2に関して行なわれる。
つまり、本発明の構成に従えば、不揮発性プルダウン
サブセルに接続される交差結合されたプルアップラッチ
トランジスタに依存する不揮発性セルフセンスセルを有
するプログラマブル回路装置を用いて、ゼロ電力消費で
高速プログラミングおよび読出動作を行うことができ
る。ゼロ電力消費は、適用可能なセルまたはサブセルに
DC電流がない場合にゼロDC電力状態時に行われる。しか
しながら、ゼロ電力のセルまたはサブセルが接続される
回路全体は、いくらかのDC電流を見越して、低電力であ
ってもよい。ここに記載するセルフセンスセル10は、セ
ルのメモリ状態に関する情報のやり取りのためにセンス
アンプが必要でないという点においてセルフセンスであ
ると考える。その代わりに、セルフセンスセル10は、ビ
ット線に対して直接論理出力を与えることができる。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭58−100296（ＪＰ，Ａ) 特表 平４−505981（ＪＰ，Ａ) 特表 昭61−501356（ＪＰ，Ａ) 独国特許発明4342821（ＤＥ，Ｃ２) 仏国特許出願公開9401036（ＦＲ，Ａ １) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/41 G11C 16/02

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】不揮発性プログラマブル回路であって、 （ａ） ビット線情報の適用を制御するためのラッチ手
    段を備え、前記ラッチ手段は第１、第２、第３および第
    ４の端子を含み、 （ｂ） 各々が第１の端子を有し、前記ラッチ手段の前
    記第１および第２の端子にそれぞれ接続される第１およ
    び第２の不揮発性セルをさらに備え、前記第１および第
    ２の不揮発性セルの各々は、基準電位に接続される第２
    の端子を有し、 （ｃ） 前記ラッチ手段の前記第１および第２の端子を
    それぞれ第１および第２のビット線に選択的に接続する
    ための第１および第２の手段をさらに備え、それによっ
    て前記第１および第２の不揮発性セルにおいてビット線
    情報をやり取りしかつ確保することができ、 （ｄ） 前記基準電圧に関する複数の選択可能な電圧レ
    ベルを与えるための電圧端子手段とをさらに備え、前記
    複数の選択可能な電圧レベルはゼロ以外の値を有し、前
    記ラッチ手段の前記第３および第４の端子は、前記電圧
    端子手段との電気的な接続を有し、 前記ラッチ手段は第１および第２のトランジスタを含
    み、前記トランジスタの各々は第１の端子、第２の端子
    および制御ゲートを含み、前記第１および第２のトラン
    ジスタの前記第１の端子は前記ラッチ手段の前記第１お
    よび第２の端子にそれぞれ結合され、前記制御ゲートは
    前記第１および第２のトランジスタの前記第１の端子と
    それぞれ交差結合され、前記第１および第２のトランジ
    スタの前記第２の端子は前記ラッチ手段の前記第３およ
    び第４の端子にそれぞれ結合される、不揮発性プログラ
    マブル回路。
  2. 【請求項２】前記ラッチ手段の前記第１および第２のト
    ランジスタはｐチャネル電界効果素子である、請求項１
    に記載の不揮発性プログラマブル回路。
  3. 【請求項３】前記第１および第２の不揮発性セルはｎチ
    ャネルトランジスタを備える、請求項１に記載の不揮発
    性プログラマブル回路。
  4. 【請求項４】それぞれ選択的に接続するための前記第１
    および第２の手段は第１および第２のゲートで駆動され
    るトランジスタを含み、前記第１および第２のゲート駆
    動トランジスタは、前記第１および第２のゲート駆動ト
    ランジスタに与えられるゲート信号に応答して、前記第
    １および第２の端子を対応する第１および第２のビット
    線に接続するのに効果的である、請求項１に記載の不揮
    発性プログラマブル回路。
  5. 【請求項５】前記第１および第２の不揮発性セルは、制
    御ゲート端子を含む電界効果トランジスタを含み、前記
    制御ゲート端子は共通の制御信号を受け取るように接続
    される、請求項１に記載の不揮発性プログラマブル回
    路。
  6. 【請求項６】前記第１および第２の不揮発性セルはそれ
    ぞれ第１および第２のフローティングゲートトランジス
    タを含む、請求項１に記載の不揮発性プログラマブル回
    路。
  7. 【請求項７】前記不揮発性プログラマブル回路は、ゼロ
    電力論理ゲートのアレイとして実現される、請求項１に
    記載の不揮発性プログラマブル回路。
  8. 【請求項８】不揮発性プログラマブル論理回路であっ
    て、 （ａ） それぞれ第１および第２の端子を有する第１お
    よび第２のラッチトランジスタを備え、前記第１および
    第２の端子は電圧源に接続され、 （ｂ） 前記第１および第２のラッチトランジスタにそ
    れぞれ接続される第１および第２の不揮発性プルダウン
    セルをさらに備え、前記第１および第２のラッチトラン
    ジスタはそれぞれ、前記第１および第２の不揮発性セル
    がそれぞれ電気的に接続される第３および第４の端子を
    含み、前記第１および第２のラッチトランジスタは電界
    効果トランジスタであり、前記第１および第２のラッチ
    トランジスタの各々は制御ゲートを有し、前記第１およ
    び第２のラッチトランジスタの前記制御ゲートはそれぞ
    れ前記第４および第３の端子に接続され、前記第２の不
    揮発性プルダウンセルは接地に接続され、 （ｃ） 前記第３の端子を入力ビット線に選択的に接続
    するための手段をさらに備え、これによって前記第１の
    不揮発性プルダウンセルにおいてビット線情報をやり取
    りすることができかつ確保することができる、不揮発性
    プログラマブル論理回路。
  9. 【請求項９】前記第１および第２のラッチトランジスタ
    はｐチャネル素子である、請求項８に記載の不揮発性プ
    ログラマブル論理回路。
  10. 【請求項１０】前記第１および第２の不揮発性プルダウ
    ンセルの各々は、直列の選択トランジスタおよびフロー
    ティングゲートトランジスタを含む、請求項８に記載の
    不揮発性プログラマブル論理回路。
  11. 【請求項１１】前記第３の端子を選択的に接続するため
    の前記手段はゲートで駆動されるトランジスタを含み、
    前記ゲート駆動トランジスタは、前記ゲート駆動トラン
    ジスタに与えられるゲート信号に応答して前記第３の端
    子をビット線に接続するのに効果的である、請求項８に
    記載の不揮発性プログラマブル論理回路。
  12. 【請求項１２】前記第２の不揮発性プルダウンセルは制
    御ゲート端子を含む電界効果トランジスタであり、前記
    制御ゲート端子は前記第３の端子に接続され、それによ
    って前記論理回路に対する電力の要件が低減される、請
    求項８に記載の不揮発性プログラマブル論理回路。
  13. 【請求項１３】前記不揮発性プログラマブル論理回路は
    ゼロ電力論理ゲートのアレイとして実現される、請求項
    ８に記載の不揮発性プログラマブル論理回路。
  14. 【請求項１４】不揮発性プログラマブル回路であって、 （ａ） 論理情報をストアするための第１および第２の
    不揮発性セル手段を備え、前記第１および第２の不揮発
    性セル手段はそれぞれ、第１および第２のラッチトラン
    ジスタにそれぞれ接続される第１および第２の不揮発性
    プルダウントランジスタを含み、前記第１および第２の
    ラッチトランジスタはそれぞれ、前記第１および第２の
    不揮発性プルダウントランジスタがそれぞれ電気的に接
    続される第１および第２の端子を含み、前記第１および
    第２のラッチトランジスタの各々は制御ゲートを有し、
    前記第１および第２のラッチトランジスタの前記制御ゲ
    ートはそれぞれ前記第２および第１の端子に接続され、
    前記第１および第２のラッチトランジスタは第３および
    第４の端子を有し、前記第３および第４の端子は電圧源
    に接続され、 （ｂ） 前記第１および第２の不揮発性セル手段を１つ
    のセンスビット線に接続するビット線トランジスタ手段
    をさらに備え、前記ビット線トランジスタ手段は、前記
    第１および第２の不揮発性セル手段の両方に接続される
    制御ゲートを含み、 （ｃ） 前記ビット線トランジスタ手段の前記制御ゲー
    トと前記第１および第２の不揮発性セル手段とをそれぞ
    れ遮断可能に接続するための選択手段をさらに備え、前
    記選択手段は、前記ビット線トランジスタ手段の前記制
    御ゲートとのやり取りのために前記第１および第２の不
    揮発性セル手段のうちの一方を選択するのに効果的であ
    る、不揮発性プログラマブル回路。
  15. 【請求項１５】不揮発性プログラマブル回路であって、 （ａ） 情報をストアしかつやり取りするための第１お
    よび第２の不揮発性セルフセンスプログラマブルセル手
    段と、 （ｂ） 前記第１および第２の不揮発性セルフセンスプ
    ログラマブルセル手段から情報を受け取るための１つの
    ビット線手段と、 （ｃ） 前記第１および第２の不揮発性セルフセンスプ
    ログラマブルセル手段のうちの一方を選択するための選
    択手段と、 （ｄ） 前記第１および第２の不揮発性セルフセンスプ
    ログラマブルセル手段のうちの一方にストアされた情報
    をセンスするためのスイッチ手段とを備え、前記スイッ
    チ手段は第１および第２の端子と制御ゲートとを含み、
    前記制御ゲートは前記選択手段に接続され、前記１つの
    ビット線手段は前記第１の端子に接続され、前記第１お
    よび第２の不揮発性セルフセンスプログラマブルセル手
    段のうちの選択された１つが前記１つのビット線手段に
    よってセンスされる、不揮発性プログラマブル回路。
  16. 【請求項１６】前記第１および第２の不揮発性セル手段
    をプログラミングするための手段をさらに備える、請求
    項15に記載の不揮発性プログラマブル回路。
  17. 【請求項１７】前記プログラミングのための手段は前記
    ビット線手段に接続される、請求項16に記載の不揮発性
    プログラマブル回路。
  18. 【請求項１８】前記第１および第２の不揮発性セルフセ
    ンスプログラマブルセル手段に情報を送るための第２の
    ビット線手段をさらに含む、請求項15に記載の不揮発性
    プログラマブル回路。
  19. 【請求項１９】前記第１および第２の不揮発性セルフセ
    ンスプログラマブルセル手段は、前記第２のビット線に
    接続されるプログラミングのための手段を介して前記第
    ２のビット線からプログラミングされる、請求項18に記
    載の不揮発性プログラマブル回路。
  20. 【請求項２０】前記不揮発性プログラマブル回路はゼロ
    電力論理ゲートのアレイとして実現される、請求項15に
    記載の不揮発性プログラマブル回路。
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