WO2005096314A1 - 半導体不揮発記憶回路 - Google Patents

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Kazuyuki Nakamura
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Kitakyushu Foundation For The Advancement Of Industry, Science And Technology
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    • G11C16/24—Bit-line control circuits

Definitions

  • the present invention relates to a semiconductor nonvolatile memory circuit capable of maintaining stored contents even when power is turned off.
  • Semiconductor nonvolatile memory circuits are semiconductor memory circuits of the type that retain their stored contents even when the power is turned off. Flash EEPROMs using a floating gate structure, FeRAM using a strong dielectric film, ferromagnetic There is an MRAM using a body film. These semiconductor nonvolatile memory circuits are expensive because of their special transistor structures and special materials. Therefore, a less expensive semiconductor nonvolatile memory circuit is required.
  • Patent Document 1 discloses that two MISFET-type transistors are configured, the source terminals of the two MISFET-type transistors are commonly connected to a ground potential, the gate terminals are commonly connected to a word line, and the first A semiconductor non-volatile memory circuit (hereinafter referred to as a conventional circuit) in which the drain terminal of the MISFET transistor is connected to the bit line and the drain terminal of the second MISFET transistor is connected to the differential pair line of the bit line.
  • a conventional circuit the first A semiconductor non-volatile memory circuit
  • the conduction resistance of the FET transistor is applied by applying an intermediate voltage between the gate terminal power supply potential and the ground potential of one of the two MISFET transistors. Is changed, and “0” or “1” is stored according to the magnitude of the conduction resistance of these two MISFET transistors.
  • FIG. 7 is a circuit diagram of a conventional circuit. This circuit connects the source terminals of the first and second MISFET T-type transistors MNM1 and MNM2 of the same type to the ground potential GND via the common line COMM, the gate terminal to the word line WL, and the first MISFET.
  • the drain terminal of the first transistor MNM1 is connected to the bit line BL
  • the drain terminal of the second MISFET transistor MNM2 is connected to the differential pair line BLJ of the bit line BL.
  • Threshold voltage Vt (MNM 1) of the second MISFET When the threshold voltage Vt (MNM2) of the type transistor MNM2 is higher than the threshold voltage Vt (MNM2), the state is set to the “0” storage state, and the opposite state is set to the “1” storage state.
  • the "type” refers to the distinction between an n-channel type and a Zp-channel type.
  • "The same type of MISF ET type transistor” means that the "type” of the MISFET type transistor is n-channel type or It means that it is unified into a p-channel type (hereinafter the same in the present specification).
  • the first and second MISFET transistors MNM1 and MNM2 are n-type MISFET transistors.
  • FIG. 8 is a timing chart showing a procedure for writing to a conventional circuit. Writing to the conventional circuit is performed as follows. First, the voltage of the word line WL is set to 2.5 V, which is about half of the power supply voltage (VDD), the voltage of the bit line BL is set to 5 V (VDD), which is the same as the power supply voltage, and the voltage of the differential pair line BL_ is set to OV ( GND) for a certain period of time. Then, since only the first MISFET transistor MNM1 operates in the saturation region, hot carriers are generated in the first MISFET transistor MNM1, and the conduction resistance increases.
  • VDD power supply voltage
  • OV GND
  • the threshold voltage Vt (MNMl) of the first MISFET transistor MNM1 is shifted to a higher value, becomes higher than the threshold voltage Vt (MNM2) of the second MISFET transistor MNM2, and the ⁇ 0 '' storage state become.
  • the voltage of the bit line BL is set to OV (GND)
  • the voltage of the differential pair line BL_ is set to 5V (VDD)
  • the voltage of the word line WL is set to 2.5V for a certain period of time.
  • the conduction resistance of the second MISFET transistor MNM2 increases, and the threshold voltage Vt (MNM2) of the second MISFET transistor MNM2 is shifted to a higher value.
  • the threshold voltage Vt (MNM1) of the first MISFET transistor MNM1 becomes lower than the threshold voltage Vt (MNM2) of the second MISFET transistor MNM2, and the memory state becomes “1”.
  • the shift amount of the threshold voltage Vt may be set to a level or more that can be determined by the capability of the readout circuit.
  • FIG. 9 is an explanatory diagram showing the principle of overwriting of the conventional circuit.
  • the left vertical axis represents the threshold voltage Vt (MNM1) of the first MISFET T-type transistor MNM1, and the right vertical axis represents the second voltage.
  • the threshold voltage Vt (MNM2) of the MISFET transistor MNM2 is shown.
  • the threshold voltage Vt (MNM1) and the threshold voltage Vt (MNM2) are! And the deviation is VtO, which are equal to each other.
  • the threshold voltage Vt (MNMl) shifts to Vtl
  • the second MISFET transistor MNM1 shifts to Vtl.
  • the state becomes "0" storage state.
  • the second MISFET transistor MNM2 is operated in the saturation region and the threshold voltage Vt (MNM2) is shifted to Vt2 higher than Vtl, the "0" storage state is rewritten to the "1" storage state.
  • the first MISFET transistor MNM1 is operated in the saturation region and the threshold voltage Vt (MNM1) is shifted from Vtl to Vt3, the state returns from the "1" storage state to the "0" storage state.
  • the “0” storage state and the “1” storage state are alternately switched (however, if the conduction resistance increases and the threshold voltage no longer shifts, switching cannot be performed). Since the change in the threshold voltage is caused by a change in the element, the storage state of “0” or “1” is maintained even when the power is turned off.
  • FIG. 10 is a timing chart illustrating a read operation of the conventional circuit. Reading from the conventional circuit is performed as follows. First, the voltage of the bit line BL is charged to the power supply voltage (VDD) in advance, the voltage of the word line WL is raised to the power supply voltage (VDD), and the first and second Ml SFET transistors MNM1 and MNM2 are simultaneously operated. After conducting, the difference between the two threshold voltages is read out as the difference between the voltage of the bit line BL and the voltage of the differential pair line BL_, and “0” or “1” is determined.
  • VDD power supply voltage
  • VDD power supply voltage
  • MNM1 and MNM2 the difference between the two threshold voltages is read out as the difference between the voltage of the bit line BL and the voltage of the differential pair line BL_, and “0” or “1” is determined.
  • FIG. 11 is a diagram showing an example of a storage circuit in which a plurality of conventional circuits are arranged.
  • This storage circuit is a circuit in which four sets of conventional circuits are arranged in two rows and two columns so that information of 4 bits can be written and read.
  • two word lines WL0, WL1 and two pairs of bit lines BL0, BL0_, BL1, BL1J are shared between the two conventional circuits arranged in the row and column directions, respectively. .
  • the volatile memory circuit and the conventional circuit are combined and the power is turned on, the memory of the conventional circuit is written into the volatile memory circuit, and when the power is turned on, reading and rewriting of the memory are performed by the volatile memory circuit. Then, when the power is turned off, the memory of the volatile circuit can be written to the conventional circuit.
  • FIG. 12 is a diagram showing a combination of a volatile memory circuit and a conventional circuit. An example in which the storage nodes C and CJ of the conductor memory SM are connected to the conventional circuit SC will be described.
  • the static semiconductor memory SM is a known static semiconductor memory (SRAM), and includes a first inverter circuit including an n-type drive transistor MN1 and a p-type load transistor MP1, and an n-type drive circuit.
  • a flip-flop is formed by cross-connecting a second inverter circuit composed of a transistor MN2 and a p-type load transistor MP2 to store data of ⁇ 1 '' or ⁇ 0 '' in a storage node C. .
  • the storage nodes C and CJ are connected to the pair of bit lines BL and BLJ via the transfer transistors MNT1 and MNT2, respectively.
  • the gate terminals of the transfer transistors MNT1 and MNT2 are connected to a read line WL, and cut off power between the storage nodes C and C_ and the pair of bit lines BL and BL_ according to a signal on the word line WL.
  • the conventional circuit SC includes a first MISFET transistor MNM1 forming a source-drain path between a storage node C of the static semiconductor memory SM and a ground potential (GND), and a storage node C_ and a ground.
  • the second MISFET transistor MNM1 and the second MISFET transistor MNM2, which form a source / drain path between the gate and the potential (GND), are connected to a word line. Connected to WLW.
  • the transistor MPEQ is a switch element for opening and closing the connection between the storage node C and the storage node C_ by the signal line EQ
  • the transistor MNRS is a connection between the driving transistors MN1 and MN2 and the ground potential GND. This is a switch element that opens and closes with a signal line RESTORE.
  • the storage circuit shown in FIG. 12 can be configured as a static semiconductor memory (SRAM) by setting the RESTORE signal to the power supply potential, the WLW signal to the ground potential, and the EQ signal to the power supply potential. ), And conversely, if the STORE signal is set to the ground potential, the WLW signal is set to the power supply potential, and the EQ signal is set to the ground potential, it functions as a semiconductor nonvolatile memory circuit equivalent to the conventional circuit shown in FIG.
  • SRAM static semiconductor memory
  • Patent Document 1 International Publication WO2004Z057621
  • the present invention has been made in view of such a problem, and a semiconductor non-volatile memory circuit capable of stably storing data by preventing pseudo writing to a MISFET transistor for storing data.
  • the purpose is to realize.
  • a first configuration of the semiconductor nonvolatile memory circuit according to the present invention includes first and second MISFET transistors, and the source terminals of the first and second MISFET transistors are commonly connected to a ground potential.
  • a gate terminal of the first and second MISFET transistors is commonly connected to a first word line; a drain terminal of the first MISFET transistor is connected to a bit line;
  • a first switch element that cuts off electricity between a drain terminal of the first MISFET transistor and the bit line is provided.
  • a second switch element that cuts off electricity between the drain terminal of the second MISFET transistor and the differential pair line.
  • the first and second switch elements are third and fourth MISFET transistors.
  • the gate terminals of the third and fourth MISFET transistors are commonly connected to a second word line.
  • the first and second switch elements are the same FET transistors as the first and second MISFET transistors, so that the circuit can be easily formed.
  • the drain terminals of the first and second MISFET transistors are connected to the third and second MISFET transistors, respectively. 4 is connected to the ground potential via the switch element.
  • the third and fourth switch elements are fifth and sixth MISFET transistors.
  • the gate terminals of the fifth and sixth MISFET transistors are commonly connected to a differential pair line of the second word line.
  • the third and fourth switch elements are the same FET transistors as the first to fourth MISFET transistors, thereby facilitating circuit creation.
  • one storage node is connected to the bit line, and the other storage node is connected to the bit line.
  • a volatile memory circuit connected to a differential pair of the first and second MISFET transistors, wherein a drain terminal of the third MISFET transistor is connected to one storage node of the volatile memory circuit, and a drain of the fourth MISFET transistor is connected to a drain node of the fourth MISFET transistor.
  • a terminal is connected to the other storage node of the volatile storage circuit, and one storage node and the other storage node of the volatile storage circuit Are connected via a fifth switch element, and the ground line of the volatile storage circuit is connected to the ground potential via a sixth switch element.
  • the semiconductor nonvolatile memory circuit and the volatile memory circuit can be alternately used by the fifth and sixth switch elements, so that the frequency of overwriting of the semiconductor nonvolatile memory circuit can be reduced. Therefore, the life of the semiconductor nonvolatile memory circuit can be extended.
  • a sixth configuration of the semiconductor nonvolatile memory circuit according to the present invention is the semiconductor nonvolatile memory circuit according to any one of the first to fifth configurations, wherein the first word line has an intermediate voltage between a power supply potential and a ground potential. And applying a power supply potential to either the bit line or the differential pair line of the bit line to change the conduction resistance value of the first or second MISFET type transistor. A difference is provided between the conduction resistance values of the first and second MISFET transistors, and “1” or “0” is stored based on the difference between the conduction resistance values.
  • the semiconductor nonvolatile memory circuit of the present invention when a semiconductor nonvolatile memory circuit is not selected, it is possible to prevent an unintended drain current from flowing into a MISFET transistor for holding data, thereby preventing a pseudo write. Therefore, a semiconductor nonvolatile memory circuit capable of holding data stably can be realized.
  • the semiconductor nonvolatile memory circuit of the present invention is composed of a combination of FET transistors and does not require other elements, so that the circuit can be easily designed and manufactured, and the effect of shortening the development period and reducing the manufacturing cost can be obtained. is there .
  • longevity of the semiconductor nonvolatile memory circuit can be achieved.
  • FIG. 1 is a circuit diagram of a semiconductor nonvolatile memory circuit according to Embodiment 1 of the present invention.
  • FIG. 2 is a timing chart illustrating a write operation of the semiconductor nonvolatile memory circuit in FIG. 1.
  • [3] A timing chart for explaining a read operation of the semiconductor nonvolatile memory circuit of FIG.
  • FIG. 4 is a circuit diagram of a storage circuit according to Embodiment 2 of the present invention.
  • FIG. 5 is a circuit diagram of a semiconductor nonvolatile memory circuit according to Embodiment 3 of the present invention.
  • FIG. 6 is a circuit diagram of a storage circuit according to Embodiment 4 of the present invention.
  • FIG. 7 is a circuit diagram showing an example of a conventional circuit.
  • FIG. 8 is a timing chart illustrating a write operation of the conventional circuit of FIG. [9]
  • FIG. 9 is a timing chart illustrating a read operation of the conventional circuit in FIG. [10]
  • FIG. 10 is an explanatory diagram illustrating an overwriting method for the conventional circuit of FIG.
  • FIG. 11 is a circuit diagram of a storage circuit in which a plurality of conventional circuits are arranged.
  • FIG. 12 is a circuit diagram showing another example of the conventional circuit.
  • FIG. 1 is a circuit diagram of a semiconductor nonvolatile memory circuit according to Embodiment 1 of the present invention.
  • This semiconductor nonvolatile memory circuit is characterized in that a third MISFET transistor MNM3 and a fourth MISFET transistor MNM4 are added to the conventional circuit shown in FIG.
  • the third and fourth MISFET transistors MNM3 and MNM4 have a structure and a layout configuration that are less likely to cause device deterioration such as hot carrier generation than the first and second MISFET transistors MNM1 and MNM2. Things are chosen. For example, if the gate width is increased, the amount of generated hot carriers is reduced, which may cause element deterioration. Note that the same components as those of the conventional circuit are denoted by the same reference numerals, and description thereof will be omitted.
  • the third MISFET transistor MNM3 forms a source-drain path between the drain terminal of the first MISFET transistor MNM1 and the bit line BL
  • the fourth MISFET transistor MNM4 forms the second MISFET transistor MNM3.
  • a source-drain path is formed between the drain terminal of the type transistor MNM2 and the differential pair line BLJ.
  • the gate terminals of the third MISFET transistor MNM3 and the fourth MISFET transistor MNM4 are connected to the word line WLS.
  • the third and fourth MISFET transistors MNM5 and MNM6 are n-type MISFET transistors.
  • FIG. 2 is a timing chart illustrating a write operation of the semiconductor nonvolatile memory circuit of FIG.
  • FIG. 3 is a timing chart illustrating the read operation.
  • the voltage of the word line WLS is synchronized with the voltage of the word line WL, and the power supply potential (V DD), and when the semiconductor nonvolatile memory circuit is not selected, the voltages of the word line WLS and the word line WL are both kept at the ground potential (GND).
  • V DD power supply potential
  • the drain terminals of the first and second MISFET transistors MNM1 and MNM2 are open (floating), so that the first and second MISFET transistors are open. No voltage is applied from the bit pair BL, BL_ to the drain terminals of the type transistors MNM1, MNM2.
  • FIG. 4 is a circuit diagram of a storage circuit according to Embodiment 2 of the present invention.
  • This memory circuit is a circuit in which the semiconductor nonvolatile memory circuits shown in FIG. 1 are arranged in two rows and two columns so that information of 4 bits can be written and read.
  • four word lines WLO, WLl, WLSO, and WLSl and two pairs of bit lines BLO, BLO_, BL1, and BL1_ are two sets of semiconductor nonvolatile memory arranged in the row and column directions, respectively. Shared between circuits.
  • the two common lines COMMO and COMM 1 are shared between the two sets of semiconductor nonvolatile memory circuits arranged in the row direction, but the four sets of semiconductor nonvolatile memory circuits must be connected by one common line. Is also possible.
  • the voltage of the word lines WLO and WL1 is raised to the power supply potential (VDD), and the upper two semiconductor nonvolatile memory circuits are selected to perform writing or reading.
  • VDD power supply potential
  • the upper two semiconductor nonvolatile memory circuits are selected to perform writing or reading.
  • the lower two sets of nonvolatile semiconductor memory circuits can be electrically disconnected completely from the bit line pair BLO, BLO_, BL1, BL1_. Therefore, it is possible to prevent the lower two semiconductor nonvolatile memory circuits from being in a pseudo write state.
  • the voltage of the second word line WLSO is set to the ground potential (GND), and
  • the set of semiconductor nonvolatile memory circuits can be completely completely disconnected from the bit line pair BLO, BLO_, BL1, BL1_ to prevent a pseudo write state.
  • FIG. 5 is a circuit diagram of a semiconductor nonvolatile memory circuit according to Embodiment 3 of the present invention.
  • This semiconductor nonvolatile memory circuit is characterized in that a fifth MISFET transistor MNM5 and a sixth MISFET transistor MNM6 are added to the semiconductor nonvolatile memory circuit shown in FIG.
  • the drain terminal of the fifth MISFET transistor MNM5 is connected to the drain terminal of the first MISFET transistor MNM1, and the source terminal is connected to the common line COMM.
  • the drain terminal of the sixth MISFET transistor MNM6 is connected to the drain terminal of the second MISFET transistor MNM2, and the source terminal is connected to the common line COMM.
  • the gate terminals of the fifth and sixth MISFET transistors MNM5 and MNM6 are connected to the differential pair line WLSJ of the word line WLS and input to the gate terminals of the third and fourth MISFET transistors MNM3 and MNM4.
  • the inverted signal of the WLS signal is input.
  • the fifth and sixth MISFET transistors MNM5 and MNM6 are n-type MISFET transistors. Note that the same components as those of the semiconductor nonvolatile memory circuit of FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted.
  • FIG. 6 is a circuit diagram of a storage circuit according to Embodiment 4 of the present invention.
  • This storage circuit is a circuit in which the input / output terminals of a semiconductor nonvolatile storage circuit SI are connected to two storage nodes of a known static semiconductor memory SM.
  • the static semiconductor memory SM is the same circuit as the circuit shown in FIG. 11, and the same components are denoted by the same reference numerals, and description thereof will be omitted.
  • the semiconductor nonvolatile memory circuit SI has the source terminals of the first and second MISFET transistors # 1 and # 2 at the ground potential GND, and the gate terminal at the word line. Connect to the WLW, and connect the drain terminal of the first MISFET transistor MNM1 and the source terminal of the third MISFET transistor MNM3. And the drain terminal of the third MISFET transistor MNM3 is connected to one storage node C of the static semiconductor memory SM, and the drain terminal of the second MISFET transistor MNM2 and the drain terminal of the fourth MISFET transistor MNM4 are connected.
  • the source terminal connect the drain terminal of the fourth MISFET transistor MNM3 to the other storage node CJ of the static semiconductor memory SM, and connect the gates of the third and fourth MISFET transistors MNM3 and MNM4 to word lines. It is connected to WLWS. As in the first embodiment, the WLWS signal rises and falls in synchronization with the WLW signal.
  • the circuit functions as a static semiconductor memory. If the STORE signal is set to the ground potential GND, the WLW signal is set to the power supply potential V DD, and the EQ signal is set to the ground potential GND, the circuit functions as a circuit equivalent to the semiconductor nonvolatile memory circuit according to the first embodiment.
  • a normal read / write operation is performed in the static semiconductor memory SM, and data is written to the semiconductor nonvolatile memory circuit SI only at a timing before power-off or the like. Since the frequency of data overwriting of the nonvolatile memory circuit SI can be reduced, the life of the semiconductor nonvolatile memory circuit SI can be extended. Further, during the operation of the static semiconductor memory SM, no voltage stress is applied to the first and second MISFET transistors MNM1 and MNM2, so that the nonvolatile memory information can be stably held. In addition, when power is applied, the static semiconductor memory SM having excellent read and write speeds responds to read and write requests, so that the response speed during normal operation is improved.
  • the semiconductor nonvolatile memory circuit is not limited to such a circuit. Other characteristics and phenomena can be used as long as the characteristics change is caused by passing a drain current through the FET transistor.
  • a circuit using an n-type MISFET transistor is shown.
  • the semiconductor nonvolatile memory circuit according to the present invention is limited to a circuit using an n-type MISFET transistor. Absent.
  • the semiconductor non-volatile memory circuit of the present invention can be configured by utilizing the element deterioration phenomenon due to hot holes of a p-type MISFET transistor.
  • the present invention is applicable not only to the semiconductor manufacturing industry for directly manufacturing semiconductor non-volatile memory circuits but also to semiconductor non-volatile memory circuits. It can be used in many related industrial fields such as various information equipment manufacturing industries that use circuits, industrial equipment manufacturing industries, and consumer equipment manufacturing industries.

Landscapes

  • Engineering & Computer Science (AREA)
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Abstract

  記憶保持用のＦＥＴ型トランジスタへの擬似的な書き込みを防止して、安定した記憶保持が可能な半導体不揮発記憶回路を実現する。 　接地電位ＧＮＤとビット線ＢＬの間にソース・ドレイン経路を形成する第１のＦＥＴ型トランジスタＭＮＭ１と、接地電位ＧＮＤと差動ペア線ＢＬ_の間にソース・ドレイン経路を形成する第２のＦＥＴ型トランジスタＭＮＭ２を備える半導体不揮発回路において、前記第１のＦＥＴ型トランジスタＭＮＭ１のドレイン端子とビット線ＢＬの間の接続を開閉する第３のＦＥＴ型トランジスタＭＮＭ３と、前記第２のＦＥＴ型トランジスタＭＮＭ２のドレイン端子と差動ペア線ＢＬ_の間の接続を開閉する第４のＦＥＴ型トランジスタＭＮＭ４とを備える。

Description

明 細 書
半導体不揮発記憶回路
技術分野
[0001] 本発明は、電源を切っても記憶内容を保持し続けることが可能な半導体不揮発記 憶回路に関するものである。
背景技術
[0002] 半導体不揮発記憶回路とは、電源を切っても記憶内容を保持し続けるタイプの半 導体記憶回路であり、フローティングゲート構造を用いたフラッシュ EEPROM、強誘 電体膜を用いる FeRAM、強磁性体膜を用いる MRAMなどがある。これらの半導体 不揮発記憶回路は、特別なトランジスタ構造や、特殊な材料を用いているために、高 価なものになっている。そこで、より安価な半導体不揮発記憶回路が求められている
[0003] 例えば特許文献 1には、 2つの MISFET型トランジスタで構成され、その 2つの Ml SFET型トランジスタのソース端子を接地電位に共通接続し、ゲート端子をワード線 に共通接続するとともに、第 1の MISFET型トランジスタのドレイン端子をビット線に 接続し、第 2の MISFET型トランジスタのドレイン端子を前記ビット線の差動ペア線に 接続した半導体不揮発記憶回路 (以下、従来回路と呼ぶ。）が提案されている。
[0004] この従来回路は、 2つの MISFET型トランジスタの内のいずれか一方の MISFET 型トランジスタのゲート端子電源電位と接地電位の中間の電圧値を印加することによ り、 FET型トランジスタの導通抵抗を変化させて、この 2つの MISFET型トランジスタ の導通抵抗の大小で「0」または「 1」を記憶するものである。
[0005] 図 7は従来回路の回路図である。この回路は同一形式の第 1および第 2の MISFE T型トランジスタ MNM1、 MNM2のソース端子を共通線 COMMを介して接地電位 GNDに、ゲート端子をワード線 WLにそれぞれ接続するとともに、第 1の MISFET型 トランジスタ MNM1のドレイン端子をビット線 BLに接続し、第 2の MISFET型トラン ジスタ MNM2のドレイン端子をビット線 BLの差動ペア線 BLJこ接続したものであり、 第 1の MISFET型トランジスタ MNM 1の閾値電圧 Vt (MNM 1 )が第 2の MISFET 型トランジスタ MNM2の閾値電圧 Vt (MNM2)よりも高 、状態を「0」記憶状態とし、 その逆の状態を「1」記憶状態とするものである。
[0006] なお、「形式」とは、 nチャネル型 Zpチャネル型の区別をいい、「同一形式の MISF ET型トランジスタ」とは、それらの MISFET型トランジスタの「形式」が nチャネル型あ るいは pチャネル型に統一されていることをいう（以下、本明細書において同じ)。ここ では、第 1および第 2の MISFET型トランジスタ MNM1、 MNM2は n型 MISFET型 トランジスタである。
[0007] 図 8は、従来回路に書き込みを行う手順を示すタイミングチャートである。従来回路 への書き込みは次のように行う。まず、ワード線 WLの電圧を電源電圧 (VDD)の半 分程度の 2. 5Vとし、ビット線 BLの電圧を前記電源電圧と同じ 5V (VDD)、差動ペア 線 BL_の電圧を OV (GND)とした状態を一定時間保つ。すると、第 1の MISFET型ト ランジスタ MNM 1のみが飽和領域で動作するので、第 1の MISFET型トランジスタ MNM1にホットキャリアが発生して導通抵抗が大きくなる。その結果、第 1の MISFE T型トランジスタ MNM1の閾値電圧 Vt (MNMl)は高い方へシフトされ、第 2の MIS FET型トランジスタ MNM2の閾値電圧 Vt (MNM2)よりも高くなり、「0」記憶状態に なる。逆にビット線 BLの電圧を OV (GND)、差動ペア線 BL_の電圧を 5V (VDD)に して、ワード線 WLの電圧を 2. 5Vにした状態を一定時間保てば、第 2の MISFET型 トランジスタ MNM2の導通抵抗が大きくなり、第 2の MISFET型トランジスタ MNM2 の閾値電圧 Vt (MNM2)は高い方へシフトされる。その結果、第 1の MISFET型トラ ンジスタ MNM1の閾値電圧 Vt (MNM1)は第 2の MISFET型トランジスタ MNM2 の閾値電圧 Vt (MNM2)よりも低くなり、「1」記憶状態になる。なお、閾値電圧 Vtの シフト量は、読み出し回路の能力によって判別可能なレベル以上とすればよい。
[0008] 図 9は、従来回路の上書きの原理を示す説明図であり、左の縦軸は第 1の MISFE T型トランジスタ MNM1の閾値電圧 Vt (MNM1)を、右の縦軸は第 2の MISFET型 トランジスタ MNM2の閾値電圧 Vt (MNM2)を示して 、る。初期段階（書き込み前） には、閾値電圧 Vt (MNM1)および閾値電圧 Vt (MNM2)は!、ずれも VtOであり、 互いに等しい。前述したように、第 1の MISFET型トランジスタ MNM1を飽和領域で 動作させると閾値電圧 Vt (MNMl)は Vtlにシフトし、第 2の MISFET型トランジスタ MNM2の閾値電圧 Vt (MNM2) (=VtO)よりも高くなるので、「0」記憶状態になる。 次に、第 2の MISFET型トランジスタ MNM2を飽和領域で動作させて、閾値電圧 Vt (MNM2)を Vtlより高い Vt2にシフトすると、「0」記憶状態から「1」記憶状態に書き 直される。再び、第 1の MISFET型トランジスタ MNM1を飽和領域で動作させて、閾 値電圧 Vt (MNM1)を Vtlから Vt3にシフトすると、「1」記憶状態から「0」記憶状態 に戻る。このように閾値電圧の低 、方の MISFET型トランジスタを飽和領域で動作さ せて、他方の MISFET型トランジスタの閾値電圧より高いレベルにシフトする度に、「 0」記憶状態と「1」記憶状態が交互に切り替わる（ただし、導通抵抗の増加が進んで 、閾値電圧がそれ以上シフトしなくなれば、切り替えはできなくなる)。また閾値電圧 の変化は素子の変化に起因するものだから、「0」または「1」の記憶状態は電源を切 つても保持される。
[0009] 図 10は従来回路の読み出し動作を説明するタイミングチャートである。従来回路の 読み出しは次のように行われる。まずビット線 BLの電圧を予め電源電圧 (VDD)に充 電しておき、ワード線 WLの電圧を電源電圧 (VDD)まで上げて、第 1及び第 2の Ml SFET型トランジスタ MNM1、 MNM2を同時に導通させて、両者の閾値電圧の差 をビット線 BLの電圧と差動ペア線 BL_の電圧の差として読み出して、「0」又は「1」を 判断する。
[0010] 従来回路を複数個配列して、複数ビットの記憶の書き込み読み出しをする場合に は次のように構成する。図 11は、従来回路を複数個配列してなる記憶回路の例を示 す図である。この記憶回路は 4組の従来回路を 2行 2列に配列して、 4ビット分の情報 を書き込み ·読み出しできるようにした回路である。この回路では、 2本のワード線 WL 0,WL1と、 2組のビット線対 BL0,BL0_,BL1,BL1Jま、それぞれ行方向、列方向に 並ぶ 2組の従来回路の間で共用されている。
[0011] 揮発記憶回路と従来回路を組み合わせて、電源を立ち上げるときに、従来回路の 記憶を揮発記憶回路に書き込み、電源が入った状態では、この揮発記憶回路で記 憶の読み出しおよび書き換えを行い、電源を遮断する際に、揮発回路の記憶を従来 回路に書き込むこともできる。
[0012] 図 12は、揮発記憶回路と従来回路の組み合わせを示す図であり、スタティック型半 導体メモリ SMの記憶ノード C, CJこ従来回路 SCを接続した例を示して 、る。
[0013] スタティック型半導体メモリ SMは公知のスタティック型半導体メモリ（SRAM)であり 、n型の駆動トランジスタ MN1と p型の負荷トランジスタ MP1により構成される第 1のィ ンバータ回路と、 n型の駆動トランジスタ MN2と p型の負荷トランジスタ MP2により構 成される第 2のインバータ回路の交差接続によりフリップフロップを構成して記憶ノー ド C, に「 1」又は「0」のデータを記憶するものである。
[0014] 記憶ノード C, CJま、それぞれ転送トランジスタ MNT1, MNT2を介して、ビット線 対 BL, BLJこ接続されている。転送トランジスタ MNT1, MNT2のゲート端子は、ヮ ード線 WLに接続され、ワード線 WLの信号によって、記憶ノード C, C_とビット線対 B L, BL_の間を通断電する。
[0015] 従来回路 SCは、スタティック型半導体メモリ SMの記憶ノード Cと接地電位 (GND) との間にソース'ドレイン経路を形成する第 1の MISFET型トランジスタ MNM1と、記 憶ノード C_と接地電位 (GND)との間にソース ·ドレイン経路を形成する第 2の MISF ET型トランジスタ MNM1から構成され、第 1の MISFET型トランジスタ MNM1およ び第 2の MISFET型トランジスタ MNM2のゲート端子はワード線 WLWに接続され ている。
[0016] また、トランジスタ MPEQは、記憶ノード Cと記憶ノード C_の間の接続を信号線 EQ によって開閉するスィッチ素子であり、トランジスタ MNRSは、駆動トランジスタ MN1 , MN2と接地電位 GNDの間の接続を信号線 RESTOREによって開閉するスィッチ 素子である。
[0017] このように構成されているので、図 12に示す記憶回路は、 RESTORE信号を電源 電位に、 WLW信号を接地電位に、 EQ信号を電源電位にすれば、スタティック型半 導体メモリ (SRAM)として機能し、逆に STORE信号を接地電位に、 WLW信号を電 源電位に、 EQ信号を接地電位にすれば、図 7に示した従来回路と等価な半導体不 揮発記憶回路として機能する。
[0018] 特許文献 1 :国際公開 WO2004Z057621
発明の開示
発明が解決しょうとする課題 [0019] 従来回路はホットキャリアの発生によって生じる MISFET型トランジスタのソース'ド レイン間の導通抵抗値の増加を利用して記憶するので、電源電圧を印加する事なし に記憶を保持できる点で優れて 、るが、複数の従来回路を配列して使用する場合に 、 MISFET型トランジスタに意図しないホットキャリアの発生（=導通抵抗値の増加 = 記憶の書き換え)が生じるという問題がある。
[0020] 例えば、図 11に示す回路において、ワード線 WLOとビット線 BLOの電圧を上げて、 第 1の MISFET型トランジスタ MN001に書き込み動作を行う場合、ビット線 BLOは 第 1の MISFET型トランジスタ MNOl 1にも共通接続されて 、るので、ワード線 WL1 が非選択状態（つまり、 WL1の電圧 =接地電位 GND)であっても、第 1の MISFET 型トランジスタ MNOl 1のソース端子には、第 1の MISFET型トランジスタ MN001の ソースと同一の電圧が印加されることになる。この状態を長く維持した場合、本来、非 選択状態にある第 1の MISFET型トランジスタ MN011にも、意図しないホットキヤリ ァが発生し、いわば擬似的な書き込み状態となり、本来記憶しておくべき情報を失う 場合がある。
[0021] 本発明はこのような問題に鑑みてなされたものであり、記憶保持用の MISFET型ト ランジスタへの擬似的な書き込みを防止することによって、安定した記憶保持が可能 な半導体不揮発記憶回路を実現することを目的とする。
課題を解決するための手段
[0022] 本発明に係る半導体不揮発記憶回路の第 1の構成は、第 1及び第 2の MISFET型 トランジスタを備え、前記第 1及び第 2の MISFET型トランジスタのソース端子は接地 電位に共通接続され、前記第 1及び第 2の MISFET型トランジスタのゲート端子は第 1のワード線に共通接続され、前記第 1の MISFET型トランジスタのドレイン端子はビ ット線に接続され、前記第 2の MISFET型トランジスタのドレイン端子は前記ビット線 の差動ペア線に接続されてなる半導体不揮発回路において、前記第 1の MISFET 型トランジスタのドレイン端子と前記ビット線の間を通断電する第 1のスィッチ素子と、 前記第 2の MISFET型トランジスタのドレイン端子と前記差動ペア線の間を通断電 する第 2のスィッチ素子とを備えることを特徴とする。
[0023] この構成により、半導体不揮発記憶回路が選択されていないときは、第 1及び第 2 の MISFET型トランジスタのドレイン端子を開放 (フローティング)状態にすることがで きるので、第 1及び第 2の MISFET型トランジスタに意図しないドレイン電流が流れる ことを防げる。
[0024] 本発明に係る半導体不揮発記憶回路の第 2の構成は、前記第 1の構成において、 前記第 1及び第 2のスィッチ素子は第 3及び第 4の MISFET型トランジスタであり、前 記第 3及び第 4の MISFET型トランジスタのゲート端子は第 2のワード線に共通接続 されることを特徴とする。
[0025] この構成により、第 1及び第 2のスィッチ素子を、第 1及び第 2の MISFET型トランジ スタと同じ FET型トランジスタとするので、回路の作成が容易になる。
[0026] 本発明に係る半導体不揮発記憶回路の第 3の構成は、前記第 1又は第 2の構成に おいて、前記第 1及び第 2の MISFET型トランジスタのドレイン端子は、それぞれ第 3 及び第 4のスィッチ素子を介して、前記接地電位に接続されることを特徴とする。
[0027] この構成により、半導体不揮発記憶回路が選択されていないときは、第 1及び第 2 の MISFET型トランジスタのドレイン端子の電位をソース端子と同一にできるので、 第 1及び第 2の MISFET型トランジスタにドレイン電流が流れるおそれが全く無くなる
[0028] 本発明に係る半導体不揮発記憶回路の第 4の構成は、前記第 3の構成において、 前記第 3及び第 4のスィッチ素子は第 5及び第 6の MISFET型トランジスタであり、前 記第 5及び第 6の MISFET型トランジスタのゲート端子は前記第 2のワード線の差動 ペア線に共通接続されることを特徴とする。
[0029] この構成により、第 3及び第 4のスィッチ素子を、第 1乃至第 4の MISFET型トランジ スタと同じ FET型トランジスタとするので、回路の作成が容易になる。
[0030] 本発明に係る半導体不揮発記憶回路の第 5の構成は、前記第 2乃至第 4のいずれ かの構成において、一方の記憶ノードが前記ビット線に接続され、他方の記憶ノード が前記ビット線の差動ペア線に接続される揮発記憶回路を備え、前記第 3の MISFE T型トランジスタのドレイン端子は前記揮発記憶回路の一方の記憶ノードに接続され 、前記第 4の MISFET型トランジスタのドレイン端子は前記揮発記憶回路の他方の 記憶ノードに接続され、前記揮発記憶回路の一方の記憶ノードと他方の記憶ノード は第 5のスィッチ素子を介して接続され、前記揮発記憶回路の接地線は第 6のスイツ チ素子を介して前記接地電位に接続されることを特徴とする。
[0031] この構成により、第 5及び第 6のスィッチ素子によって、半導体不揮発記憶回路と揮 発記憶回路を交互に切り替えて使用することができるので、半導体不揮発記憶回路 の上書きの頻度を低減できる。そのため、半導体不揮発記憶回路の寿命を延ばすこ とがでさる。
[0032] 本発明に係る半導体不揮発記憶回路の第 6の構成は、前記第 1の乃至第 5のいず れかの構成において、前記第 1のワード線に電源電位と接地電位の中間の電圧を印 加し、前記ビット線あるいは前記ビット線の差動ペア線の何れか一方に電源電位を印 加することによって前記第 1あるいは第 2の MISFET型トランジスタの導通抵抗値を 変化させて、前記第 1および第 2の MISFET型トランジスタの導通抵抗値に差異を与 え、導通抵抗値の差異で「1」又は「0」を記憶することを特徴とする。
[0033] この構成により、前記第 1および第 2の MISFET型トランジスタの導通抵抗値の差 異によつて、記憶を行うので、電源が遮断されても記憶が保持される。
発明の効果
[0034] 上記本発明の構成によって、半導体不揮発記憶回路が選択されていないときに、 記憶保持用の MISFET型トランジスタへの意図しないドレイン電流の流入を防止し て、擬似的な書き込みを防止することができるので、安定した記憶保持が可能な半導 体不揮発記憶回路を実現することができる。また本発明の半導体不揮発記憶回路は FET型トランジスタの組み合わせで構成され、他の素子を必要としないので、回路の 設計や製造が容易であり、開発期間の短縮や製造コストの低減をもたらす効果もある 。また、揮発記憶回路と組み合わせて使用すれば、半導体不揮発記憶回路の長寿 命ィ匕を図ることちできる。
図面の簡単な説明
[0035] [図 1]本発明の実施例 1に係る半導体不揮発記憶回路の回路図である。
[図 2]図 1の半導体不揮発記憶回路の書き込み動作を説明するタイミングチャートで ある。 圆 3]図 1の半導体不揮発記憶回路の読み出し動作を説明するタイミングチヤ ある。
圆 4]本発明の実施例 2に係る記憶回路の回路図である。
圆 5]本発明の実施例 3に係る半導体不揮発記憶回路の回路図である。 圆 6]本発明の実施例 4に係る記憶回路の回路図である。
圆 7]従来回路の例を示す回路図である。
圆 8]図 7の従来回路の書き込み動作を説明するタイミングチャートである。 圆 9]図 7の従来回路の読み出し動作を説明するタイミングチャートである。 圆 10]図 7の従来回路に対する上書き方法を説明する説明図である。
圆 11]従来回路を複数個配列してなる記憶回路の回路図である。
圆 12]従来回路の別の例を示す回路図である。
符号の説明
BL, BLO, BL1 ビット線
BL— , BLO— , BL1_ (ビット線の）差動ペア線
C, C— 記憶ノード
COMM, COMMO, COMM1 共迪
MN111 ΜΝΜΙ,ΜΝΟΟΙ, ΜΝΟΙ Ι,ΜΝΙΟΙ
第 1の MISFET型トランジスタ MN112 MNM2.MN002, MN012.MN102
第 2の MISFET型トランジスタ MN113 MNM3.MN003, MN013.MN103
第 3の MISFET型トランジスタ MN114 MNM4.MN004, MN014.MN104
第 4の MISFET型トランジスタ MNM5 第 5の MISFET型トランジスタ
MNM6 第 6の MISFET型トランジスタ
MN1.MN2 駆動トランジスタ
MP1.MP2 負荷トランジスタ MNT1.MNT2 転送トランジスタ
MPEQ.MNRS トランジスタ
SC 従来回路
SI 半導体不揮発記憶回路
SM スタティック型半導体メモリ
WLWS WL, WLO.WL 1 ,WLS, WLSO.WLS 1 ,WLW
ワード線
WL_,WLS_ (ワード線の）差動ペア線
発明を実施するための最良の形態
[0037] 以下、本発明を実施するための最良の形態について、図面を参照しながら説明す る。
実施例 1
[0038] 図 1は本発明の実施例 1に係る半導体不揮発記憶回路の回路図である。この半導 体不揮発記憶回路は、図 7に示した従来回路に第 3の MISFET型トランジスタ MN M3および第 4の MISFET型トランジスタ MNM4を追加したところに特徴がある。第 3および第 4の MISFET型トランジスタ MNM3、 MNM4は、第 1および第 2の MISF ET型トランジスタ MNM1、 MNM2に比べて、ホットキャリア発生等の素子劣化を起 こしにくい構造や、レイアウト構成を備えたものが選ばれる。例えば、ゲート幅を大きく すれば、ホットキャリアの発生量が少なくなるので、素子劣化が起きに《なる。なお、 従来回路と共通する構成要素には同一の符号を付したので、説明を省略する。
[0039] 第 3の MISFET型トランジスタ MNM3は、第 1の MISFET型トランジスタ MNM1 のドレイン端子とビット線 BLの間にソース'ドレイン経路を形成し、第 4の MISFET型 トランジスタ MNM4は、第 2の MISFET型トランジスタ MNM2のドレイン端子と差動 ペア線 BLJ 間にソース'ドレイン経路を形成している。また、第 3の MISFET型トラ ンジスタ MNM3および第 4の MISFET型トランジスタ MNM4のゲート端子はワード 線 WLSに接続されている。なお、第 3および第 4の MISFET型トランジスタ MNM5, MNM6は n型 MISFET型トランジスタである。
[0040] 図 2は、図 1の半導体不揮発記憶回路の書き込み動作を説明するタイミングチヤ一 トであり、図 3は読み出し動作を説明するタイミングチャートである。図 2および図 3に 示すように、半導体不揮発記憶回路を選択して、データの書き込み、あるいは読み 出しを行う時は、ワード線 WLSの電圧がワード線 WLの電圧と同期して電源電位 (V DD)に立ち上がり、半導体不揮発記憶回路が選択されていない時は、ワード線 WL Sおよびワード線 WLの電圧は共に接地電位（GND)を保っている。そのため、半導 体不揮発記憶回路が選択されていないときは、第 1および第 2の MISFET型トランジ スタ MNM1、 MNM2のドレイン端子は開放（フローティング）されているので、第 1お よび第 2の MISFET型トランジスタ MNM1、 MNM2ののドレイン端子にビット対 BL 、 BL_から電圧が印加されることはない。
実施例 2
[0041] 図 4は、本発明の実施例 2に係る記憶回路の回路図である。この記憶回路は、図 1 に示した半導体不揮発記憶回路を 2行 2列に配列して、 4ビット分の情報を書き込み' 読み出しできるようにした回路である。この回路では、 4本のワード線 WLO,WLl、 W LSO,WLSlと、 2組のビット線対 BLO、 BLO_、 BL1、 BL1_は、それぞれ、行方向、列 方向に並ぶ 2組の半導体不揮発記憶回路の間で共用されている。また、 2本の共通 線 COMMO,COMM 1は行方向に並ぶ 2組の半導体不揮発記憶回路の間で共用さ れて 、るが、 4組の半導体不揮発記憶回路を 1本の共通線で結ぶことも可能である。
[0042] この記憶回路では、ワード線 WLO、 WL1の電圧を電源電位 (VDD)に立ち上げて 、上段の 2組の半導体不揮発記憶回路を選択して、書き込みまたは読み出しを行う 場合にはワード線 WLS1の電圧を接地電位 (GND)にして、下段の 2組の半導体不 揮発記憶回路をビット線対 BLO,BLO_、 BL1,BL1_から、電気的に完全に切断するこ とができる。そのため、下段の 2組の半導体不揮発記憶回路が擬似的な書き込み状 態になることを防ぐことができる。
[0043] 同様に、下段の 2組の半導体不揮発記憶回路を選択して、書き込みまたは読み出 しを行う場合には第 2のワード線 WLSOの電圧を接地電位（GND)にして、上段の 2 組の半導体不揮発記憶回路をビット線対 BLO,BLO_、 BL1,BL1_から、電気的に完 全に切断して、擬似的な書き込み状態になることを防ぐことができる。
実施例 3 [0044] 図 5は、本発明の実施例 3に係る半導体不揮発記憶回路の回路図である。この半 導体不揮発記憶回路は、図 1に示した半導体不揮発記憶回路に第 5の MISFET型 トランジスタ MNM5および第 6の MISFET型トランジスタ MNM6を追加したところに 特徴がある。第 5の MISFET型トランジスタ MNM5のドレイン端子は第 1の MISFE T型トランジスタ MNM 1のドレイン端子に接続され、ソース端子は共通線 COMMに 接続されている。また、第 6の MISFET型トランジスタ MNM6のドレイン端子は第 2 の MISFET型トランジスタ MNM2のドレイン端子に接続され、ソース端子は共通線 COMMに接続されて!、る。第 5および第 6の MISFET型トランジスタ MNM5,MN M6のゲート端子にはワード線 WLSの差動ペア線 WLSJこ接続され、第 3および第 4 の MISFET型トランジスタ MNM3、 MNM4のゲート端子に入力される WLS信号の 反転信号を入力される。なお、第 5および第 6の MISFET型トランジスタ MNM5, M NM6は n型 MISFET型トランジスタである。なお、図 1の半導体不揮発記憶回路と 共通する構成要素には同一の符号を付したので、説明を省略する。
[0045] このような構成にすることで、この記憶回路の非選択時には、第 1および第 2の MIS FET型トランジスタ MNM 1、 MNM2のドレイン端子の電位をソース端子と同一レべ ルとすることができるために、第 1および第 2の MISFET型トランジスタ ΜΝΜΙ,ΜΝ Μ2には、ドレイン電流が流れる恐れが全くない。これにより、より完全に、非選択時 の擬似書き込みを防止することができる。
実施例 4
[0046] 図 6は、本発明の実施例 4に係る記憶回路の回路図である。この記憶回路は、公知 のスタティック型半導体メモリ SMの 2つの記憶ノードに半導体不揮発記憶回路 SIの 入出力端子を接続した回路である。なお、スタティック型半導体メモリ SMは図 11に 示した回路と同一の回路であり、その構成要素に同一の符号を付したので説明を省 略する。
[0047] 半導体不揮発記憶回路 SIは、実施例 1に係る半導体不揮発記憶回路と同様に、第 1および第 2の MISFET型トランジスタ ΜΝΜ1、 ΜΝΜ2のソース端子を接地電位 G NDに、ゲート端子をワード線 WLWに接続するとともに、第 1の MISFET型トランジ スタ MNM1のドレイン端子と第 3の MISFET型トランジスタ MNM3のソース端子を 接続し、第 3の MISFET型トランジスタ MNM3のドレイン端子をスタティック型半導 体メモリ SMの一方の記憶ノード Cに接続し、第 2の MISFET型トランジスタ MNM2 のドレイン端子と第 4の MISFET型トランジスタ MNM4のソース端子を接続し、第 4 の MISFET型トランジスタ MNM3のドレイン端子をスタティック型半導体メモリ SMの 他方の記憶ノード CJこ接続し、第 3および第 4の MISFET型トランジスタ MNM3、 M NM4のゲートをワード線 WLWSに接続したものである。なお、実施例 1と同様に、 W LWS信号は、 WLW信号と同期して立ち上げ立ち下げされる。
[0048] このように構成されて ヽるので、 RESTORE信号を電源電位に、 WLW信号を接地 電位 GNDに、 EQ信号を電源電位 VDDにすれば、この回路はスタティック型半導体 メモリとして機能し、逆に STORE信号を接地電位 GNDに、 WLW信号を電源電位 V DDに、 EQ信号を接地電位 GNDにすれば、実施例 1に係る半導体不揮発記憶回 路と等価な回路として機能する。
[0049] この記憶回路において、通常の読み書き動作は、スタティック型半導体メモリ SMに おいて行い、電源遮断前等のタイミングに限って、半導体不揮発記憶回路 SIにデー タを書き込むようにすれば、半導体不揮発記憶回路 SIのデータ上書きの頻度を減ら せるので、半導体不揮発記憶回路 SIの寿命を延ばすことができる。また、スタティック 型半導体メモリ SMの動作時には、第 1及び第 2の MISFET型トランジスタ MNM1, MNM2に電圧ストレスが加わることがな 、ので、安定に不揮発記憶情報を保持でき る。また、電源印可時においては、読み出しや書き込み速度に優れるスタティック型 半導体メモリ SMが、読み書き要求に応答することになるために、通常動作時の応答 速度が向上する。
[0050] なお、以上の説明では、ドレイン電流によるホットキャリアの発生に起因する FET型 トランジスタの導通抵抗の増加（=閾値電圧の上昇)を不揮発記憶に利用する例を 取り上げたが、本発明の半導体不揮発記憶回路はこのようなものに限定されるもので はな 、。 FET型トランジスタにドレイン電流を流すことによって生じる特性の変化であ れば、他の特性や現象を利用することができる。
[0051] また、実施例では n型 MISFETトランジスタを使用する回路を示した力 本発明に 係る半導体不揮発記憶回路は n型 MISFETトランジスタを使用する回路には限られ ない。例えば、 p型 MISFETトランジスタのホットホールによる素子劣化現象を利用し て、本発明の半導体不揮発記憶回路を構成することもできる。
産業上の利用可能性
以上説明したよう本発明によれば、安定した記憶保持が可能な半導体不揮発記憶 回路を安価に提供できるので、本発明は半導体不揮発記憶回路を直接製造する半 導体製造業のみならず、半導体不揮発記憶回路を利用する各種情報機器製造業、 産業機器製造業、民生機器製造業等、関連する多くの産業分野において利用可能 '性がある。

Claims

請求の範囲
[1] 第 1及び第 2の MISFET型トランジスタを備え、
前記第 1及び第 2の MISFET型トランジスタのソース端子は接地電位に共通接続さ れ、
前記第 1及び第 2の MISFET型トランジスタのゲート端子は第 1のワード線に共通 接続され、
前記第 1の MISFET型トランジスタのドレイン端子はビット線に接続され、 前記第 2の MISFET型トランジスタのドレイン端子は前記ビット線の差動ペア線に 接続されてなる半導体不揮発記憶回路において、
前記第 1の MISFET型トランジスタのドレイン端子と前記ビット線の間を通断電する 第 1のスィッチ素子と、
前記第 2の MISFET型トランジスタのドレイン端子と前記差動ペア線の間を通断電 する第 2のスィッチ素子と
を備えることを特徴とする半導体不揮発記憶回路。
[2] 前記第 1及び第 2のスィッチ素子は第 3及び第 4の MISFET型トランジスタであり、 前記第 3及び第 4の MISFET型トランジスタのゲート端子は第 2のワード線に共通 接続されることを特徴とする請求項 1に記載の半導体不揮発記憶回路。
[3] 前記第 1及び第 2の MISFET型トランジスタのドレイン端子は、それぞれ第 3及び第 4 のスィッチ素子を介して、前記接地電位に接続されることを特徴とする請求項 1又は 請求項 2に記載の半導体不揮発記憶回路。
[4] 前記第 3及び第 4のスィッチ素子は第 5及び第 6の MISFET型トランジスタであり、 前記第 5及び第 6の MISFET型トランジスタのゲート端子は前記第 2のワード線の 差動ペア線に共通接続されることを特徴とする請求項 3に記載の半導体不揮発記憶 回路。
[5] 一方の記憶ノードが前記ビット線に接続され、他方の記憶ノードが前記ビット線の差 動ペア線に接続される揮発記憶回路を備え、
前記第 3の MISFET型トランジスタのドレイン端子は前記揮発記憶回路の一方の 記憶ノードに接続され、 前記第 4の MISFET型トランジスタのドレイン端子は前記揮発記憶回路の他方の 記憶ノードに接続され、
前記揮発記憶回路の一方の記憶ノードと他方の記憶ノードは第 5のスィッチ素子を 介して接続され、
前記揮発記憶回路の接地線は第 6のスィッチ素子を介して前記接地電位に接続さ れる
ことを特徴とする請求項 2乃至請求項 4のいずれかに記載の半導体不揮発記憶回路 前記第 1のワード線に電源電位と接地電位の中間の電圧を印加し、
前記ビット線あるいは前記ビット線の差動ペア線の何れか一方に電源電位を印加す ることによって前記第 1あるいは第 2の MISFET型トランジスタの導通抵抗値を変化 させて、前記第 1および第 2の MISFET型トランジスタの導通抵抗値に差異を与え、 導通抵抗値の差異で「1」又は「0」を記憶することを特徴とする請求項 1乃至請求項 5 の!、ずれかに記載の半導体不揮発記憶回路。
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