JPS6339197A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPS6339197A JPS6339197A JP61181756A JP18175686A JPS6339197A JP S6339197 A JPS6339197 A JP S6339197A JP 61181756 A JP61181756 A JP 61181756A JP 18175686 A JP18175686 A JP 18175686A JP S6339197 A JPS6339197 A JP S6339197A
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- trs
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- mos
- drain
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000005684 electric field Effects 0.000 abstract description 4
- 230000000295 complement effect Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000014759 maintenance of location Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明は、電気的に消去可能な不揮発性半導体記憶素子
C以下EEFROMという)を用いた記憶装置に関する
ものである。
C以下EEFROMという)を用いた記憶装置に関する
ものである。
(従来技術)
EEPROMを用いた記憶装置において、読出し速度を
高速化するために1個のメモリセルに2個のEEPRO
Mを使用し、それらの2個のEEFROMの出力信号の
差を検出するようにしたものが提案されている( rT
he Incredible EEPROMJSout
hcon/ 85論文集 参照)。
高速化するために1個のメモリセルに2個のEEPRO
Mを使用し、それらの2個のEEFROMの出力信号の
差を検出するようにしたものが提案されている( rT
he Incredible EEPROMJSout
hcon/ 85論文集 参照)。
第2図にその提案された記憶装置の1個のメモリセルを
示す。P+、P:はEEPROMを示すMoSトランジ
スタであり、MOSトランジスタP1は選択用のMOS
トランジスタQ1を介してビットラインBLに接続され
、MOSトランジスタP二は選択用のMoSトランジス
タQ2を介してビットラインBLに接続されている。ビ
ットラインBL、BLはそれぞれ差動増幅器2の2入力
に接続されている。選択用MOSトランジスタQ+、Q
:のゲートにはワードラインWLが接続されている。
示す。P+、P:はEEPROMを示すMoSトランジ
スタであり、MOSトランジスタP1は選択用のMOS
トランジスタQ1を介してビットラインBLに接続され
、MOSトランジスタP二は選択用のMoSトランジス
タQ2を介してビットラインBLに接続されている。ビ
ットラインBL、BLはそれぞれ差動増幅器2の2入力
に接続されている。選択用MOSトランジスタQ+、Q
:のゲートにはワードラインWLが接続されている。
この記憶装置において、ワードラインWLをハイレベル
にすることにより記憶用MOSI〜ランジスタP+、P
口を選択し、差動増幅器2によりそれらの記憶用MoS
トランジスタP+、P=の出力信号の差を取る。
にすることにより記憶用MOSI〜ランジスタP+、P
口を選択し、差動増幅器2によりそれらの記憶用MoS
トランジスタP+、P=の出力信号の差を取る。
ところで、このような記憶装置では、記憶用M0Sトラ
ンジスタP+、P=に書込みを行なう場合には、予めM
OSトランジスタP+、P=をともに消去しておき、そ
の後必要とするMOSトランジスタP+又はP二にのみ
書込み動作を行なう。
ンジスタP+、P=に書込みを行なう場合には、予めM
OSトランジスタP+、P=をともに消去しておき、そ
の後必要とするMOSトランジスタP+又はP二にのみ
書込み動作を行なう。
したがって、記憶用MOSトランジスタP+。
Pりを予め消去するための付加回路が必要となる。
(目的)
本発明は、メモリセルの読出し速度を高速化し、記憶用
MOSトランジスタの特性のばらつきによる影響を小さ
くするとともに、性能劣化による影響も小さくするため
に、メモリセルに一対のMOSトランジスタを備えそれ
らの信号の差を出力とするとともに、一対の記憶用Mo
Sトランジスタの書込み前の消去動作を不要にして一度
に一対の記憶用MOSトランジスタにデータを容積する
ことのできる記憶装置を提供することを目的とするもの
である。
MOSトランジスタの特性のばらつきによる影響を小さ
くするとともに、性能劣化による影響も小さくするため
に、メモリセルに一対のMOSトランジスタを備えそれ
らの信号の差を出力とするとともに、一対の記憶用Mo
Sトランジスタの書込み前の消去動作を不要にして一度
に一対の記憶用MOSトランジスタにデータを容積する
ことのできる記憶装置を提供することを目的とするもの
である。
(構成)
本発明の不揮発性半導体記憶装置は、メモリセルにEE
PROMを有し、一方のEEPROMのドレインを他方
のEEFROMのゲートに、他方(7)EEPROMの
ドレインヲ一方のEEPROMのゲートにそれぞれ接続
し、かつ、両EEPROMの出力を差動増幅器の2入力
として検出することを特徴とするものである。
PROMを有し、一方のEEPROMのドレインを他方
のEEFROMのゲートに、他方(7)EEPROMの
ドレインヲ一方のEEPROMのゲートにそれぞれ接続
し、かつ、両EEPROMの出力を差動増幅器の2入力
として検出することを特徴とするものである。
以下、実施例について具体的に説明する。
第1図は一実施例における1個のメモリセルを表わすも
のである。
のである。
E E P ROMを表わす記憶用MOSトランジスタ
P+、P:=は相補型に接続されている。すなわち、M
OSトランジスタP1のドレインがMOSトランジスタ
P2のゲートに接続されlMOSMOSトランジスタP
+インがMOSトランジスタP1のゲートに接続されて
いる。MOS)−ランジスタP+は選択用MOSトラン
ジスタQ1を介してビットラインBLに接続され、MO
SトランジスタP:は選択用MOSトランジスタQ−2
を介してビットラインWτに接続されている。ビットラ
インBL、BLはそれぞれ差動増幅器2の2入力に接続
されている。 選択用MOS)−ランジスタQ+、Q:
のゲートにはワードラインWLが接続されている。
P+、P:=は相補型に接続されている。すなわち、M
OSトランジスタP1のドレインがMOSトランジスタ
P2のゲートに接続されlMOSMOSトランジスタP
+インがMOSトランジスタP1のゲートに接続されて
いる。MOS)−ランジスタP+は選択用MOSトラン
ジスタQ1を介してビットラインBLに接続され、MO
SトランジスタP:は選択用MOSトランジスタQ−2
を介してビットラインWτに接続されている。ビットラ
インBL、BLはそれぞれ差動増幅器2の2入力に接続
されている。 選択用MOS)−ランジスタQ+、Q:
のゲートにはワードラインWLが接続されている。
本実施例において、書込み又は読出しの際のメモリセル
の選択は、ワードラインWLの信号により行なわれる。
の選択は、ワードラインWLの信号により行なわれる。
すなわち、ワードライン信号がノ1イレベルであれば選
択用MOSトランジスタQl+Qこが導通して記憶用M
OSトランジスタP+。
択用MOSトランジスタQl+Qこが導通して記憶用M
OSトランジスタP+。
P2が選択されることになる。
記憶用MOSトランジスタP+、P二へのプログラムは
、ゲートとドレインの間に高電界を印加して行なう。高
電界は両極性であり、例えばゲートがハイレベルでドレ
インが低レベルのときに書込みが行なわれ、逆にゲート
が低レベルでドレインが高レベルのときに消去が行なわ
れる。本実施例においてはビットラインBL、BLの一
方を正の電位、他方を0電位とする。このとき、記憶用
MOS)−ランジスタP+、P=は一方が消去状態に、
他方が書込み状態になる。したがって、一定期間このビ
ットラインBL、BLの電位を維持すれば、記憶用MO
SトランジスタP+、P=には「0」レベルと「1」レ
ベルが記憶される。
、ゲートとドレインの間に高電界を印加して行なう。高
電界は両極性であり、例えばゲートがハイレベルでドレ
インが低レベルのときに書込みが行なわれ、逆にゲート
が低レベルでドレインが高レベルのときに消去が行なわ
れる。本実施例においてはビットラインBL、BLの一
方を正の電位、他方を0電位とする。このとき、記憶用
MOS)−ランジスタP+、P=は一方が消去状態に、
他方が書込み状態になる。したがって、一定期間このビ
ットラインBL、BLの電位を維持すれば、記憶用MO
SトランジスタP+、P=には「0」レベルと「1」レ
ベルが記憶される。
読出し時はワードラインWLをハイレベルにすることに
より、差動増幅器2によって一対の記憶用MoSトラン
ジスタP+、P=の相対的な電位差が検出される。
より、差動増幅器2によって一対の記憶用MoSトラン
ジスタP+、P=の相対的な電位差が検出される。
(効果)
本発明ではメモリセルとして一対のM OS型記憶素子
を使用し、かつ、それらを相補型に接続するとともに、
それらの記憶素子の読出しを差動増幅器によって行なう
ようにしたので、一対のビットラインに相反信号を入力
することによって記憶素子へのプログラムが一度で終了
する。したがって、第2図に示されるような従来の記憶
装置における煩雑な書込み手順やそのための複雑な周辺
回路は不要となる。
を使用し、かつ、それらを相補型に接続するとともに、
それらの記憶素子の読出しを差動増幅器によって行なう
ようにしたので、一対のビットラインに相反信号を入力
することによって記憶素子へのプログラムが一度で終了
する。したがって、第2図に示されるような従来の記憶
装置における煩雑な書込み手順やそのための複雑な周辺
回路は不要となる。
そして、本発明ではメモリセルを相補型に構成し、相対
的な電位差を検知してそれを増幅するので、二次的な効
果として記憶素子の特性のばらつきに対して読出し時の
余裕度が大きくなる。
的な電位差を検知してそれを増幅するので、二次的な効
果として記憶素子の特性のばらつきに対して読出し時の
余裕度が大きくなる。
また、記憶素子では一般に、保持時間あるいは書換え回
数に比例する特性の劣化が知られているが、このような
記憶素子の特性劣化も一対の記憶素子の相対的な電位差
を検知することによりその余裕度が大きくなる。
数に比例する特性の劣化が知られているが、このような
記憶素子の特性劣化も一対の記憶素子の相対的な電位差
を検知することによりその余裕度が大きくなる。
第1図は本発明における1個のメモリセルを示す回路図
、第2図は従来の記憶装置における1個のメモリセルを
示す回路図である。 P+、P=・・・・・・記憶用MOSトランジスタ、Q
+、Q:・・・・・・選択用MoSトランジスタ、2・
・・・・・差動増幅器。
、第2図は従来の記憶装置における1個のメモリセルを
示す回路図である。 P+、P=・・・・・・記憶用MOSトランジスタ、Q
+、Q:・・・・・・選択用MoSトランジスタ、2・
・・・・・差動増幅器。
Claims (1)
- (1)メモリセルに一対の電気的に消去可能な不揮発性
MOS型記憶素子を有し、一方の記憶素子のドレインを
他方の記憶素子のゲートに、他方の記憶素子のドレイン
を一方の記憶素子のゲートにそれぞれ接続し、かつ、両
記憶素子の出力を差動増幅器の2入力として検出する不
揮発性半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61181756A JPS6339197A (ja) | 1986-07-31 | 1986-07-31 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61181756A JPS6339197A (ja) | 1986-07-31 | 1986-07-31 | 不揮発性半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6339197A true JPS6339197A (ja) | 1988-02-19 |
Family
ID=16106336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61181756A Pending JPS6339197A (ja) | 1986-07-31 | 1986-07-31 | 不揮発性半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6339197A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH029094A (ja) * | 1988-06-27 | 1990-01-12 | Nec Corp | センスアンプ |
JPWO2005096314A1 (ja) * | 2004-03-31 | 2008-02-21 | 財団法人北九州産業学術推進機構 | 半導体不揮発記憶回路 |
-
1986
- 1986-07-31 JP JP61181756A patent/JPS6339197A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH029094A (ja) * | 1988-06-27 | 1990-01-12 | Nec Corp | センスアンプ |
JPWO2005096314A1 (ja) * | 2004-03-31 | 2008-02-21 | 財団法人北九州産業学術推進機構 | 半導体不揮発記憶回路 |
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