KR20060135874A - 반도체 불휘발 기억 회로 - Google Patents

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KR20060135874A
KR20060135874A KR1020067021096A KR20067021096A KR20060135874A KR 20060135874 A KR20060135874 A KR 20060135874A KR 1020067021096 A KR1020067021096 A KR 1020067021096A KR 20067021096 A KR20067021096 A KR 20067021096A KR 20060135874 A KR20060135874 A KR 20060135874A
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가즈유키 나카무라
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기타큐슈 파운데이션 포 더 어드밴스먼트 오브 인더스트리 사이언스 앤드 테크놀로지
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Abstract

본 발명은 기억 유지용 FET형 트랜지스터로의 의사적-쓰기를 방지하고 안정된 기억 유지가 가능한 반도체 불휘발 기억 회로를 실현한다. 반도체 불휘발 회로는, 접지 전위(GND)와 비트선(BL)의 사이에 소스/드레인 경로를 형성하는 제1 FET형 트랜지스터(MNM1), 접지 전위(GND)와 차동 페어선(BL_)의 사이에 소스/드레인 경로를 형성하는 제2 FET형 트랜지스터(MNM2), 상기 제1 FET형 트랜지스터(MNM1)의 드레인 단자와 비트선(BL)의 사이의 접속을 개폐하는 제3 FET형 트랜지스터(MNM3), 상기 제2 FET형 트랜지스터(MNM2)의 드레인 단자와 차동 페어선(BL_)의 사이의 접속을 개폐하는 제4 FET형 트랜지스터(MNM4)를 구비한다.
반도체 불휘발 기억 회로, 트랜지스터, 전위, 소스, 드레인, 비트선

Description

반도체 불휘발 기억 회로{SEMICONDUCTOR NONVOLATILE STORAGE CIRCUIT}
본 발명은 전원을 끊어도 기억 내용을 계속 유지할 수 있는 반도체 불휘발 기억 회로에 관한 것이다.
반도체 불휘발 기억 회로란 전원을 끊어도 기억 내용을 계속 유지하는 타입의 반도체 기억 회로로서, 플로팅 게이트(floating gate) 구조를 이용한 플래시 EEPROM, 강유전체막을 이용하는 FeRAM, 강자성체막을 이용하는 MRAM 등이 있다. 이들 반도체 불휘발 기억 회로는 특별한 트랜지스터 구조나 특수한 재료를 이용하고 있기 때문에, 가격이 비싸다. 그래서, 보다 저렴한 비용의 반도체 불휘발 기억 회로가 요구되고 있다.
예를 들면 특허 문헌 1에는, 2개의 MISFET형 트랜지스터로 구성되고, 그 2개의 MISFET형 트랜지스터 소스의 단자를 접지 전위에 공통 접속하여 게이트 단자를 워드선에 공통 접속하는 것과 함께, 제1 MISFET형 트랜지스터의 드레인 단자를 비트선에 접속하고 제2 MISFET형 트랜지스터의 드레인 단자를 상기 비트선의 차동 페어(pair)선에 접속한 반도체 불휘발 기억 회로(이하, 종래 회로라고 한다.)가 제안 되어 있다.
이 종래 회로는 2개의 MISFET형 트랜지스터 중 어느 한쪽의 MISFET형 트랜지스터의 게이트 단자 전원 전위와 접지 전위의 중간의 전압값을 인가하는 것에 의해, FET형 트랜지스터의 도통 저항을 변화시키고, 이 2개의 MISFET형 트랜지스터의 도통 저항의 대소로 '0' 또는 '1'을 기억하는 것이다.
도7은 종래 회로의 회로도이다. 이 회로는 동일 형식의 제1 및 제2 MISFET 형 트랜지스터(MNM1, MNM2)의 소스 단자를 공통선(COMM)을 통해 접지 전위(GND)에, 게이트 단자를 워드선(WL)에 각각 접속하는 것과 함께, 제1 MISFET형 트랜지스터(MNM1)의 드레인 단자를 비트선(BL)에 접속하고, 제2 MISFET형 트랜지스터(MNM2)의 드레인 단자를 비트선(BL)의 차동 페어선(BL_)에 접속한 것으로, 제1 MISFET형 트랜지스터(MNM1)의 문턱 전압(Vt(MNM1))이 제2 MISFET형 트랜지스터(MNM2)의 문턱 전압(Vt(MNM2))보다 높은 상태를 '0' 기억 상태로 하고, 그 반대 상태를 '1' 기억 상태로 하는 것이다.
또한, '형식'이란 n채널형/p채널형의 구별을 말하고, '동일 형식의 MISFET형 트랜지스터'란 그들의 MISFET형 트랜지스터의 '형식'이 n채널형 또는 p채널형으로 통일되어 있는 것을 말한다(이하 본 명세서에 있어서 동일함). 여기에서 제1 및 제2 MISFET형 트랜지스터(MNM1, MNM2)는 n형 MISFET형 트랜지스터이다.
도8은 종래 회로에 쓰기를 행하는 순서를 도시한 타이밍 챠트이다. 종래 회로로의 쓰기는 다음과 같이 행한다. 우선 워드선(WL)의 전압을 전원 전압(VDD)의 절반 정도인 2.5V로 하고, 비트선(BL)의 전압을 상기 전원 전압과 같은 5V(VDD), 차동 페어선(BL_)의 전압을 0V(GND)로 한 상태를 일정 시간 유지한다. 그러면 제1 MISFET형 트랜지스터(MNM1)만이 포화 영역에서 동작하므로, 제1 MISFET형 트랜지스터(MNM1)에 핫 캐리어(hot carrier)가 발생하여 도통 저항이 커진다. 그 결과 제1 MISFET형 트랜지스터(MNM1)의 문턱 전압(Vt(MNM1))은 높은 쪽으로 시프트되고, 제2 MISFET형 트랜지스터(MNM2)의 문턱 전압(Vt(MNM2))보다 높아져서, '0' 기억 상태가 된다. 반대로 비트선(BL)의 전압을 0V(GND), 차동 페어선(BL_)의 전압을 5V(VDD)로 하고 워드선(WL)의 전압을 2.5V로 한 상태를 일정 시간 유지하면, 제2 MISFET형 트랜지스터(MNM2)의 도통 저항이 커져, 제2 MISFET형 트랜지스터(MNM2)의 문턱 전압(Vt(MNM2))은 높은 쪽으로 시프트된다. 그 결과 제1 MISFET형 트랜지스터(MNM1)의 문턱 전압(Vt(MNM1))은 제2 MISFET형 트랜지스터(MNM2)의 문턱 전압(Vt(MNM2))보다 낮아져서 '1' 기억 상태가 된다. 또한, 문턱 전압(Vt)의 시프트량은 읽기 회로의 능력에 따라 판별 가능한 레벨 이상으로 하면 된다.
도9는 종래 회로의 덮어쓰기 원리를 도시한 설명도로서, 왼쪽 세로축은 제1 MISFET형 트랜지스터(MNM1)의 문턱 전압(Vt(MNM1))을, 오른쪽 세로축은 제2 MISFET형 트랜지스터(MNM2)의 문턱 전압(Vt(MNM2))을 나타내고 있다. 초기 단계(쓰기 전)에는 문턱 전압(Vt(MNM1)) 및 문턱 전압(Vt(MNM2))은 어느 쪽도 Vt0이며, 서로 동등하다. 상술한 바와 같이 제1 MISFET형 트랜지스터(MNM1)를 포화 영역에서 동작시키면 문턱 전압(Vt(MNM1))은 Vt1으로 시프트하고, 제2 MISFET형 트랜지스터(MNM2)의 문턱 전압(Vt(MNM2))(=Vt0)보다 높아지기 때문에, '0' 기억 상태가 된다. 다음으로, 제2 MISFET형 트랜지스터(MNM2)를 포화 영역에서 동작시켜서 문턱 전 압(Vt(MNM2))을 Vt1보다 높은 Vt2로 시프트하면, '0' 기억 상태에서 '1' 기억 상태로 다시 기록된다. 다시 제1 MISFET형 트랜지스터(MNM1)를 포화 영역에서 동작시켜서 문턱 전압(Vt(MNM1))을 Vt1에서 Vt3로 시프트 하면, '1' 기억 상태에서 '0' 기억 상태로 돌아간다. 이와 같이 문턱 전압이 낮은 쪽의 MISFET형 트랜지스터를 포화 영역에서 동작시켜서 다른 쪽 MISFET형 트랜지스터의 문턱 전압보다 높은 레벨로 시프트할 때마다, '0' 기억 상태와 '1' 기억 상태가 번갈아 전환된다(단, 도통 저항의 증가가 진행되어, 문턱 전압이 그 이상 시프트 되지 않게 되면, 전환할 수 없게 된다). 또한, 문턱 전압의 변화는 소자의 변화에 기인하는 것이기 때문에, '0' 또는 '1'의 기억 상태는 전원을 끊어도 유지된다.
도10은 종래 회로의 읽기 동작을 설명한 타이밍 챠트이다. 종래 회로의 읽기는 다음과 같이 행해진다. 우선 비트선(BL)의 전압을 미리 전원 전압(VDD)으로 충전해 두고, 워드선(WL)의 전압을 전원 전압(VDD)까지 올려서, 제1 및 제2 MISFET형 트랜지스터(MNM1, MNM2)를 동시에 도통시키고, 양자의 문턱 전압차를 비트선(BL)의 전압과 차동 페어선(BL_)의 전압차로서 읽어서, '0' 또는 '1'을 판단한다.
종래 회로를 복수개 배열하여 복수 비트의 기억을 쓰고 읽는 경우에는 다음과 같이 구성한다. 도11은 종래 회로를 복수개 배열하여 이루어지는 기억 회로의 예를 도시한 도면이다. 이 기억 회로는 4세트의 종래 회로를 2행 2열로 배열하고 4비트분의 정보의 쓰기/읽기를 가능하게 한 회로이다. 이 회로에서 2개의 워드선(WL0, WL1)과 2세트의 비트선쌍(BL0, BL0_, BL1, BL1_)은 각각 행 방향, 열 방향으로 늘어선 2세트의 종래 회로 사이에서 공용되고 있다.
휘발 기억 회로와 종래 회로를 조합하여 전원을 기동할 때 종래 회로의 기억을 휘발 기억 회로에 쓰고, 전원이 들어온 상태에서는 이 휘발 기억 회로로 기억의 읽기 및 개서(改書)를 행하고, 전원을 차단할 때에 휘발 회로의 기억을 종래 회로에 쓰는 것도 가능하다.
도12는 휘발 기억 회로와 종래 회로의 조합을 도시한 도면이며, 스태틱(static)형 반도체 메모리(SM)의 기억 노드(C, C_)에 종래 회로(SC)를 접속한 예를 도시하고 있다.
스태틱형 반도체 메모리(SM)는 알려진 스태틱형 반도체 메모리(SRAM)이며, n형 구동 트랜지스터(MN1)와 p형 부하 트랜지스터(MP1)에 의해 구성되는 제1 인버터 회로와 n형 구동 트랜지스터(MN2)와 p형 부하 트랜지스터(MP2)에 의해 구성되는 제2 인버터 회로의 교차 접속에 의해 플립플롭을 구성하여 기억 노드(C, C_)에 '1' 또는 '0'의 데이터를 기억하는 것이다.
기억 노드(C, C_)는 각각 전송 트랜지스터(MNT1, MNT2)를 통해 비트선쌍(BL, BL_)에 접속되어 있다. 전송 트랜지스터(MNT1, MNT2)의 게이트 단자는 워드선(WL)에 접속되어 워드선(WL)의 신호에 의해 기억 노드(C, C_)와 비트선쌍(BL, BL_)의 사이를 통전/단전한다.
종래 회로(SC)는 스태틱형 반도체 메모리(SM)의 기억 노드(C)와 접지 전위(GND)의 사이에 소스/드레인 경로를 형성하는 제1 MISFET형 트랜지스터(MNM1)와, 기억 노드(C_)와 접지 전위(GND)의 사이에 소스/드레인 경로를 형성하는 제2 MISFET형 트랜지스터(MNM1)로 구성되고, 제1 MISFET형 트랜지스터(MNM1) 및 제2 MISFET형 트랜지스터(MNM2)의 게이트 단자는 워드선(WLW)에 접속되어 있다.
또한, 트랜지스터(MPEQ)는 기억 노드(C)와 기억 노드(C_)의 사이의 접속을 신호선(EQ)에 의해 개폐하는 스위치 소자이며, 트랜지스터(MNRS)는 구동 트랜지스터(MN1, MN2)와 접지 전위(GND)의 사이의 접속을 신호선(RESTORE)에 의해 개폐하는 스위치 소자이다.
이와 같이 구성되어 있기 때문에, 도12에 도시한 기억 회로는 RESTORE신호를 전원 전위로, WLW신호를 접지 전위로. EQ신호를 전원 전위로 하면 스태틱형 반도체 메모리(SRAM)로서 기능하고, 반대로 STORE신호를 접지 전위로, WLW신호를 전원 전위로, EQ신호를 접지 전위로 하면 도7에 도시한 종래 회로와 등가인 반도체 불휘발 기억 회로로서 기능한다.
특허 문헌1: 국제 공개 WO2004/057621
종래 회로는 핫 캐리어 발생에 의해 생기는 MISFET형 트랜지스터의 소스/드레인 사이의 도통 저항값의 증가를 이용하여 기억하기 때문에, 전원 전압을 인가하는 일 없이 기억을 유지할 수 있는 점에서 우수하지만, 복수의 종래 회로를 배열하여 사용하는 경우에, MISFET형 트랜지스터에 의도하지 않은 핫 캐리어 발생(=도통 저항값의 증가=기억의 개서)이 생긴다는 문제가 있다.
예들 들면 도11에 도시한 회로에 있어서, 워드선(WL0)과 비트선(BL0)의 전압을 올려서 제1 MISFET형 트랜지스터(MN001)에 쓰기 동작을 행하는 경우, 비트선(BL0)은 제1 MISFET형 트랜지스터(MN011)에도 공통 접속되어 있기 때문에, 워드선(WL1)이 비선택 상태(즉 WL1의 전압=접지 전위(GND))이어도, 제1 MISFET형 트랜지스터(MN011)의 소스 단자에는 제1 MISFET형 트랜지스터(MN001)의 소스와 동일한 전압이 인가되게 된다. 이 상태를 길게 유지한 경우, 본래 비선택 상태에 있는 제1 MISFET형 트랜지스터(MN011)에도 의도하지 않은 핫 캐리어가 발생하여, 말하자면 의사(擬似)적 쓰기 상태가 되어, 본래 기억해 두어야 할 정보를 잃어버리는 경우가 있다.
본 발명은 이와 같은 문제를 감안하여 이루어진 것으로, 기억 유지용 MISFET형 트랜지스터로의 의사적-쓰기(pseudo-writing)를 방지하는 것에 의해 안정된 기억 유지가 가능한 반도체 불휘발 기억 회로를 실현하는 것을 목적으로 한다.
본 발명에 따른 반도체 불휘발 기억 회로의 제1 구성은, 제1 및 제2 MISFET형 트랜지스터를 구비하고, 상기 제1 및 제2 MISFET형 트랜지스터의 소스 단자는 접지 전위에 공통 접속되고, 상기 제1 및 제2 MISFET형 트랜지스터의 게이트 단자는 제1 워드선에 공통 접속되고, 상기 제1 MISFET형 트랜지스터의 드레인 단자는 비트선에 접속되고, 상기 제2 MISFET형 트랜지스터의 드레인 단자는 상기 비트선의 차동 페어선에 접속되어 이루어지는 반도체 불휘발기억 회로에 있어서, 상기 제1 MISFET형 트랜지스터의 드레인 단자와 상기 비트선의 사이를 통전/단전하는 제1 스위치 소자 및 상기 제2 MISFET형 트랜지스터의 드레인 단자와 상기 차동 페어선의 사이를 통전/단전하는 제2 스위치 소자를 구비하는 것을 특징으로 한다.
이 구성에 의해, 반도체 불휘발 기억 회로가 선택되어 있지 않은 때는, 제1 및 제2 MISFET형 트랜지스터의 드레인 단자를 개방(플로팅) 상태로 할 수 있기 때문에, 제1 및 제2 MISFET형 트랜지스터에 의도하지 않은 드레인 전류가 흐르는 것을 방지한다.
본 발명에 따른 반도체 불휘발 기억 회로의 제2 구성은, 상기 제1 구성에 있어서, 상기 제1 및 제2 스위치 소자는 제3 및 제4 MISFET형 트랜지스터이며, 상기 제3 및 제4 MISFET형 트랜지스터의 게이트 단자는 제2 워드선에 공통 접속되는 것을 특징으로 한다.
이 구성에 의해, 제1 및 제2 스위치 소자를 제1 및 제2 MISFET형 트랜지스터와 같은 FET형 트랜지스터로 하기 때문에, 회로의 작성이 용이해진다.
본 발명에 따른 반도체 불휘발 기억 회로의 제3 구성은, 상기 제1 또는 제2구성에 있어서, 상기 제1 및 제2 MISFET형 트랜지스터의 드레인 단자는 각각 제3 및 제4 스위치 소자를 통해 상기 접지 전위에 접속되는 것을 특징으로 한다.
이 구성에 의해, 반도체 불휘발 기억 회로가 선택되어 있지 않은 때는, 제1 및 제2 MISFET형 트랜지스터의 드레인 단자의 전위를 소스 단자와 동일하게 할 수 있기 때문에, 제1 및 제2 MISFET형 트랜지스터에 드레인 전류가 흐를 우려가 전혀 없어진다.
본 발명에 따른 반도체 불휘발 기억 회로의 제4 구성은, 상기 제3 구성에 있어서, 상기 제3 및 제4 스위치 소자는 제5 및 제6 MISFET형 트랜지스터이며, 상기 제5 및 제6 MISFET형 트랜지스터의 게이트 단자는 상기 제2 워드선의 차동 페어선에 공통 접속되는 것을 특징으로 한다.
이 구성에 의해, 제3 및 제4 스위치 소자를 제1 ∼ 제4 MISFET형 트랜지스터와 같은 FET형 트랜지스터로 하기 때문에, 회로의 작성이 용이해진다.
본 발명에 따른 반도체 불휘발 기억 회로의 제5 구성은, 상기 제2 ∼ 제4 중 어느 하나의 구성에 있어서, 한쪽의 기억 노드가 상기 비트선에 접속되고 다른 한쪽의 기억 노드가 상기 비트선의 차동 페어선에 접속되는 휘발 기억 회로를 구비하고, 상기 제3 MISFET형 트랜지스터의 드레인 단자는 상기 휘발 기억 회로의 한쪽의 기억 노드에 접속되고, 상기 제4 MISFET형 트랜지스터의 드레인 단자는 상기 휘발 기억 회로의 다른 한쪽의 기억 노드에 접속되고, 상기 휘발 기억 회로의 한쪽의 기억 노드와 다른 한쪽의 기억 노드는 제5 스위치 소자를 통해 접속되고, 상기 휘발 기억 회로의 접지선은 제6 스위치 소자를 통해 상기 접지 전위에 접속되는 것을 특징으로 한다.
이 구성에 의해, 제5 및 제6 스위치 소자에 의해 반도체 불휘발 기억 회로와 휘발 기억 회로를 번갈아 전환하여 사용할 수 있기 때문에, 반도체 불휘발 기억 회로의 덮어쓰기 빈도를 낮출 수 있다. 그 때문에 반도체 불휘발 기억 회로의 수명을 늘릴 수 있다.
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본 발명에 따른 반도체 불휘발 기억 회로의 제6 구성은, 상기 제1 ∼ 제5 중 어느 하나의 구성에 있어서, 상기 제1 워드선에 전원 전위와 접지 전위의 중간 전압을 인가하고, 상기 비트선 또는 상기 비트선의 차동 페어선의 어느 한 쪽에 전원 전위를 인가하는 것에 의해 상기 제1 또는 제2 MISFET형 트랜지스터의 도통 저항값을 변화시키고, 상기 제1 및 제2 MISFET형 트랜지스터의 도통 저항값에 차이를 부여하여, 도통 저항값의 차이로 '1' 또는 '0'을 기억하는 것을 특징으로 한다.
이 구성에 의해, 상기 제1 및 제2 MISFET형 트랜지스터의 도통 저항값의 차이에 의해 기억을 행하기 때문에, 전원이 차단되어도 기억이 유지된다.
상기 본 발명의 구성에 의해, 반도체 불휘발 기억 회로가 선택되고 있지 않을 때 기억 유지용 MISFET형 트랜지스터에 대한 의도하지 않은 드레인 전류 유입을 방지하여 의사적-쓰기를 방지할 수 있기 때문에, 안정된 기억 유지가 가능한 반도체 불휘발 기억 회로를 실현할 수 있다. 또한, 본 발명의 반도체 불휘발 기억 회로는 FET형 트랜지스터의 조합으로 구성되고 다른 소자를 필요로 하지 않기 때문에, 회로의 설계나 제조가 용이하고 개발 기간의 단축이나 제조 단가의 저감을 가져오는 효과도 있다. 또한, 휘발 기억 회로와 조합하여 사용하면, 반도체 불휘발 기억 회로의 수명을 늘릴 수 있다.
도1은 본 발명의 실시예1에 따른 반도체 불휘발 기억 회로의 회로도.
도2는 도1의 반도체 불휘발 기억 회로의 쓰기 동작을 설명하는 타이밍 챠트.
도3은 도1의 반도체 불휘발 기억 회로의 읽기 동작을 설명하는 타이밍 챠트.
도4는 본 발명의 실시예 2에 따른 기억 회로의 회로도.
도5는 본 발명의 실시예 3에 따른 반도체 불휘발 기억 회로의 회로도.
도6은 본 발명의 실시예 4에 따른 기억 회로의 회로도.
도7은 종래 회로의 예를 도시한 회로도.
도8은 도7의 종래 회로의 쓰기 동작을 설명하는 타이밍 챠트.
도9는 도7의 종래 회로의 읽기 동작을 설명하는 타이밍 챠트.
도10은 도7의 종래 회로에 대한 덮어쓰기 방법을 설명하는 설명도.
도11은 종래 회로를 복수개 배열하여 이루어지는 기억 회로의 회로도.
도12는 종래 회로의 다른 예를 도시한 회로도.
*도면의 주요 부분에 대한 부호의 설명
BL, BL0, BL1 : 비트선
BL_, BL0_, BL1_ : (비트선의) 차동 페어선
C, C_ : 기억 노드 COMM, COMM0, COMM1 : 공통선
MN111, MNM1, MN001, MN011, MN101 : 제1 MISFET형 트랜지스터
MN112, MNM2, MN002, MN012, MN102 : 제2 MISFET형 트랜지스터
MN113, MNM3, MN003, MN013, MN103 : 제3 MISFET형 트랜지스터
MN114, MNM4, MN004, MN014, MN104 : 제4 MISFET형 트랜지스터
MNM5 : 제5 MISFET형 트랜지스터
MNM6 : 제6 MISFET형 트랜지스터
MN1, MN2 : 구동 트랜지스터 MP1, MP2 : 부하 트랜지스터
MNT1, MNT2 : 전송 트랜지스터 MPEQ, MNRS : 트랜지스터
SC : 종래 회로 SI : 반도체 불휘발 기억 회로
SM : 스태틱형 반도체 메모리
WLWS, WL, WL0, WL1, WLS, WLS0, WLS1, WLW : 워드선
WL_, WLS_ : (워드선의) 차동 페어선
이하 본 발명을 실시하기 위한 가장 좋은 형태에 대해서 도면을 참조하면서 설명한다.
(실시예 1)
도1은 본 발명의 실시예1에 따른 반도체 불휘발 기억 회로의 회로도이다. 이 반도체 불휘발 기억 회로는 도7에 도시한 종래 회로에 제3 MISFET형 트랜지스터(MNM3) 및 제4 MISFET형 트랜지스터(MNM4)를 추가한 것에 특징이 있다. 제3 및 제4 MISFET형 트랜지스터(MNM3, MNM4)는 제1 및 제2 MISFET형 트랜지스터(MNM1, MNM2)에 비하여, 핫 캐리어 발생 등의 소자 열화를 일으키기 힘든 구조나 레이아웃 구성을 구비한 것이 선택된다. 예를 들면 게이트 폭을 크게 하면 핫 캐리어의 발생량이 적어지기 때문에, 소자 열화가 일어나기 힘들어진다. 또한, 종래 회로와 공통되는 구성 요소에는 동일 부호를 붙였기 때문에, 설명을 생략한다.
제3 MISFET형 트랜지스터(MNM3)는 제1 MISFET형 트랜지스터(MNM1)의 드레인 단자와 비트선(BL)의 사이에 소스/드레인 경로를 형성하고, 제4 MISFET형 트랜지스 터(MNM4)는 제2 MISFET형 트랜지스터(MNM2)의 드레인 단자와 차동 페어선(BL_)의 사이에 소스/드레인 경로를 형성하고 있다. 또한, 제3 MISFET형 트랜지스터(MNM3) 및 제4 MISFET형 트랜지스터(MNM4)의 게이트 단자는 워드선(WLS)에 접속되어 있다. 또한, 제3 및 제4 MISFET형 트랜지스터(MNM3, MNM4)는 n형 MISFET형 트랜지스터이다.
도2는 도1의 반도체 불휘발 기억 회로의 쓰기 동작을 설명하는 타이밍 챠트이며, 도3은 읽기 동작을 설명하는 타이밍 챠트이다. 도2 및 도3에 도시한 바와 같이, 반도체 불휘발 기억 회로를 선택하여 데이터의 쓰기 또는 읽기를 행할 때는 워드선(WLS)의 전압이 워드선(WL)의 전압과 동기화하여 전원 전위(VDD)로 상승하고, 반도체 불휘발 기억 회로가 선택되어 있지 않은 때는 워드선(WLS) 및 워드선(WL)의 전압은 함께 접지 전위(GND)를 유지하고 있다. 그 때문에, 반도체 불휘발 기억 회로가 선택되어 있지 않은 때는 제1 및 제2 MISFET형 트랜지스터(MNM1, MNM2)의 드레인 단자가 개방(플로팅)되어 있기 때문에, 제1 및 제2 MISFET형 트랜지스터(MNM1, MNM2)의 드레인 단자에 비트쌍(BL, BL_)으로부터 전압이 인가되는 일은 없다.
(실시예 2)
도4는 본 발명의 실시예 2에 따른 기억 회로의 회로도이다. 이 기억 회로는 도1에 도시한 반도체 불휘발 기억 회로를 2행 2열로 배열하여, 4비트분의 정보를 쓰고 읽을 수 있도록 한 회로이다. 이 회로에서 4개의 워드선(WL0, WL1, WLS0, WLS1)과 2세트의 비트선쌍(BL0, BL0_, BL1, BL1_)은, 각각, 행 방향, 열 방향으로 배열되는 2세트의 반도체 불휘발 기억 회로 사이에서 공용되고 있다. 또한, 2개의 공통선(COMM0, COMM1)은 행 방향으로 배열된 2세트의 반도체 불휘발 기억 회로 사이에서 공용되고 있으나, 4세트의 반도체 불휘발 기억 회로를 1개의 공통선으로 잇는 것도 가능하다.
이 기억 회로에서는 워드선(WL0, WL1)의 전압을 전원 전위(VDD)로 상승시키고, 상단의 2세트의 반도체 불휘발 기억 회로를 선택하여, 쓰기 또는 읽기를 행하는 경우에는, 워드선(WLS1)의 전압을 접지 전위(GND)로 하여 하단의 2세트의 반도체 불휘발 기억 회로를 비트선쌍(BL0, BL0_, BL1, BL1_)으로부터 전기적으로 완전하게 절단할 수 있다. 그 때문에 하단의 2조의 반도체 불휘발 기억 회로가 의사적-쓰기 상태가 되는 것을 방지할 수 있다.
마찬가지로, 하단의 2세트의 반도체 불휘발 기억 회로를 선택하여, 쓰기 또는 읽기를 행할 때에는, 제2 워드선(WLS0)의 전압을 접지 전위(GND)로 하여, 상단의 2세트의 반도체 불휘발 기억 회로를 비트선쌍(BL0, BL0_, BL1, BL1_)으로부터 전기적으로 완전하게 절단하여 의사적-쓰기 상태가 되는 것을 방지할 수 있다.
(실시예 3)
도5는 본 발명의 실시예 3에 따른 반도체 불휘발 기억 회로의 회로도이다. 이 반도체 불휘발 기억 회로는 도1에 도시한 반도체 불휘발 기억 회로에 제5 MISFET형 트랜지스터(MNM5) 및 제6 MISFET형 트랜지스터(MNM6)를 추가한 것에 특징 이 있다. 제5 MISFET형 트랜지스터(MNM5)의 드레인 단자는 제1 MISFET형 트랜지스터(MNM1)의 드레인 단자에 접속되고, 소스 단자는 공통선(COMM)에 접속되어 있다. 또한, 제6 MISFET형 트랜지스터(MNM6)의 드레인 단자는 제2 MISFET형 트랜지스터(MNM2)의 드레인 단자에 접속되고, 소스 단자는 공통선(COMM)에 접속되어 있다. 제5 및 제6 MISFET형 트랜지스터(MNM5, MNM6)의 게이트 단자는 워드선(WLS)의 차동 페어선(WLS_)에 접속되고, 제3 및 제4 MISFET형 트랜지스터(MNM3, MNM4)의 게이트 단자에 입력되는 WLS신호의 반전 신호를 입력받는다. 또한, 제5 및 제6 MISFET형 트랜지스터(MNM5, MNM6)는 n형 MISFET형 트랜지스터이다. 또한, 도1의 반도체 불휘발 기억 회로와 공통되는 구성 요소에는 동일한 부호를 붙였기 때문에, 설명을 생략한다.
이와 같은 구성에 따라, 이 기억 회로를 선택하지 않을 때에는, 제1 및 제2 MISFET형 트랜지스터(MNM1, MNM2)의 드레인 단자의 전위를 소스 단자와 동일 레벨로 할 수 있기 때문에, 제1 및 제2 MISFET형 트랜지스터(MNM1, MNM2)에는 드레인 전류가 흐를 우려가 전혀 없다. 이것에 의해, 더 완전하게, 선택하지 않을 때의 의사적-쓰기를 방지할 수 있다.
(실시예 4)
도6은 본 발명의 실시예 4에 따른 기억 회로의 회로도이다. 이 기억 회로는 알려진 스태틱형 반도체 메모리(SM)의 2개의 기억 노드에 반도체 불휘발 기억 회로(SI)의 입출력 단자를 접속한 회로이다. 또한, 스태틱형 반도체 메모리(SM)는 도 11에 도시한 회로와 동일한 회로이며, 그 구성 요소에 동일한 부호를 붙였기 때문에, 설명을 생략한다.
반도체 불휘발 기억 회로(SI)는 실시예1에 따른 반도체 불휘발 기억 회로와 동일하게, 제1 및 제2 MISFET형 트랜지스터(MNM1, MNM2)의 소스 단자를 접지 전위(GND)에, 게이트 단자를 워드선(WLW)에 접속하는 것과 함께 제1 MISFET형 트랜지스터(MNM1)의 드레인 단자와 제3 MISFET형 트랜지스터(MNM3)의 소스 단자를 접속하고, 제3 MISFET형 트랜지스터(MNM3)의 드레인 단자를 스태틱형 반도체 메모리(SM)의 한쪽의 기억 노드(C)에 접속하고, 제2 MISFET형 트랜지스터(MNM2)의 드레인 단자와 제4 MISFET형 트랜지스터(MNM4)의 소스 단자를 접속하고, 제4 MISFET형 트랜지스터(MNM4)의 드레인 단자를 스태틱형 반도체 메모리(SM)의 다른 한쪽의 기억 노드(C_)에 접속하고, 제3 및 제4 MISFET형 트랜지스터(MNM3, MNM4)의 게이트를 워드선(WLWS)에 접속한 것이다. 또한, 실시예1과 같이 WLWS신호는 WLW신호와 동기화하여 상승/하강된다.
이렇게 구성되었기 때문에, RESTORE신호를 전원 전위로, WLW신호를 접지 전위(GND)로, EQ신호를 전원 전위(VDD)로 하면, 이 회로는 스태틱형 반도체 메모리로서 기능하고, 반대로 STORE신호를 접지 전위(GND)로, WLW신호를 전원 전위(VDD)로, EQ신호를 접지 전위(GND)로 하면 실시예1에 따른 반도체 불휘발 기억 회로와 등가 회로로서 기능한다.
이 기억 회로에 있어서 통상의 읽기/쓰기 동작이 스태틱형 반도체 메모리(SM)에 있어서 행해지고, 전원 차단 전 등의 타이밍에 한하여 반도체 불휘발 기 억 회로(SI)에 데이터를 쓰도록 하면 반도체 불휘발 기억 회로(SI)의 데이터의 덮어쓰기의 빈도를 줄일수 있기 때문에, 반도체 불휘발 기억 회로(SI)의 수명을 늘릴 수 있다. 또한, 스태틱형 반도체 메모리(SM)의 동작시에는 제1 및 제2 MISFET형 트랜지스터(MNM1, MNM2)에 전압 스트레스가 가해지는 일이 없기 때문에, 안정적으로 불휘발 기억 정보를 유지할 수 있다. 또한, 전원 인가시에 있어서는 읽기나 쓰기 속도에 뛰어난 스태틱형 반도체 메모리(SM)가 읽기/쓰기 요구에 응답하는 것으로 되기 때문에, 통상 동작시의 응답 속도가 향상된다.
또한, 이상의 설명에서는 드레인 전류에 의한 핫 캐리어의 발생에 기인하는 FET형 트랜지스터의 도통 저항의 증가(=문턱 전압의 상승)를 불휘발 기억에 이용하는 예를 들었는데, 본 발명의 반도체 불휘발 기억 회로는 이러한 것에 한정되는 것이 아니다. FET형 트랜지스터에 드레인 전류를 흘리는 것에 의해 발생하는 특성의 변화라면, 다른 특성이나 현상을 이용할 수도 있다.
또한, 실시예에서는 n형 MISFET형 트랜지스터를 사용하는 회로를 나타내었으나, 본 발명에 따른 불휘발 기억 회로는 n형 MISFET형 트랜지스터를 사용하는 회로로 한정되지 않는다. 예를 들면, p형 MISFET형 트랜지스터의 핫 홀에 의한 소자 열화 현상을 이용하여 본 발명의 반도체 불휘발 기억 회로를 구성하는 것도 가능하다.
이상 설명한 바와 같이 본 발명에 따르면 안정적인 기억 유지가 가능한 반도 체 불휘발 기억 회로를 저렴한 비용으로 제공할 수 있기 때문에, 본 발명은 반도체 불휘발 기억 회로를 직접 제조하는 반도체 제조업 뿐만 아니라 반도체 불휘발 기억 회로를 이용하는 각종 정보기기 제조업, 산업기기 제조업, 민생기기 제조업 등 관련되는 많은 산업 분야에 있어서 이용 가능성이 있다.

Claims (6)

  1. 제1 및 제2 MISFET형 트랜지스터를 구비하고,
    상기 제1 및 제2 MISFET형 트랜지스터의 소스 단자는 접지 전위에 공통 접속되고,
    상기 제1 및 제2 MISFET형 트랜지스터의 게이트 단자는 제1 워드선에 공통 접속되고,
    상기 제1 MISFET형 트랜지스터의 드레인 단자는 비트선에 접속되고,
    상기 제2 MISFET형 트랜지스터의 드레인 단자가 상기 비트선의 차동 페어(pair)선에 접속되어 이루어지는 반도체 불휘발 기억 회로에 있어서,
    상기 제1 MISFET형 트랜지스터의 드레인 단자와 상기 비트선의 사이를 통전/단전하는 제1 스위치 소자; 및
    상기 제2 MISFET형 트랜지스터의 드레인 단자와 상기 차동 페어선의 사이를 통전/단전하는 제2 스위치 소자
    를 구비하는 반도체 불휘발 기억 회로.
  2. 제1항에 있어서,
    상기 제1 및 제2 스위치 소자는 제3 및 제4 MISFET형 트랜지스터이며,
    상기 제3 및 제4 MISFET형 트랜지스터의 게이트 단자는 제2 워드선에 공통 접속되는
    반도체 불휘발 기억 회로.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 MISFET형 트랜지스터의 드레인 단자는 각각 제3 및 제4 스위치 소자를 통해 상기 접지 전위에 접속되는
    반도체 불휘발 기억 회로.
  4. 제3항에 있어서,
    상기 제3 및 제4 스위치 소자는 제5 및 제6 MISFET형 트랜지스터이며,
    상기 제5 및 제6 MISFET형 트랜지스터의 게이트 단자는 상기 제2 워드선의 차동 페어선에 공통 접속되는
    반도체 불휘발 기억 회로.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    한쪽의 기억 노드가 상기 비트선에 접속되고 다른 한쪽의 기억 노드가 상기 비트선의 차동 페어선에 접속되는 휘발 기억 회로
    를 구비하고,
    상기 제3 MISFET형 트랜지스터의 드레인 단자는 상기 휘발 기억 회로의 한쪽의 기억 노드에 접속되고,
    상기 제4 MISFET형 트랜지스터의 드레인 단자는 상기 휘발 기억 회로의 다른 한쪽의 기억 노드에 접속되고,
    상기 휘발 기억 회로의 한쪽의 기억 노드와 다른 한쪽의 기억 노드는 제5 스위치 소자를 통해 접속되고,
    상기 휘발 기억 회로의 접지선은 제6 스위치 소자를 통해 상기 접지 전위에 접속되는
    반도체 불휘발 기억 회로.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 제1 워드선에 전원 전위와 접지 전위의 중간 전압을 인가하고,
    상기 비트선 또는 상기 비트선의 차동 페어선의 어느 한 쪽에 전원 전위를 인가하는 것에 의해 상기 제1 또는 제2 MISFET형 트랜지스터의 도통 저항값을 변화시켜서, 상기 제1 및 제2 MISFET형 트랜지스터의 도통 저항값에 차이를 부여하고, 도통 저항값의 차이로 '1' 또는 '0'을 기억하는
    반도체 불휘발 기억 회로.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5338680B2 (ja) * 2007-12-05 2013-11-13 凸版印刷株式会社 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置
US8120939B2 (en) * 2009-09-24 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. ROM cell having an isolation transistor formed between first and second pass transistors and connected between a differential bitline pair

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5818718B2 (ja) * 1977-04-05 1983-04-14 三菱電機株式会社 不揮発性メモリ装置
JPS6339197A (ja) * 1986-07-31 1988-02-19 Ricoh Co Ltd 不揮発性半導体記憶装置
JPH01263999A (ja) * 1988-04-14 1989-10-20 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5029131A (en) * 1988-06-29 1991-07-02 Seeq Technology, Incorporated Fault tolerant differential memory cell and sensing
JPH0482093A (ja) 1990-07-23 1992-03-16 Mitsubishi Electric Corp 不揮発性半導体記憶装置
US5440508A (en) 1994-02-09 1995-08-08 Atmel Corporation Zero power high speed programmable circuit device architecture
JPH07226088A (ja) 1994-02-15 1995-08-22 Nippon Steel Corp 半導体記憶装置
US6038168A (en) * 1998-06-26 2000-03-14 International Business Machines Corporation Hot-electron programmable latch for integrated circuit fuse applications and method of programming therefor
JP4530464B2 (ja) * 2000-03-09 2010-08-25 ルネサスエレクトロニクス株式会社 半導体集積回路
JP4169592B2 (ja) 2002-12-19 2008-10-22 株式会社ＮＳＣｏｒｅ Ｃｍｉｓ型半導体不揮発記憶回路
US7151682B2 (en) * 2004-12-22 2006-12-19 Intel Corporation Method and apparatus to read information from a content addressable memory (CAM) cell

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