JPH07226088A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH07226088A JPH07226088A JP4056194A JP4056194A JPH07226088A JP H07226088 A JPH07226088 A JP H07226088A JP 4056194 A JP4056194 A JP 4056194A JP 4056194 A JP4056194 A JP 4056194A JP H07226088 A JPH07226088 A JP H07226088A
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Abstract
(57)【要約】
【目的】 スタティックメモリ（ＳＲＡＭ）の高速性を
保ちながら、不揮発性を実現できるようにすることを目
的とする。 【構成】 ソースがそれぞれ接地され、ドレインが互い
のトランジスタのゲートに接続された２つのトランジス
タＴ１，Ｔ２でもってフリップフロップ２を構成すると
ともに、前記２つのトランジスタＴ１，Ｔ２に第１およ
び第２の選択トランジスタＴ７，Ｔ８を接続してＳＲＡ
Ｍメモリセル部１を構成し、かつフローティングゲート
とコントロールゲートの２つのゲートを備え、ドレイン
が電源ラインに接続された不揮発性トランジスタＴ３，
Ｔ４により、前記ＳＲＡＭメモリセル部１の状態を記憶
する不揮発性メモリセル部３を構成し、この不揮発性メ
モリセル部３を第５および第６のトランジスタＴ５，Ｔ
６を介して前記ＳＲＡＭメモリセル部１に接続すること
により、ＳＲＡＭの高速性とＥＰＲＯＭやＦｌａｓｈ−
ＥＰＲＯＭ等の不揮発性とを同時に実現できるようにす
る。
保ちながら、不揮発性を実現できるようにすることを目
的とする。 【構成】 ソースがそれぞれ接地され、ドレインが互い
のトランジスタのゲートに接続された２つのトランジス
タＴ１，Ｔ２でもってフリップフロップ２を構成すると
ともに、前記２つのトランジスタＴ１，Ｔ２に第１およ
び第２の選択トランジスタＴ７，Ｔ８を接続してＳＲＡ
Ｍメモリセル部１を構成し、かつフローティングゲート
とコントロールゲートの２つのゲートを備え、ドレイン
が電源ラインに接続された不揮発性トランジスタＴ３，
Ｔ４により、前記ＳＲＡＭメモリセル部１の状態を記憶
する不揮発性メモリセル部３を構成し、この不揮発性メ
モリセル部３を第５および第６のトランジスタＴ５，Ｔ
６を介して前記ＳＲＡＭメモリセル部１に接続すること
により、ＳＲＡＭの高速性とＥＰＲＯＭやＦｌａｓｈ−
ＥＰＲＯＭ等の不揮発性とを同時に実現できるようにす
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に、不揮発性メモリセルを用いる半導体メモリデバイ
スに用いて好適なものである。
特に、不揮発性メモリセルを用いる半導体メモリデバイ
スに用いて好適なものである。
【０００２】
【従来の技術】現在製品化されている半導体メモリデバ
イスには、例えば、ＤＲＡＭ，ＳＲＡＭ，ＥＰＲＯＭ，
Ｆｌａｓｈ−ＥＰＲＯＭ等がある。これらの半導体メモ
リデバイスのうち、ＤＲＡＭは随時読み出し／書き込み
が可能であり、大容量化に向いている（既に１６Ｍ−ｂ
ｉｔが量産試作されている）が、リフレッシュ動作を必
要とし、電源を切るとデータは消えてしまう問題があ
る。また、ＳＲＡＭは高速で随時読み出し／書き込みが
可能であるが大容量化には不向きであり、電源を切ると
データが保持されない問題がある。
イスには、例えば、ＤＲＡＭ，ＳＲＡＭ，ＥＰＲＯＭ，
Ｆｌａｓｈ−ＥＰＲＯＭ等がある。これらの半導体メモ
リデバイスのうち、ＤＲＡＭは随時読み出し／書き込み
が可能であり、大容量化に向いている（既に１６Ｍ−ｂ
ｉｔが量産試作されている）が、リフレッシュ動作を必
要とし、電源を切るとデータは消えてしまう問題があ
る。また、ＳＲＡＭは高速で随時読み出し／書き込みが
可能であるが大容量化には不向きであり、電源を切ると
データが保持されない問題がある。
【０００３】これに対し、ＥＰＲＯＭおよびＦｌａｓｈ
−ＦＰＲＯＭの場合は、電源を切ってもデータが保持さ
れる利点を有している。しかし、前記ＥＰＲＯＭおよび
Ｆｌａｓｈ−ＦＰＲＯＭは、書き込み動作が前述したＤ
ＲＡＭやＳＲＡＭと比較して３〜５オーダー遅いので、
読み出し／書き込みを随時に行うことができない問題が
ある。
−ＦＰＲＯＭの場合は、電源を切ってもデータが保持さ
れる利点を有している。しかし、前記ＥＰＲＯＭおよび
Ｆｌａｓｈ−ＦＰＲＯＭは、書き込み動作が前述したＤ
ＲＡＭやＳＲＡＭと比較して３〜５オーダー遅いので、
読み出し／書き込みを随時に行うことができない問題が
ある。
【０００４】
【発明が解決しようとする課題】前述のように、従来の
メモリデバイスは読み出し／書き込みを高速に行うこと
が可能なメモリデバイスは、電源を切るとデータが消え
てしまうしまう問題があった。また、電源を切ってもデ
ータを保持することができるメモリデバイスは、読み出
し／書き込みを随時に行うことができない問題があっ
た。本発明は上述の問題点にかんがみ、スタティックメ
モリ（ＳＲＡＭ）の高速性を保ちながら、不揮発性を実
現できるようにすることを目的とする。
メモリデバイスは読み出し／書き込みを高速に行うこと
が可能なメモリデバイスは、電源を切るとデータが消え
てしまうしまう問題があった。また、電源を切ってもデ
ータを保持することができるメモリデバイスは、読み出
し／書き込みを随時に行うことができない問題があっ
た。本発明は上述の問題点にかんがみ、スタティックメ
モリ（ＳＲＡＭ）の高速性を保ちながら、不揮発性を実
現できるようにすることを目的とする。
【０００５】
【課題を解決するための手段】前記目的を解決するため
に本発明の半導体記憶装置は、第１、第２のトランジス
タによりフリップフロップが構成され、前記第１、第２
のトランジスタに接続された第１および第２の選択トラ
ンジスタを備えたＳＲＡＭメモリセル部と、前記ＳＲＡ
Ｍメモリセル部に接続され、前記ＳＲＡＭメモリセル部
の状態を記憶する不揮発性メモリセル部との２つの部分
でメモリセルが構成されている。
に本発明の半導体記憶装置は、第１、第２のトランジス
タによりフリップフロップが構成され、前記第１、第２
のトランジスタに接続された第１および第２の選択トラ
ンジスタを備えたＳＲＡＭメモリセル部と、前記ＳＲＡ
Ｍメモリセル部に接続され、前記ＳＲＡＭメモリセル部
の状態を記憶する不揮発性メモリセル部との２つの部分
でメモリセルが構成されている。
【０００６】
【作用】本発明は前述の技術手段を有するので、ＳＲＡ
Ｍメモリセル部は通常のＳＲＡＭと同じ構成であり、し
たがって、高速動作が要求される場合には前記ＳＲＡＭ
メモリセル部を用いて、通常のＳＲＡＭメモリと同様な
高速動作が可能となる。また、メモリの動作終了時また
は定期的に、前記ＳＲＡＭメモリセル部の情報を前記不
揮発性メモリセル部のトランジスタに記憶させることで
不揮発性が担保される。
Ｍメモリセル部は通常のＳＲＡＭと同じ構成であり、し
たがって、高速動作が要求される場合には前記ＳＲＡＭ
メモリセル部を用いて、通常のＳＲＡＭメモリと同様な
高速動作が可能となる。また、メモリの動作終了時また
は定期的に、前記ＳＲＡＭメモリセル部の情報を前記不
揮発性メモリセル部のトランジスタに記憶させることで
不揮発性が担保される。
【０００７】
【実施例】以下、本発明の半導体記憶装置の一実施例を
図面を参照して説明する。本発明の半導体記憶装置の基
本的な構成は、第１のトランジスタＴ１〜第４のトラン
ジスタＴ４によって構成されている。
図面を参照して説明する。本発明の半導体記憶装置の基
本的な構成は、第１のトランジスタＴ１〜第４のトラン
ジスタＴ４によって構成されている。
【０００８】図１に示したように、第１のトランジスタ
Ｔ１および第２のトランジスタＴ２の各ソースは接地さ
れている。そして、第１のトランジスタＴ１のドレイン
が第２のトランジスタＴ２のゲートに接続されるととも
に、第２のトランジスタＴ２のドレインが第１のトラン
ジスタＴ１のゲートに接続されていて、これらの第１お
よび第２のトランジスタＴ１、Ｔ２によりフリップフロ
ップ２が構成されている。
Ｔ１および第２のトランジスタＴ２の各ソースは接地さ
れている。そして、第１のトランジスタＴ１のドレイン
が第２のトランジスタＴ２のゲートに接続されるととも
に、第２のトランジスタＴ２のドレインが第１のトラン
ジスタＴ１のゲートに接続されていて、これらの第１お
よび第２のトランジスタＴ１、Ｔ２によりフリップフロ
ップ２が構成されている。
【０００９】また、第１トランジスタＴ１のドレインに
は第１の選択トランジスタＴ７が接続されているととも
に、第２のトランジスタＴ２のドレインには第２の選択
トランジスタＴ８が接続されている。これらの第１およ
び第２の選択トランジスタＴ７、Ｔ８は、前記第１およ
び第２のトランジスタＴ１、Ｔ２を選択的に動作させる
ために設けられているものであり、以上のトランジスタ
Ｔ１，Ｔ２，Ｔ７，Ｔ８により、ＳＲＡＭメモリセル部
１が構成されている。
は第１の選択トランジスタＴ７が接続されているととも
に、第２のトランジスタＴ２のドレインには第２の選択
トランジスタＴ８が接続されている。これらの第１およ
び第２の選択トランジスタＴ７、Ｔ８は、前記第１およ
び第２のトランジスタＴ１、Ｔ２を選択的に動作させる
ために設けられているものであり、以上のトランジスタ
Ｔ１，Ｔ２，Ｔ７，Ｔ８により、ＳＲＡＭメモリセル部
１が構成されている。
【００１０】さらに、第１のトランジスタＴ１のドレイ
ンには、第５のトランジスタＴ５のソースが接続されて
いるとともに、第２のトランジスタＴ２のドレインには
第６のトランジスタＴ６のソースが接続されている。こ
れらの第５および第６のトランジスタＴ５、Ｔ６は、ト
ランスファーゲートとしてそれぞれ接続されているもの
である。
ンには、第５のトランジスタＴ５のソースが接続されて
いるとともに、第２のトランジスタＴ２のドレインには
第６のトランジスタＴ６のソースが接続されている。こ
れらの第５および第６のトランジスタＴ５、Ｔ６は、ト
ランスファーゲートとしてそれぞれ接続されているもの
である。
【００１１】また、前記第５のトランジスタＴ５のドレ
インに第３のトランジスタＴ３のソースが接続されてい
るとともに、第６のトランジスタＴ６のドレインには第
４のトランジスタＴ４のソースが接続されている。これ
らのトランジスタＴ３およびＴ４は、いわゆる不揮発性
のトランジスタであり、フローティングゲートとコント
ロールゲートの２つのゲートを備えている。そして、こ
れらの第３のトランジスタＴ３および第４のトランジス
タＴ４によって不揮発性メモリセル部３が構成されてい
る。
インに第３のトランジスタＴ３のソースが接続されてい
るとともに、第６のトランジスタＴ６のドレインには第
４のトランジスタＴ４のソースが接続されている。これ
らのトランジスタＴ３およびＴ４は、いわゆる不揮発性
のトランジスタであり、フローティングゲートとコント
ロールゲートの２つのゲートを備えている。そして、こ
れらの第３のトランジスタＴ３および第４のトランジス
タＴ４によって不揮発性メモリセル部３が構成されてい
る。
【００１２】これらのＳＲＡＭメモリセル部１および不
揮発性メモリセル部３の詳細については、工業調査会か
ら出版されている舛岡富士雄著の「躍進するフラッシュ
メモリ」に構造動作原理が詳しく記載されている。な
お、不揮発性メモリセル部３のトランジスタＴ３、Ｔ４
としては、フローティングゲートとコントロールゲート
の２つのゲートを備えていればよく、各種のタイプのメ
モリ構造を適用することができる。
揮発性メモリセル部３の詳細については、工業調査会か
ら出版されている舛岡富士雄著の「躍進するフラッシュ
メモリ」に構造動作原理が詳しく記載されている。な
お、不揮発性メモリセル部３のトランジスタＴ３、Ｔ４
としては、フローティングゲートとコントロールゲート
の２つのゲートを備えていればよく、各種のタイプのメ
モリ構造を適用することができる。
【００１３】上述したように、本実施例の半導体記憶装
置はトランジスタＴ１，Ｔ２，Ｔ７，Ｔ８でもってＳＲ
ＡＭメモリセル部１を構成しており、第１の選択トラン
ジスタＴ７および第２の選択トランジスタＴ８の各ゲー
トに、このメモリセルを選択するための選択信号線ｗｌ
が接続されている。
置はトランジスタＴ１，Ｔ２，Ｔ７，Ｔ８でもってＳＲ
ＡＭメモリセル部１を構成しており、第１の選択トラン
ジスタＴ７および第２の選択トランジスタＴ８の各ゲー
トに、このメモリセルを選択するための選択信号線ｗｌ
が接続されている。
【００１４】また、前記ＳＲＡＭメモリセル部１からデ
ータを読み出したり、或いは前記ＳＲＡＭメモリセル部
１にデータを書き込んだりするための信号線ｂｌｔ，ｂ
ｌｃが、前記第１の選択トランジスタＴ７および第２の
選択トランジスタＴ８にそれぞれ接続されている。
ータを読み出したり、或いは前記ＳＲＡＭメモリセル部
１にデータを書き込んだりするための信号線ｂｌｔ，ｂ
ｌｃが、前記第１の選択トランジスタＴ７および第２の
選択トランジスタＴ８にそれぞれ接続されている。
【００１５】上述したように、第３のトランジスタＴ３
および第４のトランジスタＴ４は、コントロールゲート
とフローティングゲートを有するトランジスタであり、
コントロールゲートは第１の信号線ｖ１に接続されてい
る。
および第４のトランジスタＴ４は、コントロールゲート
とフローティングゲートを有するトランジスタであり、
コントロールゲートは第１の信号線ｖ１に接続されてい
る。
【００１６】なお、第５のトランジスタＴ５および第６
のトランジスタＴ６は、前述したように、不揮発性メモ
リセル３とＳＲＡＭメモリセル部１とを接続するトラン
スファーゲートとなっており、これらのトランジスタＴ
５およびＴ６のゲートは、第２の信号線ｖ２に接続され
ている。
のトランジスタＴ６は、前述したように、不揮発性メモ
リセル３とＳＲＡＭメモリセル部１とを接続するトラン
スファーゲートとなっており、これらのトランジスタＴ
５およびＴ６のゲートは、第２の信号線ｖ２に接続され
ている。
【００１７】次に、図１に示した回路の動作を説明す
る。先ず、始めにＳＲＡＭ動作について説明する。ＳＲ
ＡＭ動作時には、第１の信号線ｖ１および第２の信号線
ｖ２はローレベル（接地線レベル）に固定される。この
場合、ＳＲＡＭメモリセル部１に保持されるデータは第
１のノードｎ１および第２のノードｎ２のレベルにより
決まる。
る。先ず、始めにＳＲＡＭ動作について説明する。ＳＲ
ＡＭ動作時には、第１の信号線ｖ１および第２の信号線
ｖ２はローレベル（接地線レベル）に固定される。この
場合、ＳＲＡＭメモリセル部１に保持されるデータは第
１のノードｎ１および第２のノードｎ２のレベルにより
決まる。
【００１８】例えば、第１のノードｎ１がハイレベル、
第２のノードｎ２がローレベルであるとする。この場
合、読み出し動作を考えると、選択信号線ｗｌがローレ
ベル（接地線レベル）の場合は、ＳＲＡＭメモリセル部
１は非選択であり、データはメモリセルから出力されな
い。
第２のノードｎ２がローレベルであるとする。この場
合、読み出し動作を考えると、選択信号線ｗｌがローレ
ベル（接地線レベル）の場合は、ＳＲＡＭメモリセル部
１は非選択であり、データはメモリセルから出力されな
い。
【００１９】また、選択信号線ｗｌがハイレベルになる
と、第１の選択トランジスタＴ７および第２の選択トラ
ンジスタＴ８がオンする。これにより、一方の信号線ｂ
ｌｔにローレベルが出力され、他方の信号線ｂｌｃにハ
イレベルが出力される。
と、第１の選択トランジスタＴ７および第２の選択トラ
ンジスタＴ８がオンする。これにより、一方の信号線ｂ
ｌｔにローレベルが出力され、他方の信号線ｂｌｃにハ
イレベルが出力される。
【００２０】次に、書き込み動作を考えると、選択信号
線ｗｌがローレベル（接地線レベル）の場合はＳＲＡＭ
メモリセル部１は非選択であり、データはメモリセルに
書き込まれない。そして、選択信号線ｗｌがハイレベル
になると、第１の選択トランジスタＴ７および第２の選
択トランジスタＴ８がオンするので、一方の信号線ｂｌ
ｔにローレベルが入力されるとともに、他方の信号線ｂ
ｌｃにハイレベルが入力されると、第１のノードｎ１に
は、第１の選択トランジスタＴ７を通して一方の信号線
ｂｌｔのローレベルが書き込まれる。
線ｗｌがローレベル（接地線レベル）の場合はＳＲＡＭ
メモリセル部１は非選択であり、データはメモリセルに
書き込まれない。そして、選択信号線ｗｌがハイレベル
になると、第１の選択トランジスタＴ７および第２の選
択トランジスタＴ８がオンするので、一方の信号線ｂｌ
ｔにローレベルが入力されるとともに、他方の信号線ｂ
ｌｃにハイレベルが入力されると、第１のノードｎ１に
は、第１の選択トランジスタＴ７を通して一方の信号線
ｂｌｔのローレベルが書き込まれる。
【００２１】また、他方の信号線ｂｌｃがハイレベルで
あるから、第２のノードｎ２には第２の選択トランジス
タＴ８を通して他方の信号線ｂｌｃのハイレベルが書き
込まれることになる。
あるから、第２のノードｎ２には第２の選択トランジス
タＴ８を通して他方の信号線ｂｌｃのハイレベルが書き
込まれることになる。
【００２２】以上のようにして、本実施例の半導体記憶
装置は、通常の動作時にはＳＲＡＭメモリセル部１を使
って高速のメモリ動作が行われる。そして、電源切断直
前等のメモリ使用終了時、もしくは一定時間毎に、以下
に示す動作によりＳＲＡＭメモリセル部１から不揮発性
メモリセル部３へのデータの待避が行われる。
装置は、通常の動作時にはＳＲＡＭメモリセル部１を使
って高速のメモリ動作が行われる。そして、電源切断直
前等のメモリ使用終了時、もしくは一定時間毎に、以下
に示す動作によりＳＲＡＭメモリセル部１から不揮発性
メモリセル部３へのデータの待避が行われる。
【００２３】次に、ＳＲＡＭメモリセル部１に書き込ま
れたデータを不揮発性メモリセル部３に書き込む動作
（ストアー動作）を説明する。なお、以下の説明におい
てはＳＲＡＭメモリセル部１に書き込まれているデータ
は、第１のノードｎ１がハイレベル、第２のノードｎ２
がローレベルとなっているものとする。このような状態
は、第１のトランジスタＴ１および第２のトランジスタ
Ｔ２よりなるフリップフロップ２によりセットされる。
れたデータを不揮発性メモリセル部３に書き込む動作
（ストアー動作）を説明する。なお、以下の説明におい
てはＳＲＡＭメモリセル部１に書き込まれているデータ
は、第１のノードｎ１がハイレベル、第２のノードｎ２
がローレベルとなっているものとする。このような状態
は、第１のトランジスタＴ１および第２のトランジスタ
Ｔ２よりなるフリップフロップ２によりセットされる。
【００２４】不揮発性メモリセル部３にデータを書き込
む場合は、先ず、選択信号線ｗｌおよび第２の信号線ｖ
２にローレベル（接地レベル）の信号を印加するととも
に、第１の信号線ｖ１に負電位の電圧を印加して不揮発
性メモリセル部３に書き込まれていた旧いデータを消去
する。すなわち、第３のトランジスタＴ３と第４のトラ
ンジスタＴ４のスレッショールドを負の値にし、かつほ
ぼ同じにする。
む場合は、先ず、選択信号線ｗｌおよび第２の信号線ｖ
２にローレベル（接地レベル）の信号を印加するととも
に、第１の信号線ｖ１に負電位の電圧を印加して不揮発
性メモリセル部３に書き込まれていた旧いデータを消去
する。すなわち、第３のトランジスタＴ３と第４のトラ
ンジスタＴ４のスレッショールドを負の値にし、かつほ
ぼ同じにする。
【００２５】このようにして、不揮発性メモリセル部３
に書き込まれていた旧いデータを消去し終わったら、次
に、第１の信号線ｖ１および第２の信号線ｖ２、選択信
号線ｗｌにローレベル（接地レベル）の信号をそれぞれ
印加する。
に書き込まれていた旧いデータを消去し終わったら、次
に、第１の信号線ｖ１および第２の信号線ｖ２、選択信
号線ｗｌにローレベル（接地レベル）の信号をそれぞれ
印加する。
【００２６】次に、選択信号線ｗｌにローレベル（接地
レベル）の信号を印加するとともに、第１の信号線ｖ１
には正電位の高電圧を印加し、かつ第２の信号線ｖ２に
はハイレベルの信号を印加する。これにより、第３〜第
６のトランジスタＴ３，Ｔ４，Ｔ５，Ｔ６はそれぞれオ
ンする。
レベル）の信号を印加するとともに、第１の信号線ｖ１
には正電位の高電圧を印加し、かつ第２の信号線ｖ２に
はハイレベルの信号を印加する。これにより、第３〜第
６のトランジスタＴ３，Ｔ４，Ｔ５，Ｔ６はそれぞれオ
ンする。
【００２７】この時に、第２のノードｎ２はローレベル
であるから、第１のトランジスタＴ１のゲートにはロー
レベルが印加される。したがって、第１のトランジスタ
Ｔ１はオフしており、第５のトランジスタＴ５および第
３のトランジスタＴ３には電流が流れない。このため、
第３のトランジスタＴ３のスレッショールドは変化しな
い。
であるから、第１のトランジスタＴ１のゲートにはロー
レベルが印加される。したがって、第１のトランジスタ
Ｔ１はオフしており、第５のトランジスタＴ５および第
３のトランジスタＴ３には電流が流れない。このため、
第３のトランジスタＴ３のスレッショールドは変化しな
い。
【００２８】一方、第１のノードｎ１はハイレベルであ
るから、第２のトランジスタＴ２のゲートにはハイレベ
ルが印加される。したがって、第２のトランジスタＴ２
はオンしており、第４のトランジスタＴ４および第６の
トランジスタＴ６には第２のトランジスタＴ２を通して
電流が流れる。この電流により、第４のトランジスタＴ
４のフローティングゲートにホトエレクトロン注入が起
こって電子が注入されるので、スレッショールドを高く
して正の値にする。
るから、第２のトランジスタＴ２のゲートにはハイレベ
ルが印加される。したがって、第２のトランジスタＴ２
はオンしており、第４のトランジスタＴ４および第６の
トランジスタＴ６には第２のトランジスタＴ２を通して
電流が流れる。この電流により、第４のトランジスタＴ
４のフローティングゲートにホトエレクトロン注入が起
こって電子が注入されるので、スレッショールドを高く
して正の値にする。
【００２９】次に、第１および第２の信号線ｖ１、ｖ２
および選択信号線ｗｌにローレベル（接地レベル）の信
号を印加することにより、ＳＲＡＭメモリセル部１から
不揮発性メモリセル部３へのデータのストアが完了す
る。
および選択信号線ｗｌにローレベル（接地レベル）の信
号を印加することにより、ＳＲＡＭメモリセル部１から
不揮発性メモリセル部３へのデータのストアが完了す
る。
【００３０】本実施例の半導体記憶装置は、使用されて
いるシステム立上げ時等において、不揮発性メモリセル
部３に待避させておいたデータをＳＲＡＭメモリセル部
１へ書き込む動作（リコール動作）を行うようにしてい
る。
いるシステム立上げ時等において、不揮発性メモリセル
部３に待避させておいたデータをＳＲＡＭメモリセル部
１へ書き込む動作（リコール動作）を行うようにしてい
る。
【００３１】次に、不揮発性メモリセル部３に書き込ま
れているデータをＳＲＡＭメモリセル部１に書き込む動
作（リコール動作）を説明する。不揮発性メモリセル部
３に書き込まれているデータは、第３のトランジスタＴ
３および第４のトランジスタＴ４のスレッショールドが
正の値か負の値かで決まる。
れているデータをＳＲＡＭメモリセル部１に書き込む動
作（リコール動作）を説明する。不揮発性メモリセル部
３に書き込まれているデータは、第３のトランジスタＴ
３および第４のトランジスタＴ４のスレッショールドが
正の値か負の値かで決まる。
【００３２】いま、不揮発性メモリセル部３の第３のト
ランジスタＴ３のスレッショールドが負の値で、第４の
トランジスタＴ４のスレッショールドが正の値である場
合を例にしてリコール動作を説明する。先ず、第１の信
号線ｖ１および第２の信号線ｖ２にローレベル（接地レ
ベル）の信号を印加し、選択信号線ｗｌにハイレベルの
信号を印加する。これにより、第１の選択トランジスタ
Ｔ７および第２の選択トランジスタＴ８がオンとなる。
ランジスタＴ３のスレッショールドが負の値で、第４の
トランジスタＴ４のスレッショールドが正の値である場
合を例にしてリコール動作を説明する。先ず、第１の信
号線ｖ１および第２の信号線ｖ２にローレベル（接地レ
ベル）の信号を印加し、選択信号線ｗｌにハイレベルの
信号を印加する。これにより、第１の選択トランジスタ
Ｔ７および第２の選択トランジスタＴ８がオンとなる。
【００３３】この状態で、一方の信号線ｂｌｔおよび他
方の信号線ｂｌｃをローレベル（接地レベル）にして、
第１のノードｎ１および第２のノードｎ２のレベルをロ
ーレベル（接地レベル）にする。次に、第１の信号線ｖ
１および選択信号線ｗｌにローレベル（接地レベル）の
信号を印加するとともに、第２の信号線ｖ２にハイレベ
ルの信号を印加して、第５のトランジスタＴ５および第
６のトランジスタＴ６をオンさせる。
方の信号線ｂｌｃをローレベル（接地レベル）にして、
第１のノードｎ１および第２のノードｎ２のレベルをロ
ーレベル（接地レベル）にする。次に、第１の信号線ｖ
１および選択信号線ｗｌにローレベル（接地レベル）の
信号を印加するとともに、第２の信号線ｖ２にハイレベ
ルの信号を印加して、第５のトランジスタＴ５および第
６のトランジスタＴ６をオンさせる。
【００３４】このように、第５のトランジスタＴ５およ
び第６のトランジスタＴ６をオンさせても、第４のトラ
ンジスタＴ４のスレッショールドは正の値であるため電
流は流れない。
び第６のトランジスタＴ６をオンさせても、第４のトラ
ンジスタＴ４のスレッショールドは正の値であるため電
流は流れない。
【００３５】それに対し、第３のトランジスタＴ３はそ
のスレッショールドが負の値であることから、第５のト
ランジスタＴ５を通って第１のノードｎ１に電流が流れ
込むことになる。これにより、第１のノードｎ１のレベ
ルが上がり、ＳＲＡＭメモリセル部１にデータが書き込
まれる。次に、第１の信号線ｖ１、第２の信号線ｖ２お
よび選択信号線ｗｌにローレベルの信号を印加してリコ
ール動作を終了する。
のスレッショールドが負の値であることから、第５のト
ランジスタＴ５を通って第１のノードｎ１に電流が流れ
込むことになる。これにより、第１のノードｎ１のレベ
ルが上がり、ＳＲＡＭメモリセル部１にデータが書き込
まれる。次に、第１の信号線ｖ１、第２の信号線ｖ２お
よび選択信号線ｗｌにローレベルの信号を印加してリコ
ール動作を終了する。
【００３６】なお、本発明を理解しやすくするために、
図１には要部のみを記載したが、実際に記憶装置のメモ
リセルとして使用する場合には、図２に示すように、第
１のトランジスタＴ１および第２のトランジスタＴ２の
ドレインにインダクタンス素子Ｚを接続する必要があ
る。
図１には要部のみを記載したが、実際に記憶装置のメモ
リセルとして使用する場合には、図２に示すように、第
１のトランジスタＴ１および第２のトランジスタＴ２の
ドレインにインダクタンス素子Ｚを接続する必要があ
る。
【００３７】このようなインダクタンス素子Ｚとして
は、図３（ａ）に示すような抵抗素子や、図３（ｂ）に
示すようなトランジスタの接合抵抗、図３（ｃ）に示す
ようなダイオードの接合抵抗等を用いることができる。
は、図３（ａ）に示すような抵抗素子や、図３（ｂ）に
示すようなトランジスタの接合抵抗、図３（ｃ）に示す
ようなダイオードの接合抵抗等を用いることができる。
【００３８】以上説明したように、本実施例の半導体記
憶装置においては、通常動作時はＳＲＡＭメモリセル部
１を用いて記憶／読み出し動作を高速に行うことができ
る。また、メモリ動作終了時には不揮発性メモリセル部
３にデータを退避させることができるので、ＳＲＡＭの
高速性とＥＰＲＯＭやＦｌａｓｈ−ＥＰＲＯＭ等の不揮
発性とを同時に実現することができる。
憶装置においては、通常動作時はＳＲＡＭメモリセル部
１を用いて記憶／読み出し動作を高速に行うことができ
る。また、メモリ動作終了時には不揮発性メモリセル部
３にデータを退避させることができるので、ＳＲＡＭの
高速性とＥＰＲＯＭやＦｌａｓｈ−ＥＰＲＯＭ等の不揮
発性とを同時に実現することができる。
【００３９】
【発明の効果】本発明は上述したように、２つのトラン
ジスタでもってフリップフロップを構成するとともに、
これら２つのトランジスタに第１および第２の選択トラ
ンジスタを接続してＳＲＡＭメモリセル部を構成し、か
つ前記ＳＲＡＭメモリセル部の状態を記憶する不揮発性
メモリセル部を前記ＳＲＡＭメモリセル部に接続してメ
モリセルを構成したので、ＳＲＡＭの高速性とＥＰＲＯ
ＭやＦｌａｓｈ−ＥＰＲＯＭの不揮発性とを同時に実現
した半導体記憶装置を提供することができる。
ジスタでもってフリップフロップを構成するとともに、
これら２つのトランジスタに第１および第２の選択トラ
ンジスタを接続してＳＲＡＭメモリセル部を構成し、か
つ前記ＳＲＡＭメモリセル部の状態を記憶する不揮発性
メモリセル部を前記ＳＲＡＭメモリセル部に接続してメ
モリセルを構成したので、ＳＲＡＭの高速性とＥＰＲＯ
ＭやＦｌａｓｈ−ＥＰＲＯＭの不揮発性とを同時に実現
した半導体記憶装置を提供することができる。
【図１】本発明の半導体記憶装置の一実施例を示す回路
図である。
図である。
【図２】本発明の一実施例の詳細を示す回路図である。
【図３】図２の回路におけるインダクタンス素子の例を
示す説明図である。
示す説明図である。
１ ＳＲＡＭメモリセル部 ２ フリップフロップ ３ 不揮発性メモリセル Ｔ１ 第１のトランジスタ Ｔ２ 第２のトランジスタ Ｔ３ 第３のトランジスタ Ｔ４ 第４のトランジスタ Ｔ５ 第５のトランジスタ Ｔ６ 第６のトランジスタ Ｔ７ 第１の選択トランジスタ Ｔ８ 第２の選択トランジスタ ｎ１ 第１のノード ｎ２ 第２のノード ｗ１ 選択信号線 ｖ１ 第１の信号線 ｖ２ 第２の信号線 ｂｌｔ 一方の信号線 ｂｌｃ 他方の親信号線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/105 21/8247 29/788 29/792 7210−4Ｍ Ｈ０１Ｌ 27/10 ４４１ 29/78 ３７１
Claims (4)
- 【請求項１】 第１のトランジスタおよび第２のトラン
ジスタによりフリップフロップが構成され、前記第１の
トランジスタに第１の選択トランジスタが接続されると
ともに、前記第２のトランジスタに第２の選択トランジ
スタが接続されているＳＲＡＭメモリセル部と、 前記ＳＲＡＭメモリセル部に接続されていて、前記ＳＲ
ＡＭメモリセル部の状態を記憶するための不揮発性メモ
リセル部とでメモリセルを構成したことを特徴とする半
導体記憶装置。 - 【請求項２】 第１のトランジスタおよび第２のトラン
ジスタによりフリップフロップが構成され、前記第１の
トランジスタに第１の選択トランジスタが接続されると
ともに、前記第２のトランジスタに第２の選択トランジ
スタが接続されているＳＲＡＭメモリセル部と、 前記第１、第２のトランジスタにトランスファーゲート
を介してそれぞれ接続され、フローティングゲートとコ
ントロールゲートの２つのゲートを備えた第３、第４の
トランジスタを備えた不揮発性メモリセル部とでメモリ
セルを構成したことを特徴とする半導体記憶装置。 - 【請求項３】 請求項２において、前記第１および第２
のトランジスタはソースがそれぞれ接地されるととも
に、ドレインが互いのトランジスタのゲートに接続され
ていて、かつ各々のドレインには前記トランスファーゲ
ートがそれぞれ接続されていることを特徴とする半導体
記憶装置。 - 【請求項４】 ソースがそれぞれ接地されているととも
に、ドレインが互いのトランジスタのゲートに接続され
ている第１、第２のトランジスタによりフリップフロッ
プが構成されるとともに、前記第１、第２のトランジス
タのドレインに第１、第２の選択トランジスタが接続さ
れているＳＲＡＭメモリセル部と、 前記第１、第２のトランジスタのドレインにそれぞれ接
続された第５、第６のトランジスタ、およびこれらの第
５、第６のトランジスタを介して前記第１、第２のトラ
ンジスタのドレインにソースがそれぞれ接続されている
トランジスタであって、これらのトランジスタはフロー
ティングゲートとコントロールゲートの２つのゲートが
設けられているとともに、ドレインが電源ラインに接続
されている第３、第４のトランジスタを備えた不揮発性
メモリセル部とでメモリセルを構成したことを特徴とす
る半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4056194A JPH07226088A (ja) | 1994-02-15 | 1994-02-15 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4056194A JPH07226088A (ja) | 1994-02-15 | 1994-02-15 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07226088A true JPH07226088A (ja) | 1995-08-22 |
Family
ID=12583881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4056194A Pending JPH07226088A (ja) | 1994-02-15 | 1994-02-15 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07226088A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001184892A (ja) * | 1999-12-24 | 2001-07-06 | Sharp Corp | 冗長機能を有する不揮発性半導体メモリ装置 |
| JP2003068982A (ja) * | 2001-08-30 | 2003-03-07 | Fujitsu Ltd | 不揮発データ保持機能付きスタティック・ランダム・アクセス・メモリ及びその動作方法 |
| WO2003085741A1 (fr) * | 2002-04-10 | 2003-10-16 | Matsushita Electric Industrial Co., Ltd. | Bascule bistable non volatile |
| WO2004057621A1 (ja) * | 2002-12-19 | 2004-07-08 | Nscore Inc. | Ｃｍｉｓ型半導体不揮発記憶回路 |
| WO2004112047A1 (en) * | 2003-06-17 | 2004-12-23 | Koninklijke Philips Electronics N.V. | Non-volatile static memory cell |
| US6914845B2 (en) | 2002-10-08 | 2005-07-05 | Renesas Technology Corp | Semiconductor device saving data in non-volatile manner during standby |
| US6944042B2 (en) * | 2002-12-31 | 2005-09-13 | Texas Instruments Incorporated | Multiple bit memory cells and methods for reading non-volatile data |
| WO2005096314A1 (ja) * | 2004-03-31 | 2005-10-13 | Kitakyushu Foundation For The Advancement Of Industry, Science And Technology | 半導体不揮発記憶回路 |
| US9183914B2 (en) | 2011-11-25 | 2015-11-10 | Renesas Electronics Corporation | Semiconductor memory device |
-
1994
- 1994-02-15 JP JP4056194A patent/JPH07226088A/ja active Pending
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001184892A (ja) * | 1999-12-24 | 2001-07-06 | Sharp Corp | 冗長機能を有する不揮発性半導体メモリ装置 |
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| US7359238B2 (en) | 2004-03-31 | 2008-04-15 | Kitakyushu Foundation For The Advancement Of Industry, Science And Technology | Semiconductor nonvolatile storage circuit |
| US9183914B2 (en) | 2011-11-25 | 2015-11-10 | Renesas Electronics Corporation | Semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020730 |