CN1938784B - 半导体非易失性存储电路 - Google Patents

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Abstract

本发明实现了可防止向存储保持用FET型晶体管的伪写入并能够稳定地保持存储的半导体非易失性存储电路，在设有在接地电位GND和位线BL之间形成源漏通路的第一FET型晶体管型MNM1和在接地电位GND和差动对线BL之间形成源漏通路的第二FET型晶体管MNM2的该电路中，设有：将上述第一FET型晶体管MNM1的漏极端和位线BL之间的连接通断的第三FET型晶体管MNM3；将上述第二FET型晶体管MNM2的漏极端和差动对线BL_之间的连接通断的第四FET型晶体管MNM4。

Description

半导体非易失性存储电路
技术领域
本发明涉及即使切断电源也可以继续保持存储内容的半导体非易失性存储电路。
背景技术
所谓半导体非易失性存储电路指的是指一种即使切断电源也能继续保持存储内容的半导体存储电路，有使用浮栅构造的闪存EEPROM，使用强电介质膜的FeRAM，使用强磁性体膜的MRAM等。这些半导体非易失性存储电路由于使用特别的晶体管构造和特殊的材料，构成了高价的非易失性存储电路。因此，市场上需求价格便宜的半导体非易失性存储电路。
例如，在专利文献1中，提出了这样一种半导体非易失性存储电路(以下称为现有电路)，它由2个MISFET(金属绝缘体半导体场效应晶体管)型晶体管构成，该2个MISFET型晶体管的源极端共同连接至接地电位，其栅极端共同连接至字线，同时第一MISFET型晶体管的漏极端连接至位线，第二MISFET型晶体管的漏极端连接至上述位线的差动对线。
该现有电路通过施加2个MISFET型晶体管中任意一个MISFET型晶体管的栅极端电源电位与接地电位的中间电压值，使FET(场效应晶体管)型晶体管的导通电阻变化，用该2个MISFET型晶体管的导通电阻的大小来存储「0」或「1」。
图7是现有电路的电路图。该电路是这样一种电路，即，将同一形式的第一和第二MISFET型晶体管MNM1、MNM2的源极端通过公共线COMM分别连接至接地电位GND，将栅极端连接至字线WL，同时将第一MISFET型晶体管MNM1的漏极端连接至位线BL，将第二MISFET型晶体管MNM2的漏极端连接至位线BL的差动对线BL_，将第一MISFET型晶体管MNM1的阈值电压Vt(MNM1)比第二MISFET型晶体管MNM2的阈值电压Vt(MNM2)高的状态作为「0」存储状态，将其相反的状态作为「1」存储状态。
再者，所谓「形式」指的是n沟道型/p沟道型的区别，所谓「同一形式的MISFET型晶体管」指的是它们的MISFET型晶体管的「形式」被统一成n沟道型或p沟道型(以下，在本说明书中相同)。这里，第一和第二MISFET型晶体管MNM1、MNM2是n型MISFET型晶体管。
图8是表示在现有电路上进行写入的步骤的定时图，向现有电路的写入按下述步骤进行：首先，在一定时间保持下述状态，即，将字线WL的电压取为电源电压(VDD)的大致一半即2.5V，将位线BL的电压取为与上述电源电压相同的5V(VDD)，将差动对线BL_的电压取为0V(GND)。这样一来，由于仅是第一MISFET型晶体管MNM1在饱和区工作，在第一MISFET型晶体管MNM1上有热载流子发生且导通电阻增大。其结果，第一MISFET型晶体管MNM1的阈值电压Vt(MNM1)向高的一方移动，变成比第二MISFET型晶体管MNM2的阈值电压Vt(MNM2)高，构成「0」存储状态。相反，如果在一定时间保持在下面的状态：即，将位线BL的电压置于0V(GND)，将差动对线BL_的电压置于5V(VDD)，将字线WL的电压置于2.5V，则第二MISFET型晶体管MNM2的导通电阻变大，第二MISFET型晶体管MNM2的阈值电压Vt(MNM2)向高的一方移动。其结果，变成第一MISFET型晶体管MNM1的阈值电压(MNM1)比第二MISFET型晶体管MNM2的阈值电压Vt(MNM2)低，构成「1」存储状态。再者，阈值电压Vt的移动量可设为读出电路之能力所能判别的电平以上。
图9是表示现有电路的盖写原理的说明图，左边的纵轴表示第一MISFET型晶体管MNM1的阈值电压Vt(MNM1)，右边的纵轴表示第二MISFET型晶体管MNM2的阈值电压Vt(MNM2)。在初期阶段(写入前)，阈值电压Vt(MNM1)及阈值电压Vt(MNM2)都是Vt0，彼此相等。如上所述，若使第一MISFET型晶体管MNM1在饱和区工作，则阈值电压Vt(MNM1)移动至Vt1，由于变得比第二MISFET型晶体管MNM2的阈值电压Vt(MNM2)(＝Vt0)高，构成「0」存储状态。接着，使第二MISFET型晶体管MNM2在饱和区工作，如果将阈值电压Vt(MNM2)移动至比Vt1高的Vt2，则从「0」存储状态改写为「1」存储状态。再有，使第一MISFET型晶体管MNM1在饱和区工作，如果将阈值电压Vt(MNM1)从Vt1移动至Vt3，则从「1」存储状态返回至「0」存储状态。这样一来，使阈值电压低的一方的MISFET型晶体管在饱和区工作，每当移动至比另一方的MISFET型晶体管的阈值电压更高的电平，「0」存储状态和「1」存储状态就会交互转换(但是，若导通电阻进一步增加而阈值电压不向上移动，则不能构成转换)。另外，由于阈值电压的变化起因于元件的变化，「0」或「1」的存储状态即使切断电源，也能被保持。
图10是说明现有电路的读出动作的定时图。现有电路的读出按下述方式进行：首先，预先将位线BL的电压充电至电源电压(VDD)，将字线WL的电压提升至电源电压(VDD)，使第一和第二MISFET型晶体管MNM1、MNM2同时导通，将两者的阈值电压的差作为位线BL的电压与差动对线BL_的电压差读出，判断「0」或「1」。
配置多个现有电路，在进行多位的存储的写入读出时，具有下述的结构。图11表示配置多个现有电路来构成存储电路的例子。该存储电路将4组现有电路配置成2行2列，成为可以写入读出4位信息的电路。在这个电路中，2根字线WL0、WL1和2组位线对BL0、BL0_、BL1、BL1_在行方向、列方向分别排列的2组现有电路之间被共用。
将易失性存储电路与现有电路组合，当接通电源时，将现有电路的存储写入到易失性存储电路上，在电源接通的状态下，用这个易失性存储电路进行存储的读出及重写，也可在断开电源时将易失性存储电路的存储写入到现有电路。
图12表示易失性存储电路与现有电路组合，示出了在静态型半导体存储器SM的存储节点C、C_上连接现有电路SC的例子。
静态型半导体存储器SM是公知的静态型半导体存储器(SRAM)，通过用n型的驱动晶体管MN1与p型的负载晶体管MP1构成的第一倒相电路和用n型的驱动晶体管MN2与p型的负载晶体管MP2构成的第二倒相电路的交叉连接而构成触发器，在存储节点C、C_上存储「1」或「0」的数据。
存储节点C、C_经由各自的传送晶体管MNT1、MNT2连接在位线对BL、BL_上。传送晶体管MNT1、MNT2的栅极端连接在字线WL上，由字线WL的信号将存储节点C、C_与位线对BL、BL_之间通断电。
现有电路SC由在静态型半导体存储器SM的存储节点C与接地电位(GND)之间形成源漏通路的第一MISFET型晶体管MNM1和在存储节点C_与接地电位(GND)之间形成源漏通路的第二MISFET型晶体管MNM2构成，第一MISFET型晶体管MNM1和第二MISFET型晶体管MNM2的栅极端连接在字线WLW上。
另外，晶体管MPEQ是用信号线EQ来通断存储节点C与存储节点C_之间的连接的开关元件，晶体管MNRS是用信号线RESTORE来通断驱动晶体管MN1、MN2与接地电位GND之间的连接的开关元件。
由于具有这样的结构，如果将RESTORE信号置于电源电位，将WLW信号置于接地电位，将EQ信号置于电源电位，则图12示出的存储电路用作为静态型半导体存储器(SRAM)，相反，如果将RESTORE信号置于接地电位，将WLW信号置于电源电位，将EQ信号置于接地电位，则用作为与图7示出的现有电路等效的半导体非易失性存储电路。
专利文献1：国际公开WO2004/057621
发明内容
本发明要解决的课题
现有电路由于用由热载流子的发生而产生的MISFET型晶体管的源极·漏极间的导通电阻的增加来进行存储，在不施加电源电压而保持存储方面是优越的，但是在配置多个现有电路来使用的情况下，在MISFET型晶体管上存在着所谓产生非有意的热载流子发生(＝导通电阻值的增加＝存储的重写)的问题。
例如，在图11所示的电路中，提升字线WL0与位线BL0的电压，在第一MISFET型晶体管MN001上进行写入动作时，由于位线BL0也被共同连接在第一MISFET型晶体管MN011上，字线WL1即使是非选择状态(即，WL1的电压＝接地电位GND)，在第一MISFET型晶体管MN011的源极端上也被施加与第一MISFET型晶体管MN001的源极相同的电压。在长时间维持该状态的情况下，本来处于非选择状态的第一MISFET型晶体管MN011上也会发生非有意的热载流子，可以说，构成了伪写入状态，有将原来存储的信息丢失的情况。
本发明是鉴于这样的问题而作的发明，其目的在于，实现能够通过防止向存储保持用的MISFET型晶体管的伪写入来稳定地保持存储的半导体非易失性存储电路。
用以解决课题的手段
本发明的半导体非易失性存储电路的第一结构的特征在于，设有第一和第二MISFET型晶体管的半导体非易失性存储电路中，上述第一和第二MISFET型晶体管的源极端共同连接至接地电位，上述第一和第二MISFET型晶体管的栅极端共同连接至第一字线，上述第一MISFET型晶体管的漏极端连接至位线，上述第二MISFET型晶体管的漏极端连接至上述位线的差动对线，其中包括：将上述第一MISFET型晶体管的漏极端与上述位线之间进行通断电的第一开关元件；将上述第二MISFET型晶体管的漏极端与上述差动对线之间进行通断电的第二开关元件。
通过这样的结构，在半导体非易失性存储电路未被选择时，可将第一和第二MISFET型晶体管的漏极端置于开路(浮置)状态，从而防止非有意漏极电流流到第一和第二MISFET型晶体管上。
本发明的半导体非易失性存储电路的第二结构的特征在于，在上述的第一结构中，上述第一和第二开关元件是第三和第四MISFET型晶体管，上述第三和第四MISFET型晶体管的栅极端共同连接在第二字线上。
按照此结构，由于将第一和第二开关元件设计成与第一和第二MISFET型晶体管相同的FET(场效应晶体管)型晶体管，电路的制作变得容易。
本发明的半导体非易失性存储电路的第三结构的特征在于，在上述第一或第二结构中，上述第一和第二MISFET型晶体管的漏极端分别通过第三和第四开关元件连接至上述接地电位。
按照此结构，在半导体非易失性存储电路未被选择时，可将第一和第二MISFET型晶体管的漏极端的电位设成与源极端相同，从而完全消除了在第一和第二MISFET型晶体管上流过漏极电流之虞。
本发明的半导体非易失性存储电路的第四结构的特征在于，在上述第三结构中，上述第三和第四开关元件是第五和第六MISFET型晶体管，上述第五和第六MISFET型晶体管的栅极端共同连接在上述第二字线的差动对线上。
按照此结构，由于将第三和第四开关元件作为与第一至第四的MISFET型晶体管相同的FET型晶体管，电路的制作变得容易。
本发明的半导体非易失性存储电路的第五结构的特征在于，在上述第二至第四中的任一结构中，设有一方存储节点连接至上述位线，另一方存储节点连接至上述位线的差动对线上的易失性存储电路，上述第三MISFET型晶体管的漏极端连接在上述易失性存储电路的一方存储节点上，上述第四MISFET型晶体管的漏极端连接在上述易失性存储电路的另一方存储节点上，上述易失性存储电路的一方存储节点与另一方存储节点通过第五开关元件连接，上述易失性存储电路的接地线经第六开关元件连接至上述接地电位。
按照此结构，由于可以用第五和第六开关元件交互转换半导体非易失性存储电路与易失性存储电路来使用，可以降低半导体非易失性存储电路的盖写的频度。因此，可以延长半导体非易失性存储电路的寿命。
本发明的半导体非易失性存储电路的第六结构的特征在于，在上述的第一至第五的任一结构中，在上述第一字线上加电源电位与接地电位中间的电压，通过在上述位线或上述位线的差动对线的任意一方上加电源电位，使上述第一或第二MISFET型晶体管的导通电阻值变化，给上述第一和第二MISFET型晶体管的导通电阻值赋予差异，以用导通电阻值的差异来存储「1」或「0」。
按照此结构，由于用上述第一和第二MISFET型晶体管的导通电阻值的差异进行存储，即使断开电源也可以保持存储。
发明的效果
根据上述本发明的结构，在半导体非易失性存储电路未被选择时，防止非有意漏极电流向存储保持用的MISFET型晶体管的流入，可以防止伪写入，因此可以实现能够稳定地保持存储的半导体非易失性存储电路。另外，本发明的半导体非易失性存储电路用FET型晶体管的组合来构成，不需其它元件，因此电路的设计和制造变得容易，具有缩短开发周期且降低制造成本的效果。另外，如果与易失性存储电路组合使用，则可以谋求半导体非易失性存储电路的长寿命化。
附图说明
图1是本发明实施例1的半导体非易失性存储电路的电路图。
图2是说明图1的半导体非易失性存储电路的写入动作的定时图。
图3是说明图1的半导体非易失性存储电路的读出动作的定时图。
图4是本发明实施例2的存储电路的电路图。
图5是本发明实施例3的半导体非易失性存储电路的电路图。
图6是本发明实施例4的存储电路的电路图。
图7是一例现有电路的电路图。
图8是说明图7的现有电路的写入动作的定时图。
图9是说明图7的现有电路的读出动作的定时图。
图10是说明对图7的现有电路的盖写方法的说明图。
图11是配置多个现有电路而构成的存储电路的电路图。
图12是另一例现有电路的电路图。
标记说明
BL，BL0，BL1                位线
BL_，BL0_，BL1_             (位线的)差动对线
C，C_                       存储节点
COMM，COMM0，COMM1          公共线
MN111 MNM1，MN001，MN011，MN101
                  第一MISFET型晶体管
MN112 MNM2，MN002，MN012，MN102
                  第二MISFET型晶体管
MN113 MNM3，MN003，MN013，MN103
                  第三MISFET型晶体管
MN114 MNM4，MN004，MN014，MN104
                  第四MISFET型晶体管
MNM5              第五MISFET型晶体管
MNM6              第六MISFET型晶体管
MN1，MN2          驱动晶体管
MP1，MP2          负载晶体管
MNT1，MNT2        传送晶体管
MPEQ，MNRS        晶体管
SC                现有电路
SI                半导体非易失性存储电路
SM                静态型半导体存储器
WLWS，WL，WL0，WL1，WLS，WLSO，WLS1，WLW
                  字线
WL_，WLS_         (字线的)差动对线
具体实施方式
以下参照附图就实施本发明的最佳方式进行说明。
实施例1
图1是本发明实施例1的半导体非易失性存储电路的电路图。该半导体非易失性存储电路的特征在于，在图7所示的现有电路上增加了第三MISFET型晶体管MNM3和第四MISFET型晶体管MNM4。第三和第四的MISFET型晶体管MNM3、MNM4比起第一和第二MISFET型晶体管MNM1、MNM2来，选择了难以引起热载流子发生等元件劣化的结构或布局结构。例如，如果加大栅宽度，则热载流子的发生量减少，因此可难以发生元件劣化。再者，对于与现有电路共同的构成部件使用相同的标记，故省略其说明。
第三MISFET型晶体管MNM3在第一MISFET型晶体管MNM1的漏极端与位线BL之间，形成源漏通路，第四MISFET型晶体管MNM4在第二MISFET型晶体管MNM2的漏极端与差动对线BL_之间形成源漏通路。另外，第三MISFET型晶体管MNM3和第四MISFET型晶体管MNM4的栅极端连接至字线WLS。再有，第三和第四MISFET型晶体管MNM3、MNM4是n型MISFET型晶体管。
图2是说明图1的半导体非易失性存储电路的写入动作的定时图，图3是说明读出动作的定时图。如图2和图3所示，在选择半导体非易失性存储电路进行数据的写入、读出时，字线WLS的电压与字线WL的电压同步地上升至电源电位(VDD)，在半导体非易失性存储电路未被选择时，字线WLS及字线WL的电压共同保持在接地电位(GND)。因此，在半导体非易失性存储电路未被选择时，由于第一和第二MISFET型晶体管MNM1、MNM2的漏极端被置于开路(浮置)，第一和第二MISFET型晶体管MNM1、MNM2的漏极端上未被施加来自位线对BL、BL_的电压。
实施例2
图4是本发明实施例2的存储电路的电路图。该存储电路是将图1所示的半导体非易失性存储电路配置成2行2列而构成的可写入、读出4位信息的电路。该电路中，4根字线WL0、WL1、WLS0、WLS1和2组位线对BL0、BL0_、BL1、BL1_在分别排列在行方向、列方向上的2组半导体非易失性存储电路之间共用。另外，2根公共线COMM0、COMM1在行方向上排列的2组半导体非易失性存储电路之间共用，但也可以将4组半导体易失性存储电路用1根公共线连接。在该存储电路中，当在将字线WL0、WL1的电压升至电源电位(VDD)、选择上面的2组半导体非易失性存储电路进行写入或读出时，可将字线WLS1的电压置于接地电位(GND)，并将下面的2组半导体非易失性存储电路电气上从位线对BL0、BL0_、BL1、BL1_完全断开。因此，可以防止下面的2组半导体非易失性存储电路构成伪写入状态。
同样，当选择下面的2组半导体非易失性存储电路进行写入或读出时，将第二字线WLS0的电压置于接地电位(GND)，将上面的2组半导体非易失性存储电路电气上从位线对BL0、BL0_、BL1、BL1_完全断开，可防止构成伪写入状态。
实施例3
图5是本发明实施例3的半导体非易失性存储电路的电路图。该半导体非易失性存储电路的特征在于，在图1所示的半导体非易失性存储电路上增加了第五MISFET型晶体管MNM5和第六MISFET型晶体管MNM6。第五MISFET型晶体管MNM5的漏极端连接在第一MISFET型晶体管MNM1的漏极端上，源极端连接在公共线COMM上。另外，第六MISFET型晶体管MNM6的漏极端连接至第二MISFET型晶体管MNM2的漏极端，其源极端连接在公共线COMM上。第五和第六MISFET型晶体管MNM5、MNM6的栅极端连接在字线WLS的差动对线WLS_上，将输入至第三和第四的MISFET型晶体管MNM3、MNM4的栅极端的WLS信号的反转信号输入。再者，第五和第六的MISFET型晶体管MNM5、MNM6是n型MISFET型晶体管。还有，由于在与图1的半导体非易失性存储电路共同的构成部件上附加相同的标记，故省略其说明。
由于这样的结构，在该存储电路未被选择时，由于可以将第一和第二的MISFET型晶体管MNM1、MNM2的漏极端的电位设为与源极端相同的电平，完全消除了第一和第二MISFET型晶体管MNM1、MNM2上流过漏极电流之虞。于是，可以更完全地防止非选择时的伪写入。
实施例4
图6是本发明实施例4的存储电路的电路图。该存储电路是在公知的静态型半导体存储器SM的2个存储节点上连接了半导体非易失性存储电路SI的输入输出端子的电路。再者，静态型半导体存储器SM是与图12所示的电路相同的电路，其构成部件上附加相同的标记，故省略其说明。
半导体非易失性存储电路SI与实施例1的半导体非易失性存储电路一样，在第一和第二的MISFET型晶体管MNM1、MNM2的源极端连接在接地电位GND上，栅极端连接在字线WLW上，同时第一MISFET型晶体管MNM1的漏极端与第三MISFET型晶体管MNM3的源极端连接，且第三MISFET型晶体管MNM3的漏极端连接到静态型半导体存储器SM的一方存储节点C上，第二MISFET型晶体管MNM2的漏极端与第四MISFET型晶体管MNM4的源极端连接，第四MISFET型晶体管MNM4的漏极端连接到静态型半导体存储器SM的另一方存储节点C_上，第三和第四的MISFET型晶体管MNM3、MNM4的栅极连接到字线WLWS上。再者，与实施例1一样，WLWS信号与WLW信号同步地升降。
由于这样的结构，如果RESTORE信号置于电源电位、WLW信号置于接地电位GND、EQ信号置于电源电位VDD，则该电路用作为静态型半导体存储器，相反，如果RESTORE信号置于接地电位GND、WLW信号置于电源电位VDD、EQ信号置于接地电位GND，则用作为与实施例1的半导体非易失性存储电路等效的电路。
在该存储电路中，如果通常的读写动作在静态型半导体存储器SM中进行，只限于在电源断开前等的定时对半导体非易失性存储电路SI写入数据，则由于使半导体非易失性存储电路SI的数据盖写的频度减小，可以延长半导体非易失性存储电路SI的寿命。另外，在静态型半导体存储器SM工作时，由于在第一和第二MISFET型晶体管MNM1、MNM2上没有受到电压应力，可以稳定地保持非易失存储信息。还有，在施加电源时，由读出和写入速度优异的静态型半导体存储器SM响应读写要求，因此通常动作时的响应速度得到提高。
再者，在以上的说明中，提出了将起因于由漏极电流而产生的热载流子的发生的FET型晶体管的导通电阻的增加(＝阈值电压的上升)用于非易失性存储的例子，但是本发明的半导体非易失性存储电路不限定于这样的内容。只要是由于在FET型晶体管上流过漏极电流而产生的特性变化，其它的特性和现象也可加以利用。
另外，在实施例中示出了使用n型MISFET晶体管的电路，但是本发明的半导体非易失性存储电路在使用的电路上不受限于n型MISFET型晶体管。例如，也可利用由p型MISFET晶体管的热载流子而产生的元件劣化现象来构成本发明的半导体非易失性存储电路。
产业上的可利用性
依据以上说明，本发明可以便宜地提供能够稳定保持存储的半导体非易失性存储电路，因此，本发明不仅在直接制造半导体非易失性存储电路的半导体制造业中，而且在利用半导体非易失性存储电路的各种信息设备制造业、产业设备制造业、民生设备制造业等相关的多种产业领域中具有利用可能性。

Claims (5)

1.一种半导体非易失性存储电路，设有第一和第二MISFET型晶体管，其特征在于，
所述第一和第二MISFET型晶体管的源极端共同连接于接地电位，
所述第一和第二MISFET型晶体管的栅极端共同连接于第一字线，
所述第一MISFET型晶体管的漏极端连接在位线上，
所述第二MISFET型晶体管的漏极端连接在所述位线的差动对线上，
在所述第一MISFET型晶体管的漏极端与所述位线之间设有进行通断电的第一开关元件，
在所述第二MISFET型晶体管的漏极端与所述位线的差动对线之间设有进行通断电的第二开关元件，
在所述第一字线上施加电源电压的大致一半的电压，通过在所述位线或所述位线的差动对线中的任意一方上施加电源电位，使所述第一或第二MISFET型晶体管的导通电阻值变化，给所述第一和第二MISFET型晶体管的导通电阻值赋予差异，以用导通电阻值的差异来存储1或0。
2.如权利要求1所述的半导体非易失性存储电路，其特征在于：
所述第一开关元件是第三MISFET型晶体管，所述第二开关元件是第四MISFET型晶体管，
所述第三和第四MISFET型晶体管的栅极端共同连接于第二字线。
3.如权利要求2所述的半导体非易失性存储电路，其特征在于：
所述第一和第二MISFET型晶体管的漏极端分别通过第三和第四开关元件连接于所述接地电位。
4.如权利要求3所述的半导体非易失性存储电路，其特征在于：
所述第三开关元件是第五MISFET型晶体管，第四开关元件是第六MISFET型晶体管，
所述第五和第六MISFET型晶体管的栅极端共同连接在第二字线的差动对线上。
5.如权利要求2至权利要求4中的任意一项所述的半导体非易失性存储电路，其特征在于：
设有易失性存储电路，该易失性存储电路的一个存储节点连接于所述位线、另一存储节点连接到所述位线的差动对线，
所述第三MISFET型晶体管的漏极端连接到所述易失性存储电路的一个存储节点上，
所述第四MISFET型晶体管的漏极端连接到所述易失性存储电路的另一存储节点，
所述易失性存储电路的一个存储节点和另一存储节点通过第五开关元件连接，
所述易失性存储电路的接地线通过第六开关元件连接于所述接地电位。
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