KR100523494B1 - 액세스 소자를 복수의 메모리 셀 사이에서 공유하는 박막자성체 기억 장치 - Google Patents

액세스 소자를 복수의 메모리 셀 사이에서 공유하는 박막자성체 기억 장치 Download PDF

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Abstract

MTJ 메모리 셀을 구성하는 터널 자기 저항 소자 TMR은 비트선 BL과 스트랩 SL 사이에 접속된다. 각 메모리 셀 열에 있어서, 스트랩 SL은 동일 행 블록 내의 복수의 터널 자기 저항 소자 TMR에 의해서 공유된다. 액세스 트랜지스터 ATR은 스트랩 SL과 접지 전압 GND 사이에 접속되며, 대응하는 워드선 WL에 응답하여 온/오프한다. 동일 스트랩에 결합된 메모리 셀 군을 대상으로 하는 선택 메모리 셀로 소정 자계가 인가되는 전후의 각각에 실행되는 데이터 판독 결과의 비교에 기초하여 선택 메모리 셀로부터 기억 데이터가 판독된다.

Description

액세스 소자를 복수의 메모리 셀 사이에서 공유하는 박막 자성체 기억 장치{THIN FILM MAGNETIC MEMORY DEVICE HAVING AN ACCESS ELEMENT SHARED BY A PLURALITY OF MEMORY CELLS}
본 발명은 박막 자성체 기억 장치에 관한 것으로, 보다 특징적으로는 자기 터널 접합(MTJ : Magnetic Tunnel Junction)을 갖는 메모리 셀을 구비한 랜덤 액세스 메모리에 관한 것이다.
저소비 전력으로 불휘발적인 데이터의 기억이 가능한 기억 장치로서, MRAM(Magnetic Random Memory) 디바이스가 주목받고 있다. MRAM 디바이스는 반도체 집적 회로에 형성된 복수의 박막 자성체를 이용하여 불휘발적인 데이터 기억을 행하고, 박막 자성체의 각각에 대하여 랜덤 액세스가 가능한 기억 장치이다.
특히, 최근에는 자기 터널 접합을 이용한 박막 자성체를 메모리 셀로서 이용함으로써, MRAM 디바이스의 성능이 비약적으로 진보하는 것이 발표되고 있다. 자기 터널 접합을 갖는 메모리 셀을 구비한 MRAM 디바이스에 대해서는, "A 10㎱ Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000. 및 "Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000. 등의 기술 문헌에 개시되어 있다.
도 22는 터널 접합부를 갖는 메모리 셀(이하, 간단히 MTJ 메모리 셀로도 칭함)의 구성을 도시하는 개략도이다.
도 22를 참조하면, MTJ 메모리 셀은 자기적으로 기입된 기억 데이터의 데이터 레벨에 따라서 전기 저항이 변화하는 터널 자기 저항 소자 TMR와, 액세스 트랜지스터 ATR을 포함한다. 액세스 트랜지스터 ATR은 비트선 BL 및 접지 전압선 GL 사이에 터널 자기 저항 소자 TMR과 직렬로 접속된다. 대표적으로는 액세스 트랜지스터 ATR로서 전계 효과 트랜지스터가 적용된다.
MTJ 메모리 셀에 대해서는, 데이터 기입 시 및 데이터 판독 시에 데이터 기입 전류 및 데이터 판독 전류를 각각 흘리기 위한 비트선 BL과, 데이터 기입 시에 데이터 기입 전류를 흘리기 위한 라이트 디지트선 WDL과, 데이터 판독을 지시하기 위한 워드선 WL과, 데이터 판독 시에 터널 자기 저항 소자 TMR을 접지 전압 GND에 풀 다운하기 위한 접지 전압선 GL이 배치된다.
데이터 판독 시에는 액세스 트랜지스터 ATR의 턴 온에 응답하여, 터널 자기 저항 소자 TMR은 접지 전압선 GL(접지 전압 GND) 및 비트선 BL 사이에 전기적으로 결합된다.
도 23은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도이다.
도 23을 참조하면, 터널 자기 저항 소자 TMR은, 고정된 자화 방향을 갖는 자성체층(이하, 간단히 고정 자화층으로도 칭함) FL과, 데이터 기입 전류에 의해서 생기는 데이터 기입 자계에 따른 방향으로 자화되는 자성체층(이하, 간단히 자유 자화층으로도 칭함) VL을 갖는다. 고정 자화층 FL 및 자유 자화층 VL 사이에는 절연체막으로 형성되는 터널 배리어 TB가 형성된다. 자유 자화층 VL은 기입되는 기억 데이터의 레벨에 따라서, 고정 자화층 FL과 동일 방향 또는 반대 방향으로 자화된다.
터널 자기 저항 소자 TMR의 전기 저항은 고정 자화층 FL 및 자유 자화층 VL 사이의 자화 방향의 상대 관계에 의해서 변화한다. 구체적으로는, 고정 자화층 FL 및 자유 자화층 VL 사이에서 자화 방향이 일치하는 경우에는, 양자의 자화 방향이 반대인 경우에 비하여 전기 저항은 작아진다.
데이터 기입 시에서는, 워드선 WL이 비활성화되어, 액세스 트랜지스터 ATR은 턴 오프된다. 이 상태에서 자유 자화층 VL을 자화하기 위한 데이터 기입 전류는 비트선 BL 및 라이트 디지트선 WDL 각각에서 기입 데이터의 레벨에 따른 방향에 흐른다. 즉, 자유 자화층 VL의 자화 방향은 비트선 BL 및 라이트 디지트선 WDL을 각각 흐르는 데이터 기입 전류의 방향에 따라서 결정된다.
도 24는 데이터 기입 전류와 자유 자화층 VL의 자화와의 관계를 도시하는 개념도이다.
도 24를 참조하면, 횡축 H(EA)는 터널 자기 저항 소자 TMR 내의 자유 자화층 VL에서 자화 용이축(EA: Easy Axis) 방향으로 인가되는 자계를 도시한다. 한편, 종축 H(HA)는, 자유 자화층 VL에서 자화 곤란축(HA: Hard Axis) 방향으로 작용하는 자계를 도시한다. 자계 H(EA) 및 H(HA)는 비트선 BL 및 라이트 디지트선 WDL을 각각 흐르는 전류에 의해 생기는 2개의 자계의 한쪽 씩에 각각 대응한다.
MTJ 메모리 셀에서는 고정 자화층 FL의 고정된 자화 방향은 자유 자화층 VL의 자화 용이축을 따르고 있고, 자유 자화층 VL은 기억 데이터의 레벨("1" 및 "0")에 따라서, 자화 용이축 방향을 따라서, 고정 자화층 FL과 평행 혹은 반평행(반대) 방향으로 자화된다. MTJ 메모리 셀은 자유 자화층 VL의 2가지의 자화 방향에 대응되어, 1 비트의 데이터("1" 및 "0")를 기억할 수 있다.
자유 자화층 VL의 자화 방향은 인가되는 자계 H(EA) 및 H(HA)의 합이 도면에 도시되는 아스테로이드 특성선의 외측 영역에 달하는 경우에만 새롭게 재기입할 수 있다. 즉, 인가된 데이터 기입 자계가 아스테로이드 특성선의 내측 영역에 상당하는 강도인 경우에는 자유 자화층 VL의 자화 방향은 변화하지 않는다.
아스테로이드 특성선에 도시된 바와 같이, 자유 자화층 VL에 대하여 자화 곤란축 방향의 자계를 인가함으로써, 자화 용이축을 따른 자화 방향을 변화시키는 데 필요한 자화 임계값을 낮출 수 있다.
MTJ 메모리 셀의 기억 데이터, 즉 터널 자기 저항 소자 TMR의 자화 방향을 재기입하기 위해서는, 라이트 디지트선 WDL과 비트선 BL 양쪽에 소정 레벨 이상의 데이터 기입 전류를 흘릴 필요가 있다. 이에 따라, 터널 자기 저항 소자 TMR 내의 자유 자화층 VL은 자화 용이축(EA)을 따른 데이터 기입 자계의 방향을 따라서, 고정 자화층 FL과 평행 혹은 반대(반평행) 방향으로 자화된다. 터널 자기 저항 소자 TMR에 일단 기입된 자화 방향, 즉 MTJ 메모리 셀의 기억 데이터는 새로운 데이터 기입이 실행되기까지의 동안에 불휘발적으로 유지된다.
도 25는 MTJ 메모리 셀로부터의 데이터 판독을 설명하는 개념도이다.
도 25를 참조하면, 데이터 판독 시에는, 액세스 트랜지스터 ATR은 워드선 WL의 활성화에 응답하여 턴 온한다. 이에 따라, 터널 자기 저항 소자 TMR은 접지 전압 GND로 풀다운된 상태에서 비트선 BL과 전기적으로 결합된다.
이 상태에서 비트선 BL을 소정 전압으로 풀업하면, 비트선 BL 및 터널 자기 저항 소자 TMR을 포함하는 전류 경로를, 터널 자기 저항 소자 TMR의 전기 저항에 따른, 즉 MTJ 메모리 셀의 기억 데이터의 레벨에 따른 메모리 셀 전류 Icell이 통과한다. 예를 들면, 이 메모리 셀 전류 Icell을 소정의 기준 전류와 비교함으로써, MTJ 메모리 셀로부터 기억 데이터를 판독할 수 있다.
이와 같이 터널 자기 저항 소자 TMR은, 인가되는 데이터 기입 자계에 의해서 재기록 가능한 자화 방향을 따라서 그 전기 저항이 변화하기 때문에, 터널 자기 저항 소자 TMR의 전기 저항 Rmax 및 Rmin과, 기억 데이터의 레벨("1" 및 "0")을 각각 대응시킴으로써, 불휘발적인 데이터 기억을 실행할 수 있다.
또, 데이터 판독 시에도, 터널 자기 저항 소자 TMR에 데이터 판독 전류가 흐르지만, 데이터 판독 전류 Is는 일반적으로 상술한 데이터 기입 전류보다 1∼2자릿수 정도 작아지도록 설정된다. 따라서, 데이터 판독 시의 데이터 판독 전류 Is의 영향에 의해서, MTJ 메모리 셀의 기억 데이터가 잘못 재기입될 가능성은 작다.
도 26은 반도체 기판 상에 제작된 MTJ 메모리 셀의 구조도이다.
도 26를 참조하면, 반도체 주 기판 SUB 상에 형성된 액세스 트랜지스터 ATR은 n형 영역인 소스/드레인 영역(310, 320)과, 게이트 영역(330)을 갖는다. 소스/드레인 영역(310)은 컨택트 홀(341)에 형성되는 금속막을 통하여, 접지 전압선 GL과 전기적으로 결합된다.
라이트 디지트선 WDL은 접지 전압선 GL의 상층에 형성된 금속 배선층에 형성된다. 터널 자기 저항 소자 TMR은 라이트 디지트선 WDL의 상층측에 배치된다. 터널 자기 저항 소자 TMR은 스트랩 SL 및 컨택트 홀(340)에 형성된 금속막을 통하여, 액세스 트랜지스터 ATR의 소스/드레인 영역(320)과 전기적으로 결합된다. 스트랩 SL은 터널 자기 저항 소자 TMR을 액세스 트랜지스터 ATR과 전기적으로 결합하기 위해서 형성되고, 도전성 물질로 형성된다.
비트선 BL은 터널 자기 저항 소자 TMR과 전기적으로 결합되고, 터널 자기 저항 소자 TMR의 상층측에 형성된다. 이미 설명한 바와 같이, 데이터 기입 시에는, 비트선 BL 및 라이트 디지트선 WDL 양쪽에 데이터 기입 전류를 흘릴 필요가 있다. 한편, 데이터 판독 시에는 워드선 WL을, 예를 들면 고전압 상태로 활성화함으로써, 액세스 트랜지스터 ATR이 턴 온한다. 이에 따라, 액세스 트랜지스터 ATR을 통하여 접지 전압 GND로 풀다운된 터널 자기 저항 소자가 비트선 BL과 전기적으로 결합된다.
데이터 기입 전류 및 데이터 판독 전류가 흐르는 비트선 BL 및 데이터 기입 전류가 흐르는 라이트 디지트선 WDL은 금속 배선층을 이용하여 형성된다. 한편, 워드선 WL은 액세스 트랜지스터 ATR의 게이트 전압을 제어하기 위해서 형성되기 때문에, 전류를 적극적으로 흘릴 필요는 없다. 따라서, 집적도를 높이는 관점에서 워드선 WL은 독립된 금속 배선층을 새롭게 형성하지 않고, 게이트(330)와 동일한 배선층에, 폴리실리콘층이나 폴리사이드층 등을 이용하여 형성되는 것이 일반적이다.
그러나, 도 26에 도시된 바와 같이, MTJ 메모리 셀에 대한 데이터 판독을 실행하기 위해서, 터널 자기 저항 소자 TMR과 액세스 트랜지스터 ATR을 전기적으로 결합하기 위한 스트랩 SL 및 컨택트 홀(340)을 라이트 디지트선 WDL을 회피하여 형성할 필요가 있다. 이에 따라, 복수의 MTJ 메모리 셀을 집적 배치한 MRAM 디바이스를 형성하는 경우에, 레이아웃 제약에 의해서 고집적화가 방해되고, 어레이 면적이 증대한다.
본 발명의 목적은, MTJ 메모리 셀이 집적 배치되는 메모리 어레이의 면적 절약화를 도모하는 것이 가능한 박막 자성체 기억 장치를 제공하는 데 있다.
본 발명은 요약하면, 박막 자성체 기억 장치로서, 복수의 메모리 셀과, 복수의 제1 신호선과, 복수의 제2 신호선을 구비한다. 복수의 메모리 셀은 행렬 형태로 배치되며, 행방향을 따라 복수의 행 블록으로 분할된다. 각 메모리 셀은 자기적으로 기입된 기억 데이터에 따라 전기 저항이 변화하는 터널 자기 저항 소자를 포함한다. 복수의 제1 신호선은 메모리 셀 열에 각각 대응하여 행 방향을 따라 배치된다. 복수의 제2 신호선은 각 메모리 셀 열에서, 복수의 행 블록에 각각 대응하여 배치된다. 각 터널 자기 저항 소자는 복수의 제1 및 제2 신호선 중 대응하는 1개씩의 사이에 전기적으로 결합된다.
따라서, 본 발명의 주된 이점은, 메모리 셀과 액세스 트랜지스터 등의 다른 소자와의 사이를 전기적으로 결합하기 위해 형성되는 레이아웃 제약이 엄격한 컨택트 홀을 제2 신호선마다 형성하면 되며, 각 메모리 셀마다 배치할 필요가 없는 점에 있다. 그 결과, 메모리 어레이의 소면적화를 도모할 수 있다.
바람직하게는, 박막 자성체 기억 장치는 복수의 워드선과, 복수의 액세스 트랜지스터를 구비한다. 복수의 워드선은 복수의 행 블록에 각각 대응하여 행방향을 따라 배치되며, 데이터 판독 시에 행 선택 결과에 따라 선택적으로 활성화된다. 복수의 액세스 트랜지스터는 복수의 제2 신호선에 각각 대응하여 배치된다. 각 액세스 트랜지스터는 복수의 제2 신호선의 대응하는 1개와 고정 전압 사이에 전기적으로 결합되어, 대응하는 워드선이 활성화된 경우에 온한다.
이에 따라, 복수의 메모리 셀에 의해 1개의 액세스 트랜지스터를 공유할 수 있기 때문에, 액세스 트랜지스터의 배치 개수를 삭감할 수 있다. 따라서, 메모리 어레이를 더 소면적화할 수 있다.
또한 바람직하게는, 각 행 블록은 L개(L: 2이상의 정수)씩의 메모리 셀 행을 갖고, 1회의 데이터 판독 동작 내에 적어도 1회 형성되는 소정 기간에, 액세스 대상으로 선택된 선택 메모리 셀에 대응하는 제2 신호선은 제1 전압과 결합된다. 박막 자성체 기억 장치는 또한, 각 소정 기간에, 선택 메모리 셀에 대응하는 제1 신호선과 전기적으로 결합되는 데이터선과, 각 소정 기간에, 데이터선을 제2 전압과 결합하는 판독 전류 공급 회로와, 선택 메모리 셀의 기억 데이터에 따른 판독 데이터를 생성하기 위한 데이터 판독 회로를 구비한다. 데이터 판독 회로는, 선택 메모리 셀이 1회의 데이터 판독 동작 전과 실질적으로 동일한 자화 방향을 갖는 제1 상태에 대응하여 형성된 소정 기간에서의 데이터선의 전압을 제1 내부 노드에 유지하기 위한 제1 전압 유지부와, 소정 자계가 인가되어 선택 메모리 셀의 자화 방향이 제1 상태로부터 변화하는 제2 상태에 대응하여 형성된 소정 기간에서의 데이터선의 전압과, 제1 내부 노드와의 전압의 차에 따라 판독 데이터를 생성하는 전압 비교부를 갖는다.
이에 의해, 동일한 제2 신호선과 접속되는 L개의 메모리 셀에의 액세스에 의해 L개의 메모리 셀 중 1개의 선택 메모리 셀의 기억 데이터를 추출하여 판독할 수 있다. 또한, 기준 셀을 이용하지 않는 셀 기준 방식에 의해 데이터 판독을 실행하기 때문에, 동일한 메모리 셀 군 및 데이터 선 등이 포함되는 동일한 데이터 판독 경로에 의해 얻어진 전압 간의 비교에 기초하여 데이터 판독을 실행할 수 있다. 따라서, 데이터 판독 경로를 구성하는 각 회로에서의 구조 변동에 기인하는 오프셋 등의 영향을 회피하여 데이터 판독 동작을 고정밀도화할 수 있다.
이하에, 본 발명의 실시예에 대하여 도면을 참조하면 상세히 설명한다. 또, 도면에서의 동일 부호는 동일 또는 상당 부분을 나타내는 것으로 한다.
<실시예 1>
도 1은 본 발명의 실시예에 따른 MRAM 디바이스(1)의 전체 구성을 도시하는 개략 블록도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 MRAM 디바이스(1)는 외부로부터의 제어 신호 CMD 및 어드레스 신호 ADD에 응답하여 랜덤 액세스를 행하고, 입력 데이터 DIN의 기입 및 출력 데이터 DOUT의 판독을 실행한다.
MRAM 디바이스(1)는 제어 신호 CMD에 응답하여 MRAM 디바이스(1)의 전체 동작을 제어하는 컨트롤 회로(5)와, 행렬 형태로 배치된 MTJ 메모리 셀 MC를 포함하는 메모리 어레이(10)를 구비한다.
후의 설명에서 밝히는 바와 같이, 본 발명의 실시예에 있어서는, 복수의 터널 자기 저항 소자 TMR에 의해서 액세스 트랜지스터 ATR을 공유하는 구성으로 하기 때문에, 메모리 어레이(10)에서는 복수의 터널 자기 저항 소자 TMR의 각각이 MTJ 메모리 셀 MC로서 기능한다. 따라서, 메모리 어레이(10)에 행렬 형태로 배치된 복수의 터널 자기 저항 소자 TMR의 행 및 열을 각각 메모리 셀 행 및 메모리 셀 열이라고도 칭한다.
터널 자기 저항 소자 TMR의 구성 및 데이터 기억 원리는 도 22∼도 25에서 설명한 바와 마찬가지이기 때문에 상세한 설명은 반복하지 않는다. 각 터널 자기 저항 소자 TMR은, H 레벨("1") 및 L 레벨("0")의 어느 한쪽을 기억 데이터로서 기억하고, 기억 데이터의 레벨에 따라서 전기 저항이 변화한다.
도 1에 있어서는, 대표적으로 도시되는 1개의 MTJ 메모리 셀 MC(터널 자기 저항 소자 TMR)와, 이것에 대응하는 워드선 WL, 라이트 디지트선 WDL 및 비트선 BL의 배치가 도시된다. 워드선 WL 및 라이트 디지트선 WDL은, 행 방향을 따라서 배치된다. 비트선 BL은 열 방향을 따라서 배치된다.
데이터 기입 시에는 선택 메모리 셀에 대응하는 메모리 셀 행(이하, 선택 행으로 칭함)의 라이트 디지트선 WDL과 선택 메모리 셀에 대응하는 메모리 셀 열(이하, 선택 열로 칭함)의 비트선 BL에 대하여, 행 방향 및 열 방향의 데이터 기입 전류가 각각 흐른다. 또한, 데이터 판독 시에는, 선택 메모리 셀에 대응하는 워드선 WL이 활성화되어, 데이터 판독 전류가 선택 메모리 셀 및 비트선 BL을 통과한다.
메모리 어레이(10)에서의, MTJ 메모리 셀 및 상술한 신호선군의 배치에 대해서는 나중에 상세히 설명한다. 또, 이하에서는 신호, 신호선 및 데이터 등의 2치적인 고전압 상태(전원 전압 Vcc) 및 저전압 상태(고정 전압 Vss/접지 전압 GND)를, 각각 「H 레벨」 및 「L 레벨」로도 칭한다.
MRAM 디바이스(1)는, 또한 어드레스 신호에 의해서 나타나는 로우 어드레스 RA를 디코드하여, 메모리 어레이(10)에서의 행 선택을 실행하기 위한 행 선택 회로(20)와, 어드레스 신호 ADD에 의해서 나타나는 컬럼 어드레스 CA를 디코드하여 메모리 어레이(10)에서의 열 선택을 실행하기 위한 열 선택 회로(25)와, 판독/기입 제어 회로(30, 35)를 구비한다.
판독/기입 제어 회로(30, 35)는 데이터 기입 시에 비트선 BL에 데이터 기입 전류를 흘리기 위한 회로, 데이터 판독 시에 비트선 BL에 데이터 판독 전류를 흘리기 위한 회로, 및 데이터 판독 시에 출력 데이터 DOUT를 생성하기 위한 회로 등을 총칭한 것이다. 또한, 각 라이트 디지트선 WDL은 메모리 어레이(10)를 사이에 두고 행 선택 회로(20)의 반대측 영역에서 접지 전압 GND와 결합된다.
도 2를 참조하면, 메모리 어레이(10)에 행렬 형태로 배치된 복수의 MTJ 메모리 셀 MC(터널 자기 저항 소자 TMR)는, 행 방향을 따라서 복수의 행 블록 RB(1)∼RB(M)으로 분할된다(M: 2 이상의 정수). 행 블록 RB(1)∼RB(M)의 각각은 L개(L: 2 이상의 정수)의 메모리 셀 행을 갖는다. 도 2에는 일례로서 L=4인 경우의 구성이 도시되어 있다. 또, 이하에서는 행 블록 RB(1)∼RB(M)를 총칭하여 간단히 행 블록 RB로도 칭한다.
각 메모리 셀 열에 있어서, 행 블록 RB(1)∼RB(M)에 각각 대응하여, 열 방향을 따른 신호선으로서 배치되는 스트랩 SL이 형성된다. 또한, 각 스트랩 SL에 대응하여 액세스 트랜지스터 ATR이 배치된다. 즉, 각 메모리 셀 열에 있어서, 액세스 트랜지스터 ATR 및 스트랩 SL은 행 그룹에 각각 대응하여 M개씩 배치된다.
각 메모리 셀 열에 있어서, 동일한 행 블록에 속하는 4개(L개)의 터널 자기 저항 소자 TMR은 동일한 스트랩 SL과 결합된다. 즉, 각 스트랩 SL 및 액세스 트랜지스터 ATR은 동일 메모리 셀 열에서, 동일 행 블록에 대응하는 L개의 터널 자기 저항 소자 TMR에 의해 공유된다.
또한, 행 블록 RB(1)∼RB(M)에 각각 대응하여, 복수의 워드선 WL(1)∼WL(M)이 배치된다. 동일한 행 블록에 대응하는 복수의 액세스 트랜지스터 ATR의 각 게이트는 대응하는 워드선과 결합된다. 예를 들면, 도 2에 도시된 행 블록 RB(1)에 대응하는 액세스 트랜지스터 ATR의 각 게이트는 공통의 워드선 WL(1)과 결합된다. 각 액세스 트랜지스터 ATR은 대응하는 스트랩 SL과 고정 전압 Vss(예를 들면, 접지 전압 GND) 사이에 전기적으로 결합된다. 또, 이하에서는 워드선 WL(1)∼WL(M)을 총칭하는 경우에는, 간단히 워드선 WL로 칭하는 것으로 한다.
또한, 비트선 BL은 메모리 셀 열에 각각 대응하여 열 방향을 따라서 배치되고, 라이트 디지트선 WDL은 메모리 셀 행에 각각 대응하여 행 방향을 따라서 배치된다.
행 선택 회로(20)는 데이터 판독 시에, 워드선 WL(1)∼WL(M) 중 선택 메모리 셀에 대응하는 1개를 행 선택 결과에 따라서 선택적으로 활성화한다. 워드선 WL의 활성화에 따라서, 선택 메모리 셀과 결합된 스트랩(이하, 「선택 스트랩」으로도 칭한다)이 고정 전압 Vss와 결합된다. 이 결과, 선택 메모리 셀을 포함하는, 해당 선택 스트랩과 결합된 L개의 터널 자기 저항 소자 TMR(이하, 「선택 메모리 셀군」으로도 칭한다)이 대응하는 비트선 BL과 고정 전압 Vss 사이에 접속된다.
따라서, 데이터 판독 시에는 선택 열의 비트선 BL에는, 선택 메모리 셀군 전체의 전기 저항에 따른 데이터 판독 전류 Is가 흐른다. 상세는 나중에 설명하지만, 본 발명의 실시예에 따른 MRAM 디바이스에서의 데이터 판독은, 해당 선택 메모리 셀군에 포함되는 1개의 선택 메모리 셀의 통과 전류(전기 저항)를 검지하기 위해서, 해당 선택 메모리 셀군을 통과하는 데이터 판독 전류 Is에 기초하여, 기준 셀을 형성하지 않는 소위 「자기 기준(셀프 레퍼런스) 판독」에 의해서 실행된다.
행 선택 회로(20)는 데이터 기입 시에, 행 선택 결과에 따라서 선택된 라이트 디지트선 WDL을 활성화하기 위해서 전원 전압 Vcc과 결합한다. 이에 따라, 활성화된 라이트 디지트선 WDL의 양단은 전원 전압 Vcc 및 고정 전압 Vss와 각각 접속된다. 따라서, 활성화된 라이트 디지트선 WDL에 대하여, 행 방향의 데이터 기입 전류 Ip를 흘릴 수 있다. 행 방향의 데이터 기입 전류 Ip는 기입 데이터의 레벨에 상관없이 일정 방향이다.
한편, 행 선택 회로(20)는 비선택의 라이트 디지트선 WDL에 대해서는, 고정 전압 Vss로 유지한다. 이에 따라, 비선택의 라이트 디지트선 WDL에 행 방향의 데이터 기입 전류 Ip가 흐르지 않는다. 상세는 나중에 설명하지만, 데이터 기입 시에, 선택 열의 비트선 BL에는 기입 데이터에 따른 방향으로 데이터 기입 전류 +Iw 또는 -Iw가 흐른다.
이 결과, 대응하는 라이트 디지트선 WDL 및 비트선 BL 양쪽에 데이터 기입 전류가 흐른 터널 자기 저항 소자 TMR에 대하여, 자기적인 데이터 기입이 실행된다.
다음에, 메모리 어레이의 레이아웃에 대하여 설명한다.
도 3은, 실시예 1에 따른 메모리 어레이에서의 MTJ 메모리 셀의 레이아웃 예를 도시하는 도면이다. 도 3의 중앙부에는 2개의 행 블록 인접 부분에서의 4 열분의 메모리 셀의 평면도가 도시되어 있다.
이 평면도를 참조하면, 메모리 셀 행에 각각 대응하는 라이트 디지트선 WDL이 행 방향을 따라서 배치되고, 메모리 셀 열에 각각 대응하는 비트선 BL이 열 방향을 따라서 배치되어 있다.
도 3에 사선으로 도시된 터널 자기 저항 소자 TMR는, 비트선 BL과 라이트 디지트선 WDL과의 교점 각각에 대응하여 배치되고, MTJ 메모리 셀로서 기능한다. 각 메모리 셀 열에서, 4개(L개)의 터널 자기 저항 소자 TMR에 의해서 공유되도록, 스트랩 SL이 배치된다.
도 3에는 또한, 서브 어레이 SA의 평면도 상에서의 P-Q 단면도 및 R-S 단면도가 도시된다.
P-Q 단면도를 참조하면, 액세스 트랜지스터 ATR의 소스/드레인 영역(310)은 도시하지 않은 컨택트 홀을 통하여 고정 전압 Vss(접지 전압 GND)와 전기적으로 결합되어 있다. 소스/드레인 영역(320)은 컨택트 홀(340)을 통하여 대응하는 스트랩 SL과 전기적으로 결합된다. 액세스 트랜지스터 ATR의 게이트 영역(330)에는 행 방향으로 연장하여 워드선 WL이 배치된다. 또한, 워드선 WL과 스트랩 SL의 중간층에는, 라이트 디지트선 WDL이 행 방향으로 연장하여 배치되어 있다.
또한, 도 3 중 R-S 단면도에는 라이트 디지트선 WDL에 대응한 단면도가 도시된다. 또, 해당 R-S 단면도에 있어서는, 라이트 디지트선 WDL의 상층측만이 도시되어 있다.
라이트 디지트선 WDL은, 터널 자기 저항 소자 TMR에 데이터를 기입하기 위한 데이터 기입 전류를 흘리기 때문에, 터널 자기 저항 소자 TMR의 바로 아래 영역에 배치된다. 따라서, 라이트 디지트선 WDL의 상층에는 스트랩 SL 및 비트선 BL과 전기적으로 결합된 터널 자기 저항 소자 TMR이 배치된다. 또, 상술한 바와 같이, 동일 행 그룹 내에서, 열 방향에 인접하는 복수의 터널 자기 저항 소자 TMR은 공통의 스트랩 SL과 결합된다.
이와 같이, 스트랩 SL을 복수의 터널 자기 저항 소자로 공유하는 구성으로 함으로써, 액세스 트랜지스터 ATR의 배치 개수를 삭감하여, 메모리 어레이의 소면적화를 도모할 수 있다.
도 4를 참조하면, 최소의 배선 폭으로 도시되는 최소 설계 단위를 F로 나타내면, 1개의 터널 자기 저항 소자 TMR의 면적은 통상 4∼8F2 정도가 된다. 도 4에서는, 1개의 터널 자기 저항 소자 TMR의 면적이 4F2인 것으로 한다.
또한, 액세스 트랜지스터 ATR의 배치에 따른 메모리 셀 면적의 증가를 αF2로 하면, 도 22에 도시한, 각 메모리 셀마다 액세스 트랜지스터 ATR을 배치하는, 즉 동일 스트랩에 접속되는 메모리 셀 수가 1인 구성에서는 MTJ 메모리 셀 1개당 유효 메모리 셀 사이즈는 (4+α)F2로 도시된다.
이에 대하여, 본 발명의 실시예에 따른 메모리 어레이 구성에 있어서는 동일 스트랩에 접속되는 메모리 셀 수를 M으로 하면, MTJ 메모리 셀 1개당 유효 메모리 셀 사이즈를 (4+α/M)F2로 억제할 수 있다. 이 결과, 액세스 트랜지스터 ATR에 의한 면적의 증대가 억제되어, MTJ 메모리 셀이 집적 배치되는 메모리 어레이를 소면적화할 수 있다.
또한, 도 3에 도시한 바와 같이, 각 터널 자기 저항 소자 TMR에 대응하여, 액세스 트랜지스터 ATR과 터널 자기 저항 소자 TMR 사이를 전기적으로 결합하기 위한 컨택트 홀(340)을 배치할 필요가 없어진다. 이 결과, 각 터널 자기 저항 소자 TMR마다 액세스 트랜지스터 ATR을 형성하는 구성과 비교하여, 터널 자기 저항 소자 TMR의 행 방향 배치 피치 및 열 방향 배치 피치는 축소되기 때문에, 이 점으로부터도, 메모리 어레이의 소면적화를 도모할 수 있다.
다음에, 실시예 1에 따른 메모리 어레이에 대한 데이터 기입 및 데이터 판독 동작에 대하여 상세히 설명한다.
도 5를 참조하면, 터널 자기 저항 소자 TMR은 이미 설명한 바와 같이, 자화 방향을 따른 전기 저항을 갖는다. 즉, 데이터 판독 전에는 각 MTJ 메모리 셀에서, 터널 자기 저항 소자 TMR은, H 레벨("1") 및 L 레벨("0") 중 어느 하나의 데이터를 기억하기 위해서, 소정의 방향을 따라서 자화되어, 그 전기 저항은 Rmax 및 Rmin 중 어느 하나로 설정된다. 각 터널 자기 저항 소자 TMR은 대응하는 비트선 BL 및 스트랩 SL의 사이에 접속된다.
각 스트랩 SL은 대응하는 액세스 트랜지스터 ATR을 통하여, 전압선 GL과 결합된다. 전압선 GL은 고정 전압 Vss(접지 전압 GND)를 전달한다. 이에 따라, 대응하는 워드선 WL이 H 레벨로 활성화되는 선택 행 블록에 있어서, 각 터널 자기 저항 소자 TMR은 고정 전압 Vss 및 대응하는 비트선 BL의 사이에 전기적으로 결합된다.
다음에, 메모리 어레이(10)에서의 행 선택을 실행하기 위한 행 선택 회로(20)의 회로 구성에 대하여 설명한다.
행 선택 회로(20)는 각 메모리 셀 행에 대응하여 형성되는 트랜지스터 스위치(80, 90)와, 각 행 그룹에 대응하여 형성되는 트랜지스터 스위치(85, 95)를 갖는다. 예를 들면, 트랜지스터 스위치(80, 85, 90, 95) 각각은 N 채널 MOS 트랜지스터로 구성된다. 트랜지스터 스위치(80, 90)는 대응하는 메모리 셀 행의 디코드 결과를 나타내는 디코드 신호 Rd에 기초하여, 대응하는 라이트 디지트선 WDL의 활성화를 제어한다. 트랜지스터 스위치(85, 95)는 대응하는 행 그룹의 디코드 결과를 나타내는 디코드 신호 Rd#에 기초하여, 대응하는 워드선 WL의 활성화를 제어한다.
디코드 신호 Rd 및 Rd#은, 도시하지 않은 디코드 회로에 의해서 얻어지고, 대응하는 메모리 셀 행 및 행 그룹이 선택 메모리 셀을 포함하는 경우에, H 레벨(전원 전압 Vcc)로 각각 설정된다. 즉, 선택 메모리 셀에 대응하는 디코드 신호 Rd 및 Rd#은 H 레벨(전원 전압 Vcc)로 설정되고, 그 이외의 디코드 신호 Rd 및 Rd#은 L 레벨(고정 전압 Vss/접지 전압 GND)로 설정된다. 디코드 신호 Rd 및 Rd#은 노드 Nd 및 Nd#에 각각 전달된다. 적어도, 1회의 데이터 판독 동작 및 1회의 데이터 기입 동작 내에서, 각 노드 Nd 및 Nd#의 레벨은 유지된다.
트랜지스터 스위치(80)는 노드 Nd와 라이트 디지트선 WDL의 일단측의 사이에 형성되고, 트랜지스터 스위치(90)는 라이트 디지트선 WDL의 타단측과 고정 전압 Vss의 사이에 형성된다. 트랜지스터 스위치(80)의 게이트에는 제어 신호 WE가 인가된다. 트랜지스터 스위치(90)는 그 게이트에 전원 전압 Vcc이 인가되기 때문에 항상 온 상태를 유지한다.
따라서, 제어 신호 WE의 활성화(H 레벨)에 응답하여, 대응하는 디코드 신호 Rd가 H 레벨로 설정된 라이트 디지트선 WDL에는 트랜지스터 스위치(80)로부터 트랜지스터 스위치(85)로 향하는 소정 방향의 데이터 기입 전류 Ip가 흐른다. 한편, 대응하는 디코드 신호 Rd가 L 레벨로 설정된 라이트 디지트선 WDL은, 그 양단이 고정 전압 Vss(접지 전압 GND)로 설정되기 때문에, 제어 신호 WE의 활성화 기간에도, 데이터 기입 전류는 흐르지 않는다.
트랜지스터 스위치(85)는 노드 Nd#과 워드선 WL의 일단측의 사이에 형성되고, 트랜지스터 스위치(95)는 워드선 WL의 타단측과 고정 전압 Vss(접지 전압 GND)의 사이에 형성된다. 트랜지스터 스위치(85)의 게이트에는 제어 신호 RE가 인가되고, 트랜지스터 스위치(95)의 게이트에는 제어 신호 RE의 반전 신호/RE가 인가된다.
따라서, 제어 신호 RE의 활성화(H 레벨)에 응답하여 각 트랜지스터 스위치(95)가 턴 오프함으로써, 각 워드선 WL은 고정 전압 Vss(접지 전압 GND)로 분리된다. 또한, 트랜지스터 스위치(90)는 제어 신호 RE에 응답하여 턴 온하여, 노드 Nd의 전압, 즉 대응하는 행 블록의 디코드 신호 Rd#에 따라서, 대응하는 워드선 WL을 활성화(H 레벨)한다.
이것에 응답하여, 선택 행 블록에 대응하는 액세스 트랜지스터 ATR이 턴 온함으로써, 비트선 BL과 고정 전압 Vss 사이에, 스트랩 SL을 통하여 L개의 터널 자기 저항 소자 TMR(선택 메모리 셀군)이 병렬로 접속된다. 한편, 대응하는 디코드 신호 Rd#가 L 레벨로 설정된 행 블록에서는, 대응하는 워드선 WL은 비활성화(L 레벨)되기 때문에, 액세스 트랜지스터 ATR은 오프된 그대로이다. 이와 같이 하여, 메모리 어레이(10)에서의 행 선택 동작이 실행된다.
마찬가지의 구성은, 각 워드선 WL 및 각 라이트 디지트선 WDL에 대응하여 형성된다. 또, 도 5에 도시된 바와 같이, 트랜지스터 스위치(80, 85, 90, 95)를 각 메모리 셀 행 및 각 행 블록마다 지그재그형태로 교대 배치하면, 행 선택 회로(20)를 소 면적으로 효율적으로 구성할 수 있다.
판독/기입 제어 회로(30)는 라이트 드라이버 제어 회로(150)와, 스위치 회로(160)를 더 포함한다. 라이트 드라이버 제어 회로(150)는 컨트롤 회로(5)로부터의 동작 지시에 응답하여, 노드 N4에 전달된 기입 데이터 WD 및 열 선택 회로(25)로부터의 열 선택 결과에 따라서, 메모리 셀 열마다 기입 제어 신호 WDTa, WDTb를 설정한다. 나중에 상세히 설명하는 바와 같이, 라이트 드라이버 제어 회로(150)는 데이터 기입 동작 시 이외에, 데이터 판독 동작 내에서도 소정의 타이밍에서 선택 메모리 셀에 대한 데이터 기입을 실행한다.
스위치 회로(160)는 노드 Nr 및 Nw의 한쪽을 선택적으로 노드 N4와 접속한다. 통상의 데이터 기입 동작 시에는, 스위치 회로(160)는 입력 버퍼(175)로부터 입력 데이터 DIN이 전달되는 노드 Nw를 노드 N4와 접속한다.
판독/기입 제어 회로(30)는 또한, 메모리 셀 열마다 배치된 라이트 드라이버 WDVb를 포함한다. 마찬가지로, 판독/기입 제어 회로(35)는 메모리 셀 열마다 형성된 라이트 드라이버 WDVa를 포함한다. 데이터 기입 시에 각 메모리 셀 열에서, 라이트 드라이버 WDVa는, 대응하는 기입 제어 신호 WDTa에 따라서, 대응하는 비트선 BL의 일단측을, 전원 전압 Vcc 및 고정 전압 Vss(접지 전압 GND) 중 어느 하나로 구동한다. 마찬가지로, 라이트 드라이버 WDVb는 대응하는 기입 제어 신호 WDTb에 따라서, 대응하는 비트선 BL의 타단측을, 전원 전압 Vcc 및 고정 전압 Vss(접지 전압 GND) 중 어느 하나로 구동한다.
데이터 기입 시에, 선택 열에 대응하는 기입 제어 신호 WDTa 및 WDTb는 기입 데이터 WD의 레벨에 따라서, H 레벨 및 L 레벨의 한쪽 씩으로 설정된다. 예를 들면, H 레벨("1")의 데이터를 기입하는 경우에는 라이트 드라이버 WDVa로부터 WDVb를 향하는 방향으로 데이터 기입 전류 +Iw를 흘리기 위해서, 기입 제어 신호 WDTa가 H 레벨로 설정되고 WDTb가 L 레벨로 설정된다. 반대로, L 레벨("0")의 데이터를 기입하는 경우에는 라이트 드라이버 WDVb로부터 WDVa를 향하는 방향으로 데이터 기입 전류 -Iw를 흘리기 위해서, 기입 제어 신호 WDTb가 H 레벨로 설정되고, WDTa는 L 레벨로 설정된다. 이하에서는, 다른 방향의 데이터 기입 전류 +Iw 및 -Iw를 총칭하여, 데이터 기입 전류 ±Iw로도 표기한다.
비선택 열에 있어서는, 기입 제어 신호 WDTa 및 WDTb의 각각은 L 레벨로 설정된다. 또한, 데이터 기입 동작 시 이외에, 각 라이트 드라이버 WDVa, WDVb는 대응하는 비트선을 부유 상태로 한다.
대응하는 라이트 디지트선 WDL 및 비트선 BL 양쪽에 데이터 기입 전류 Ip 및 ±Iw가 각각 흐르는 터널 자기 저항 소자 TMR에서, 데이터 기입 전류 ±Iw의 방향을 따른 기입 데이터가 자기적으로 기입된다.
마찬가지의 구성은, 각 메모리 셀 열의 비트선 BL에 대응하여 마찬가지로 형성된다. 또, 도 5의 구성에 있어서, 라이트 드라이버 WDVa 및 WDVb의 구동 전압을, 고정 전압 Vss(접지 전압 GND) 및 전원 전압 Vcc 이외의 전압으로 하는 것도 가능하다.
다음에, 메모리 어레이(10)로부터의 데이터 판독 동작에 대하여 설명한다.
또한 판독/기입 제어 회로(30)는, 선택 메모리 셀의 전기 저항에 따른 전압을 전달하기 위한 데이터선 DIO와, 데이터선 DIO 및 각 비트선 BL의 사이에 형성된 판독 선택 게이트 RSG를 포함한다. 판독 선택 게이트 RSG의 게이트에는 대응하는 메모리 셀 열의 선택 상태를 나타내는 리드 컬럼 선택선 RCSL이 결합된다. 각 리드 컬럼 선택선 RCSL은 대응하는 메모리 셀 열이 선택된 경우에 H 레벨로 활성화된다. 마찬가지의 구성은 각 메모리 셀 열에 대응하여 형성된다. 즉, 데이터선 DIO는 메모리 어레이(10) 상의 복수의 비트선에 의해서 공유된다.
이러한 구성으로 함으로써, 선택 메모리 셀군은 데이터 판독 시에, 선택 열의 비트선 BL 및 대응하는 판독 선택 게이트 RSG를 통하여 데이터선 DIO와 전기적으로 결합된다.
또한 판독/기입 제어 회로(30)는, 데이터 판독 회로(100)와 데이터 판독 전류 공급 회로(105)를 더 포함한다.
데이터 판독 전류 공급 회로(105)는 전원 전압 Vcc 및 데이터선 DIO의 사이에 전기적으로 결합된 전류 공급 트랜지스터(107)를 갖는다. 전류 공급 트랜지스터(107)는 제어 신호 /RE(데이터 판독 시에 L 레벨로 활성화)를 입력받는 P 채널 MOS 트랜지스터로 구성된다. 전류 공급 트랜지스터(107)는 데이터 판독 시에, 데이터선 DIO를 전원 전압 Vcc과 결합함으로써, 데이터 판독 전류 Is를 생기게 한다.
데이터 판독 전류 Is는, 데이터선 DIO∼선택 열의 판독 선택 게이트 RSG∼선택 열의 비트선 BL∼선택 메모리 셀군(터널 자기 저항 소자 TMR)∼액세스 트랜지스터 ATR∼전압선 GL(고정 전압 Vss)의 경로를 통과한다. 이것에 따라서, 데이터선 DIO에는, 선택 메모리 셀을 포함하는 선택 메모리 셀군의 전기 저항에 따른 전압이 생긴다.
데이터 판독 회로(100)는 또한, 스위치 회로(110)와, 전압 유지 캐패시터(111∼113)와, 감지 증폭기(120, 125, 130)와, 래치 회로(140)를 포함한다.
스위치 회로(110)는 1회의 데이터 판독 동작에서, 노드 N1∼N3 중 순서대로 선택되는 1개씩을 데이터선 DIO와 접속한다. 전압 유지 캐패시터(111∼113)는 노드 N1∼N3의 각각의 전압을 유지하기 위해서 형성된다.
감지 증폭기(120)는 노드 N1과 N2의 전압차를 증폭하여 출력한다. 감지 증폭기(125)는 노드 N1과 N3의 전압차를 증폭하여 출력한다. 감지 증폭기(130)는 감지 증폭기(120, 125) 각각의 출력 사이의 전압차를 증폭하여 출력한다. 래치 회로(140)는 소정 타이밍에서의 감지 증폭기(130)의 출력 전압을 래치하여, 선택 메모리 셀의 기억 데이터에 따른 레벨을 갖는 판독 데이터 RD를 노드 Nr로 출력한다.
노드 Nr로 출력된 판독 데이터 RD는, 출력 버퍼(170)를 통하여, 데이터 출력 단자(4a)로부터의 출력 데이터 DOUT로서 출력된다. 한편, 데이터 입력 단자(4b)로의 입력 데이터 DIN은 입력 버퍼(175)를 통하여 노드 Nw에 전달된다.
이미 설명한 바와 같이, 통상의 데이터 기입 동작 시에는, 스위치 회로(160)는, 노드 Nw를 노드 N4와 접속한다. 한편, 데이터 판독 동작 시에는 스위치 회로(160)는 컨트롤 회로(5)로부터의 지시에 따라서, 판독 데이터 RD를 선택 메모리 셀에 다시 기입하기 위해서, 노드 Nr와 노드 N4의 사이를 전기적으로 결합한다.
다음에, 이와 같이 구성된 판독/기입 제어 회로에 의한 실시예 1에 따른 데이터 판독 동작에 대하여 상세히 설명한다.
도 6을 참조하면, 실시예 1에 따른 구성에서는, 1회의 데이터 판독 동작이 개시되면(단계 S100), 우선 초기 데이터 판독 동작으로서 선택 메모리 셀의 자화 방향이 데이터 판독 동작 전과 마찬가지인 상태, 즉 선택 메모리 셀이 본래 판독되어야 하는 기억 데이터를 보유한 상태에서 데이터 판독을 실행한다. 초기 데이터 판독 동작 시의 데이터선 DIO의 전압(이하, 간단히 「데이터선 전압」으로도 칭함)은 노드 N1에 전달되어 유지된다(단계 S110).
다음에, 소정 기입 동작 1로서, 선택 메모리 셀로 소정 레벨(예를 들면, "1")의 데이터가 기입된다. 즉, 선택 메모리 셀은 소정 레벨의 데이터를 기입하기 위한 데이터 기입 자계를 인가받는다(단계 S120). 또한, 선택 메모리 셀로 그 소정 레벨("1")의 데이터가 기입된 상태에서 선택 메모리 셀군을 대상으로 하는 데이터 판독이 소정 판독 동작 1로서 실행된다. 이 때의 데이터선 전압은 노드 N2에 유지된다(단계 S130).
그 후, 소정 기입 동작 2로서, 선택 메모리 셀에 대하여, 소정 기입 동작 1과는 다른 레벨(예를 들면, "0")의 데이터가 기입된다. 즉, 선택 메모리 셀은 이러한 레벨의 데이터를 기입하기 위한 데이터 기입 자계를 인가받는다(단계 S140). 또한, 선택 메모리 셀로 그 "0" 데이터가 기입된 상태에서 선택 메모리 셀군을 대상으로 하는 데이터 판독이 소정 판독 동작 2로서 실행된다. 이 때의 데이터선 전압은 노드 N3에 유지된다(단계 S150).
소정 판독 동작 1 및 소정 판독 동작 2의 각각에서, 선행하는 소정 기입 동작 1 또는 소정 기입 동작 2에서의 강제적인 기입 데이터 레벨이 선택 메모리 셀의 기억 데이터와 일치하고 있을 때는, 데이터선 전압은 초기 데이터 판독 시와 동일 레벨이 된다. 한편, 선행하는 소정 기입 동작 1 또는 소정 기입 동작 2에서 선택 메모리 셀의 기억 데이터와 다른 레벨의 데이터를 강제적으로 기입하였을 때에는 후속의 소정 판독 동작 1 또는 소정 판독 동작 1에 있어서, 데이터선 전압은 초기 데이터 판독 시간에 비하여, 상승 혹은 하강한다.
초기 데이터 판독 동작으로부터 소정 판독 동작 2까지 종료한 시점에, 노드 N1∼N3에는 초기 데이터 판독 동작, 소정 판독 동작 1 및 소정 판독 동작 2 각각에서의 데이터선 전압이 유지된다. 이 상태에서 노드 N1∼N3의 전압 비교에 기초하여, 선택 메모리 셀로부터의 기억 데이터를 나타내는 판독 데이터 RD를 확정한다(단계 S160). 데이터선 전압은 선택 메모리 셀뿐만 아니라 선택 메모리 셀군 전체의 전기 저항에 따른 레벨을 나타내지만, 상기한 3개의 판독 동작 사이의 데이터선 전압의 비교를 행함으로써, 선택 메모리 셀의 기억 데이터를 추출하여 검지할 수 있다.
또한, 판독 데이터 RD의 확정후에, 선택 메모리 셀에 대하여, 판독 데이터 RD의 재기입이 실행된다(단계 S170). 이에 따라, 판독 동작 시퀀스 내에서 소정의 데이터를 기입받은 선택 메모리 셀에 대하여, 그 기억 데이터를 재현하여, 데이터 판독전의 상태를 재현할 수 있다.
도 7을 참조하면, 1회의 데이터 판독 동작 내에서, 선택 행에 대응하는 디코드 신호 Rd 및 선택 행 블록에 대응하는 디코드 신호 Rd#는 H 레벨로 유지되어 있다. 초기 데이터 판독 동작 시에는 제어 신호 RE가 H 레벨, 제어 신호 WE가 L 레벨로 설정된다. 또한, 도 7 중에 사선으로 나타낸 MTJ 메모리 셀이 액세스 대상이 되는 선택 메모리 셀인 경우에는 대응하는 워드선 WL 및 리드 컬럼 선택선 RCSL이 H 레벨로 활성화된다. 이에 따라서, 대응하는 판독 선택 게이트 RSG 및 선택 메모리 셀의 액세스 트랜지스터 ATR이 턴 온하여, 대응하는 비트선 BL 및 스트랩 SL의 사이에 병렬로 접속된 선택 메모리 셀군에 상당하는 복수의 터널 자기 저항 소자 TMR을 데이터 판독 전류 Is가 통과한다.
이에 따라, 데이터선 DIO에는 선택 메모리 셀이 본래의 기억 데이터를 보유한 상태에서, 선택 메모리 셀군의 기억 데이터에 따른 전압이 발생한다. 스위치 회로(110)는, 초기 데이터 판독 동작 시에는 데이터선 DIO를 노드 N1과 접속한다. 노드 N1의 전압은 전압 유지 캐패시터(111)에 의해서 유지된다.
도 8을 참조하면, 소정 기입 동작 1에서는 제어 신호 RE가 L 레벨, 제어 신호 WE가 H 레벨로 설정된다. 또한, 각 리드 컬럼 선택선 RCSL이 L 레벨로 비활성화되어, 각 메모리 셀 열에 있어서 판독 선택 게이트 RSG가 오프된다. 이에 따라, 각 비트선 BL은 데이터선 DIO와 분리된다. 또한, 스위치 회로(110)는, 데이터선 DIO를 노드 N1∼N3의 어느 것과도 접속하지 않는다. 라이트 드라이버 제어 회로(150)에 대해서는, 컨트롤 회로(5)로부터 "1" 데이터를 기입하기 위한 동작 지시가 발생한다.
따라서, 선택 행의 라이트 디지트선 WDL이 활성화되어, 데이터 기입 전류 Ip가 흐른다. 또한, 선택 열의 비트선에 있어서는, 소정 데이터("l")를 기입하기 위한 데이터 기입 전류 +Iw가, 라이트 드라이버 WDVa로부터 WDVb를 향하는 방향으로 선택 열의 비트선상을 흐른다.
즉, 라이트 드라이버 제어 회로(150)는, 컨트롤 회로(5)로부터의 기입 지시에 응답하여, 선택 열의 기입 제어 신호 WDTa를 H 레벨로, WDTb를 L 레벨로 설정한다. 또, 다른 메모리 셀 열에 대응하는 기입 제어 신호 WDTa 및 WDTb는 모두 L 레벨로 설정된다. 이에 따라, 선택 메모리 셀에 대해서는 소정 레벨의 데이터("1")가 강제적으로 기입된다. 이에 대하여, 선택 메모리 셀군의 다른 메모리 셀의 기억 데이터는 변화하지 않는다.
도 9를 참조하면, 소정 판독 동작 1에서는, 제어 신호 RE가 H 레벨, 제어 신호 WE가 L 레벨로 설정된다. 또한, 선택 메모리 셀로부터의 데이터 판독을 다시 실행하기 위해서, 대응하는 워드선 WL 및 리드 컬럼 선택선 RCSL이 H 레벨로 활성화된다. 또한, 스위치 회로(110)는 데이터선 DIO를 노드 N2와 접속한다. 노드 N2의 전압은 전압 유지 캐패시터(112)에 의해서 유지된다.
따라서, 도 6 중의 단계 S130에 대응하는 소정 판독 동작 1에서는 선택 메모리 셀이 "1" 데이터를 기억하는 상태에서 데이터선 전압이 노드 N2에 전달되어 유지된다.
도 10을 참조하면, 소정 기입 동작 2에서는, 소정 기입 동작 1일 때와 같이, 제어 신호 RE가 L 레벨, 제어 신호 WE가 H 레벨로 설정됨과 함께, 각 비트선 BL은 데이터선 DIO와 분리된다. 또한, 스위치 회로(110)는 데이터선 DIO를 노드 N1∼N3의 어느것과도 접속하지 않는다. 라이트 드라이버 제어 회로(150)에 대해서는, 컨트롤 회로(5)로부터 "0" 데이터를 기입하기 위한 동작 지시가 발생한다.
따라서, 대응하는 라이트 디지트선 WDL이 활성화되어 데이터 기입 전류 Ip가 흐른다. 또한, 선택 열의 비트선에 있어서는, 이러한 데이터("0")를 기입하기 위한 데이터 기입 전류 -Iw가, 라이트 드라이버 WDVb로부터 WDVa를 향하는 방향으로 선택 열의 비트선상을 흐른다.
즉, 라이트 드라이버 제어 회로(150)는, 컨트롤 회로(5)로부터의 기입 지시에 응답하여, 선택 열의 기입 제어 신호 WDTa를 L 레벨로, WDTb를 H 레벨로 설정한다. 또, 다른 메모리 셀 열에 대응하는 기입 제어 신호 WDTa 및 WDTb는 모두 L 레벨로 설정된다. 이에 따라, 선택 메모리 셀에 대해서는, 소정 기입 동작 1과는 다른 레벨의 데이터("0")가 강제적으로 기입된다. 한편, 선택 메모리 셀군에 속하는 다른 메모리 셀의 기억 데이터는 소정 기입 동작 1과 같이, 변화하지 않는다.
도 11을 참조하면, 소정 판독 동작 2에서도, 제어 신호 RE가 H 레벨, 제어 신호 WE가 L 레벨로 설정된다. 또한, 선택 메모리 셀로부터의 데이터 판독을 다시 실행하기 위해서, 대응하는 워드선 WL 및 리드 컬럼 선택선 RCSL이 H 레벨로 활성화된다. 또한, 스위치 회로(110)는 데이터선 DIO를 노드 N3과 접속한다. 노드 N3의 전압은, 전압 유지 캐패시터(113)에 의해서 유지된다.
따라서, 도 6 중의 단계 S150에 대응하는 소정 판독 동작 2에서는, 선택 메모리 셀이 "0" 데이터를 기억하는 상태에서 데이터선 전압이 노드 N2에 전달되어 유지된다.
이에 따라, 소정 판독 동작 2의 종료 시에, 전압 유지 캐패시터(111∼113)에 의해서, 노드 N1∼N3에는 초기 데이터 판독 동작, 소정 판독 동작 1 및 소정 판독 동작 2의 각각에서의 데이터선 전압이 유지된다.
따라서, 감지 증폭기(120, 125) 중 어느 한쪽에서, 2개의 입력 전압이 동일 레벨이 되기 때문에, 그 출력이 거의 증폭되지 않는다. 한편, 다른 쪽 감지 증폭기에서는, 그 출력 전압은 크게 진폭한다. 구체적으로는, 선택 메모리 셀의 기억 데이터가 "1"인 경우에는 감지 증폭기(120)의 출력이 거의 증폭되지 않는 한편, 감지 증폭기(125)의 출력은 전체 진폭까지 증폭된다. 반대로, 선택 메모리 셀의 기억 데이터가 "0"인 경우에는 감지 증폭기(125)의 출력이 거의 증폭되지 않는 한편, 감지 증폭기(120)의 출력은 전체 진폭까지 증폭된다.
2단째 감지 증폭기(130)는, 1단째 감지 증폭기(120, 125)로부터의 출력 전압의 비교에 따라서, 선택 메모리 셀의 기억 데이터에 따른 전압을 생성한다. 감지 증폭기(130)의 출력은 도 6 중 단계 S160에 나타낸 판독 데이터 확정 동작에 대응하는 타이밍에서 래치 회로(140)에 유지된다. 래치 회로(140)는 유지 전압에 따른 판독 데이터 RD를 노드 Nr에 생성한다.
도 12를 참조하면, 데이터 재기입 동작 시에는 강제적인 데이터 기입이 실행된 선택 메모리 셀에 대하여, 판독 데이터 RD가 재기입된다. 즉, 스위치 회로(160)는 노드 Nr과 N4 사이를 접속한다. 또한, 라이트 드라이버 제어 회로(150)에 대해서는, 컨트롤 회로(5)로부터 재기입 동작을 실시하기 위한 동작 지시가 발생한다.
따라서, 라이트 드라이버 제어 회로(150)는 선택 열의 비트선 BL에서 판독 데이터 RD의 레벨에 따른 방향의 데이터 기입 전류 +Iw 또는 -Iw를 생기게 하도록, 대응하는 기입 제어 신호 WDTa 및 WDTb의 레벨을 설정한다. 마찬가지로, 제어 신호 WE도 온되어, 선택 행의 라이트 디지트선 WDL에 데이터 기입 전류 Ip가 흐른다.
이에 따라, 데이터 판독 동작 전의 선택 메모리 셀의 기억 데이터에 대응하는 판독 데이터 RD가 선택 메모리 셀에 재기입되기 때문에, 선택 메모리 셀의 상태는 데이터 판독 동작 전의 상태로 복귀한다.
도 13은 실시예 1에 따른 메모리 어레이에 대한 데이터 판독 동작을 설명하는 동작 파형도이다.
도 13을 참조하면, 도 6에 도시한 1회의 데이터 판독 동작을 구성하는 각 동작은, 예를 들면 클럭 신호 CLK에 동기하여 실행시킬 수 있다.
즉, 클럭 신호 CLK의 활성화 엣지인 시각 t0에서, 칩 셀렉트 신호 CS 및 리드 커맨드 RC가 취득되면, 초기 데이터 판독 동작이 실행된다. 초기 데이터 판독 동작에서는, 선택 행의 워드선 WL이 활성화됨과 함께, 선택 열의 비트선 BL에 데이터 판독 전류 Is가 공급된다. 데이터 판독 전류 Is에 의해서 데이터선 DIO에 생긴 전압, 즉 선택 메모리 셀이 본래의 기억 데이터를 보유하는 상태에서 데이터선 전압은 노드 N1에 전달되어 유지된다.
다음의 클럭 활성화 엣지에 대응하는 시각 t1로부터, 소정 기입 동작 1이 실행된다. 이것에 대응하여, 선택 행의 라이트 디지트선 WDL에 데이터 기입 전류 Ip가 흐르고, 선택 열의 비트선 BL에는 데이터 기입 전류 +Iw가 흘러, 선택 메모리 셀에 대하여, 소정 레벨의 데이터("1")가 강제적으로 기입된다.
또한, 다음의 클럭 활성화 엣지인 시각 t2로부터는 소정 판독 동작 1이 실행된다. 즉, 선택 행의 워드선 WL이 활성화된 상태에서, 선택 열의 비트선 BL에 대하여 데이터 판독 전류 Is가 공급된다. 데이터 판독 전류 Is에 의해서 데이터선 DIO에 생긴 전압, 즉 선택 메모리 셀이 "1" 데이터를 보유하는 상태에서 데이터선 전압은 노드 N2에 전달되어 유지된다.
다음의 클럭 활성화 엣지인 시각 t3으로부터는 소정 기입 동작 2가 실행된다. 이에 따라, 선택 행의 라이트 디지트선 WDL에 데이터 기입 전류 Ip가 흐르고, 선택 열의 비트선 BL에는 데이터 기입 전류 -Iw가 흘러, 선택 메모리 셀에 대하여 소정 기입 동작 1과는 다른 레벨의 데이터("0")가 강제적으로 기입된다.
또한, 다음의 클럭 활성화 엣지인 시각 t4로부터는 소정 판독 동작 2가 실행된다. 즉, 선택 행의 워드선 WL이 활성화된 상태에서, 선택 열의 비트선 BL에 대하여 데이터 판독 전류 Is가 공급된다. 선택 메모리 셀이 "0" 데이터를 보유하는 상태에서 데이터선 전압은 노드 N3에 전달되어 유지된다.
소정 판독 동작 2의 실행에 의해서, 노드 N1∼N3에서, 선택 메모리 셀이 기억 데이터, 데이터 "1" 및 데이터 "0"을 유지하는 상태에 각각 대응하는 데이터선 전압이 유지된다. 따라서, 노드 N1∼N3의 전압에 기초하여 판독 데이터 RD를 생성할 수 있다.
또한, 다음의 클럭 활성화 엣지에 상당하는 시각 t5로부터 판독 데이터 RD에 따른 출력 데이터 DOUT가 데이터 출력 단자(4a)에서 출력된다. 이것과 병렬하여, 선택 메모리 셀에 대한 데이터 재기입 동작이 실행된다. 즉, 선택 행의 라이트 디지트선 WDL에 데이터 기입 전류 Ip가 흐르고, 선택 열의 비트선 BL에는 판독 데이터 RD의 레벨에 따라서 데이터 기입 전류 +Iw 또는 -Iw가 흐른다. 이에 따라, 선택 메모리 셀에 대하여, 판독 데이터 RD와 동일 레벨의 데이터가 기입되어, 선택 메모리 셀은, 데이터 판독 동작 전과 마찬가지의 상태로 복귀한다.
또, 도 5에 도시된 바와 같이 1 비트의 데이터 판독 및 데이터 기입을 실행하기 위한 구성을 1개의 블록으로 하고, MRAM 디바이스를 복수의 블록으로 구성할 수도 있다. 도 13에는 이러한 구성에서의 데이터 판독 동작이 도시된다.
복수의 블록을 갖는 MRAM 디바이스에서는, 각 블록에 대하여, 도 6에 도시한 플로우로 구성되는 데이터 판독 동작이 병렬로 실행된다. 즉, 도 5와 마찬가지의 구성을 갖는 다른 블록에 있어서도, 마찬가지의 데이터 판독 동작이 실행되어, 시각 t4에 각 블록에서 선택 메모리 셀로부터 판독 데이터 RD가 생성된다.
이러한 구성에 있어서는, 예를 들면 다음의 클럭 활성화 엣지에 상당하는 시각 t5로부터, 복수 블록의 각각으로부터의 판독 데이터 RD를 버스트로 출력 데이터 DOUT로서 출력할 수 있다. 도 13에 있어서는, 시각 t5에서 1개의 블록으로부터의 판독 데이터 RD에 대응하여 출력 데이터 DOUT로서 "0"이 출력되고, 다음의 클럭 활성화 엣지인 시각 t6으로부터는 다른 1개의 블록에서의 판독 데이터 RD에 대응하여 출력 데이터 DOUT로서 "1"이 출력되는 동작 예가 도시된다.
또, 도 13에서는, 클럭 신호 CLK의 활성화 엣지에 각각 응답하여, 1회의 데이터 판독 동작을 구성하는 각 동작을 실행하는 구성을 도시하였지만, 본원 발명의 적용은 이러한 동작에 한정되는 것은 아니다. 즉, 클럭 신호 CLK에 응답하여, 내부에서 또한 타이밍 제어 신호를 생성하고, 이 타이밍 제어 신호에 응답하여 클럭 신호 CLK의 1 클럭 사이클 내에서, 도 6에 도시한 1회의 데이터 판독 동작을 실행하는 구성으로 해도 된다. 이러한, 1회의 데이터 판독 동작에 요하는 클럭 사이클 수(클럭 신호 CLK)는, 1회의 데이터 판독 동작의 소요 시간과 동작 클럭인 클럭 신호 CLK의 주파수와의 관계에 따라서, 적절하게 정할 수 있다.
이와 같이, 실시예 1에 따른 구성의 메모리 어레이에 있어서는, 액세스 트랜지스터 ATR을 공유하여, 복수의 터널 자기 저항 소자 TMR(선택 메모리 셀군)을 병렬로 데이터 판독 전류가 흐르지만, 선택 메모리 셀에의 소정 데이터 기입의 전후에 데이터 판독을 각각 실행하여, 양자에서의 데이터선 전압을 비교함으로써, 해당 선택 메모리 셀에 포함되는 1개의 선택 메모리 셀의 기억 데이터를 추출하여 검지할 수 있다.
또한, 선택 메모리 셀에 대한 데이터 판독 동작에 있어서, 기준 셀을 이용하지 않고, 선택 메모리 셀군에 대한 액세스만으로 데이터 판독을 실행할 수 있다. 즉, 동일한 메모리 셀, 동일한 비트선, 동일한 데이터선 및 동일한 감지 증폭기 등이 포함되는 동일한 데이터 판독 경로에 의해서 실행되는 전압 비교에 기초하여, 자기 기준 방식으로 데이터 판독이 실행된다.
이 결과, 데이터 판독 경로를 구성하는 각 회로에서의 제조 변동에 기인하는 오프셋 등의 영향을 회피하여, 데이터 판독 동작을 고정밀도화할 수 있다. 즉, 선택 메모리 셀로부터의 데이터 판독을, 기준 셀 등의 다른 메모리 셀이나 이것에 부수하는 데이터 판독 회로계와의 비교에 기초하여 실행하는 것보다도, 제조 변동 등의 영향을 배제하여, 고정밀도의 데이터 판독을 실행하는 것이 가능해진다. 또, 기준 셀이 불필요하기 때문에, 각 MTJ 메모리 셀에 데이터 기억을 실행하여, 모든 MTJ 메모리 셀을 유효 비트로서 이용할 수 있다.
<실시예 1의 변형예>
도 14는 실시예 1의 변형예에 따른 1회의 데이터 판독 동작을 설명하는 흐름도이다.
도 14를 참조하면, 실시예 1의 변형예에 따른 데이터 판독 동작에 있어서는, 도 6에 도시한 흐름도와 비교하여, 판독 데이터를 확정하는 단계 S160과 데이터 재기입 동작을 실행하는 단계 S170 사이에, 데이터 재기입 동작의 필요와 불필요를 판정하는 단계 S165가 더 포함되는 점에서 다르다.
단계 S165에서는, 단계 S160에서 확정된 판독 데이터 RD가 소정 기입 동작 2로 기입된 데이터("0")와 동일한지의 여부가 판정된다. 양자의 레벨이 동일한 경우에는 데이터 재기입 동작의 실행 전에, 선택 메모리 셀의 기억 데이터가, 후속 단계 S170에서 재기입하려고 하는 데이터(판독 데이터 RD)와 이미 동일한 레벨이기 때문에, 데이터 재기입 동작을 실행할 필요가 없다.
이와 같이, 데이터 재기입 동작의 실행 전에 선택 메모리 셀의 기억 데이터가, 확정된 판독 데이터 RD와 동일한 레벨인 경우에는 데이터 재기입 동작(단계 S170)을 스킵하여, 1회의 데이터 판독 동작을 종료한다(단계 S180). 양자가 불일치인 경우에는, 실시예 1과 마찬가지로, 데이터 재기입 동작을 실행한다(단계 S170). 이 결과, 불필요한 재기입 동작을 생략하여 데이터 판독 동작 시의 소비 전류를 삭감하는 것이 가능해진다.
또, 실시예 1 및 그 변형예에 있어서는, 소정 기입 동작 1 및 소정 기입 동작 2에 있어서, "1" 및 "0"을 각각 강제적으로 기입하는 동작예에 대하여 설명하였지만, 이들 동작에서의 데이터 레벨의 설정은 반대이어도 된다. 즉, 소정 기입 동작 1에 있어서 "0" 데이터를 기입하고, 소정 기입 동작 2에 있어서 "1" 데이터를 기입하는 구성으로 하는 것도 가능하다.
또한, 실시예 1 및 그 변형예에 있어서는, 2 종류의 데이터 레벨 "1" 및 "0"의 각각에 대응한 2회씩의 소정 기입 동작 및 소정 판독 동작을, 1회의 데이터 판독 동작 내에서 실행하는 구성에 대하여 설명하였지만, 어느 한쪽의 데이터 레벨에만 대응하는, 1회씩의 소정 기입 동작 및 소정 판독 동작을 1회의 데이터 판독 동작 내에서 실행하는 구성으로 할 수도 있다.
이러한 구성으로 한 경우에는, 초기 데이터 판독 동작에서의 데이터선 전압과 소정 기입 동작 후의 소정 판독 동작에서의 데이터선 전압 사이에, 소정 레벨 이상의 전압차가 생겨 있는지의 여부에 기초하여, 판독 데이터 RD를 생성하는 구성으로 하면 된다. 예를 들면, 도 5에 도시한 데이터 판독 회로(100)에 있어서, 노드 N3에 대응하는 전압 유지 캐패시터(113) 및 감지 증폭기(125)의 배치를 생략함과 함께, 감지 증폭기(130)에의 입력의 한쪽을 중간적인 기준 전압으로 하면, 이러한 데이터 판독을 실행할 수 있다. 이에 따라, 데이터 판독 회로(100)의 부품수를 삭감하여, 소면적화 및 저비용화를 도모할 수 있다.
<실시예 2>
실시예 2에 있어서는, 실시예 1에 도시한 메모리 어레이 구성에 대하여, 보다 간략화된 구성의 데이터 판독 회로를 이용하여, 자기 기준 방식의 데이터 판독을 실행하는 구성에 대하여 설명한다.
도 15에는 MTJ 메모리 셀에 공급되는 데이터 기입 전류와 MTJ 메모리 셀의 전기 저항의 관계(히스테리시스 특성)가 도시된다.
도 15를 참조하면, 횡축에는 비트선을 흐르는 비트선 전류 I(BL)가 도시되고, 종축에는 MTJ 메모리 셀의 전기 저항 Rcell이 도시된다. 비트선 전류 I(BL)에 의해서 생기는 자계는 MTJ 메모리 셀의 자유 자화층 VL에서 자화 용이축 방향(EA)에 따른 방향을 갖는다. 한편, 라이트 디지트선 WDL을 흐르는 디지트선 전류 I(WDL)에 의해서 생기는 자계는 자유 자화층 VL에서 자화 곤란축 방향(HA)에 따른 방향을 갖는다.
따라서, 비트선 전류 I(BL)가 자유 자화층 VL의 자화 방향을 반전시키기 위한 임계값을 초과하면, 자유 자화층 VL의 자화 방향이 반전되어, 메모리 셀 저항 Rcell이 변화한다. 도 15에서는, 플러스 방향의 비트선 전류 I(BL)가 임계값을 초과하여 흐르는 경우에는 메모리 셀 저항 Rcell이 최대값 Rmax가 되고, 마이너스 방향의 비트선 전류 I(BL)가 임계값을 초과하여 흐르는 경우에는 메모리 셀 저항 Rcell이 최소값 Rmin이 된다. 이러한 비트선 전류 I(BL)의 임계값은 라이트 디지트선 WDL을 흐르는 전류 I(WDL)에 따라 다르다.
우선, 라이트 디지트선 WDL을 흐르는 디지트선 전류 I(WDL)=0인 경우의 메모리 셀 저항 Rcell의 히스테리시스 특성이 도 15 중에 점선으로 도시된다. 이 경우, 비트선 전류 I(BL)의 플러스 방향 및 마이너스 방향의 임계값을 각각 It0 및 -It0으로 한다.
이에 대하여, 라이트 디지트선 WDL에 전류가 흐르는 경우에는 비트선 전류 I(BL)의 임계값이 저하한다. 도 15에는 디지트선 전류 I(WDL)=Ip인 경우의 메모리 셀 저항 Rcell의 히스테리시스 특성이 실선으로 도시된다. 디지트선 전류 I(WDL)에 의해서 생기는 자화 곤란축 방향의 자계의 영향에 의해서 비트선 전류 I(BL)의 플러스 방향 및 마이너스 방향의 임계값은 각각 It1(It1<It0) 및 -It1(-It1>-It0)으로 변화한다. 이 히스테리시스 특성은 데이터 기입 동작 시의 메모리 셀 저항 Rcell의 패턴을 나타내고 있다. 따라서, 데이터 기입 동작 시의 비트선 전류 I(BL), 즉 데이터 기입 전류 +Iw 및 -Iw는 It1<+Iw<It0 및 -It0<-Iw<-It1의 범위로 설정되어 있다.
한편, 데이터 판독 동작 시의 비트선 전류 I(BL), 즉 데이터 판독 전류 Is는, 선택 메모리 셀이나 기생 용량 등이 RC 부하로서 접속된 데이터선 DIO의 충전 전류로서 흐르기 때문에, 데이터 기입 시의 비트선 전류 I(BL), 즉 데이터 기입 전류 ±Iw와 비교하면, 2∼3자릿수 작은 레벨이 되는 것이 일반적이다. 따라서, 도 15에서는, 데이터 판독 전류 Is≒0이라고 간주할 수 있다.
데이터 판독 전의 상태에서는 도 15에서의 (a) 또는 (c)의 상태, 즉 선택 메모리 셀이 전기 저항 Rmin 또는 Rmax 중 어느 하나를 갖도록 터널 자기 저항 소자 TMR 중의 자유 자화층의 자화 방향이 설정되어 있다.
도 16은 도 15에 도시한 각 상태에서의 터널 자기 저항 소자의 자화 방향을 설명하는 개념도이다.
도 16의 (a)는 도 15의 (a)에서의 상태의 자화 방향을 도시하고 있다. 이 상태에서는, 자유 자화층 VL의 자화 방향과 고정 자화층 FL의 자화 방향은 평행하기 때문에, 메모리 셀 저항 Rcell은 최소값 Rmin으로 설정된다.
도 16의 (c)는 도 15의 (c)에서의 상태의 자화 방향을 도시하고 있다. 이 상태에서는, 자유 자화층 VL의 자화 방향과 고정 자화층 FL의 자화 방향은 반평행(역방향)하기 때문에, 메모리 셀 저항 Rcell은 최대값 Rmax로 설정된다.
이 상태에서, 라이트 디지트선 WDL에 대하여 소정 전류(예를 들면, 데이터 기입 전류 Ip)를 흘리면, 자유 자화층 VL의 자화 방향은 반전되는 상태에는 이르지 않지만, 어느 정도 회전되어, 터널 자기 저항 소자 TMR의 전기 저항 Rcell이 변화한다.
예를 들면, 도 16의 (b)에 도시된 바와 같이, 도 16의 (a)의 자화 상태에서, 디지트선 전류 I(WDL)에 의한 자화 곤란축(HA) 방향의 소정 바이어스 자계가 더 인가된 경우에는, 자유 자화층 VL의 자화 방향은 어느 정도 회전하여, 고정 자화층 FL의 자화 방향과 소정의 각도를 이루게 된다. 이에 따라, 도 16의 (b)에 대응하는 자화 상태에서는, 메모리 셀 저항 Rcell은 최소값 Rmin으로부터 Rm0으로 상승한다.
마찬가지로, 도 16의 (c)의 자화 상태에서, 마찬가지의 소정 바이어스 자계가 더 인가된 경우에는, 자유 자화층 VL의 자화 방향은, 어느정도 회전하여, 고정 자화층 FL의 자화 방향과 소정의 각도를 이루게 된다. 이에 따라, 도 16의 (d)에 대응하는 자화 상태에서는 메모리 셀 저항 Rcell은, 최대값 Rmax로부터 Rm1로 하강한다.
이와 같이, 자화 곤란축(HA) 방향의 바이어스 자계를 인가함으로써, 최대값 Rmax에 대응하는 데이터를 기억하는 MTJ 메모리 셀의 메모리 셀 저항 Rcell이 저하하는 한편, 최소값 Rmin에 대응하는 데이터를 기억하는 MTJ 메모리 셀의 메모리 셀 저항 Rcell은 상승한다.
이와 같이, 어떤 기억 데이터가 기입된 MTJ 메모리 셀에 대하여, 자화 곤란축 방향의 바이어스 자계를 인가하면, 기억 데이터에 따른 극성의 전기 저항의 변화를 메모리 셀 저항 Rcell에 생기게 할 수 있다. 즉, 바이어스 자계의 인가에 응답하여 생기는 메모리 셀 저항 Rce1l의 변화는 기억 데이터 레벨에 따라서 다른 극성을 갖는다. 실시예 2에 있어서는, 이러한 MTJ 메모리 셀의 자화 특성을 이용한 데이터 판독을 실행한다.
도 17을 참조하면, 실시예 2에 따른 구성에 있어서는, 도 2에 도시한 실시예 1에 따른 구성과 비교하여, 판독/기입 제어 회로(30)가 데이터 판독 회로(100) 대신에 데이터 판독 회로(200)를 포함하는 점과, 스위치 회로(160)의 배치가 생략되는 점이 다르다. 메모리 어레이(10)를 비롯한 그 밖의 부분의 구성은, 실시예 1과 마찬가지이기 때문에, 상세한 설명은 반복하지 않는다.
데이터 판독 회로(200)는 데이터선 DIO와 노드 N1 및 N2 사이에 형성되는 스위치 회로(210)와, 노드 N1 및 N2에 각각 대응하여 형성되는 전압 유지 캐패시터(211, 212)와, 감지 증폭기(220, 230)와, 래치 회로(240)를 갖는다.
스위치 회로(210)는 1회의 데이터 판독 동작에 있어서, 노드 N1 및 N2 중 순서대로 선택되는 1개씩을, 데이터선 DIO와 접속한다. 전압 유지 캐패시터(211, 212)는 노드 N1 및 N2의 각각의 전압을 유지하기 위해서 형성된다.
감지 증폭기(220)는 노드 N1 및 N2의 전압차를 증폭한다. 2단째 감지 증폭기(230)는 감지 증폭기(220)의 출력을 더욱 증폭하여 래치 회로(240)에 전달한다. 래치 회로(240)는 소정 타이밍에서 감지 증폭기(230)의 출력을 전체 진폭까지 증폭함과 함께 래치하여, 선택 메모리 셀의 기억 데이터에 따른 레벨을 갖는 판독 데이터 RD를 노드 Nr로 출력한다.
실시예 2에 따른 1회의 데이터 판독 동작은, 실시예 1에서의 초기 데이터 판독 동작에 상당하는 제1 판독 동작과, 선택 열의 라이트 디지트선 WDL에 바이어스 전류를 흘린 상태에서 실행되는 제2 판독 동작으로 구성된다. 특히, 데이터 기입 시에 라이트 디지트선 WDL을 흐르는 데이터 기입 전류 Ip를 해당 바이어스 전류로서도 이용할 수 있다. 이 경우에는 데이터 판독 시에 바이어스 전류를 공급하기 위한 회로를 새롭게 배치할 필요가 없기 때문에, 회로 구성을 간략화할 수 있다.
제1 판독 동작에 있어서는, 선택 메모리 셀에 대응하는 라이트 디지트선 WDL에 전류가 흐르고 있지 않은 상태(I(WDL)=0), 즉 선택 메모리 셀의 자화 방향이 데이터 판독 동작 전과 마찬가지인 상태에서, 공통의 스트랩에 결합된 선택 메모리 셀군을 대상으로 하는 데이터 판독이 실행된다. 스위치 회로(210)는 데이터선 DIO와 노드 N1을 접속한다. 이에 따라, 제1 판독 동작에서의 데이터선 전압은, 전압 유지 캐패시터(211)에 의해서 노드 N1에 유지된다.
다음에, 제2 판독 동작에 있어서는, 선택 행에 대응하는 라이트 디지트선 WDL에 바이어스 전류를 흘린 상태(I(WDL)=Ip)에서, 즉 선택 메모리 셀에 대하여 자화 곤란축 방향을 따른 소정의 바이어스 자계가 작용한 상태에서, 선택 메모리 셀군을 대상으로 하는 데이터 판독이 실행된다.
제2 데이터 판독 시에, 스위치 회로(210)는, 데이터선 DIO를 노드 N2와 접속한다. 따라서, 제2 데이터 판독 시의 데이터선 전압은, 노드 N2에 전달되어, 전압 유지 캐패시터(212)에 의해서 유지된다.
이미 설명한 바와 같이, 이러한 바이어스 자계를 작용시킴으로써, 선택 메모리 셀의 메모리 셀 저항 Rcell은 제1 판독 동작 시, 즉 데이터 판독 동작 전부터, 기억 데이터 레벨에 따른 극성으로 변화한다. 이에 따라, 제2 판독 동작 시의 데이터선 DIO의 전압은 선택 메모리 셀의 기억 데이터에 따라서 제1 판독 동작 시보다도 상승 혹은 하강한다.
구체적으로는, 선택 메모리 셀에 전기 저항 Rmax에 대응하는 기억 데이터(예를 들면 "1")가 기억되어 있는 경우에는, 제1 판독 동작 시보다도 제2 판독 동작 시에 데이터선 전압은 높아진다. 이것은, 디지트선 전류 I(WDL)에 의한 바이어스 자계의 작용에 의해서 선택 메모리 셀의 메모리 셀 저항 Rcell이 작아지는 데 따라서, 선택 메모리 셀군의 통과 전류가 증가되기 때문이다. 이에 대하여, 선택 메모리 셀에 전기 저항 Rmin에 대응하는 기억 데이터(예를 들면 "0")가 기억되어 있는 경우에는, 제1 판독 동작 시보다도 제2 판독 동작 시에, 데이터선 전압은 낮아진다. 이것은 디지트선 전류 I(WDL)에 의한 바이어스 자계의 작용에 의해서 선택 메모리 셀의 메모리 셀 저항 Rcell이 커지는 데 따라서, 선택 메모리 셀군의 통과 전류가 감소하기 때문이다.
감지 증폭기(220)는 노드 N1 및 N2에 각각 유지된 전압, 즉 제1 및 제2 판독 동작의 각각에서의 데이터선 전압을 비교한다. 제2 판독 동작의 실행 후에, 감지 증폭기(220)의 출력을 더 증폭하는 감지 증폭기(230)의 출력을 래치 회로(240)에 의해 증폭 및 래치하여 판독 데이터 RD를 생성함으로써, 판독 데이터 RD는 선택 메모리 셀의 기억 데이터에 따른 레벨을 갖는 것으로 된다.
이와 같이, 실시예 2에 따른 구성에 있어서는, 실시예 1에 따른 구성과 같이 소정 레벨의 기억 데이터를 강제적으로 기입하는 소정 기입 동작 및 이것에 수반하는 소정 판독 동작을 필요로 하지 않는다.
또한, 라이트 디지트선 WDL을 흐르는 바이어스 전류(데이터 기입 전류 Ip)에 의해 선택 메모리 셀에 인가되는 자계에 의해서는 터널 자기 저항 소자 TMR의 자화 방향은 반전되지 않는다. 따라서, 바이어스 자계를 소멸시킨 시점에서, 선택 메모리 셀의 자화 방향은 데이터 판독 동작 전과 동일한 상태로 복귀하기 때문에, 1회의 데이터 판독 동작에서, 실시예 1과 같은 데이터 재기입 동작도 불필요하다.
이 결과, 라이트 드라이버 제어 회로(150)는 컨트롤 회로(5)의 지시에 따라서, 데이터 기입 동작의 기입 시퀀스에 따라서만 동작한다. 또한, 판독 데이터 RD를 라이트 드라이버 제어 회로(150)에 전달하기 위한 스위치 회로(160)의 배치는 불필요해져, 라이트 드라이버 제어 회로(150)는 데이터 입력 단자(4b)로의 입력 데이터 DIN에 기초하여, 기입 제어 신호 WDTa 및 WDTb를 생성하면 된다.
도 18은 실시예 2에 따른 데이터 판독 동작을 설명하는 동작 파형도이다. 도 18을 참조하면, 실시예 2에 따른 1회의 데이터 판독 동작은, 예를 들면 클럭 신호 CLK에 동기하여 실행될 수 있다.
즉, 클럭 신호 CLK의 활성화 엣지인 시각 t0에서, 칩 셀렉트 신호 CS 및 리드 커맨드 RC가 취득되면, 초기 데이터 판독 동작에 상당하는 제1 판독 동작이 실행된다. 제1 판독 동작에 있어서는, 선택 행 블록의 워드선 WL이 활성화됨과 함께, 선택 열의 비트선 BL에는 데이터 판독 전류 Is가 공급된다. 데이터 판독 전류 Is에 의해서 데이터선 DIO에 생긴 전압, 즉 선택 메모리 셀의 자화 방향이 데이터 판독 동작 전과 마찬가지인 상태에서, 선택 메모리 셀군을 데이터 판독 전류 Is가 통과했을 때의 데이터선 전압은 노드 N1에 전달되어 유지된다.
다음의 클럭 활성화 엣지에 대응하는 시각 t1로부터, 제2 판독 동작이 실행된다. 즉, 선택 행의 라이트 디지트선 WDL에 대하여, 데이터 기입 전류 Ip와 동등한 바이어스 전류가 흐르는 상태에서, 선택 행의 워드선 WL이 활성화됨과 함께, 선택 열의 비트선 BL에 데이터 판독 전류 Is가 공급된다. 이 결과, 선택 메모리 셀에 소정의 바이어스 자화가 인가된 상태에서, 선택 메모리 셀군을 데이터 판독 전류 Is가 통과할 때의 데이터선 전압은, 노드 N2에 전달되어 유지된다. 따라서, 제2 판독 동작 이후에 노드 N1 및 N2의 전압 비교에 기초하여 판독 데이터 RD를 생성할 수 있다.
또한, 다음의 클럭 활성화 엣지에 상당하는 시각 t2로부터 판독 데이터 RD에 따른 출력 데이터 DOUT가 데이터 출력 단자(4a)에서 출력된다.
또, 실시예 2에 따른 구성에 있어서도, 도 13에서 설명한 것과 같이, 도 17에 도시된 1 비트의 데이터 판독 및 데이터 기입을 실행하기 위한 구성을 1개의 블록으로 하고, MRAM 디바이스를 복수의 블록으로 구성할 수도 있다. 이 경우에도, 각 블록에 대하여 마찬가지의 데이터 판독 동작을 병렬로 실행함으로써, 시각 t1로부터 실행되는 제2 판독 동작에 의해서, 각 블록에 있어서 선택 메모리 셀로부터의 판독 데이터 RD를 생성할 수 있다. 따라서, 다음의 클럭 활성화 엣지에 상당하는 시각 t2로부터, 복수 블록의 각각으로부터의 판독 데이터 RD를, 버스트로 출력 데이터 DOUT로서 출력할 수 있다. 도 18에 있어서는, 시각 t2에서, 1개의 블록으로부터의 판독 데이터 RD에 대응하여, "0"이 출력 데이터 DOUT로서 출력되어, 다음의 클럭 활성화 엣지인 시각 t3으로부터는, 다른 1개의 블록에서의 판독 데이터 RD에 대응하여, "1"이 출력 데이터 DOUT로서가 출력되는 동작예가 도시된다.
또, 도 18에 있어서도, 클럭 신호 CLK의 활성화 엣지에 각각 응답하여, 1회의 데이터 판독 동작을 구성하는 각 동작을 실행하는 구성을 도시하였지만, 본원 발명의 적용은 이러한 동작에 한정되는 것은 아니다. 즉, 클럭 신호 CLK에 응답하여, 내부에서 또한 타이밍 제어 신호를 생성하고, 이 타이밍 제어 신호에 응답하여, 클럭 신호 CLK의 1 클럭 사이클 내에서, 실시예 2에 따른 1회의 데이터 판독 동작을 실행하는 구성으로 해도 된다. 이미 설명한 바와 같이, 1회의 데이터 판독 동작에 요하는 클럭 사이클 수(클럭 신호 CLK)는, 1회의 데이터 판독 동작의 소요 시간과 동작 클럭의 주파수와의 관계에 따라서, 적절하게 정할 수 있다.
이와 같이, 실시예 2에 따른 구성에 따르면, 실시예 1과 마찬가지의 메모리 어레이에 대하여, 자기 기준 방식으로 고정밀도의 데이터 판독을 실행할 수 있다. 또한, 데이터 판독 회로에서의 감지 증폭기의 배치 개수를 감소하고, 또한 비교의 대상이 되는 전압의 수를 감소시킬 수 있기 때문에, 데이터 판독 회로의 부품수 삭감에 의한 소면적화 및 저비용화와 동시에, 전압 비교 동작에서의 오프셋의 영향을 경감하여, 데이터 판독 동작의 한층 더 고정밀도화를 도모할 수 있다.
또한, 데이터 판독 동작에서의 선택 메모리 셀에의 데이터 재기입 동작이 불필요해지기 때문에, 실시예 1에 따른 데이터 판독 동작보다도 고속화가 가능해진다.
<실시예 2의 변형예>
도 19는 실시예 2의 변형예에 따른 판독/기입 제어 회로의 구성을 도시하는 회로도이다.
도 19를 참조하면, 실시예 2의 변형예에 따른 구성은, 도 17에 도시한 실시예 2에 따른 구성에 비하여, 판독/기입 제어 회로(30)가 데이터 판독 회로(200) 대신에 데이터 판독 회로(400)를 구비하는 점에서 다르다. 그 밖의 부분의 구성 및 동작에 대해서는, 실시예 2와 마찬가지이기 때문에 상세한 설명은 반복하지 않는다.
데이터 판독 회로(400)는 데이터선 DIO 및 노드 Nf의 전압차를 증폭하는 감지 증폭기(410)와, 감지 증폭기(410)의 출력을 노드 Nf에 피드백하기 위한 부귀환 스위치(420)와, 노드 Nf의 전압을 유지하기 위한 전압 유지 캐패시터(425)와, 감지 증폭기(410)의 출력을 더 증폭하기 위한 감지 증폭기(430)와, 감지 증폭기(430)의 출력을 소정의 타이밍에서 증폭 및 래치하고, 노드 Nr로 판독 데이터 RD를 생성하는 래치 회로(440)를 포함한다.
실시예 2의 변형예에 따른 데이터 판독 동작에서는, 디지트선 전류 I(WDL)=0이고, 또한, 부귀환 스위치(420)가 온된 상태에서, 선택 메모리 셀에 대응하는 워드선 WL 및 리드 컬럼 선택선 RCSL이 H 레벨로 활성화된다. 이에 따라, 선택 메모리 셀을 포함하는 선택 메모리 셀군에 대하여, 실시예 2에서의 제1 판독 동작과 마찬가지의 데이터 판독이 실행된다.
제1 판독 동작에서는, 감지 증폭기(410)에서의 부귀환에 의해서, 노드 Nf의 전압은, 데이터선 DIO의 전압에, 즉 선택 메모리 셀의 기억 데이터에 따른 전압에 가까이 간다. 노드 Nf의 전압이 안정된 상태에 달하면, 부귀환 스위치(420)가 오프된다.
부귀환 스위치(420)가 오프된 후에, 선택 메모리 셀에 대응하는 워드선 WL 및 리드 컬럼 선택선 RCSL의 활성 상태가 유지된 상태에서, 또한 선택 행의 라이트 디지트선 WDL에 대하여 바이어스 전류가 서서히 흐르기 시작한다. 이것에 따라서, 선택 메모리 셀에 대하여 소정의 바이어스 자계가 인가된 상태 하에서 선택 메모리 셀군에 대하여 실시예 2에서의 제2 판독 동작과 마찬가지의 데이터 판독을 실행할 수 있다.
이 결과, 선택 메모리 셀의 메모리 셀 저항 Rcell이 기억 데이터 레벨에 따른 극성으로 변화한다. 이것에 따라서, 데이터선 DIO의 전압도, 선택 메모리 셀의 기억 데이터 레벨에 따라서, 서서히 상승 혹은 하강해 간다.
따라서, 감지 증폭기(410)의 출력도, 선택 메모리 셀의 기억 데이터 레벨에 따라서 다른 극성을 갖게 된다. 이 결과, 부귀환 스위치(420)가 오프되고, 또한 라이트 디지트선 WDL에 바이어스 전류 Ip가 흐른 후의 소정 타이밍에서의 감지 증폭기(410)의 출력에 따라서, 선택 메모리 셀의 기억 데이터 레벨에 대응한 레벨을 갖는 판독 데이터 RD를 생성할 수 있다. 이와 같이, 실시예 2의 변형예에 따른 데이터 판독 동작에 있어서는, 실시예 2에서의 제1 및 제2 판독 동작이 연속적으로 실행된다.
이러한 구성으로 함으로써, 실시예 2와 마찬가지로, 고정밀도 또한 고속의 데이터 판독을 실행할 수 있다. 또한, 실시예 2의 변형예에 따른 구성에서는, 단일의 감지 증폭기(410)의 부귀환을 이용하여, 선택 메모리 셀의 기억 데이터에 따른 데이터선 전압을 얻을 수 있기 때문에, 감지 증폭기에서의 오프셋을 억제하여, 데이터 판독을 더 고정밀도화할 수 있다.
<실시예 3>
실시예 3에 있어서는, MTJ 메모리 셀을 더 효율적으로 배치한 메모리 어레이의 구성에 대하여 설명한다.
도 20은 실시예 3에 따른 메모리 어레이의 구성예를 상세히 도시하는 회로도이다.
도 20에는 각 행 블록 RB가 8개의 메모리 셀 행을 갖는 경우, 즉 L=8인 경우에서의 메모리 어레이 구성이 도시된다. 따라서, 동일한 스트랩 SL은 8개의 터널 자기 저항 소자 TMR과 결합되어 있다. 또한, 실시예 3에 따른 구성에서는, 인접하는 2개씩의 행 블록에 대응하는 액세스 트랜지스터 ATR은 인접하여 배치된다.
도 20에는 인접하는 행 블록 RB(1) 및 RB(2)에 대응하는 부분의 구성이 대표적으로 도시된다. 비트선 BL1에 대응하는 제1번째 메모리 셀 열에서는, 행 블록 RB(1), RB(2) …에 대응하여, 스트랩 SL11, SL12, … 및 액세스 트랜지스터 ATR11, ATR12, …이 각각 배치된다. 행 블록 RB(1)에 대응하는 액세스 트랜지스터군의 각 게이트는 워드선 WL(1)과 접속되고, 행 블록 RB(2)에 대응하는 액세스 트랜지스터군의 각 게이트는 워드선 WL(2)과 접속된다.
각 메모리 셀 열에 있어서, 액세스 트랜지스터 ATR11로 대표되는 행 블록 RB(1)에 대응하는 액세스 트랜지스터군은 액세스 트랜지스터 ATR12로 대표되는 행 블록 RB(2)에 대응하는 액세스 트랜지스터와 각각 인접하여 형성된다. 도시하지 않지만, 예를 들면 다음의 2개의 행 블록 RB(3) 및 RB(4)에 각각 대응하는 액세스 트랜지스터군도, 이들 행 블록 사이의 영역에 인접하여 배치된다.
도 21에는, 2개의 행 블록의 경계 부분의 레이아웃 구성이 대표적으로 도시된다. 동일한 메모리 셀 열에서, 인접하는 2개의 행 블록에 각각 대응하는 스트랩 SLa 및 SLb의 단면도 P-Q를 참조하면, 스트랩 SLa 및 SLb에 각각 대응하는 액세스 트랜지스터 ATRa 및 ATRb는 이들 행 블록의 경계선에 대하여 대칭적으로 배치된다. 즉, 액세스 트랜지스터 ATRa의 소스/드레인 영역(310a, 320a) 및 게이트(330a)와, 액세스 트랜지스터 ATRb의 소스/드레인 영역(310b, 320b) 및 게이트(330b)는 수평 방향으로 대칭 배치되어 있다.
이에 따라, 액세스 트랜지스터 ATR의 배치 영역을 실시예 1에 따른 메모리 어레이 구성보다도 삭감하고, 또한 소면적화를 도모할 수 있다. 또한, 인접하는 스트랩 SLa, SLb를 완전한 직사각형으로 하는 것은 아니고, 경계부를 경사 형상으로 함으로써, 이들의 배치 피치를 축소하고, 또한 메모리 어레이를 소면적화할 수 있다. 이러한, 스트랩 형상의 조정은 스트랩 형성 시에 이용되는 마스크 형상에 따라서 적절하게 설계할 수 있다.
실시예 3에 따른 메모리 어레이에 대한 데이터 기입 및 데이터 판독은 실시예 1, 2 및 이들의 변형예와 마찬가지로 실행할 수 있기 때문에, 상세한 설명은 반복하지 않는다.
따라서, 본 발명은 메모리 어레이를 소면적화할 수 있다.
도 1은 본 발명의 실시예에 따른 MRAM 디바이스의 전체 구성을 도시하는 개략 블록도.
도 2는 실시예 1에 따른 메모리 어레이의 구성예를 상세히 도시하는 회로도.
도 3은 실시예 1에 따른 메모리 어레이에서의 MTJ 메모리 셀의 레이아웃예를 도시하는 도면.
도 4는 액세스 트랜지스터 ATR의 공유에 의한 메모리 어레이의 소면적 효과를 설명하는 도면.
도 5는 실시예 1에 따른 메모리 어레이에 대하여 데이터 판독 동작 및 데이터 기입 동작을 실행하기 위한 회로군의 구성을 도시하는 회로도.
도 6은 실시예 1에 따른 메모리 어레이에 대한 1회의 데이터 판독 동작을 설명하는 흐름도.
도 7은 초기 데이터 판독 동작 시의 판독/기입 제어 회로의 동작을 설명하는 회로도.
도 8은 소정 기입 동작 1에서의 판독/기입 제어 회로의 동작을 설명하는 회로도.
도 9는 소정 판독 동작 1에서의 판독/기입 제어 회로의 동작을 설명하는 회로도.
도 10은 소정 기입 동작 2에서의 판독/기입 제어 회로의 동작을 설명하는 회로도.
도 11은 소정 판독 동작 2에서의 판독/기입 제어 회로의 동작을 설명하는 회로도.
도 12는 데이터 재기입 동작에서의 판독/기입 제어 회로의 동작을 설명하는 회로도.
도 13은 실시예 1에 따른 메모리 어레이에 대한 데이터 판독 동작을 설명하는 동작 파형도.
도 14는 실시예 1의 변형예에 따른 1회의 데이터 판독 동작을 설명하는 흐름도.
도 15는 실시예 2에 따른 데이터 판독 동작의 원리를 설명하기 위한 개념도.
도 16은 도 15에 도시한 각 상태에서의 터널 자기 저항 소자의 자화 방향을 설명하는 개념도.
도 17은 실시예 2에 따른 판독/기입 제어 회로의 구성을 도시하는 회로도.
도 18은 실시예 2에 따른 데이터 판독 동작을 설명하는 동작 파형도.
도 19는 실시예 2의 변형예에 따른 판독/기입 제어 회로의 구성을 도시하는 회로도.
도 20은 실시예 3에 따른 메모리 어레이의 구성예를 상세히 도시하는 회로도.
도 21은 실시예 3에 따른 메모리 어레이에서의 MTJ 메모리 셀의 레이아웃예를 도시하는 도면.
도 22는 MTJ 메모리 셀의 구성을 도시하는 개략도.
도 23은 MTJ 메모리 셀에 대한 데이터 기입 동작을 설명하는 개념도.
도 24는 데이터 기입 전류와 자유 자화층 VL의 자화와의 관계를 도시하는 개념도.
도 25는 MTJ 메모리 셀에서의 데이터 판독을 설명하는 개념도.
도 26은 반도체 기판 상에 제작된 MTJ 메모리 셀의 구조도.
<도면의 주요 부분에 대한 부호의 설명>
1 : MRAM 디바이스
10 : 메모리 어레이
20 : 행 선택 회로
25 : 열 선택 회로
30, 35 : 판독/기입 제어 회로
80, 85, 90, 95 : 트랜지스터 스위치
100, 200, 400 : 데이터 판독 회로
105 : 데이터 판독 전류 공급 회로
110, 160, 210 : 스위치 회로
111∼113, 211, 212, 425 : 전압 유지 캐패시터
120, 125, 130, 220, 230, 410, 430 : 감지 증폭기
140, 240, 440 : 래치 회로
150 : 라이트 드라이버 제어 회로
310, 320 : 소스/드레인 영역
330 : 게이트 영역
340, 341 : 컨택트 홀
420 : 부귀환 스위치
ADD : 어드레스 신호
ATR, ATRa, ATRb : 액세스 트랜지스터
BL, BL1, BL2 : 비트선
DIO : 데이터선
DOUT : 출력 데이터
Ip : 데이터 기입 전류(바이어스 전류)
MC : 메모리 셀
RB(1)∼RB(M) : 행 블록
Rd, Rd# : 디코드 신호
SL, SL11, SL12, SLa, SLb : 스트랩
TMR : 터널 자기 저항 소자
WDL : 라이트 디지트선
WL, WL1, WL2 : 워드선

Claims (3)

  1. 박막 자성체 기억 장치로서,
    행렬 형태로 배치되며, 행 방향을 따라서 복수의 행 블록으로 분할되고, 각각은 자기적으로 기입된 기억 데이터에 따라서 전기 저항이 변화하는 터널 자기 저항 소자를 포함하는 복수의 메모리 셀과,
    메모리 셀 열에 각각 대응하여 열 방향을 따라서 배치되는 복수의 제1 신호선과, 상기 각 메모리 셀 열에서 상기 복수의 행 블록에 각각 대응하여 배치되는 복수의 제2 신호선- 상기 각 터널 자기 저항 소자는 상기 복수의 제1 및 제2 신호선 중 대응하는 1개씩의 사이에 전기적으로 결합됨 -과,
    상기 복수의 행 블록에 각각 대응하여 행 방향을 따라서 배치되며, 데이터 판독 시에 행 선택 결과에 따라서 선택적으로 활성화되는 복수의 워드선과,
    상기 복수의 제2 신호선에 각각 대응하여 배치되는 복수의 액세스 트랜지스터
    를 구비하고,
    상기 각 액세스 트랜지스터는 상기 복수의 제2 신호선의 대응하는 1개와 고정 전압 사이에 전기적으로 결합되고, 대응하는 워드선이 활성화된 경우에 온(on)되고,
    상기 각 행 블록은 L개(L:2 이상의 정수)씩의 메모리 셀 행을 갖고,
    1회의 데이터 판독 동작 내에 적어도 1회 설정되는 소정 기간에, 액세스 대상으로 선택된 선택 메모리 셀에 대응하는 제2 신호선은, 제1 전압과 결합되며,
    상기 박막 자성체 기억 장치는,
    상기 각 소정 기간에, 상기 선택 메모리 셀에 대응하는 제1 신호선과 전기적으로 결합되는 데이터선과,
    상기 각 소정 기간에, 상기 데이터선을 제2 전압과 결합하는 판독 전류 공급 회로와,
    상기 선택 메모리 셀의 기억 데이터에 따른 판독 데이터를 생성하기 위한 데이터 판독 회로를 더 구비하고,
    상기 데이터 판독 회로는,
    상기 선택 메모리 셀이 상기 1회의 데이터 판독 동작 전과 실질적으로 동일한 자화 방향을 갖는 제1 상태에 대응하여 설정되는 상기 소정 기간에서의 상기 데이터선의 전압을 제1 내부 노드에 유지하기 위한 전압 유지부와,
    소정 자계가 인가되어 상기 선택 메모리 셀의 자화 방향이 상기 제1 상태로부터 변화하는 제2 상태에 대응하여 설정되는 상기 소정 기간에서의 상기 데이터선의 전압과, 상기 제1 내부 노드와의 전압과의 차에 따라서 상기 판독 데이터를 생성하는 전압 비교부를 갖는 박막 자성체 기억 장치.
  2. 삭제
  3. 삭제
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