JP5035620B2 - 磁気ランダムアクセスメモリの波形整形回路 - Google Patents

Description

本発明は、磁気ランダムアクセスメモリに関し、書き込み速度が向上した磁気ラインダムアクセスメモリする。

積層フェリ構造体をトンネル磁気抵抗素子（以下、「磁気抵抗素子」という）の自由層とする従来のＭａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ（以下、「ＭＲＡＭ」という）が、米国特許６，５４５，９０６号に開示されている。このＭＲＡＭは、いわゆるトグルＭＲＡＭである。図１は、その従来の磁気抵抗素子１２６の構成を示す断面図である。磁気抵抗素子１２６は、書込みワード線ＷＷＬと書込みビット線ＷＢＬとの間に、両者から離れて設けられている。磁気抵抗素子１２６は、自由層１４１、トンネル絶縁層１４２、固定層１４３、及び反強磁性層１４４を含む。自由層１４１と固定層１４３とはトンネル絶縁層１４２を挟んで設けられている。固定層１４３は、強磁性層１５１と強磁性層１５３とで非磁性層１５２を挟んだ積層フェリ構造体である。固定層１４３の磁化の方向は、反強磁性層１４４によって固定されている。自由層１４１も、強磁性層１５４と強磁性層１５６とで非磁性層１５５を挟んだ積層フェリ構造体である。積層フェリ構造体であることにより、外部磁場を印加しない限り、固定層１４３や自由層１４１から磁場はでない。

図２は、その従来の磁気抵抗素子１２６の構成を示す上面図である。複数の書込みワード線ＷＷＬと複数の書込みビット線ＷＢＬとは、直行して配置されている。ただし、ここでは一つの書込みワード線ＷＷＬと一つの書込みビット線の未表示している。ＷＢＬ磁気抵抗素子１２６は、複数の書込みワード線ＷＷＬと複数の書込みビット線ＷＢＬとの交点の各々に配置されている。磁気抵抗素子１２６は磁化され易い方向（磁化容易軸：磁気抵抗素子１２６中、破線矢印で表示）が書込みワード線ＷＷＬと書込みビット線ＷＢＬとに対して４５度傾いた方向を向いている。

図３は、その従来の磁気抵抗素子を含むメモリセルの構成を示す断面図である。メモリセル１２４は、ＭＯＳトランジスタ１２７と磁気抵抗素子１２６とを含む。ＭＯＳトランジスタ１２７は、基板１２９に設けられている。ＭＯＳトランジスタ１２７は、コンタクト１３３を介して読出しビット線ＲＢＬに接続された拡散層１２７ａ、ゲートとしての書込みワード線ＷＷＬに制御されるチャネル領域１２７ｂ、コンタクト１３２を介して磁気抵抗素子１２６の一端に接続された拡散層１２７ｃを含む。磁気抵抗素子１２６の他端は、コンタクト１３１を介して書込みビット線ＷＢＬに接続されている。書込みワード線ＷＷＬは、磁気抵抗素子１２６の下側に離れて設けられている。図４は、図３に示される構成を示す等価回路図である。メモリセル１２４の磁気抵抗素子１２６は、等価回路図上では可変抵抗である。磁気抵抗素子１２６は、書込みビット線ＷＢＬおよび書込みワード線ＷＷＬによって書込みが行われる。このセルでは読出しビット線ＲＢＬと書込みビット線ＷＢＬは分離されている。

このＭＲＡＭ１０１は、トグルＭＲＡＭである。このトグルＭＲＡＭのメモリセル１２４の場合、書込みは「１」→「０」か「０」→「１」しか行なえず、「１」に「１」を上書きしたり、「０」に「０」を上書きできない。書き込みの動作は、まず、書き込みを行おうとするメモリセル１２４（以下、「選択セル」ともいう）に対して、読出し動作を行う。次に、書き込みを行う場合、書込みビット線ＷＢＬに書込み電流ＩＷＢＬが流され、その次に時間差をつけて書込みワード線ＷＷＬに書込み電流ＩＷＷＬが流される。

図５Ａ及び図５Ｂは、書込み電流により誘起された書込み磁場の軌跡を示すグラフである。図５Ａは、選択セル（選択された書込みビット線ＷＢＬと選択された書込みワード線ＷＷＬとで選択されるメモリセル１２４）の場合を示す。図５Ｂは、非選択セル（選択された書込みビット線ＷＢＬ、及び、選択された書込みワード線ＷＷＬのいずれか一方に接続されたメモリセル１２４）の場合を示す。図５Ａに示すように、この軌跡がフロップ磁場の周りを１周することにより、自由層１４１の磁化は「１」→「０」か「０」→「１」に変化する。一方、図５Ｂに示すように、この軌跡がフロップ磁場の周りを周らないときは、自由層１４１の磁化は変化しない。自由層１４１の磁化は、図中に示した飽和磁場以上の過剰な磁場を印加すると飽和し、方向が不定になる。したがって、書込み磁場の軌跡は飽和磁場の内側にある必要もある。

図６は、従来のＭＲＡＭの構成を示すブロック図である。ＭＲＡＭ１０１は、複数のセルアレイ群１０２−０、…、１０２−ｉ及び書込み制御信号生成回路１０３を具備する。
複数のセルアレイ群１０２−０、…、１０２−ｉの各々は、それぞれ制御部（図示されず）からのセルアレイ群選択信号ＡＳＥＬ０、…、ＡＳＥＬｉにより選択される。複数のセルアレイ群１０２−０、…、１０２−ｉの各々は、複数のセルアレイブロック１１１−０、…、１１１−ｊ、ブロックセレクタ１１２、ＷＬ電流源１１３、ＢＬ電流源１１４、ＡＮＤ回路１１５、ＸＯＲ回路１１６、センスアンプ１１７、バッファ回路１１８、１１９を備える。なお、ここでは読出しに関わる構成としてセンスアンプ１１７以外は省略している。

ブロックセレクタ１１２は、複数のセルアレイブロック１１１−０、…、１１１−ｊの各々を、それぞれ制御部（図示されず）からのブロック選択信号ＢＳＥＬ０、…、ＢＳＥＬｊにより選択する。ＷＬ電流源１１３は、書込みワード線ＷＷＬ用の電流源である。ＢＬ電流源１１４は、書込みビット線ＷＢＬ用の電流源である。ＷＬ電流源１１３及びＢＬ電流源１１４は、複数のセルアレイブロック１１１−０、…、１１１−ｊで共有されている。書込み動作時に、ＷＬ電流源１１３からの書込み電流ＩＷＷＬは、メイン書込みワード線ＭＷＷＬを介してブロックセレクタ１１２で選択されたセルアレイブロック１１１へ供給される。ＢＬ電流源１１４からの書込み電流ＩＷＢＬは、メイン書込みビット線ＭＷＢＬを介してブロックセレクタ１１２で選択されたセルアレイブロック１１１へ供給される。

複数のセルアレイブロック１１１−０、…、１１１−ｊの各々は、書込みワード線ＷＷＬ０、…、ＷＷＬｎ、ＷＬセレクタ１２２、書込みビット線ＷＢＬ０、…、ＷＢＬｎ、ＢＬセレクタ１２３、複数のメモリセル１２４を含む。ＷＬセレクタ１２２は、書込みワード線ＷＷＬ０、…、ＷＷＬｎから、ワード線選択信号ＸＳ０、…、ＸＳｎのいずれかにより選択書込みワード線ＷＷＬを選択する。ＢＬセレクタ１２３は、書込みビット線ＷＢＬ０、…、ＷＢＬｎから、ビット線選択信号ＹＳ０、…、ＹＳｎのいずれかにより選択書込みビット線ＷＢＬを選択する。メモリセル１２４は、書込みワード線ＷＷＬ０、…、ＷＷＬｎと書込みビット線ＷＢＬ０、…、ＷＢＬｎとの交点の各々に設けられている。書込み動作時に、書込み電流ＩＷＷＬは、ＷＬセレクタ１２２で選択された書込みワード線ＷＷＬを流れる。書込み電流ＩＷＢＬは、ＢＬセレクタ１２３で選択された書込みビット線ＷＢＬを流れる。

センスアンプ１１７は、メモリセル１２４から読み出した読出しデータＳＡＤをバッファ回路１１９及びＸＯＲ回路１１６へ出力する。バッファ回路１１８は、セルアレイ群選択信号ＡＳＥＬで選択され、外部から供給された書込みデータＤＩＮを格納する。そして、所定のタイミングで書込みデータＤＩＮをＸＯＲ回路１１６へ出力する。バッファ回路１１９は、セルアレイ群選択信号ＡＳＥＬで選択され、センスアンプ１１７から供給された読出しデータＳＡＤを格納する。そして、所定のタイミングで読出しデータＳＡＤを読出しデータＤＯＵＴとして外部へ出力する。ＸＯＲ回路１１６は、バッファ回路１１８からの書込みデータ１１８とセンスアンプ１１７からの読出しデータＳＡＤとを比較して、両者が異なるか否かを示すＸＯＲ信号をＡＮＤ回路１１５へ出力する。ＡＮＤ回路１１５は、ＸＯＲ回路１１６からのＸＯＲ信号に基づいて、書込みデータ１１８と読出しデータＳＡＤとが異なる場合、書込み制御信号生成回路１０３からの信号Ｍ＿ＢＳＴＰＲ、信号Ｍ＿ＷＣＳＥＮＴＸ、及び信号Ｍ＿ＷＣＳＥＮＴＹを、信号ＢＳＴＰＲ、信号ＷＣＳＥＮＴＸ、及び信号ＷＣＳＥＮＴＹとしてＷＬ電流源１１３及びＢＬ電流源１１４へ出力する。

書込み制御信号生成回路１０３は、複数のセルアレイ群１０２−０、…、１０２−ｉへ、信号Ｍ＿ＢＳＴＰＲ、信号Ｍ＿ＷＣＳＥＮＴＸ、及び信号Ｍ＿ＷＣＳＥＮＴＹを出力する。ただし、信号Ｍ＿ＢＳＴＰＲ＝信号ＢＳＴＰＲ、信号Ｍ＿ＷＣＳＥＮＴＸ＝信号ＷＣＳＥＮＴＸ、及び信号Ｍ＿ＷＣＳＥＮＴＹ＝信号ＷＣＳＥＮＴＹについては後述する。

書込み動作の場合、選択セル１２４に対して、まず読出し動作を行う。その読み出した結果としてのセンスアンプ１１７の出力信号ＳＡＤとバッファ１１８に格納された書込みデータＤＩＮとが異なるか否かの判定（トグル判定）をＸＯＲ回路１１６で行う。その結果、両者が異なる場合のみ、選択セル１２４にトグル書込みを行なう。書込みタイミングの制御はセルアレイ群１０２で共有されている。

図７Ａ〜図７Ｆは、ＭＲＡＭをバーストモード動作させる場合の外部入力波形を示すタイミングチャートである。図７Ａは、ＣＬＫ（Ｃｌｏｃｋ）信号を示す。図７Ｂは、メモリセル１２４のアドレス信号を示す。図７Ｃは、／ＡＤＶ（Ａｄｄｒｅｓｓ Ｖａｌｉｄ Ｉｎｐｕｔ）信号を示す。図７Ｄは、／ＣＥ（Ｃｈｉｐ Ｅｎａｂｌｅ）信号を示す。図７Ｅは、／ＷＥ（Ｗｒｉｔｅ Ｅｎａｂｌｅ）信号を示す。これらのＣＬＫ信号、アドレス信号、／ＡＤＶ信号、／ＣＥ信号、／ＷＥ信号は、外部制御信号である。図７Ｆは、メモリセル１２４に書き込まれる入力データ信号ＤＩＮを示す。入力データ信号ＤＩＮとしてのデータＤ０、Ｄ１、Ｄ２、Ｄ３は、ＣＬＫ信号に同期してバッファ１１８へ供給される。書込み動作の開始後、第３クロック目からデータＤ０、…を入力しているが、そこまでの間にＭＲＡＭ１０１内部ではトグル判定用に選択セル１２４のデータが読み出される。ここでバーストモードは、一つの書込みワード線ＷＷＬ上の複数のメモリセル１２４について、連続して順番に書込みビット線ＷＢＬを選択しながら、連続書き込みを行うモードである。他のセルアレイブロック１１１に渡って連続動作しても良いし、更に、他のセルアレイ群１０２に渡って連続動作しても良い。

図８は、図６における書込み電流が流れる部分の構成を示す回路図である。ＷＬ電流源１１３は、メイン書込みワード線ＭＷＷＬに接続され、波形整形部１３５と電流源部１３７と出力制御部１３９を備える。波形整形部１３５は、キャパシタＣＸと信号ＢＳＴＰＲで制御されるスイッチを有する。波形整形部１３５は、信号ＢＳＴＰＲがＬＯＷの期間にキャパシタＣＸに蓄えられた電荷で、電流経路（メイン書込みワード線ＭＷＷＬ＋書込みワード線ＷＷＬ）の寄生容量Ｃｐを充電する。それにより、セルアレイ１２１での電流の立ち上がりを良くし、電流波形を整形することができる。この技術の基本的な内容は特開２００４−２３４８１６号に公開されている。ただし、信号ＢＳＴＰＲは、後述の波形整形部１３６と共通である。したがって、波形整形部１３５、１３６は同じタイミングで同じ動作を行う。ただし、波形整形部１３５、１３６は、一つの波形整形部であっても良い。電流源部１３７は、波形整形部１３５と並列にメイン書込みワード線ＭＷＷＬに接続されている。電流源部１３７は、メイン書込みワード線ＭＷＷＬを介して書込みワード線ＷＷＬに書込み電流ＩＷＷＬを供給する。出力制御部１３９は、ＮＭＯＳトランジスタＮ１’とＮＭＯＳトランジスタＮ１を含む。ＮＭＯＳトランジスタＮ１’は、メイン書込みワード線ＭＷＷＬの途中にソース及びドレインを接続され、ゲートに信号ＷＣＳＥＮＸを供給される。ＮＭＯＳトランジスタＮ１は、メイン書込みワード線ＭＷＷＬの途中にドレインを、接地にソースを接続され、ゲートに信号／ＷＣＳＥＮＸを供給される。ＷＬ電流源１１３の出力制御は、ＷＷＬ側では信号ＷＣＳＥＮＸと信号／ＷＣＳＥＮＸの相補信号で行われる。

同様に、ＢＬ電流源１１４は、波形整形部１３６と電流源部１３８と出力制御部１４０を備える。波形整形部１３６は、キャパシタＣＹと信号ＢＳＴＰＲで制御されるスイッチを有する。波形整形部１３６は、信号ＢＳＴＰＲがＬＯＷの期間にキャパシタＣＹに蓄えられた電荷で、電流経路（メイン書込みビット線ＭＷＢＬ＋書込みビット線ＷＢＬ）の寄生容量Ｃｐを充電する。それにより、セルアレイ１２１での電流の立ち上がりを良くし、電流波形を整形することができる。この技術の基本的な内容は特開２００４−２３４８１６号に公開されている。電流源部１３８は、波形整形部１３６と並列にメイン書込みビット線ＭＷＢＬに接続されている。電流源部１３７は、メイン書込みビット線ＭＷＢＬを介して書込みビット線ＷＢＬに書込み電流ＩＷＢＬを供給する。出力制御部１４０は、ＮＭＯＳトランジスタＮ３’とＮＭＯＳトランジスタＮ３を含む。ＮＭＯＳトランジスタＮ３’は、メイン書込みビット線ＭＷＢＬの途中にソース及びドレインを接続され、ゲートに信号ＷＣＳＥＮＹを供給される。ＮＭＯＳトランジスタＮ３は、メイン書込みビット線ＭＷＢＬの途中にドレインを、接地にソースを接続され、ゲートに信号／ＷＣＳＥＮＹを供給される。ＢＬ電流源１１４の出力制御は、ＷＢＬ側では信号ＷＣＳＥＮＹと信号／ＷＣＳＥＮＹの相補信号で行われる。

図９Ａ〜図９Ｈは、各制御信号及び電流の波形を示すタイミングチャートである。図９Ａは信号ＢＳＴＰＲ、図９Ｂは信号ＷＣＳＥＮＸ、図９Ｃは信号ＷＣＳＥＮＹ、図９Ｄは書込みワード線ＷＷＬ上の書込み電流ＩＷＷＬ、図９Ｅはメイン書込みワード線ＭＷＷＬ上の書込み電流ＩＷＷＬ、図９Ｆは書込みビット線ＷＢＬ上の書込み電流ＩＷＢＬ、図９Ｇはメイン書込みビット線ＭＷＢＬ上の書込み電流ＩＷＢＬ、図９ＨはＢＬセレクタ１２３でのビット線選択信号ＹＳをそれぞれ示す。ここでは、ワード線選択信号ＸＳについては省略している。

このタイミングチャートは、図７Ａ〜図７Ｆのバーストモードの第３クロック目以降を示している。すなわち、既に最初の選択セル１２４についてデータの読出しが済み、その選択セル１２４についてトグル書込みを行い、かつ、その後の選択セル１２４についてもトグル書込みを行う場合の波形を示している。寄生容量Ｃｐの充電のため、メイン書込みワード線ＭＷＷＬの書込み電流ＩＷＷＬ（ｅ）及びメイン書込みビット線ＭＷＢＬの書込み電流ＩＷＢＬ（ｇ）は、電流立ち上がり時においてオーバーシュートを持つ。しかし、セルアレイ１２１内の書込みワード線ＷＷＬの書込み電流ＩＷＷＬ（ｄ）及び書込みビット線ＷＢＬの書込み電流ＩＷＢＬ（ｆ）は、電流立ち上がり時においてオーバーシュートはなく、かつ高速に立ち上げることができる。

ここで図８及び図９Ａ〜図９Ｈを参照して、そのバーストモードの書込み動作を説明する。ここでは、セルアレイブロック１１１−０の書込みワード線ＷＷＬ０の例を示す。
（１）ｔ００
直前に読み出し動作を行い、書込みワード線ＷＷＬ０上のメモリセルのうち、どのメモリセル１２４にトグル書き込みを行うかが決まっている。ここでは、全てのメモリセル１２４にトグル書き込みを行う場合を示す。直前の信号ＢＳＴＰＲがＬｏｗのとき、キャパシタＣＸ及びＣＹが充電されている。時刻ｔ００で信号ＢＳＴＰＲがＨｉｇｈになり（ａ）、キャパシタＣＸ及びＣＹに蓄積された電荷の放電が始まる。波形整形部１３５から出力制御部１３９まで、及び、波形整形部１３６から出力制御部１４０までの配線が充電される。このとき、ブロック選択信号ＢＳＥＬ０がＨｉｇｈになり（図示されず）、ブロックセレクタ１１２によりセルアレイブロック１１１−０が選択される。信号ＸＳ０がＨｉｇｈになり（図示されず）、ＷＬセレクタ１２２により書込みワード線ＷＷＬ０が選択される。信号ＹＳ０がＨｉｇｈになり（ｈ）、ＢＬセレクタ１２３により書込みビット線ＷＢＬ０が選択される。
（２）ｔ０１
信号ＷＣＳＥＮＸがＨｉｇｈになり（ｂ）、キャパシタＣＸに蓄積された電荷の残りが、メイン書込みワード線ＭＷＷＬ及び書込みワード線ＷＷＬ０を充電する。それと共に、電流源部１３７から書込み電流ＩＷＷＬがメイン書込みワード線ＭＷＷＬ及び書込みワード線ＷＷＬ０へ供給される（（ｅ）、（ｄ））。この充電により、書込み電流ＩＷＷＬの立ち上がりが良くなり、電流波形を整形することができる。
（３）ｔ０２
信号ＷＣＳＥＮＹがＨｉｇｈになり（ｃ）、キャパシタＣＹに蓄積された電荷の残りが、メイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬ０を充電する。それと共に、電流源部１３８から書込み電流ＩＷＢＬがメイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬ０へ供給される（（ｇ）、（ｆ））。この充電により、書込み電流ＩＷＢＬの立ち上がりが良くなり、電流波形を整形することができる。
（４）ｔ０３
信号ＷＣＳＥＮＸがＬｏｗになり（ｂ）、電流源部１３７からのメイン書込みワード線ＭＷＷＬ及び書込みワード線ＷＷＬ０への書込み電流ＩＷＷＬが停止される（（ｅ）、（ｄ））。
（５）ｔ０４
信号ＷＣＳＥＮＹがＬｏｗになり（ｃ）、電流源部１３８かのメイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬ０への書込み電流ＩＷＢＬが停止される（（ｇ）、（ｆ））。この書込み電流ＩＷＷＬと書込み電流ＩＷＢＬとを時間差で供給することにより、選択セル１２４にトグル書き込みを行うことができる。
（６）ｔ０５
時刻ｔ０５で信号ＢＳＴＰＲがＬｏｗになり（ａ）、キャパシタＣＸ及びＣＹに電荷が蓄積され始める。バーストモードの書込み動作なので、所定の範囲のメモリセル１２４に対する書き込みが終了するまで、ブロック選択信号ＢＳＥＬ０はＨｉｇｈのままで（図示されず）、ブロックセレクタ１１２によりセルアレイブロック１１１−０が選択されたままである。書込みワード線ＷＷＬ０上の全てのメモリセル１２４に書き込みを行うまで、信号ＸＳ０がＨｉｇｈのままであり（図示されず）、ＷＬセレクタ１２２により書込みワード線ＷＷＬ０が選択されたままである。信号ＹＳ０がＬｏｗになり（ｈ）、ＢＬセレクタ１２３による書込みビット線ＷＢＬ０の選択が終了する。
以降、同様のプロセスを繰り返す。

ただし、バーストモードでは書込みビット線ＷＢＬを次々に切り変えて書込みを行うが、そのときにはＢＬセレクタ１２３のスイッチに供給されるビット線選択御信号がＹＳ０→ＹＳ１→ＹＳ２→ＹＳ３と切り替わる。この切り替わりの時間は、例えば、時刻ｔ０５から時刻ｔ１０の時間は、ある程度以上の時間を確保する必要がある。ある程度の時間を確保する理由は、信号ＢＳＴＰＲのＬｏｗの期間がないと波形整形部１３６のキャパシタＣＹに充電できなくなるからである。更に、メイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬの寄生容量Ｃｐに充電された電荷も信号ＷＣＳＥＮＹがＬｏｗの期間に信号／ＷＣＳＥＮＹの供給されたＮＭＯＳトランジスタＮ３で、十分放電しておく必要がある。これらの充放電が十分でない場合、波形の整形が設計どおりならずに誤動作を招いてしまう。

図１０は、書込み制御信号生成回路１０３の構成の一例を示すブロック図である。ディレイ素子１６１とＡＮＤゲートとの組が５組直列に接続されている。各ＡＮＤゲートの一方の入力は、信号ＣＬＲの逆信号である。他方の入力は、信号ＳＥＴ又は前段の組の出力である。信号ＳＥＴと五段目の組の出力の逆信号とは他のＡＮＤゲートの入力となり、その出力が信号Ｍ＿ＢＳＴＰＲである。一段目の組の出力と三段目の組の出力の逆信号とは更に他のＡＮＤゲートの入力となり、その出力が信号Ｍ＿ＷＣＳＥＮＸである。二段目の組の出力と四段目の組の出力の逆信号とは別のＡＮＤゲートの入力となり、その出力が信号Ｍ＿ＷＣＳＥＮＹである。

図１１Ａ〜図１１Ｆは、書込み制御信号生成回路１０３の出力する各制御信号の波形を示すタイミングチャートである。書込み制御信号生成回路１０３は、ディレイ素子１６１とＡＮＤゲートで作るワンショットパルスを出力する。パルスを出した後はディレイ素子１６１のリセットが必要である。タイミングチャート上では信号ＣＬＲが、デイレイ素子１６１をリセットしている。書込み制御信号生成回路１０３は、このリセットが必要という点から、信号ＢＳＴＰＲ、信号Ｍ＿ＷＣＳＥＮＸ及び信号Ｍ＿ＷＣＳＥＮＹを短い間隔で連続的に出力するのは困難である。

以上のように、ビット線選択御信号ＹＳが切り替わるためにある程度の時間が必要であること、及び、書込みに関わる制御信号（信号ＢＳＴＰＲ、信号Ｍ＿ＷＣＳＥＮＸ及び信号Ｍ＿ＷＣＳＥＮＹ）の生成のときリセット時間が必要であることから、書込み動作をより高速に実行することが困難である。すなわち、波形整形部は波形を適性にするために必須であるが、その動作特性上、高速な書込みモードには向いていない。波形整形部を有するＭＲＡＭにおける書込み動作をより高速に実行することが可能な技術が望まれている。

特開２００４−２３４８１６号に半導体記憶装置が開示されている。この半導体記憶装置は、情報を記憶する記憶素子と、電流を流すことにより前記記憶素子に情報を書き込むために設けられた定電流源と、前記記憶素子に関連した所定位置において前記定電流源により流された電流の量が前記記憶素子に情報を書き込むために必要な電流の量に達するまでの間に寄生キャパシタを充電するためのブースト回路とを備える。

特開２００３−１０９３７４号公報に磁気メモリ装置の書き込み回路が記載されている。この磁気メモリ装置の書き込み回路は、パルス状の電流によって誘起される磁界に応じて情報が書き込まれる磁気抵抗素子をメモリセルごとに有する。この書き込み回路において、前記パルス状の電流を発生させる電流発生手段は、前記パルス状の電流の立ち上がり時において複数段階で電流供給能力を高める。

特開２００３−３３１５７４号公報に磁気ランダムアクセスメモリが開示されている。この磁気ランダムアクセスメモリの書き込み方法は、容易軸及び困難軸を有する磁気抵抗効果素子に、前記困難軸に平行な第１磁界を作用させ、その後、前記磁気抵抗効果素子に、前記第１磁界よりも弱い前記困難軸に平行な第２磁界と前記容易軸に平行な第３磁界とを同時に作用させる。

本発明の目的は、波形整形部を用いて書込み動作をより高速に実行することが可能なＭＲＡＭを提供することにある。

この発明のこの目的とそれ以外の目的と利益とは以下の説明と添付図面とによって容易に確認することができる。

上記課題を解決するために、本発明の磁気ランダムアクセスメモリは、複数のセルアレイを含む第１セルアレイ群と、複数のセルアレイを含む第２セルアレイ群とを具備する。第１セルアレイ群及び第２セルアレイ群の各々は、セルアレイのビット線に第１書込み電流を供給する第１電流源部と、プリチャージが必要な第１キャパシタを有し第１書込み電流の波形を整形する第１電流波形整形部とを含む。セルアレイの磁気メモリセルの書込み動作のとき、第１セルアレイ群の第１電流波形整形部と第２セルアレイ群の第１電流波形整形部とは、互いに異なる期間にビット線へ向う配線に対して第１キャパシタに蓄積された電荷の充放電を行う。

上記の磁気ランダムアクセスメモリにおいて、第１セルアレイ群及び第２セルアレイ群の各々は、セルアレイのワード線に第２書込み電流を供給する第２電流源部と、プリチャージが必要な第２キャパシタを有し第２書込み電流の波形を整形する第２電流波形整形部とを更に含む。磁気メモリセルの書込み動作のとき、第１セルアレイ群の第２電流波形整形部と第２セルアレイ群の第２電流波形整形部とは、互いに異なる期間にワード線へ向う配線に対して第２キャパシタに蓄積された電荷の充放電を行う。

上記課題を解決するために、本発明の磁気ランダムアクセスメモリは、第１電流源部と、第１電流波形整形部と、第２電流源部と、第２電流波形整形部とを具備する。第１電流源部は、複数のセルアレイに共用され、複数のセルアレイの各々のビット線に第１書込み電流を供給する。第１電流波形整形部は、プリチャージが必要な第１キャパシタを有し、第１書込み電流の波形を整形する。第２電流源部は、複数のセルアレイに共用され、複数のセルアレイの各々のワード線に第２書込み電流を供給する。第２電流波形整形部は、プリチャージが必要な第２キャパシタを有し、第２書込み電流の波形を整形する。磁気メモリセルの書込み動作のとき、第１電流波形整形部がビット線へ向う配線に対して第１キャパシタの充放電を行う期間と、第２電流波形整形部がワード線へ向う配線に対して第１キャパシタの充放電を行う期間とは異なる。

上記課題を解決するために、本発明の磁気ランダムアクセスメモリは、第１電流源部と、第１電流波形整形部と、第３電流波形整形部とを具備する。
第１電流源部は、複数のセルアレイに共用され、複数のセルアレイの各々のビット線に第１書込み電流を供給する。第１電流波形整形部は、プリチャージが必要な第１キャパシタを有し、第１書込み電流の波形を整形する。第３電流波形整形部は、プリチャージが必要な第３キャパシタを有し、第１書込み電流の波形を整形する。セルアレイの磁気メモリセルの書込み動作のとき、第１電流波形整形部がビット線へ向う配線に対して第１キャパシタに蓄積された電荷の充放電を行う期間と、第３電流波形整形部がビット線へ向う配線に対して第３キャパシタに蓄積された電荷の充放電を行う期間とは異なる。

上記の磁気ランダムアクセスメモリは、第２電流源部と、第２電流波形整形部と、第４電流波形整形部とを更に具備する。第２電流源部は、複数のセルアレイに共用され、複数のセルアレイの各々のワード線に第２書込み電流を供給する。第２電流波形整形部は、プリチャージが必要な第２キャパシタを有し、第２書込み電流の波形を整形する。第４電流波形整形部は、プリチャージが必要な第４キャパシタを有し、第２書込み電流の波形を整形する。セルアレイの磁気メモリセルの書込み動作のとき、第２電流波形整形部がワード線へ向う配線に対して第２キャパシタに蓄積された電荷の充放電を行う期間と、第４電流波形整形部がワード線へ向う配線に対して第４キャパシタに蓄積された電荷の充放電を行う期間とは異なる。

上記の磁気ランダムアクセスメモリにおいて、磁気メモリセルは、積層フェリ構造の自由層を有する。自由層の磁化容易軸方向は、ビット線の方向に対して略４５度傾いている。

上記課題を解決するために、本発明は、磁気ランダムアクセスメモリの動作方法である。ここで、磁気ランダムアクセスメモリは、複数のセルアレイを含む第１セルアレイ群と、複数のセルアレイを含む第２セルアレイ群とを備える。第１セルアレイ群及び第２セルアレイ群の各々は、セルアレイのビット線に第１書込み電流を供給する第１電流源部と、プリチャージが必要な第１キャパシタを有し第１書込み電流の波形を整形する第１電流波形整形部とを含む。磁気ランダムアクセスメモリの動作方法は、（ａ）セルアレイの磁気メモリセルの書込み動作のとき、第１セルアレイ群の第１電流波形整形部が、第１期間にビット線へ向う配線に対して第１キャパシタに蓄積された電荷の放電を行うステップと、（ｂ）第２セルアレイ群の第１電流波形整形部が、第１期間とは異なる第２期間にビット線へ向う配線に対して第１キャパシタに蓄積された電荷の放電を行うステップとを具備する。

上記の磁気ランダムアクセスメモリの動作方法において、磁気ランダムアクセスメモリは、第１セルアレイ群及び第２セルアレイ群の各々が、セルアレイのワード線に第２書込み電流を供給する第２電流源部と、プリチャージが必要な第２キャパシタを有し第２書込み電流の波形を整形する第２電流波形整形部とを更に含む。磁気ランダムアクセスメモリの動作方法は、（ｃ）磁気メモリセルの書込み動作のとき、第１セルアレイ群の第２電流波形整形部が、第３期間にワード線へ向う配線に対して第２キャパシタに蓄積された電荷の放電を行うステップと、（ｄ）第２セルアレイ群の第２電流波形整形部が、第３期間とは異なる第４期間にワード線へ向う配線に対して第２キャパシタに蓄積された電荷の放電を行うステップとを更に具備する。

上記課題を解決するために、本発明は、磁気ランダムアクセスメモリの動作方法である。ここで、磁気ランダムアクセスメモリは、第１電流源部と、第１電流波形整形部と、第２電流源部と、第２電流波形整形部とを備える。第１電流源部は、複数のセルアレイに共用され、複数のセルアレイの各々のビット線に第１書込み電流を供給する。第１電流波形整形部は、プリチャージが必要な第１キャパシタを有し、第１書込み電流の波形を整形する。第２電流源部は、複数のセルアレイに共用され、複数のセルアレイの各々のワード線に第２書込み電流を供給する。第２電流波形整形部は、プリチャージが必要な第２キャパシタを有し、第２書込み電流の波形を整形する。磁気ランダムアクセスメモリの動作方法は、（ａ）磁気メモリセルの書込み動作のとき、第１電流波形整形部は、ビット線へ向う配線に対して第１期間で第１キャパシタに蓄積された電荷の放電を行うステップと、（ｂ）第２電流波形整形部は、ワード線へ向う配線に対して第１期間と異なる第２期間で第２キャパシタに蓄積された電荷の放電を行うステップとを具備する。

上記課題を解決するために、本発明は、磁気ランダムアクセスメモリの動作方法である。ここで、磁気ランダムアクセスメモリは、第１電流源部と、第１電流波形整形部と、第３電流波形整形部とを備える。
第１電流源部は、複数のセルアレイに共用され、複数のセルアレイの各々のビット線に第１書込み電流を供給する。第１電流波形整形部は、プリチャージが必要な第１キャパシタを有し、第１書込み電流の波形を整形する。第３電流波形整形部は、プリチャージが必要な第３キャパシタを有し、第１書込み電流の波形を整形する。磁気ランダムアクセスメモリの動作方法は、（ａ）セルアレイの磁気メモリセルの書込み動作のとき、第１電流波形整形部は、ビット線へ向う配線に対して第１期間で第１キャパシタに蓄積された電荷の放電を行うステップと、（ｂ）第３電流波形整形部は、ビット線へ向う配線に対して第１期間と異なる第３期間で第３キャパシタに蓄積された電荷の放電を行うステップとを具備する。

上記の磁気ランダムアクセスメモリの動作方法において、磁気ランダムアクセスメモリは、第２電流源部と、第２電流波形整形部と、る第４電流波形整形部とを更に備える。第２電流源部は、複数のセルアレイに共用され、複数のセルアレイの各々のワード線に第２書込み電流を供給する。第２電流波形整形部は、プリチャージが必要な第２キャパシタを有し、第２書込み電流の波形を整形する。第４電流波形整形部は、プリチャージが必要な第４キャパシタを有し、第２書込み電流の波形を整形する。磁気ランダムアクセスメモリの動作方法は、（ａ）セルアレイの磁気メモリセルの書込み動作のとき、第２電流波形整形部は、ワード線へ向う配線に対して第２期間で第２キャパシタに蓄積された電荷の放電を行うステップと、（ｂ）第４電流波形整形部は、ワード線へ向う配線に対して第２期間と異なる第４期間で第４キャパシタに蓄積された電荷の放電を行うステップとを更に具備する。

上記の磁気ランダムアクセスメモリの動作方法において、磁気メモリセルの書込み動作は、トグル書込み動作である。

本発明により、ＭＲＡＭにおける波形整形部を用いた書込み動作を、より高速に実行することが可能となる。

図１は、従来の磁気抵抗素子の構成を示す断面図である。 図２は、従来の磁気抵抗素子の構成を示す上面図である。 図３は、従来の磁気抵抗素子を含むメモリセルの構成を示す断面図である。 図４は、図３に示される構成を示す等価回路図である。 図５Ａは、書込み電流により誘起された書込み磁場の軌跡（選択セル）を示すグラフである。 図５Ｂは、書込み電流により誘起された書込み磁場の軌跡（非選択セル）を示すグラフである。 図６は、従来のＭＲＡＭの構成を示すブロック図である。 図７（図７Ａ〜図７Ｆ）は、従来のＭＲＡＭをバーストモード動作させる場合の外部入力波形を示すタイミングチャートである。 図８は、図６における書込み電流が流れる部分の構成を示す回路図である。 図９（図９Ａ〜図９Ｈ）は、制御信号及び電流の波形を示すタイミングチャートである。 図１０は、書込み制御信号生成回路の構成の一例を示すブロック図である。 図１１（図１１Ａ〜図１１Ｆ）は、書込み制御信号生成回路の出力する制御信号の波形を示すタイミングチャートである。 図１２は、本発明のＭＲＡＭの第１の実施の形態の構成を示すブロック図である。 図１３（図１３Ａ〜図１３Ｒ）は、制御信号及び電流の波形を示すタイミングチャートである。 図１４は、本発明のＭＲＡＭの第２、３の実施の形態の構成を示すブロック図である。 図１５は、図１４における書込み電流が流れる部分の構成を示す回路図である。 図１６（図１６Ａ〜図１６Ｈ）は、制御信号及び電流の波形を示すタイミングチャートである。 図１７は、図１４における書込み電流が流れる部分の構成を示す回路図である。 図１８（図１８Ａ〜図１８Ｈ）は、制御信号及び電流の波形を示すタイミングチャートである。

以下、本発明のＭＲＡＭの実施の形態に関して、添付図面を参照して説明する。

（第１の実施の形態）
本発明のＭＲＡＭの第１の実施の形態の構成について説明する。図１２は、本発明のＭＲＡＭの第１の実施の形態の構成を示すブロック図である。ＭＲＡＭ１は、複数のセルアレイ群２−０、２−１、…、２−（ｉ−１）、２−ｉ、書込み制御信号生成回路Ａ３及び書込み制御信号生成回路Ｂ４を具備する。複数のセルアレイ群２−０、２−１、…、２−（ｉ−１）、２−ｉの各々は、それぞれ制御部（図示されず）からのセルアレイ群選択信号ＡＳＥＬ０、１、…、ＡＳＥＬ（ｉ−１）、ＡＳＥＬｉにより選択される。複数のセルアレイ群２−０、２−１、…、２−（ｉ−１）、２−ｉの各々は、複数のセルアレイブロック１１−０、…、１１−ｊ、ブロックセレクタ１２、ＷＬ電流源１３、ＢＬ電流源１４、ＡＮＤ回路１５、ＸＯＲ回路１６、センスアンプ１７、バッファ回路１８、１９を備える。なお、ここでは読出しに関わる構成としてセンスアンプ１７以外は省略している。

ブロックセレクタ１２は、複数のセルアレイブロック１１−０、…、１１−ｊの各々を、それぞれ制御部（図示されず）からのブロック選択信号ＢＥＬ０、…、ＢＳＥＬｊにより選択する。ＷＬ電流源１３は、書込みワード線ＷＷＬ用の電流源である。ＢＬ電流源１４は、書込みビット線ＷＢＬ用の電流源である。ＷＬ電流源１３及びＢＬ電流源１４は、複数のセルアレイブロック１１−０、…、１１−ｊで共有されている。書込み動作時に、ＷＬ電流源１３からの書込み電流ＩＷＷＬは、メイン書込みワード線ＭＷＷＬを介してブロックセレクタ１２で選択されたセルアレイブロック１１へ供給される。ＢＬ電流源１４からの書込み電流ＩＷＢＬは、メイン書込みビット線ＭＷＢＬを介してブロックセレクタ１２で選択されたセルアレイブロック１１へ供給される。

複数のセルアレイブロック１１−０、…、１１−ｊの各々は、書込みワード線ＷＷＬ０、…、ＷＷＬｎ、ＷＬセレクタ２２、書込みビット線ＷＢＬ０、…、ＷＢＬｎ、ＢＬセレクタ２３、複数のメモリセル２４を含む。ＷＬセレクタ２２は、書込みワード線ＷＷＬ０、…、ＷＷＬｎから、ワード線選択信号ＸＳ０、…、ＸＳｎのいずれかにより選択書込みワード線ＷＷＬを選択する。ＢＬセレクタ２３は、書込みビット線ＷＢＬ０、…、ＷＢＬｎから、ビット線選択信号ＹＳ０、…、ＹＳｎのいずれかにより選択書込みビット線ＷＢＬを選択する。メモリセル２４は、書込みワード線ＷＷＬ０、…、ＷＷＬｎと書込みビット線ＷＢＬ０、…、ＷＢＬｎとの交点の各々に設けられている。書込み動作時に、書込み電流ＩＷＷＬは、ＷＬセレクタ２２で選択された書込みワード線ＷＷＬを流れる。書込み電流ＩＷＢＬは、ＢＬセレクタ２３で選択された書込みビット線ＷＢＬを流れる。

センスアンプ１７は、メモリセル２４から読み出した読出しデータＳＡＤをバッファ回路１９及びＸＯＲ回路１６へ出力する。バッファ回路１８は、セルアレイ群選択信号ＡＳＥＬで選択され、外部から供給された書込みデータＤＩＮを格納する。そして、所定のタイミングで書込みデータＤＩＮをＸＯＲ回路１１６へ出力する。バッファ回路１１９は、セルアレイ群選択信号ＡＳＥＬで選択され、センスアンプ１７から供給された読出しデータＳＡＤを格納する。そして、所定のタイミングで読出しデータＳＡＤを読出しデータＤＯＵＴとして外部へ出力する。ＸＯＲ回路１６は、バッファ回路１８からの書込みデータ１８とセンスアンプ１７からの読出しデータＳＡＤとを比較して、両者が異なるか否かを示すＸＯＲ信号をＡＮＤ回路１５へ出力する。ＡＮＤ回路１５は、セルアレイ群２−０、２−２、…、２−（ｉ−１）のいずれか（偶数番）に含まれている場合と、セルアレイ群２−１、２−３、…、２−ｉのいずれか（奇数番）に含まれている場合とで異なる機能を有する。すなわち、偶数番のセルアレイ群２に含まれている場合、ＡＮＤ回路１５は、ＸＯＲ回路１６からのＸＯＲ信号に基づいて、書込みデータ１８と読出しデータＳＡＤとが異なるとき、書込み制御信号生成回路Ａ３からの信号Ｍ０＿ＢＳＴＰＲ、信号Ｍ０＿ＷＣＳＥＮＴＸ、及び信号Ｍ０＿ＷＣＳＥＮＴＹを、信号ＢＳＴＰＲ、信号ＷＣＳＥＮＴＸ、及び信号ＷＣＳＥＮＴＹとしてＷＬ電流源１３及びＢＬ電流源１４へ出力する。奇数番のセルアレイ群２に含まれている場合、ＡＮＤ回路１５は、ＸＯＲ回路１６からのＸＯＲ信号に基づいて、書込みデータ１８と読出しデータＳＡＤとが異なるとき、書込み制御信号生成回路Ｂ４からの信号Ｍ１＿ＢＳＴＰＲ、信号Ｍ１＿ＷＣＳＥＮＴＸ、及び信号Ｍ１＿ＷＣＳＥＮＴＹを、信号ＢＳＴＰＲ、信号ＷＣＳＥＮＴＸ、及び信号ＷＣＳＥＮＴＹとしてＷＬ電流源１３及びＢＬ電流源１４へ出力する。

書込み制御信号生成回路Ａ３は、偶数番の複数のセルアレイ群２−０、２−２、…、２−（ｉ−１）へ、信号Ｍ０＿ＢＳＴＰＲ、信号Ｍ０＿ＷＣＳＥＮＴＸ、及び信号Ｍ０＿ＷＣＳＥＮＴＹを出力する。書込み制御信号生成回路Ｂ４は、奇数番の複数のセルアレイ群２−１、２−３、…、２−ｉへ、信号Ｍ１＿ＢＳＴＰＲ、信号Ｍ１＿ＷＣＳＥＮＴＸ、及び信号Ｍ１＿ＷＣＳＥＮＴＹを出力する。ただし、信号Ｍ０＿ＢＳＴＰＲ＝信号Ｍ１＿ＢＳＴＰＲ＝信号ＢＳＴＰＲ、信号Ｍ０＿ＷＣＳＥＮＴＸ＝信号Ｍ１＿ＷＣＳＥＮＴＸ＝信号ＷＣＳＥＮＴＸ、及び信号Ｍ０＿ＷＣＳＥＮＴＹ＝信号Ｍ１＿ＷＣＳＥＮＴＹ＝信号ＷＣＳＥＮＴＹについては後述する。ただし、書込み制御信号生成回路Ａ３及び書込み制御信号生成回路Ｂ４は、一体であっても良い。

書込み動作の場合、選択セル２４に対して、まず読出し動作を行う。その読み出した結果としてのセンスアンプ１７の出力信号ＳＡＤとバッファ１８に格納された書込みデータＤＩＮとが異なるか否かの判定（トグル判定）をＸＯＲ回路１６で行う。その結果、両者が異なる場合のみ、選択セル２４にトグル書込みを行なう。書込みタイミングの制御はセルアレイ群２で共有されている。

本発明では、二つの書込み制御信号生成回路（Ａ３、Ｂ４）を用い、書き込み制御信号が二系統（信号Ｍ０＿ＢＳＴＰＲ、信号Ｍ０＿ＷＣＳＥＮＸ、信号Ｍ０＿ＷＣＳＥＮＹと、信号Ｍ１＿ＢＳＴＰＲ、信号Ｍ１＿ＷＣＳＥＮＸ、信号Ｍ１＿ＷＣＳＥＮＹ）になっている。それに伴い、セルアレイ群２も二系統に分けられており、系統ごとに書き込み制御信号が供給されている。

ＷＬ電流源１３及びＢＬ電流源１４は、その構成及び機能が、図８を参照して説明したＷＬ電流源１１３及びＢＬ電流源１１４のそれらと同じである。したがって、ＷＬ電流源１３及びＢＬ電流源１４の説明を省略する。

書込み制御信号生成回路３Ａ及び書込み制御信号生成回路Ｂ４は、その構成及び機能、その制御信号が、図１０及び図１１Ａ〜図１１Ｆを参照して説明した書込み制御信号生成回路１０３のそれらと同じである。したがって、書込み制御信号生成回路３Ａ及び書込み制御信号生成回路Ｂ４の説明を省略する。

図１３Ａ〜図１３Ｒは、各制御信号及び電流の波形を示すタイミングチャートである。図１３Ａ〜図１３Ｇ、図１３Ｏ、図１３Ｑは、偶数番のセルアレイ群２に関する。図１３Ｈ〜図１３Ｎ、図１３Ｐ、図１３Ｒは、奇数番のセルアレイ群２に関する。図１３Ａと図１３Ｈは信号ＢＳＴＰＲ、図１３Ｂと図１３Ｉは信号ＷＣＳＥＮＸ、図１３Ｃと図１３Ｊは信号ＷＣＳＥＮＹ、図１３Ｄと図１３Ｋは書込みワード線ＷＷＬ上の書込み電流ＩＷＷＬ、図１３Ｅと図１３Ｌはメイン書込みワード線ＭＷＷＬ上の書込み電流ＩＷＷＬ、図１３Ｆと図１３Ｍは書込みビット線ＷＢＬ上の書込み電流ＩＷＢＬ、図１３Ｇと図１３Ｎはメイン書込みビット線ＭＷＢＬ上の書込み電流ＩＷＢＬ、図１３Ｏと図１３ＰはＢＬセレクタ２３でのビット線選択信号ＹＳ、図１３Ｑと図１３Ｒはセルアレイ群選択信号ＡＳＥＬ、をそれぞれ示す。ここでは、ワード線選択信号ＸＳについては省略している。

このタイミングチャートは、図７Ａ〜図７Ｆのバーストモードの第３クロック目以降を示している。寄生容量Ｃｐの充電のため、メイン書込みワード線ＭＷＷＬの書込み電流ＩＷＷＬ（図１３Ｅ，図１３Ｌ）及びメイン書込みビット線ＭＷＢＬの書込み電流ＩＷＢＬ（図１３Ｇ、図１３Ｎ）は、電流立ち上がり時においてオーバーシュートを持つ。しかし、セルアレイ２１内の書込みワード線ＷＷＬの書込み電流ＩＷＷＬ（図１３Ｄ，図１３Ｋ）及び書込みビット線ＷＢＬの書込み電流ＩＷＢＬ（図１３Ｆ，図１３Ｍ）は、電流立ち上がり時においてオーバーシュートはなく、かつ高速に立ち上げることができる。

ここで、各セルアレイ群２内でのバーストモードの書込み動作は、図８及び図９Ａ〜図９Ｈを参照して説明した従来のバーストモードの書込み動作と同様である。本実施の形態では、時刻ｔ００〜ｔ０５において、奇数番のセルアレイ群２（セルアレイ群２−１、２−３、…）にバーストモードの書込み動作を実行する（図１３Ｈ〜図１３Ｎ、図１３Ｐ、図１３Ｒ）。次に、時刻ｔ５０〜ｔ５５において、偶数番のセルアレイ群２（セルアレイ群２−０、２−２、…）にバーストモードの書込み動作を実行する（図１３Ａ〜図１３Ｇ、図１３Ｏ、図１３Ｑ）。ただし、時刻ｔ５０は、時刻ｔ０５よりも早い時刻に設定されている。同様に、次に、時刻ｔ１０〜ｔ１５において、奇数番のセルアレイ群２にバーストモードで書込み動作を実行する。ここで、時刻ｔ１０は、時刻ｔ５５よりも早い時刻に設定されている。すなわち、二系統のセルアレイ群２は、互いのトグル書き込み動作を一部重ねながら実行している。

このように、バースト書き込みモードの間、二系統のセルアレイ群２（偶数番のセルアレイ群２と奇数番のセルアレイ群２）の各々が交互に選択される。これにより、０クロック目（時刻ｔ００）の偶数番のセルアレイ群２のＢＳＴＰＲ（図１３Ｈ）と、１クロック目（時刻ｔ５０）の奇数番のセルアレイ群２のＢＳＴＰＲ（図１３Ａ）とを少し重なるまで近づけても、プリチャージ信号ＢＳＴＰＲのＬｏｗの期間を十分にとることができる。それため、波形整形部のキャパシタＣＹの充電が不十分になることはない。

信号ＷＣＳＥＮＸ（図１３Ｂ，図１３Ｉ）及び信号ＷＣＳＥＮＹ（図１３Ｃ、図１３Ｊ）についても、それぞれ次の信号ＷＣＳＥＮＸ及び信号ＷＣＳＥＮＹとの間隔を十分にとることができる。それにより、メイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬをＮＭＯＳトランジスタＮ３により十分に放電することができる。

信号ＷＣＳＥＮＸ及び信号ＷＣＳＥＮＹとの間隔を十分にとることができるので、書き込み制御信号生成回路Ａ３及び書き込み制御信号生成回路Ｂ４内でも、ディレイ素子のリセットに十分な時間をかけることが可能となる。このようにセルアレイ群２を複数の系統に分割することは、二以上に分けるならば同様の効果が得られ、分割数が多きくなるほど、より大きな効果を得ることができる。

本発明により、波形整形部を用いて書込み動作をより高速に実行することが可能となる。

（第２の実施の形態）
本発明のＭＲＡＭの第２の実施の形態の構成について説明する。図１４は、本発明のＭＲＡＭの第２の実施の形態の構成を示すブロック図である。ＭＲＡＭ１は、複数のセルアレイ群２−０、…、２−ｉ、及び書込み制御信号生成回路３を具備する。本実施の形態では、第１の実施の形態と異なり、セルアレイ群２を系統別に分割しない。但し、ＷＬ電源部１３及びＢＬ電源部１４を変更する。ＭＲＡＭ１は、ＷＬ電源部１３及びＢＬ電源部１４内の構成が異なる他は、図６を参照して説明したＭＲＡＭ１０１と同じである。

すなわち、書込み制御信号生成回路３は、書込み制御信号生成回路１０３に対応する。
複数のセルアレイ群２−０、…、２−ｉの各々は、複数のセルアレイ群１０２−０、…、１０２−ｉの各々に対応する。複数のセルアレイブロック１１−０、…、１１−ｊは、複数のセルアレイブロック１１１−０、…、１１１−ｊに対応する。ブロックセレクタ１２は、ブロックセレクタ１１２に対応する。ＡＮＤ回路１５、ＸＯＲ回路１６、センスアンプ１７、バッファ回路１８、１９は、それぞれＡＮＤ回路１１５、ＸＯＲ回路１１６、センスアンプ１１７、バッファ回路１１８、１１９に対応する。ここでは、共通の部分の説明を省略する。

図１５は、図１４における書込み電流が流れる部分の構成を示す回路図である。本実施の形態のＭＲＡＭ１は、プリチャージ信号ＢＳＴＰＲを、書込みワード線ＷＷＬ用の信号ＢＳＴＰＲＸと書込みビット線ＷＢＬ用の信号ＢＳＴＰＲＹとの二系統にしている点で、図６を参照して説明したＭＲＡＭ１０１と異なる。すなわち、ＷＬ電流源１３の波形整形部３５は、信号ＢＳＴＰＲＸがＬＯＷの期間にキャパシタＣＸに蓄えられた電荷で、電流経路（メイン書込みワード線ＭＷＷＬ＋書込みワード線ＷＷＬ）の寄生容量Ｃｐを充電する。一方、ＢＬ電流源１４の波形整形部３６は、信号ＢＳＴＰＲＸとは異なる信号ＢＳＴＰＲＹがＬＯＷの期間にキャパシタＣＹに蓄えられた電荷で、電流経路（メイン書込みビット線ＭＷＢＬ＋書込みビット線ＷＢＬ）の寄生容量Ｃｐを充電する。これにより、寄生容量の充放電のタイミングを、メイン書込みワード線ＭＷＷＬ側とメイン書込みビット線ＭＷＢＬ側とで独立に制御することができる。

図１６Ａ〜図１６Ｈは、各制御信号及び電流の波形を示すタイミングチャートである。図１６Ａは信号ＢＳＴＰＲＸ、図１６Ｂは信号ＢＳＴＰＲＹ、図１６Ｃは信号ＷＣＳＥＮＸ、図１６Ｄは信号ＷＣＳＥＮＹ、図１６Ｅは書込みワード線ＷＷＬ上の書込み電流ＩＷＷＬ、図１６Ｆはメイン書込みワード線ＭＷＷＬ上の書込み電流ＩＷＷＬ、図１６Ｇは書込みビット線ＷＢＬ上の書込み電流ＩＷＢＬ、図１６Ｈはメイン書込みビット線ＭＷＢＬ上の書込み電流ＩＷＢＬ、をそれぞれ示す。

ＭＲＡＭ１がトグルＭＲＡＭの場合、書込み電流ＩＷＷＬと書込み電流ＩＷＢＬとは、タイミングをずらしてセルアレイ２１へ供給される。したがって、波形整形部３５及び波形整形部３６においても、そのずらしたタイミングで、それぞれのキャパシタ（ＣＸ、ＣＹ）に電荷を蓄積し、それぞれの電流経路（メイン書込みワード線ＭＷＷＬ＋書込みワード線ＷＷＬ、メイン書込みビット線ＭＷＢＬ＋書込みビット線ＷＢＬ）をプリチャージすことができる。すなわち、ＷＬ電流源１３及びＢＬ電流源１４は、プリチャージ信号ＢＳＴＰＲがＬｏｗである期間を確保しながら、プリチャージ信号ＢＳＴＰＲの間隔を詰めることが可能になる。また、書き込み制御信号生成回路を二つ設ける必要はないので面積的なオーバーヘッドを抑えることができる。

ここで図１５及び図１６Ａ〜図１６Ｈを参照して、そのバーストモードの書込み動作を説明する。ここでは、セルアレイブロック１１−０の書込みワード線ＷＷＬ０の例を示す。
（１）ｔ００
直前に読み出し動作を行い、書込みワード線ＷＷＬ０上のメモリセルのうち、どのメモリセル２４にトグル書き込みを行うかが決まっている。ここでは、全てのメモリセル２４にトグル書き込みを行う場合を示す。直前の信号ＢＳＴＰＲＸがＬｏｗのとき、キャパシタＣＸが充電されている。時刻ｔ００で信号ＢＳＴＰＲＸがＨｉｇｈになり（図１６Ａ）、キャパシタＣＸに蓄積された電荷の放電が始まる。波形整形部３５から出力制御部３９までの配線が充電される。このとき、ブロック選択信号ＢＳＥＬ０がＨｉｇｈになり（図示されず）、ブロックセレクタ１２によりセルアレイブロック１１−０が選択される。信号ＸＳ０がＨｉｇｈになり（図示されず）、ＷＬセレクタ２２により書込みワード線ＷＷＬ０が選択される。
（２）ｔ０１
直前の信号ＢＳＴＰＲＹがＬｏｗのとき、キャパシタＣＹが充電されている。時刻ｔ０１で信号ＢＳＴＰＲＹがＨｉｇｈになり（図１６Ｂ）、キャパシタＣＹに蓄積された電荷の放電が始まる。波形整形部３６から出力制御部４０までの配線が充電される。ブロック選択信号ＢＳＥＬ０はＨｉｇｈになっており（図示されず）、ブロックセレクタ１２によりセルアレイブロック１１−０が選択されている。このとき、信号ＹＳ０がＨｉｇｈになり（図示されず）、ＢＬセレクタ２３により書込みビット線ＷＢＬ０が選択される。
同時に、信号ＷＣＳＥＮＸがＨｉｇｈになり（図１６Ｃ）、キャパシタＣＸに蓄積された電荷の残りが、メイン書込みワード線ＭＷＷＬ及び書込みワード線ＷＷＬ０を充電する。それと共に、電流源部３７から書込み電流ＩＷＷＬがメイン書込みワード線ＭＷＷＬ及び書込みワード線ＷＷＬ０へ供給される（図１６Ｆ、図１６Ｅ）。この充電により、書込み電流ＩＷＷＬの立ち上がりが良くなり、電流波形を整形することができる。
（３）ｔ０２
信号ＷＣＳＥＮＹがＨｉｇｈになり（図１６Ｄ）、キャパシタＣＹに蓄積された電荷の残りが、メイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬ０を充電する。それと共に、電流源部３８から書込み電流ＩＷＢＬがメイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬ０へ供給される（図１６Ｈ、図１６Ｇ）。この充電により、書込み電流ＩＷＢＬの立ち上がりが良くなり、電流波形を整形することができる。
（４）ｔ０３
信号ＷＣＳＥＮＸがＬｏｗになり（図１６Ｃ）、電流源部３７からのメイン書込みワード線ＭＷＷＬ及び書込みワード線ＷＷＬ０への書込み電流ＩＷＷＬが停止される（図１６Ｆ、図１６Ｅ）。
（５）ｔ０４
信号ＷＣＳＥＮＹがＬｏｗになり（図１６Ｄ）、電流源部３８かのメイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬ０への書込み電流ＩＷＢＬが停止される（図１６Ｈ、図１６Ｇ）。この書込み電流ＩＷＷＬと書込み電流ＩＷＢＬとを時間差で供給することにより、選択セル２４にトグル書き込みを行うことができる。
同時に、信号ＢＳＴＰＲＸがＬｏｗになり（図１６Ａ）、キャパシタＣＸに電荷が蓄積され始める。バーストモードの書込み動作なので、所定の範囲のメモリセル２４に対する書き込みが終了するまで、ブロック選択信号ＢＳＥＬ０はＨｉｇｈのままで（図示されず）、ブロックセレクタ１２によりセルアレイブロック１１−０が選択されたままである。書込みワード線ＷＷＬ０上の全てのメモリセル２４に書き込みを行うまで、信号ＸＳ０がＨｉｇｈのままであり（図示されず）、ＷＬセレクタ２２により書込みワード線ＷＷＬ０が選択されたままである。
（６）ｔ０５
時刻ｔ０５で信号ＢＳＴＰＲＹがＬｏｗになり（図１６Ｂ）、キャパシタＣＹに電荷が蓄積され始める。バーストモードの書込み動作なので、所定の範囲のメモリセル２４に対する書き込みが終了するまで、ブロック選択信号ＢＳＥＬ０はＨｉｇｈのままで（図示されず）、ブロックセレクタ１１２によりセルアレイブロック１１−０が選択されたままである。
信号ＹＳ０がＬｏｗになり（図示されず）、ＢＬセレクタ２３による書込みビット線ＷＢＬ０の選択が終了する。
以降、同様のプロセスを繰り返す。

本発明により、波形整形部を用いて書込み動作をより高速に実行することが可能となる。

（第３の実施の形態）
本発明のＭＲＡＭの第３の実施の形態の構成について説明する。図１４は、本発明のＭＲＡＭの第３の実施の形態の構成を示すブロック図である。ＭＲＡＭ１は、複数のセルアレイ群２−０、…、２−ｉ、及び書込み制御信号生成回路３を具備する。本実施の形態では、ＷＬ電源部１３及びＢＬ電源部１４を変更している点で、第２の実施の形態と異なる。ＭＲＡＭ１は、ＷＬ電源部１３及びＢＬ電源部１４内の構成が異なる他は、図６を参照して説明したＭＲＡＭ１０１と同じであるので、共通の部分の説明を省略する。

図１７は、図１４における書込み電流が流れる部分の構成を示す回路図である。本実施の形態のＭＲＡＭ１は、各波形整形部を二系統にしている点で、図６を参照して説明したＭＲＡＭ１０１と異なる。すなわち、ＷＬ電流源１３は、波形整形部３５ａと波形整形部３５ｂとを含む。波形整形部３５ａは、信号ＢＳＴＰＲ０がＬＯＷの期間にキャパシタＣＸ０に蓄えられた電荷で、電流経路（メイン書込みワード線ＭＷＷＬ＋書込みワード線ＷＷＬ）の寄生容量Ｃｐを充電する（プリチャージする）。一方、波形整形部３５ｂは、信号ＢＳＴＰＲ１がＬＯＷの期間にキャパシタＣＸ１に蓄えられた電荷で、電流経路の寄生容量Ｃｐを充電する。波形整形部３５ａと波形整形部３５ｂとは、電流経路を交互にプリチャージする。

同様に、ＢＬ電流源１４は、波形整形部３６ａと波形整形部３６ｂとを含む。波形整形部３６ａは、信号ＢＳＴＰＲ０がＬＯＷの期間にキャパシタＣＹ０に蓄えられた電荷で、電流経路（メイン書込みビット線ＭＷＢＬ＋書込みビット線ＷＢＬ）の寄生容量Ｃｐを充電する（プリチャージする）。一方、波形整形部３６ｂは、信号ＢＳＴＰＲ１がＬＯＷの期間にキャパシタＣＹ１に蓄えられた電荷で、電流経路の寄生容量Ｃｐを充電する。波形整形部３６ａと波形整形部３６ｂとは、電流経路を交互にプリチャージする。

図１８Ａ〜図１８Ｈは、各制御信号及び電流の波形を示すタイミングチャートである。図１８Ａは信号ＢＳＴＰＲ１、図１８Ｂは信号ＢＳＴＰＲ０、図１８Ｃは信号ＷＣＳＥＮＸ、図１８Ｄは信号ＷＣＳＥＮＹ、図１８Ｅは書込みワード線ＷＷＬ上の書込み電流ＩＷＷＬ、図１８Ｆはメイン書込みワード線ＭＷＷＬ上の書込み電流ＩＷＷＬ、図１８Ｇは書込みビット線ＷＢＬ上の書込み電流ＩＷＢＬ、図１８Ｈはメイン書込みビット線ＭＷＢＬ上の書込み電流ＩＷＢＬ、をそれぞれ示す。

ＭＲＡＭ１がトグルＭＲＡＭの場合、書込み電流ＩＷＷＬと書込み電流ＩＷＢＬとは、タイミングをずらしてセルアレイ２１へ供給される。したがって、波形整形部３５及び波形整形部３６においても、そのずらしたタイミングで、それぞれのキャパシタ（ＣＸ、ＣＹ）に電荷を蓄積し、それぞれの電流経路（メイン書込みワード線ＭＷＷＬ＋書込みワード線ＷＷＬ、メイン書込みビット線ＭＷＢＬ＋書込みビット線ＷＢＬ）をプリチャージすことができる。すなわち、ＷＬ電流源１３及びＢＬ電流源１４は、プリチャージ信号ＢＳＴＰＲがＬｏｗである期間を確保しながら、プリチャージ信号ＢＳＴＰＲの間隔を詰めることが可能になる。また、書き込み制御信号生成回路を二つ設ける必要はないので面積的なオーバーヘッドを抑えることができる。この制御は他の実施の形態に比べて簡単に実行することができる。

ここで図１７及び図１８Ａ〜図１８Ｈを参照して、そのバーストモードの書込み動作を説明する。ここでは、セルアレイブロック１１−０の書込みワード線ＷＷＬ０の例を示す。
（１）ｔ００
直前に読み出し動作を行い、書込みワード線ＷＷＬ０上のメモリセルのうち、どのメモリセル２４にトグル書き込みを行うかが決まっている。ここでは、全てのメモリセル２４にトグル書き込みを行う場合を示す。直前の信号ＢＳＴＰＲ０がＬｏｗのとき、キャパシタＣＸ０及びＣＹ０が充電されている。時刻ｔ００で信号ＢＳＴＰＲ０がＨｉｇｈになり（図１８Ｂ）、キャパシタＣＸ０及びＣＹ０に蓄積された電荷の放電が始まる。波形整形部３５ａから出力制御部３９まで、及び、波形整形部３６ａから出力制御部４０までの配線が充電される。このとき、ブロック選択信号ＢＳＥＬ０がＨｉｇｈになり（図示されず）、ブロックセレクタ１２によりセルアレイブロック１１−０が選択される。信号ＸＳ０がＨｉｇｈになり（図示されず）、ＷＬセレクタ２２により書込みワード線ＷＷＬ０が選択される。信号ＹＳ０がＨｉｇｈになり（図示されず）、ＢＬセレクタ２３により書込みビット線ＷＢＬ０が選択される。
（２）ｔ０１
信号ＷＣＳＥＮＸがＨｉｇｈになり（図１８Ｃ）、キャパシタＣＸ０に蓄積された電荷の残りが、メイン書込みワード線ＭＷＷＬ及び書込みワード線ＷＷＬ０を充電する。それと共に、電流源部３７から書込み電流ＩＷＷＬがメイン書込みワード線ＭＷＷＬ及び書込みワード線ＷＷＬ０へ供給される（図１８Ｆ、図１８Ｅ）。この充電により、書込み電流ＩＷＷＬの立ち上がりが良くなり、電流波形を整形することができる。
（３）ｔ０２
信号ＷＣＳＥＮＹがＨｉｇｈになり（図１８Ｄ）、キャパシタＣＹ０に蓄積された電荷の残りが、メイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬ０を充電する。それと共に、電流源部３８から書込み電流ＩＷＢＬがメイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬ０へ供給される（図１８Ｈ、図１８Ｇ）。この充電により、書込み電流ＩＷＢＬの立ち上がりが良くなり、電流波形を整形することができる。
（４）ｔ０３
信号ＷＣＳＥＮＸがＬｏｗになり（図１８Ｃ）、電流源部３７からのメイン書込みワード線ＭＷＷＬ及び書込みワード線ＷＷＬ０への書込み電流ＩＷＷＬが停止される（図１８Ｆ、図１８Ｅ）。
（５）ｔ０４
信号ＷＣＳＥＮＹがＬｏｗになり（図１８Ｄ）、電流源部３８かのメイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬ０への書込み電流ＩＷＢＬが停止される（図１８Ｈ、図１８Ｇ）。この書込み電流ＩＷＷＬと書込み電流ＩＷＢＬとを時間差で供給することにより、選択セル２４にトグル書き込みを行うことができる。
（６）ｔ０５
時刻ｔ０５で信号ＢＳＴＰＲ０がＬｏｗになり（図１８Ｂ）、キャパシタＣＸ０及びＣＹ０に電荷が蓄積され始める。バーストモードの書込み動作なので、所定の範囲のメモリセル２４に対する書き込みが終了するまで、ブロック選択信号ＢＳＥＬ０はＨｉｇｈのままで（図示されず）、ブロックセレクタ１２によりセルアレイブロック１１−０が選択されたままである。書込みワード線ＷＷＬ０上の全てのメモリセル２４に書き込みを行うまで、信号ＸＳ０がＨｉｇｈのままであり（図示されず）、ＷＬセレクタ２２により書込みワード線ＷＷＬ０が選択されたままである。信号ＹＳ０がＬｏｗになり（図示されず）、ＢＬセレクタ２３による書込みビット線ＷＢＬ０の選択が終了する。
（７）ｔ１０
直前の信号ＢＳＴＰＲ１がＬｏｗのとき、キャパシタＣＸ１及びＣＹ１が充電されている。時刻ｔ１０で信号ＢＳＴＰＲ１がＨｉｇｈになり（図１８Ａ）、キャパシタＣＸ１及びＣＹ１に蓄積された電荷の放電が始まる。波形整形部３５ｂから出力制御部３９まで、及び、波形整形部３６ｂから出力制御部４０までの配線が充電される。このとき、ブロック選択信号ＢＳＥＬ１がＨｉｇｈであり（図示されず）、ブロックセレクタ１２によりセルアレイブロック１１−０が選択されている。信号ＸＳ０がＨｉｇｈであり（図示されず）、ＷＬセレクタ２２により書込みワード線ＷＷＬ０が選択されている。信号ＹＳ１がＨｉｇｈになり（図示されず）、ＢＬセレクタ２３により書込みビット線ＷＢＬ１が選択される。
（８）ｔ１１
信号ＷＣＳＥＮＸがＨｉｇｈになり（図１８Ｃ）、キャパシタＣＸ１に蓄積された電荷の残りが、メイン書込みワード線ＭＷＷＬ及び書込みワード線ＷＷＬ０を充電する。それと共に、電流源部３７から書込み電流ＩＷＷＬがメイン書込みワード線ＭＷＷＬ及び書込みワード線ＷＷＬ０へ供給される（図１８Ｆ、図１８Ｅ）。この充電により、書込み電流ＩＷＷＬの立ち上がりが良くなり、電流波形を整形することができる。
（９）ｔ１２
信号ＷＣＳＥＮＹがＨｉｇｈになり（図１８Ｄ）、キャパシタＣＹ１に蓄積された電荷の残りが、メイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬ１を充電する。それと共に、電流源部３８から書込み電流ＩＷＢＬがメイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬ１へ供給される（図１８Ｈ、図１８Ｇ）。この充電により、書込み電流ＩＷＢＬの立ち上がりが良くなり、電流波形を整形することができる。
（１０）ｔ１３
信号ＷＣＳＥＮＸがＬｏｗになり（図１８Ｃ）、電流源部３７からのメイン書込みワード線ＭＷＷＬ及び書込みワード線ＷＷＬ０への書込み電流ＩＷＷＬが停止される（図１８Ｆ、図１８Ｅ）。
（１１）ｔ１４
信号ＷＣＳＥＮＹがＬｏｗになり（図１８Ｄ）、電流源部３８かのメイン書込みビット線ＭＷＢＬ及び書込みビット線ＷＢＬ１への書込み電流ＩＷＢＬが停止される（図１８Ｈ、図１８Ｇ）。この書込み電流ＩＷＷＬと書込み電流ＩＷＢＬとを時間差で供給することにより、選択セル２４にトグル書き込みを行うことができる。
（１２）ｔ１５
時刻ｔ１５で信号ＢＳＴＰＲ１がＬｏｗになり（図１８Ａ）、キャパシタＣＸ１及びＣＹ１に電荷が蓄積され始める。バーストモードの書込み動作なので、所定の範囲のメモリセル２４に対する書き込みが終了するまで、ブロック選択信号ＢＳＥＬ０はＨｉｇｈのままで（図示されず）、ブロックセレクタ１２によりセルアレイブロック１１−０が選択されたままである。書込みワード線ＷＷＬ０上の全てのメモリセル２４に書き込みを行うまで、信号ＸＳ０がＨｉｇｈのままであり（図示されず）、ＷＬセレクタ２２により書込みワード線ＷＷＬ０が選択されたままである。信号ＹＳ１がＬｏｗになり（図示されず）、ＢＬセレクタ２３による書込みビット線ＷＢＬ１の選択が終了する。
以降、同様のプロセスを繰り返す。

本発明により、波形整形部を用いて書込み動作をより高速に実行することが可能となる。

なお、上記各実施の形態は、互いに技術的な矛盾が発生しない限り、組み合わせて用いることが可能である。

本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。

Claims (10)

1. 複数のセルアレイを含む第１セルアレイ群と、
   複数のセルアレイを含む第２セルアレイ群と
   を具備し、
   前記第１セルアレイ群及び前記第２セルアレイ群の各々は、
   前記セルアレイのビット線に第１書込み電流を供給する第１電流源部と、
   プリチャージが必要な第１キャパシタを有し、前記第１書込み電流の波形を整形する第１電流波形整形部と
   を含み、
   前記セルアレイの磁気メモリセルのバースト書込み動作のとき、前記第１セルアレイ群の前記第１電流波形整形部と前記第２セルアレイ群の前記第１電流波形整形部とは、交互に前記ビット線へ向う配線に対して前記第１キャパシタに蓄積された電荷の充放電を行う
   磁気ランダムアクセスメモリ。
2. 請求の範囲１に記載の磁気ランダムアクセスメモリにおいて、
   前記第１セルアレイ群及び前記第２セルアレイ群の各々は、
   前記セルアレイのワード線に第２書込み電流を供給する第２電流源部と、
   プリチャージが必要な第２キャパシタを有し、前記第２書込み電流の波形を整形する第２電流波形整形部と
   を更に含み、
   前記磁気メモリセルのバースト書込み動作のとき、前記第１セルアレイ群の前記第２電流波形整形部と前記第２セルアレイ群の前記第２電流波形整形部とは、交互に前記ワード線へ向う配線に対して前記第２キャパシタに蓄積された電荷の充放電を行う
   磁気ランダムアクセスメモリ。
3. 複数のセルアレイに共用され、前記複数のセルアレイの各々のビット線に第１書込み電流を供給する第１電流源部と、
   プリチャージが必要な第１キャパシタを有し、前記第１書込み電流の波形を整形する第１電流波形整形部と、
   プリチャージが必要な第３キャパシタを有し、前記第１書込み電流の波形を整形する第３電流波形整形部と
   を具備し、
   前記セルアレイの磁気メモリセルの書込み動作のとき、前記第１電流波形整形部が前記ビット線へ向う配線に対して前記第１キャパシタに蓄積された電荷の充放電を行う期間と、前記第３電流波形整形部が前記ビット線へ向う配線に対して前記第３キャパシタに蓄積された電荷の充放電を行う期間とは異なる
   磁気ランダムアクセスメモリ。
4. 請求の範囲３に記載の磁気ランダムアクセスメモリにおいて、
   前記複数のセルアレイに共用され、前記複数のセルアレイの各々のワード線に第２書込み電流を供給する第２電流源部と、
   プリチャージが必要な第２キャパシタを有し、前記第２書込み電流の波形を整形する第２電流波形整形部と、
   プリチャージが必要な第４キャパシタを有し、前記第２書込み電流の波形を整形する第４電流波形整形部と
   を更に具備し、
   前記セルアレイの磁気メモリセルの書込み動作のとき、
   前記第２電流波形整形部が前記ワード線へ向う配線に対して前記第２キャパシタに蓄積された電荷の充放電を行う期間と、前記第４電流波形整形部が前記ワード線へ向う配線に対して前記第４キャパシタに蓄積された電荷の充放電を行う期間とは異なる
   磁気ランダムアクセスメモリ。
5. 請求の範囲１乃至４のいずれか一項に記載の磁気ランダムアクセスメモリにおいて、
   前記磁気メモリセルは、積層フェリ構造の自由層を有し、
   前記自由層の磁化容易軸方向は、前記ビット線の方向に対して略４５度傾いている
   磁気ランダムアクセスメモリ。
6. 磁気ランダムアクセスメモリの動作方法であって、
   ここで、前記磁気ランダムアクセスメモリは、
   複数のセルアレイを含む第１セルアレイ群と、
   複数のセルアレイを含む第２セルアレイ群と
   を備え、
   前記第１セルアレイ群及び前記第２セルアレイ群の各々は、
   前記セルアレイのビット線に第１書込み電流を供給する第１電流源部と、
   プリチャージが必要な第１キャパシタを有し、前記第１書込み電流の波形を整形する第１電流波形整形部と
   を含み、
   前記磁気ランダムアクセスメモリの動作方法は、
   前記セルアレイの磁気メモリセルのバースト書込み動作のとき、
   （ａ）前記第１セルアレイ群の前記第１電流波形整形部が、第１期間に前記ビット線へ向う配線に対して前記第１キャパシタに蓄積された電荷の放電を行うステップと、
   （ｂ）前記第２セルアレイ群の前記第１電流波形整形部が、前記第１期間とは異なる第２期間に前記ビット線へ向う配線に対して前記第１キャパシタに蓄積された電荷の放電を行うステップと
   を具備し、
   前記第１期間と前記第２期間とは交互に到来する
   磁気ランダムアクセスメモリの動作方法。
7. 請求の範囲６に記載の磁気ランダムアクセスメモリの動作方法において、
   ここで、前記磁気ランダムアクセスメモリは、
   前記第１セルアレイ群及び前記第２セルアレイ群の各々が、
   前記セルアレイのワード線に第２書込み電流を供給する第２電流源部と、
   プリチャージが必要な第２キャパシタを有し、前記第２書込み電流の波形を整形する第２電流波形整形部と
   を更に含み、
   前記磁気ランダムアクセスメモリの動作方法は、
   前記磁気メモリセルのバースト書込み動作のとき、
   （ｃ）前記第１セルアレイ群の前記第２電流波形整形部が、第３期間に前記ワード線へ向う配線に対して前記第２キャパシタに蓄積された電荷の放電を行うステップと、
   （ｄ）前記第２セルアレイ群の前記第２電流波形整形部が、前記第３期間とは異なる第４期間に前記ワード線へ向う配線に対して前記第２キャパシタに蓄積された電荷の放電を行うステップと
   を更に具備し、
   前記第３期間と前記第４期間とは交互に到来する
   磁気ランダムアクセスメモリの動作方法。
8. 磁気ランダムアクセスメモリの動作方法であって、
   ここで、前記磁気ランダムアクセスメモリは、
   複数のセルアレイに共用され、前記複数のセルアレイの各々のビット線に第１書込み電流を供給する第１電流源部と、
   プリチャージが必要な第１キャパシタを有し、前記第１書込み電流の波形を整形する第１電流波形整形部と、
   プリチャージが必要な第３キャパシタを有し、前記第１書込み電流の波形を整形する第３電流波形整形部と
   を備え、
   前記磁気ランダムアクセスメモリの動作方法は、
   （ａ）前記セルアレイの磁気メモリセルの書込み動作のとき、前記第１電流波形整形部は、前記ビット線へ向う配線に対して第１期間で前記第１キャパシタに蓄積された電荷の放電を行うステップと、
   （ｂ）前記第３電流波形整形部は、前記ビット線へ向う配線に対して前記第１期間と異なる第３期間で前記第３キャパシタに蓄積された電荷の放電を行うステップと
   を具備する
   磁気ランダムアクセスメモリの動作方法。
9. 請求の範囲８に記載の磁気ランダムアクセスメモリの動作方法において、
   ここで、前記磁気ランダムアクセスメモリは、
   前記複数のセルアレイに共用され、前記複数のセルアレイの各々のワード線に第２書込み電流を供給する第２電流源部と、
   プリチャージが必要な第２キャパシタを有し、前記第２書込み電流の波形を整形する第２電流波形整形部と、
   プリチャージが必要な第４キャパシタを有し、前記第２書込み電流の波形を整形する第４電流波形整形部と
   を更に備え、
   前記磁気ランダムアクセスメモリの動作方法は、
   （ａ）前記セルアレイの磁気メモリセルの書込み動作のとき、前記第２電流波形整形部は、前記ワード線へ向う配線に対して第２期間で前記第２キャパシタに蓄積された電荷の放電を行うステップと、
   （ｂ）前記第４電流波形整形部は、前記ワード線へ向う配線に対して前記第２期間と異なる第４期間で第４キャパシタに蓄積された電荷の放電を行うステップと
   を更に具備する
   磁気ランダムアクセスメモリの動作方法。
10. 請求の範囲６乃至９のいずれか一項に記載の磁気ランダムアクセスメモリの動作方法において、
    前記磁気メモリセルの書込み動作は、トグル書込み動作である
    磁気ランダムアクセスメモリの動作方法。

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