JP2002032983A - 磁気ランダムアクセスメモリデバイスのための基準信号生成 - Google Patents

磁気ランダムアクセスメモリデバイスのための基準信号生成

Info

Publication number
JP2002032983A
JP2002032983A JP2001187366A JP2001187366A JP2002032983A JP 2002032983 A JP2002032983 A JP 2002032983A JP 2001187366 A JP2001187366 A JP 2001187366A JP 2001187366 A JP2001187366 A JP 2001187366A JP 2002032983 A JP2002032983 A JP 2002032983A
Authority
JP
Japan
Prior art keywords
memory cell
logic
sense
cells
cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001187366A
Other languages
English (en)
Inventor
Lung T Tran
ラング・ティー・トラン
Kenneth J Eldredge
ケネス・ジェイ・エルドレッジ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
HP Inc
Original Assignee
Hewlett Packard Co
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hewlett Packard Co filed Critical Hewlett Packard Co
Publication of JP2002032983A publication Critical patent/JP2002032983A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1673—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
    • G11C27/02—Sample-and-hold arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Hall/Mr Elements (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 MRAMアレイのメモリセルのための信頼性の高
い基準信号を確立すること。 【解決手段】 メモリセル(104)のアレイ(102)を含む磁
気ランダムアクセスメモリ（MRAM）デバイス(100)。該
デバイス(100)は、製造誤差やアレイ全体にわたる温度
勾配、電磁干渉、及び経時変化といった他の因子に起因
する抵抗値の変動にもかかわらず、アレイ中の各メモリ
セルの抵抗状態を決定するために使用することが可能な
基準信号を生成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、データを記憶させ
るためのランダムアクセスメモリに関し、特に、メモリ
セルのアレイと該メモリセルの抵抗状態を検知するため
の回路要素とを備えた磁気ランダムアクセスメモリデバ
イスに関する。
【０００２】
【従来の技術】磁気ランダムアクセスメモリ（MRAM）
は、長期データ記憶のために検討されている不揮発性メ
モリである。MRAMデバイスにおける読み出し及び書き込
み操作の実行は、ハードディスクドライブといった従来
の長期記憶用装置における読み出し及び書き込み操作の
実行よりも数桁速い。更に、MRAMデバイスは、ハードデ
ィスクドライブその他の従来の長期記憶用装置よりもコ
ンパクトで消費電力も一層少ないものとなる。
【０００３】典型的なMRAMデバイスにはメモリセルアレ
イが含まれる。ワードラインがメモリセルの行に沿って
延び、ビットラインがメモリセルの列に沿って延びる。
各メモリセルは、ワードラインとビットラインとの交差
点に配置される。
【０００４】１つのメモリセルは、１ビットの情報を磁
化配向として記憶する。各メモリセルの磁化は、あらゆ
る所与の時間に２つの安定した配向（すなわち状態）の
１つを呈するものとなる。これら２つの安定した配向
（すなわち平行及び逆平行）は、「0」及び「1」の論理
値を表すことが可能なものである。
【０００５】該磁化配向は、メモリセルの抵抗に影響を
与えるものとなる。例えば、磁化配向が平行である場合
には、メモリセルの抵抗は第１の値Rになり、磁化配向
が逆平行である場合には、メモリセルの抵抗は第２の値
R＋△Rになる。選択されたメモリセルの磁化配向ひいて
はメモリセルの論理状態は、メモリセルの抵抗状態を検
知することにより読み出すことが可能である。
【０００６】選択されたメモリセルの抵抗状態は、該選
択されたメモリセルと交差するワードラインにセンス電
圧を印加し、該選択されたメモリセルと交差するビット
ライン上の電流を検知することにより、読み出すことが
可能である。センス電流（Is）は、センス電圧（Vs）と
選択されたメモリセルの抵抗（RまたはR＋△R）との比
である。このため、センス電流は、Is0＝Vs／RまたはIs
1＝Vs／（R＋△R）にほぼ等しくなるはずである。セン
ス電流は、電圧に変換することが可能である。選択され
たメモリセルの抵抗状態は、データ電圧を基準電圧（Vr
ef）と比較することにより判定することが可能である。
例えば、データ電圧が基準電圧よりも高い（すなわちVd
ata＞Vref）場合には、選択されたメモリセルに記憶さ
れている論理値は論理「0」であり、データ電圧が基準
電圧よりも低い（すなわちVdata＜Vref）場合には、論
理値は論理「0」である。
【０００７】交差点抵抗の大きいMRAMアレイのための基
準信号の生成は複雑なタスクである。選択されていない
メモリセルの負荷効果(loading effect)が存在する。ま
た、抵抗アレイに「漏洩経路(sneak path)」が存在す
る。更に、製造公差が適切に制御されない場合には、ア
レイ全体にわたりメモリセル抵抗の大きな変動が生じる
ことになる。その結果として、１グループのメモリセル
により用いられる基準信号が別のグループのメモリセル
で利用できない可能性がある。
【０００８】基準信号の生成は、デバイスの形状寸法が
縮小するにつれて、ますます複雑になる。形状寸法が縮
小するにつれて、製造公差の制御がますます困難にな
る。それにもかかわらず、デバイス製造業者の目標は、
デバイスの形状寸法を縮小することにある。更に、アレ
イ全体にわたる温度勾配、周囲電磁ノイズ、及び経時変
化といった物理的な影響に起因して、抵抗値の変動が生
じる可能性がある。
【０００９】
【発明が解決しようとする課題】本発明の目的は、MRAM
アレイのメモリセルのための信頼性の高い基準信号を確
立することにある。
【００１０】
【課題を解決するための手段】この目的は本発明により
達成される。本発明の一態様によれば、メモリデバイス
は、メモリセルアレイ、論理「1」を記憶するための第
１の記憶デバイス、論理「0」を記憶するための第２の
記憶デバイス、センス増幅器、及び該センス増幅器のた
めの基準信号を生成する回路を含むものとなる。該回路
は、前記第１及び第２の記憶デバイスの出力を組み合わ
せることにより基準信号を生成する。
【００１１】本発明の他の態様及び利点については、一
例として本発明の原理を示す図面に関して行う以下の詳
細な説明から明らかとなろう。
【００１２】
【発明の実施の形態】例証のため図示するように、本発
明は、メモリセルアレイを含むMRAMデバイスにより実施
される。その回路は、製造公差や、アレイ全域にわたる
温度勾配、電磁干渉、及び経時変化といった他の要因に
起因する抵抗値の変動にもかかわらず、メモリセルアレ
イにおけるメモリセルにより利用することが可能な基準
信号を生成することが可能なものである。以下では４つ
の異なるMRAMデバイスについて解説する。図１及び図３
に示す第１及び第２のMRAMデバイス100,200は、基準信
号の生成に用いられる基準セルを含んでいる。図５及び
図７に示す第３及び第４のMRAMデバイス300,400は、基
準信号の生成に用いられるコンデンサを含んでいる。 実施態様１ 図１を参照する。第１のMRAMデバイス100は複数のメモ
リセル104からなるメモリセルアレイを含んでいる。該
メモリセル104は、典型的には、行及び列をなすように
構成され、この場合、行はx方向に沿って延び、列はy方
向に沿って延びている。該メモリセルアレイは、任意の
数のメモリセル行及びメモリセル列を有することが可能
なものである。
【００１３】メモリセル104は、連続するブロック102
(1)〜102(n)をなすように編成される。図１は、第１の
ブロック102(1)を多少詳細に示している。同図は僅か数
行及び数列のメモリセル104しか示していない。ｎ番目
のブロック102(n)は破線で示されている。また、最初の
ブロックとｎ番目のブロックとの間のブロック102(2)〜
102(n-1)は示されていない。
【００１４】ワードライン106は、メモリセルアレイ102
の一方の側の平面内をx方向に沿って延びている。ビッ
トライン108は、メモリセルアレイ102の他方の側の平面
内をy方向に沿って延びている。各メモリセル104は、ワ
ードライン106とビットライン108との交差点に配置され
ている。
【００１５】各メモリセル104は、２つの安定した抵抗
状態R0,R1（R0≠R1）を有している。例えば、第１の抵
抗状態R0は論理値「0」に対応し、第２の抵抗状態R1は
論理値「1」に対応する。選択されたメモリセル104の抵
抗状態は、選択されたメモリセルを外部磁界にさらすこ
とにより設定することが可能である。該外部磁界は、選
択されたメモリセル104と交差するワードライン106及び
ビットライン108に書き込み電流を供給することにより
生成することが可能である。
【００１６】各ブロックにおける２つの列110,112は基
準列として予約される。第１の基準列110の各基準セル1
04は必ず論理「1」を記憶し、第２の基準列112の各基準
セル104は必ず論理「0」を記憶する。各ブロックの残り
の列中のメモリセル104は、ユーザデータを記憶する。
各ワードライン106は、ユーザデータを記憶する一行の
メモリセル104、並びに、第１の基準列110におけるメモ
リセル104及び第２の基準列112におけるメモリセル104
と交差する。従って、各ワードライン106は、論理「0」
を必ず記憶するメモリセル、論理「1」を必ず記憶する
メモリセル104、及びユーザデータを記憶する多数のメ
モリセル104と交差する。基準列110,112におけるメモリ
セル104は、ユーザデータを記憶するメモリセル104と同
じ構成を有するものである。
【００１７】基準列110,112は、第１のブロック102(1)
の第１列及び第２列として示されているが、これに制限
されるものではない。基準列110,112は、メモリセルブ
ロック102内の任意の位置を占めることが可能である。
【００１８】MRAMデバイス100は更に、読み出し操作時
にワードライン106を選択するための行デコーダ116を含
む。ワードラインは、それにセンス電圧Vsを印加するこ
とにより選択することが可能である。該センス電圧は、
電圧源114により供給することが可能である。
【００１９】MRAMデバイス100は更に、各ブロック102
(j)毎に、ステアリング回路118及びセンス増幅器120を
含む。各ステアリング回路118には多数のビットライン1
08が接続される。各ステアリング回路118は、選択され
たビットラインをセンス増幅器120のセンス入力に接続
する１組のスイッチを含む。他の選択されていないビッ
トラインは接地電位に接続される。センス増幅器120の
出力は、第２の増幅器122に供給され、該第２の増幅器1
22は、MRAMデバイス100のI／Oパッド124に結合される。
【００２０】また、各ブロック102(j)毎に、半利得(hal
f-gain)増幅器126が配設される。該半利得増幅器126の
基準入力は、第１の基準列110のメモリセル104と交差す
る第１のビットライン128に接続される。半利得増幅器1
26の基準入力はまた、第２の基準列112のメモリセル104
と交差する第２のビットライン130にも接続される。
【００２１】ここで、第１のMRAMデバイス100による読
み出し操作を例示したフローチャートを示す図２を参照
する。読み出し操作の開始時に、１つのワードライン10
6と１つのビットライン108とが選択される（ブロック15
2）。このワードライン106及びビットライン108の選択
により、該選択されたワードライン106及びビットライ
ン108にセンス電流が流れることになる。該センス電流
は、選択されたワードライン106及びビットライン108の
交差点に位置するメモリセル104にも流れる。例えば、
行デコーダ116が、ワードライン106にセンス電圧Vsを印
加することにより該ワードライン106を選択することが
可能であり、またステアリング回路118が、ビットライ
ン108に仮想接地電位を印加することにより該ビットラ
イン108を選択することが可能である。他の選択されて
いないビットラインは、ステアリング回路118により接
地電位に接続される。行デコーダ116及びステアリング
回路118は、行アドレス及び列アドレスに応じて選択を
行うものである。
【００２２】センス電流Isは、センス増幅器120のセン
ス入力に供給される。該センス電流の大きさは、選択さ
れたメモリセル104の抵抗状態（従って論理状態）に反
比例する。フィードバック抵抗器（Rf）を有するセンス
増幅器120は、センス電流Isをデータ電圧Vdataへと変換
する。該センス増幅器120の出力は、第２の増幅器122の
入力にデータ電圧Vdataを提供される。
【００２３】選択されたワードライン106に対するセン
ス電圧Vsの印加はまた、第１の基準列110と交差する選
択されたワードライン106及びビットライン128の交差点
に位置するメモリセル104に第１の基準電流Iraを流れさ
せるものとなる。同様に、該センス電圧Vsの印加は、第
２の基準列112と交差する選択されたワードライン106及
びビットライン130の交差点に位置するメモリセル104に
第２の基準電流Irbを流れさせるものとなる。従って、
ワードライン106が選択されると、基準列110,112中の基
準セル104が選択される。第１の基準列110中の基準セル
104が論理「1」を記憶する（従って抵抗値R1を有する）
ため、第１の基準電流IraはVs／R1に等しい。第２の基
準列112中の基準セル104は論理「0」を記憶する（従っ
て抵抗値R 0を有する）ため、第２の基準電流IrbはVs／R
0に等しい。
【００２４】基準電流Ira,Irbは、半利得増幅器126の基
準入力に供給される。該半利得増幅器126により、前記
基準電流Ira,Irbが加算され（ブロック154）、該加算結
果が１／２にされ、及び基準電圧Vrefへと変換される
（ブロック126）。このため、Vref＝（Ira＋Irb）Rf／2
である。該半利得増幅器126の出力により基準電圧Vref
が提供される。
【００２５】第２の増幅器122は、データ電圧Vdataを基
準電圧Vrefと比較する。この比較は、選択されたメモリ
セル104が論理「1」を記憶しているか論理「0」を記憶
しているかを示すものとなる（ブロック158）。
【００２６】各ブロックでの第１及び第２の基準列110,
112の使用は、メモリセルの抵抗値の変化がアレイを横
切る距離の関数となるという仮定に基づくものである。
すなわち、互いにより近接したメモリセル104は、より
離れたメモリセル104よりも、抵抗状態の変化が小さく
なる。このため、各メモリセル102(j)（1≦j≦n）の第
１及び第２の列110,112は、ユーザデータを記憶するメ
モリセル104とは異なる特性を有するものとなる。更
に、基準セル列110,112中の基準セルは、メモリセルブ
ロック102(j)の一部を形成している。その結果、ブロッ
ク102(j)内のワードライン106における変動または他の
選択されていないメモリセルの負荷による影響(loading
effects)が、同じブロック102(j)内の基準セルに同様
の影響を与えることになる。このため、同じブロック10
2(j)の基準セル列110,112内の選択されたメモリセル及
び基準セルは、ノイズ及び温度のコモンモードを除去す
るよう互いに追随する傾向を有するものとなる。その結
果として、選択されたメモリセルの抵抗状態の一層信頼
性の高い判定が行われることになる。 実施態様２ 図３は、前記の第１のメモリデバイス100と類似した第
２のメモリデバイス200を示している。該第２のメモリ
デバイス200は、メモリセル204のアレイ、該メモリセル
204の行と交差するワードライン206、及び該メモリセル
204の列と交差するビットライン208を含む。メモリセル
204は、ブロック202(1)〜202(n)をなすよう編成されて
いる。図３には１つのブロック202(j)しか示していな
い。
【００２７】第２のメモリデバイス200の各ブロック202
(j)毎に、直列に接続された第１の対をなす基準セル25
1,252と、直列に接続された第２の対をなす基準セル25
3,254が配設されている。第１の対をなす基準セル251,2
52は、第２の対をなす基準セル253,254と並列に接続さ
れている。第１の対をなす基準セル251,252は、それぞ
れ、必ず論理「0」及び論理「1」を記憶し、抵抗値R0a
及びR1aを有する。第２の対をなす基準セル253,254は、
それぞれ、必ず論理「0」及び論理「1」を記憶し、抵抗
値R0b及びR1bを有する。従って、４つの基準セル251,25
2,253,254を組み合わせた抵抗値Rrefは、約（R0a＋R1a)
(R0b＋R1b）／（R0a＋R1a＋R0b＋R1b）となる。R0＝R0a
＝R0b及びR1＝R1a＝R1bの場合には、Rref＝(R0＋R1)／2
となり、基準抵抗値Rrefは、抵抗値R0と抵抗値R1との中
間になる。
【００２８】基準セル251,252,253,254は全て、同じ材
料で作製され、対応するブロック202(j)におけるメモリ
セルと同じサイズを有する。更に、基準セル251,252,25
3,254は、対応するブロック202(j)の近くに配置され
る。
【００２９】基準セル対251,252及び253,254は、行デコ
ーダ216とセンス増幅器256の基準入力との間に結合され
る。行デコーダ216は、ブロック202(j)内の選択された
メモリセルに対する読み出し操作時に、基準セル251,25
2,253,254にセンス電圧Vsを印加する。ステアリング回
路218はビットライン208とセンス増幅器256のセンス入
力との間に結合される。センス増幅器の出力はI／Oパッ
ド224に結合される。
【００３０】ここで図４を参照する。同図は、第２のMR
AMデバイス200における読み出し操作を示すフローチャ
ート260である。読み出し操作の開始時に、ワードライ
ン206及びビットライン208が選択され（ブロック26
2）、行デコーダ216が該選択されたワードライン206に
センス電圧Vsを印加し、ステアリング回路218が該選択
されたビットライン208をセンス増幅器256に接続し、選
択されなかったビットラインが接地される。センス電流
Isは、選択されたメモリセル及び選択されたビットライ
ンを通ってセンス増幅器256のセンス入力へと流れる。
これと同時に、行デコーダ216が基準セル対251,252及び
253,254にセンス電圧Vsを印加し（ブロック264）、その
結果として基準電流Irがセンス増幅器256の基準入力へ
と流れる。該基準電流Irは、Vs／Rrefに等しいものであ
る。
【００３１】センス増幅器256は、センス信号Isを基準
信号Irと比較する。該比較により、選択されたメモリセ
ル204が論理「1」と論理「0」の何れを記憶しているか
が明らかになる（ブロック266）。 実施態様３ 図５は第３のメモリデバイス300を示している。該メモ
リデバイス300は、メモリセル304のアレイ、該メモリセ
ル304の行と交差するワードライン306、及び該メモリセ
ル304の列と交差するビットライン308を含む。図５には
１つのメモリセルブロック302(j)しか示していない。第
３のメモリデバイス300は更に、各メモリセルブロック3
02(j)毎に、ステアリング回路318、第１の増幅器319、
センス（第２の）増幅器320、及びサンプルホールド（S
／H）回路321を含む。
【００３２】ステアリング回路318は、選択されたビッ
トラインを第１の増幅器319に結合させ、メモリセルブ
ロック302(j)の選択されていないビットラインを接地電
位に結合させる。S／H回路321は、第１のコンデンサ322
（データ信号記憶デバイスとして機能するもの）、第２
のコンデンサ324（第１の基準信号記憶デバイスとして
機能するもの）、及び第３のコンデンサ326（第２の基
準信号記憶デバイスとして機能するもの）を含む。第１
のコンデンサ322は、第１のスイッチ328により第１の増
幅器319の出力に結合される。第２のコンデンサ324は、
第２及び第３のスイッチ330,332により第１の増幅器319
に結合される。第３のコンデンサ326は、第３のスイッ
チ332によりステアリング回路の出力に結合される。第
１のコンデンサ322は、センス増幅器320のセンス入力に
結合される。第２のコンデンサ324は、センス増幅器320
の基準入力に結合される。
【００３３】S／H回路321は、センス対象となるメモリ
セルに対して必ずしも局所的なものである必要はない。
S／H回路321は、第３のメモリデバイス300のシリコン基
板上に形成することが可能である。
【００３４】S／H回路321は更に、スイッチ328,330,332
のための制御論理回路334を含む。該制御論理回路334
は、図６に示すように、選択されたメモリセルに対する
読み出し操作時に、スイッチ328,330,332を制御する。
【００３５】第３のメモリデバイス300の各ブロック302
(j)はまた書き込み回路336を含む。
【００３６】選択されたメモリセルに対する書き込み操
作時に、書き込み回路336は、選択されたワードライン
に第１の書き込み電流を供給し、選択されたビットライ
ンに第２の書き込み電流を供給する。他の全てのライン
は未接続のままとされる。各書き込み電流は、選択され
たメモリセルに磁界を生成する。ビットライン308上の
書き込み電流の方向に応じて、組み合わせられた磁界
が、選択されたメモリセルを、低抵抗状態R0または高抵
抗状態R1に設定する。読み出し回路及び書き込み回路
は、別個の回路として図示されているが、それらを一体
化することも可能である。
【００３７】ここで図６を参照する。時間T0で、ワード
ライン306及びビットライン308が選択され、これにより
センス信号が選択されたメモリセル304を流れることに
なる。センス信号の大きさは、選択されたメモリセル30
4の抵抗状態によって決まる。時間T0で、３つのスイッ
チ328,330,332の全てが開かれる。
【００３８】時間T0の直後に、第１のスイッチ328が閉
じられて、第１の増幅器319が第１のコンデンサ322を電
圧Vdataまで充電することが可能になる。時間T1で、第
１のスイッチ322が開かれる。時間T1での電圧Vdataは、
選択されたメモリセル304の抵抗状態を表している。
【００３９】時間T1で、選択されたメモリセル304に論
理「0」が書き込まれる。このため、選択されたメモリ
セル304の抵抗は、R0に設定される。
【００４０】時間T2で、交差するワードライン306及び
ビット線308を選択することにより、選択されたメモリ
セル304が再び読み出される。その結果、選択されたメ
モリセル304をセンス信号が流れることになる。
【００４１】時間T2の後、第２及び第３のスイッチ330,
332が閉じられて、第２及び第３のコンデンサ324,326が
電圧V0まで充電可能になる。時間T3での電圧V0は、選択
されたメモリセル104に記憶されている論理「0」を表し
ている。
【００４２】時間T3で、第２及び第３のスイッチ330,33
2が開かれ、選択されたメモリセル304に論理「1」が書
き込まれる。このため、選択されたメモリセルの抵抗が
R1に設定される。
【００４３】時間T4で、交差するワードライン306及び
ビットライン308を選択することにより、選択されたメ
モリセル304が再び読み出される。その結果、選択され
たメモリセル304をセンス信号が流れることになる。
【００４４】時間T4の後、第３のスイッチ332が閉じら
れて、第３のコンデンサ326が電圧V1まで充電される。
時間T5で第３のスイッチ332が開かれる。時間T5での電
圧V1は、選択されたメモリセル304に記憶されている論
理「1」を表している。
【００４５】時間T5の後、第２のスイッチ330が閉じら
れ、これにより、第２のコンデンサ324上の電荷及び第
３のコンデンサ326上の電荷を基準電圧Vrefと等しくす
ることが可能になる。第２のコンデンサ324と第３のコ
ンデンサ326との間での電荷の転送は、極めて迅速に行
うことが可能である。
【００４６】時間T6で、基準電圧Vrefは、センス増幅器
320の基準入力に対して利用可能となる。第１のコンデ
ンサ322における電圧Vdataは、センス増幅器320のセン
ス入力に印加される。該センス増幅器320は、電圧Vdata
を基準電圧Vrefを比較して、選択されたメモリセルに論
理「0」と論理「0」の何れが記憶されていたかを判定す
る。
【００４７】時間T7で、その論理値が、選択されたメモ
リセル304にリストアする（すなわち戻す）。従って、
論理「0」が検知された場合には、書き込み回路336は、
選択されたメモリセル304に論理「0」を書き込む。また
論理「1」が検知された場合には、書き込み回路336は、
選択されたメモリセル304に論理「1」を書き込む。実施
態様４図７は、第４のメモリデバイス400を示してお
り、これは、S／H回路421を除き第２のメモリデバイス3
00と同じものである。該第４のメモリデバイス400のS／
H回路421は、第１のコンデンサ（データ記憶デバイスと
して機能する）、第２のコンデンサ424（第１の基準信
号記憶デバイスとして機能する）、及び第３のコンデン
サ426（第２の基準信号記憶デバイスとして機能する）
を含む。
【００４８】第１のコンデンサ422は、第１のスイッチ4
28により第１の増幅器の出力に結合される。第２のコン
デンサ424は、第２のスイッチ430により第１の増幅器の
出力に結合される。第３のコンデンサ426は、第３のス
イッチ432により第１の増幅器の出力に結合される。第
４のスイッチ434は、第２のコンデンサ424を第３のコン
デンサ426に結合する。
【００４９】第１のコンデンサ422は、センス増幅器320
のセンス入力に接続される。第３のコンデンサ426は、
センス増幅器320の基準入力に接続される。
【００５０】S／H回路421は更に、選択されたメモリセ
ル304に対する読み出し操作時にスイッチ428,430,432,4
34を制御するための制御論理回路436を含む。該スイッ
チ428,430,432,434の制御を図８に示す。
【００５１】ここで図８を参照する。時間T0で、ワード
ライン306及びビットライン308が選択されて、選択され
たメモリセル304をセンス信号が流れることになる。該
センス信号の大きさは、選択されたメモリセル304の抵
抗状態によって決まる。時間T0で、４つのスイッチ428,
430,432,434の全てが開く。
【００５２】時間T0の直後に、第１のスイッチ428が閉
じ、センス電流が第１のコンデンサ422を電圧Vdataまで
充電させることが可能になる。
【００５３】時間T1で、第１のスイッチ428が開く。時
間T1での電圧Vdataは、選択されたメモリセル304の抵抗
状態を表している。
【００５４】この場合も、時間T1で、選択されたメモリ
セル304に論理「0」が書き込まれる。従って、選択され
たメモリセル304の抵抗はR0に設定される。
【００５５】時間T2で、交差するワードライン306及び
ビットライン308を選択することにより、選択されたメ
モリセル304が再び読み出される。その結果、選択され
たメモリセル304をセンス信号が流れることになる。
【００５６】時間T2の後、第２のスイッチ430が閉じ、
第２のコンデンサ424を電圧V0まで充電させることが可
能になる。
【００５７】時間T3で、第２のスイッチ430が開き、選
択されたメモリセル304に論理「1」が書き込まれる。従
って、選択されたメモリセル304の抵抗は、R1に設定さ
れる。
【００５８】時間T4で、交差するワードライン306及び
ビットライン308を選択することにより、選択されたメ
モリセル304が再び読み出される。その結果、選択され
たメモリセル304をセンス信号が流れることになる。
【００５９】時間T4の後、第３のスイッチ432が閉じ、
第３のコンデンサ426を電圧V0まで充電することが可能
になる。時間T5で、第３のスイッチ432が開く。
【００６０】時間T5の後、第４のスイッチ434が閉じ、
その結果、第２のコンデンサ424における電荷及び第３
のコンデンサ426における電荷を基準電圧Vrefと等しく
することが可能になる。この等しくする電圧Vrefは、V0
とV1とのほぼ中間になる。すなわち、Vref≒（V0＋V1）
／2となる。該基準電圧Vrefは、センス増幅器320の基準
入力に印加される。
【００６１】時間T6で、該基準電圧Vrefが、センス増幅
器320の基準入力に対して利用可能となる。センス増幅
器320は、第１のコンデンサ422における電圧Vdataを基
準電圧Vrefと比較して、選択されたメモリセル304に論
理「0」と論理「1」の何れが記憶されていたかを判定す
る。時間T7で、選択されたメモリセルの検知された論理
値が、該選択されたメモリセルにリストアされる。
【００６２】かかる本開示のMRAMは、製造公差や、アレ
イ全域にわたる温度勾配、電磁妨害、及び経時変化とい
った他の要因に起因する抵抗の変動にもかかわらず、有
用な基準信号を生成するものとなる。第１及び第２のメ
モリデバイスは、第３及び第４のメモリデバイスよりも
速い読み出し操作を実行することが可能である。しか
し、第３及び第４のメモリセルは、選択されたメモリセ
ルの論理状態を判定するための遙かに堅牢な基準信号を
有するものとなる。これは、該基準信号が、選択された
メモリセルから得られるからである。
【００６３】図５及び図７の信号記憶デバイスは、コン
デンサに制限されるものではない。例えば、信号記憶デ
バイスは、デジタルカウンタとすることが可能である。
【００６４】メモリセルは、いかなる特定のタイプにも
制限されるものではない。例えば、メモリセルは、制限
がない場合には、スピン依存トンネル（SDT）接合素子
または巨大磁気抵抗（GMR）素子とすることも可能であ
る。
【００６５】センス増幅器は、いかなる特定のタイプに
も制限されるものではない。例証となるセンス増幅器
が、本出願人の2000年5月3日に提出した同時係属中の米
国特許出願第09/564,308号及び1999年10月29日に提出し
た米国特許出願第09/430,611号に開示されている。
【００６６】本発明のいくつかの特定の実施態様につい
て解説し例示してきたが、本発明は、こうして解説し例
示した特定の形態または構成に制限されるものではな
い。本発明は、特許請求の範囲に従って解釈されるもの
である。
【００６７】以下においては、本発明の種々の構成要件
の組み合わせからなる例示的な実施態様を示す。 1．メモリデバイス(100)であって、１ブロック(102)の
メモリセル(104)と、論理「１」を記憶するための第１
記憶手段(110)と、論理「０」を記憶するための第２記
憶手段(112)と、センス増幅器(120)と、前記第１及び第
２記憶手段の出力を組み合わせることにより前記センス
増幅器のための基準信号(Vref)を生成する回路(126)と
を備えている、メモリデバイス。 ２．前記第１記憶手段が、前記１ブロックのメモリセル
のための第１グループ(110)の基準セルを含み、前記第
２記憶手段が、前記１ブロックのメモリセルのための第
２グループ(112)の基準セルを含み、前記回路が、前記
第１及び第２グループの基準セルからの出力を組み合わ
せることにより前記基準信号を生成し、前記第１及び第
２グループが、前記１ブロックのメモリセルに対して局
所的なものである、前項１に記載のメモリデバイス。 ３．前記第１グループが第１列(110)の第１基準セルを
含み、前記第２グループが第２列(112)の第２基準セル
を含み、アレイをなす各メモリセルがワードライン(10
6)と交差し、各ワードラインが前記１グループの基準セ
ルにおける第１基準セル、及び前記第２列の基準セルに
おける第２基準セルとも交差し、ワードラインを選択す
る結果として、対応する対をなす第１及び第２の基準セ
ルが選択され、該選択された基準セル対の出力が前記回
路により組み合わせられて前記基準信号が生成される、
前項２に記載のメモリデバイス。 ４．第１ビットライン(128)が、前記第１列における前
記第１基準セルと交差し、第２ビットライン(130)が、
前記第２列における前記第２基準セルと交差し、前記回
路が、前記第１及び第２ビットラインに結合された入力
を有する半利得増幅器(126)を含む、前項３に記載のメ
モリデバイス。 ５．前記第１グループが、論理「１」を記憶するための
第１基準セル(252)を含み、前記第２グループが、論理
「０」を記憶するための第２基準セル(251)を含み、前
記第１及び第２の基準セルにトレースが交差し、前記回
路が、該トレースと結合された入力を有する増幅器(25
6)を含む、前項２に記載のメモリデバイス(200)。 ６．論理「１」を記憶するための更なる第１基準セル(2
54)と、論理「０」を記憶するための更なる第２基準セ
ル(253)と、それら更なる基準セルと交差する更なるト
レースとを含み、該更なる追加トレースが前記増幅器の
入力にも結合されている、前項５に記載のメモリデバイ
ス。 ７．前記アレイにおける更なるブロック(102(2)〜102
(n))のメモリセルの各ブロック毎に、更なる第１基準セ
ルグループ、更なる第２基準セルグループ、更なる回
路、及び更なるセンス増幅器を備えており、更なる第１
基準セルグループの各々が、論理「１」を記憶するため
の第１基準セルを含み、更なる第２基準セルグループの
各々が、論理「０」を記憶するための第２基準セルを含
み、及び更なる回路の各々が、対応する第１及び第２の
基準セルグループの出力を組み合わせることにより対応
するセンス増幅器の基準信号を生成し、更なるグループ
の基準セルの各グループが、それに対応するメモリセル
ブロックに対して局所的なものである、前項２に記載の
メモリデバイス。 ８．第３記憶手段を更に含み、前記回路(321)が、第
１、第２、及び第３スイッチ(328,330,332)とそれらス
イッチを制御するための制御論理回路(334)とを含み、
該制御論理回路が前記第１スイッチを制御して、第１時
間間隔中に前記選択されたメモリセルを前記第３記憶手
段に接続させ、前記制御論理回路が前記第２及び第３ス
イッチを制御して、第２時間間隔中に前記第１及び第２
記憶手段(326,324)を前記選択されたメモリセルに接続
させ、前記制御論理回路が前記第２スイッチを制御し
て、第３時間間隔中に前記選択されたメモリセルを前記
第１記憶手段に接続させ、前記制御論理回路が前記第３
スイッチを制御して、前記第１及び第２記憶手段に記憶
された信号を等しくさせ、該等しくされた信号が前記基
準信号となる、前項１に記載のメモリデバイス(300)。 ９．前記アレイ中の選択されたメモリセルの論理値を記
憶するための第３記憶手段(428)を更に含み、前記回路
(421)が、第１、第２、第３、及び第４スイッチ(428,43
0,432,434)とそれらスイッチを制御するための制御論理
回路(436)とを含み、該論理回路回路が前記第１スイッ
チ(428)を制御して、第１時間間隔中に前記選択された
メモリセルを前記第３記憶手段(422)に接続させ、前記
制御論理回路が前記第２スイッチ(430)を制御して、第
２時間間隔中に前記第１記憶手段(424)を前記選択され
たメモリセルに接続させ、前記制御論理回路が前記第３
スイッチ(432)を制御して、第３時間間隔中に前記選択
されたメモリセルを前記第２記憶手段(426)に接続さ
せ、前記制御論理回路が前記第４スイッチ(434)を制御
して、第４時間間隔中に前記第１及び第２記憶手段に記
憶された信号を等しくして該等しくされた信号が前記基
準信号となる、前項１に記載のメモリデバイス(400)。
【図面の簡単な説明】
【図１】本発明によるMRAMデバイスを示す説明図であ
る。
【図２】図１に示すMRAMデバイスによる読み出し操作を
示すフローチャートである。
【図３】本発明による別のMRAMデバイスを示す説明図で
ある。
【図４】図３に示すMRAMデバイスによる読み出し操作を
示すフローチャートである。
【図５】本発明による更に別のMRAMデバイスを示す説明
図である。
【図６】図５に示すMRAMデバイスに関するタイミングチ
ャートである。
【図７】本発明による更に別のMRAMデバイスを示す説明
図である。
【図８】図７に示すMRAMデバイスに関するタイミングチ
ャートである。
【符号の説明】
100 メモリデバイス 102 ブロック 104 メモリセル 106 ワードライン 110 第１記憶手段 112 第２記憶手段 120 センス増幅器 126 基準信号生成回路 128 第１ビットライン 130 第２ビットライン 200 メモリデバイス 251 第２基準セル 252 第１基準セル 253 第２追加基準セル 254 第１追加基準セル 256 増幅器 300 メモリデバイス 321 S／H回路回路 324 第２記憶手段 326 第１記憶手段 328 第１スイッチ 330 第２スイッチ 332 第３スイッチ 334 制御論理回路 400 メモリデバイス 421 S／H回路 422 第３記憶手段 424 第１記憶手段 426 第２記憶手段 428 第１スイッチ 430 第２スイッチ 432 第３スイッチ 434 第４スイッチ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】メモリデバイス(100)であって、 １ブロック(102)のメモリセル(104)と、 論理「１」を記憶するための第１の記憶手段(110)と、 論理「０」を記憶するための第２の記憶手段(112)と、 センス増幅器(120)と、 前記第１及び第２の記憶手段の出力を組み合わせること
    により前記センス増幅器のための基準信号(Vref)を生成
    する回路(126)とを備えている、メモリデバイス。
JP2001187366A 2000-06-20 2001-06-20 磁気ランダムアクセスメモリデバイスのための基準信号生成 Pending JP2002032983A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/598,671 US6317376B1 (en) 2000-06-20 2000-06-20 Reference signal generation for magnetic random access memory devices
US09/598671 2000-06-20

Publications (1)

Publication Number Publication Date
JP2002032983A true JP2002032983A (ja) 2002-01-31

Family

ID=24396465

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001187366A Pending JP2002032983A (ja) 2000-06-20 2001-06-20 磁気ランダムアクセスメモリデバイスのための基準信号生成

Country Status (6)

Country Link
US (2) US6317376B1 (ja)
EP (1) EP1168355A1 (ja)
JP (1) JP2002032983A (ja)
KR (1) KR20010114157A (ja)
CN (1) CN1188864C (ja)
TW (1) TW518593B (ja)

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6791869B2 (en) 2002-09-30 2004-09-14 Renesas Technology Corp. Nonvolatile memory device with configuration switching the number of memory cells used for one-bit data storage
JP2004311942A (ja) * 2002-12-10 2004-11-04 Samsung Electronics Co Ltd 基準セルを有する磁気ラム素子及びその構造体
JP2006521659A (ja) * 2003-03-28 2006-09-21 マイクロン・テクノロジー・インコーポレーテッド 抵抗メモリ検出時の電力消費量低減化方法
US7133312B2 (en) 2002-03-04 2006-11-07 Nec Corporation Readout circuit for semiconductor memory device based on a number of pulses generated by a voltage-controlled oscillator
JP2008084533A (ja) * 2007-11-09 2008-04-10 Renesas Technology Corp 薄膜磁性体記憶装置
JP2010211884A (ja) * 2009-03-11 2010-09-24 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2011081895A (ja) * 2009-10-05 2011-04-21 Crocus Technology Sa 自己参照型ｍｒａｍセルを検知するための調節可能なタイミング信号を発生するための回路
JP2012074130A (ja) * 2001-04-26 2012-04-12 Renesas Electronics Corp 薄膜磁性体記憶装置
JP2013196730A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 半導体記憶装置の駆動方法および半導体記憶装置
KR20140093687A (ko) * 2011-10-21 2014-07-28 퀄컴 인코포레이티드 제어된 평균가능한 및 분리가능한 전압 기준을 갖는 mram에 대한 시스템 및 방법
US9064590B2 (en) 2012-03-02 2015-06-23 Kabushiki Kaisha Toshiba Driving method of semiconductor storage device and semiconductor storage device
JP2016511502A (ja) * 2013-03-15 2016-04-14 クアルコム，インコーポレイテッド メモリセルを検知するシステムおよび方法

Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3985432B2 (ja) * 2000-06-19 2007-10-03 日本電気株式会社 磁気ランダムアクセスメモリ
US6563743B2 (en) 2000-11-27 2003-05-13 Hitachi, Ltd. Semiconductor device having dummy cells and semiconductor device having dummy cells for redundancy
US6426907B1 (en) * 2001-01-24 2002-07-30 Infineon Technologies North America Corp. Reference for MRAM cell
US6803615B1 (en) 2001-02-23 2004-10-12 Western Digital (Fremont), Inc. Magnetic tunnel junction MRAM with improved stability
US6721203B1 (en) 2001-02-23 2004-04-13 Western Digital (Fremont), Inc. Designs of reference cells for magnetic tunnel junction (MTJ) MRAM
US6552928B1 (en) 2001-02-23 2003-04-22 Read-Rite Corporation Read-write control circuit for magnetic tunnel junction MRAM
US6687178B1 (en) 2001-02-23 2004-02-03 Western Digital (Fremont), Inc. Temperature dependent write current source for magnetic tunnel junction MRAM
US6392923B1 (en) * 2001-02-27 2002-05-21 Motorola, Inc. Magnetoresistive midpoint generator and method
JP2002299575A (ja) * 2001-03-29 2002-10-11 Toshiba Corp 半導体記憶装置
JP5019681B2 (ja) 2001-04-26 2012-09-05 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6803616B2 (en) * 2002-06-17 2004-10-12 Hewlett-Packard Development Company, L.P. Magnetic memory element having controlled nucleation site in data layer
US6404671B1 (en) * 2001-08-21 2002-06-11 International Business Machines Corporation Data-dependent field compensation for writing magnetic random access memories
US6829158B2 (en) * 2001-08-22 2004-12-07 Motorola, Inc. Magnetoresistive level generator and method
US6504750B1 (en) * 2001-08-27 2003-01-07 Micron Technology, Inc. Resistive memory element sensing using averaging
US6445612B1 (en) * 2001-08-27 2002-09-03 Motorola, Inc. MRAM with midpoint generator reference and method for readout
US6577525B2 (en) * 2001-08-28 2003-06-10 Micron Technology, Inc. Sensing method and apparatus for resistance memory device
US6501697B1 (en) * 2001-10-11 2002-12-31 Hewlett-Packard Company High density memory sense amplifier
JP3853199B2 (ja) * 2001-11-08 2006-12-06 Ｎｅｃエレクトロニクス株式会社 半導体記憶装置及び半導体記憶装置の読み出し方法
JP2003151260A (ja) * 2001-11-13 2003-05-23 Mitsubishi Electric Corp 薄膜磁性体記憶装置
JP4229607B2 (ja) * 2001-11-27 2009-02-25 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4052829B2 (ja) 2001-12-12 2008-02-27 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US6839269B2 (en) * 2001-12-28 2005-01-04 Kabushiki Kaisha Toshiba Magnetic random access memory
US6781578B2 (en) * 2002-01-02 2004-08-24 Hewlett-Packard Development Company, L.P. Stylus based input devices utilizing a magnetic random access momory array
US6798404B2 (en) * 2002-01-02 2004-09-28 Hewlett-Packard Development Company, L.P. Integrated digitizing tablet and display apparatus and method of operation
US6760016B2 (en) * 2002-01-02 2004-07-06 Hewlett-Packard Development Company, L.P. Integrated digitizing tablet and color display apparatus and method of operation
US6512689B1 (en) * 2002-01-18 2003-01-28 Motorola, Inc. MRAM without isolation devices
JP4156248B2 (ja) * 2002-02-18 2008-09-24 株式会社ルネサステクノロジ 不揮発性半導体記憶装置
JP3796457B2 (ja) * 2002-02-28 2006-07-12 富士通株式会社 不揮発性半導体記憶装置
KR100464536B1 (ko) * 2002-03-22 2005-01-03 주식회사 하이닉스반도체 자기 저항 램
JP4049604B2 (ja) * 2002-04-03 2008-02-20 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
US6574129B1 (en) * 2002-04-30 2003-06-03 Hewlett-Packard Development Company, L.P. Resistive cross point memory cell arrays having a cross-couple latch sense amplifier
US6826102B2 (en) * 2002-05-16 2004-11-30 Micron Technology, Inc. Noise resistant small signal sensing circuit for a memory device
US6757188B2 (en) * 2002-05-22 2004-06-29 Hewlett-Packard Development Company, L.P. Triple sample sensing for magnetic random access memory (MRAM) with series diodes
JP4084084B2 (ja) * 2002-05-23 2008-04-30 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4208498B2 (ja) 2002-06-21 2009-01-14 株式会社ルネサステクノロジ 薄膜磁性体記憶装置
JP4646485B2 (ja) * 2002-06-25 2011-03-09 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
US6600690B1 (en) * 2002-06-28 2003-07-29 Motorola, Inc. Sense amplifier for a memory having at least two distinct resistance states
US6813208B2 (en) 2002-07-09 2004-11-02 Micron Technology, Inc. System and method for sensing data stored in a resistive memory element using one bit of a digital count
KR100496858B1 (ko) * 2002-08-02 2005-06-22 삼성전자주식회사 비트라인 클램핑 전압에 상관없이 기준 셀로 일정 전류가흐르는 마그네틱 랜덤 억세스 메모리
US6791865B2 (en) * 2002-09-03 2004-09-14 Hewlett-Packard Development Company, L.P. Memory device capable of calibration and calibration methods therefor
JP4266297B2 (ja) * 2002-09-05 2009-05-20 株式会社ルネサステクノロジ 不揮発性記憶装置
JP2004103104A (ja) * 2002-09-09 2004-04-02 Renesas Technology Corp 薄膜磁性体記憶装置
US6538940B1 (en) * 2002-09-26 2003-03-25 Motorola, Inc. Method and circuitry for identifying weak bits in an MRAM
KR100515053B1 (ko) * 2002-10-02 2005-09-14 삼성전자주식회사 비트라인 클램핑 전압 레벨에 대해 안정적인 독출 동작이가능한 마그네틱 메모리 장치
US6781906B2 (en) * 2002-11-19 2004-08-24 Hewlett-Packard Development Company, L.P. Memory cell sensing integrator
TWI223259B (en) 2003-01-07 2004-11-01 Ind Tech Res Inst A reference mid-point current generator for a magnetic random access memory
US6775195B1 (en) * 2003-02-28 2004-08-10 Union Semiconductor Technology Center Apparatus and method for accessing a magnetoresistive random access memory array
US6868025B2 (en) * 2003-03-10 2005-03-15 Sharp Laboratories Of America, Inc. Temperature compensated RRAM circuit
JP2004280892A (ja) * 2003-03-13 2004-10-07 Toshiba Corp 半導体記憶装置及びその制御方法
NO320017B1 (no) * 2003-03-26 2005-10-10 Thin Film Electronics Asa Deteksjonsforsterkersystemer og matriseadresserbar minneinnretning med ±n av disse
US6873543B2 (en) * 2003-05-30 2005-03-29 Hewlett-Packard Development Company, L.P. Memory device
US6826094B1 (en) 2003-06-02 2004-11-30 Hewlett-Packard Development Company, L.P. Magnetic memory cell sensing with first and second currents
US7467264B2 (en) * 2003-06-27 2008-12-16 Hewlett-Packard Development Company, L.P. Methods and apparatuses for determining the state of a memory element
US6985383B2 (en) * 2003-10-20 2006-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. Reference generator for multilevel nonlinear resistivity memory storage elements
US7023753B2 (en) * 2003-11-30 2006-04-04 Union Semiconductor Technology Corporation Current controlled word and sense source
US7113422B2 (en) 2003-11-30 2006-09-26 Union Semiconductor Technology Corporation Method for optimizing MRAM circuit performance
US7082050B2 (en) * 2003-11-30 2006-07-25 Union Semiconductor Technology Corporation Method to equalize word current circuitry
US7126844B2 (en) * 2003-11-30 2006-10-24 Union Semiconductor Technology Corporation Apparatus to improve stability of an MRAM over process and operational variations
US7054185B2 (en) * 2003-11-30 2006-05-30 Union Semiconductor Technology Corporation Optimized MRAM current sources
KR100528341B1 (ko) * 2003-12-30 2005-11-15 삼성전자주식회사 자기 램 및 그 읽기방법
JP3845096B2 (ja) * 2004-02-12 2006-11-15 株式会社東芝 磁気記憶装置
US7079438B2 (en) * 2004-02-17 2006-07-18 Hewlett-Packard Development Company, L.P. Controlled temperature, thermal-assisted magnetic memory device
WO2005086170A1 (ja) * 2004-03-05 2005-09-15 Nec Corporation トグル型磁気ランダムアクセスメモリ
US7532203B2 (en) * 2004-04-26 2009-05-12 Samsung Electronic Co., Ltd. Data input device that utilizes a layer of magnetic particles to store non-volatile input data that is magnetically coupled to an underlying MRAM array
DE102004058132B3 (de) * 2004-12-02 2006-03-02 Infineon Technologies Ag Speicherschaltung sowie Verfahren zum Bewerten eines Speicherdatums einer CBRAM-Widerstandsspeicherzelle
CN1790543B (zh) * 2004-12-17 2010-05-05 电子科技大学 一种磁性随机存储器参考信号的产生方法
JP4993118B2 (ja) * 2005-02-08 2012-08-08 日本電気株式会社 半導体記憶装置及び半導体記憶装置の読み出し方法
CN100466105C (zh) * 2005-06-14 2009-03-04 旺宏电子股份有限公司 氮化硅只读存储单元的位的读取方法
JPWO2007043358A1 (ja) * 2005-10-07 2009-04-16 コニカミノルタオプト株式会社 セルロースエステルフィルムの製造方法、セルロースエステルフィルム、偏光板及び液晶表示装置
KR100735748B1 (ko) * 2005-11-09 2007-07-06 삼성전자주식회사 가변성 저항체들을 데이터 저장요소들로 채택하는 메모리셀들을 갖는 반도체 소자들, 이를 채택하는 시스템들 및 그구동방법들
KR100735750B1 (ko) 2005-12-15 2007-07-06 삼성전자주식회사 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들
US7286429B1 (en) * 2006-04-24 2007-10-23 Taiwan Semiconductor Manufacturing Company, Ltd. High speed sensing amplifier for an MRAM cell
US7649793B1 (en) 2006-05-04 2010-01-19 Marvell International Ltd. Channel estimation for multi-level memories using pilot signals
US8645793B2 (en) * 2008-06-03 2014-02-04 Marvell International Ltd. Statistical tracking for flash memory
US7379364B2 (en) * 2006-10-19 2008-05-27 Unity Semiconductor Corporation Sensing a signal in a two-terminal memory array having leakage current
US7372753B1 (en) * 2006-10-19 2008-05-13 Unity Semiconductor Corporation Two-cycle sensing in a two-terminal memory array having leakage current
US7808834B1 (en) 2007-04-13 2010-10-05 Marvell International Ltd. Incremental memory refresh
US8031526B1 (en) 2007-08-23 2011-10-04 Marvell International Ltd. Write pre-compensation for nonvolatile memory
US8189381B1 (en) 2007-08-28 2012-05-29 Marvell International Ltd. System and method for reading flash memory cells
US8085605B2 (en) 2007-08-29 2011-12-27 Marvell World Trade Ltd. Sequence detection for flash memory with inter-cell interference
US8499229B2 (en) * 2007-11-21 2013-07-30 Micro Technology, Inc. Method and apparatus for reading data from flash memory
JP5086919B2 (ja) * 2008-06-30 2012-11-28 株式会社東芝 半導体記憶装置
JP5173706B2 (ja) * 2008-09-26 2013-04-03 株式会社東芝 不揮発性半導体記憶装置およびその読み出し方法
US7929334B2 (en) * 2009-01-29 2011-04-19 Qualcomm Incorporated In-situ resistance measurement for magnetic random access memory (MRAM)
US20110191129A1 (en) * 2010-02-04 2011-08-04 Netzer Moriya Random Number Generator Generating Random Numbers According to an Arbitrary Probability Density Function
US9183912B2 (en) 2012-05-17 2015-11-10 Everspin Technologies, Inc. Circuit and method for controlling MRAM cell bias voltages
US8917536B2 (en) 2012-10-25 2014-12-23 Headway Technologies, Inc. Adaptive reference scheme for magnetic memory applications
US8924824B1 (en) 2013-03-12 2014-12-30 Western Digital Technologies, Inc. Soft-decision input generation for data storage systems
KR102189824B1 (ko) * 2014-08-04 2020-12-11 삼성전자주식회사 메모리 장치의 단위 어레이, 이를 포함하는 메모리 장치 및 메모리 시스템
FR3025647B1 (fr) * 2014-09-09 2018-01-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif et procede d'ecriture de donnees dans une memoire resistive
KR102476355B1 (ko) 2018-05-10 2022-12-09 삼성전자주식회사 레퍼런스 셀을 포함하는 저항성 메모리 장치 및 그것의 동작 방법
US11854590B2 (en) * 2021-04-23 2023-12-26 Applied Materials, Inc. Reference generation for narrow-range sense amplifiers

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61296598A (ja) * 1985-06-21 1986-12-27 Mitsubishi Electric Corp Ｍｏｓダイナミツクｒａｍのダミ−ワ−ド線駆動回路
JPH0682520B2 (ja) * 1987-07-31 1994-10-19 株式会社東芝 半導体メモリ
US5086412A (en) * 1990-11-21 1992-02-04 National Semiconductor Corporation Sense amplifier and method for ferroelectric memory
JP3397427B2 (ja) * 1994-02-02 2003-04-14 株式会社東芝 半導体記憶装置
JP3127953B2 (ja) * 1996-08-09 2001-01-29 日本電気株式会社 半導体記憶装置
KR100268444B1 (ko) * 1997-08-30 2000-10-16 윤종용 강유전체 랜덤 액세스 메모리 장치
US5852574A (en) * 1997-12-24 1998-12-22 Motorola, Inc. High density magnetoresistive random access memory device and operating method thereof
US6111781A (en) * 1998-08-03 2000-08-29 Motorola, Inc. Magnetic random access memory array divided into a plurality of memory banks
US5936906A (en) * 1998-10-29 1999-08-10 Winbond Electronics Corp. Multilevel sense device for a flash memory
US6055178A (en) * 1998-12-18 2000-04-25 Motorola, Inc. Magnetic random access memory with a reference memory array
US6128239A (en) * 1999-10-29 2000-10-03 Hewlett-Packard MRAM device including analog sense amplifiers
US6185143B1 (en) * 2000-02-04 2001-02-06 Hewlett-Packard Company Magnetic random access memory (MRAM) device including differential sense amplifiers

Cited By (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012074130A (ja) * 2001-04-26 2012-04-12 Renesas Electronics Corp 薄膜磁性体記憶装置
US7292471B2 (en) 2002-03-04 2007-11-06 Nec Corporation Semiconductor memory device having a voltage-controlled-oscillator-based readout circuit
US7133312B2 (en) 2002-03-04 2006-11-07 Nec Corporation Readout circuit for semiconductor memory device based on a number of pulses generated by a voltage-controlled oscillator
CN100338682C (zh) * 2002-09-30 2007-09-19 三菱电机株式会社 非易失性存储器和半导体集成电路器件
US6791869B2 (en) 2002-09-30 2004-09-14 Renesas Technology Corp. Nonvolatile memory device with configuration switching the number of memory cells used for one-bit data storage
JP2004311942A (ja) * 2002-12-10 2004-11-04 Samsung Electronics Co Ltd 基準セルを有する磁気ラム素子及びその構造体
JP4566550B2 (ja) * 2002-12-10 2010-10-20 三星電子株式会社 基準セルを有する磁気ラム素子及びその構造体
JP2006521659A (ja) * 2003-03-28 2006-09-21 マイクロン・テクノロジー・インコーポレーテッド 抵抗メモリ検出時の電力消費量低減化方法
JP2008084533A (ja) * 2007-11-09 2008-04-10 Renesas Technology Corp 薄膜磁性体記憶装置
JP2010211884A (ja) * 2009-03-11 2010-09-24 Fujitsu Ltd 半導体記憶装置及びその製造方法
JP2011081895A (ja) * 2009-10-05 2011-04-21 Crocus Technology Sa 自己参照型ｍｒａｍセルを検知するための調節可能なタイミング信号を発生するための回路
US9666274B2 (en) 2011-10-21 2017-05-30 Qualcomm Incorporated System and method for MRAM having controlled averagable and isolatable voltage reference
JP2014531104A (ja) * 2011-10-21 2014-11-20 クアルコム，インコーポレイテッド 制御された平均化可能および絶縁可能な電圧基準を有するｍｒａｍ用のシステムおよび方法
KR101639343B1 (ko) * 2011-10-21 2016-07-22 퀄컴 인코포레이티드 제어된 평균가능한 및 분리가능한 전압 기준을 갖는 mram에 대한 시스템 및 방법
US9455031B2 (en) 2011-10-21 2016-09-27 Qualcomm Incorporated System and method for MRAM having controlled averagable and isolatable voltage reference
KR20140093687A (ko) * 2011-10-21 2014-07-28 퀄컴 인코포레이티드 제어된 평균가능한 및 분리가능한 전압 기준을 갖는 mram에 대한 시스템 및 방법
US9064590B2 (en) 2012-03-02 2015-06-23 Kabushiki Kaisha Toshiba Driving method of semiconductor storage device and semiconductor storage device
JP2013196730A (ja) * 2012-03-21 2013-09-30 Toshiba Corp 半導体記憶装置の駆動方法および半導体記憶装置
US9058884B2 (en) 2012-03-21 2015-06-16 Kabushiki Kaisha Toshiba Driving method of semiconductor storage device and semiconductor storage device
JP2016511502A (ja) * 2013-03-15 2016-04-14 クアルコム，インコーポレイテッド メモリセルを検知するシステムおよび方法

Also Published As

Publication number Publication date
US20010053104A1 (en) 2001-12-20
CN1188864C (zh) 2005-02-09
CN1337709A (zh) 2002-02-27
TW518593B (en) 2003-01-21
US6317376B1 (en) 2001-11-13
KR20010114157A (ko) 2001-12-29
EP1168355A1 (en) 2002-01-02
US6385111B2 (en) 2002-05-07

Similar Documents

Publication Publication Date Title
US6317376B1 (en) Reference signal generation for magnetic random access memory devices
US6055178A (en) Magnetic random access memory with a reference memory array
US6781871B2 (en) Magnetic random access memory and method of operating the same
US6795340B2 (en) Non-volatile magnetic memory
US6185143B1 (en) Magnetic random access memory (MRAM) device including differential sense amplifiers
JP4155975B2 (ja) データ記憶装置およびその方法
US6128239A (en) MRAM device including analog sense amplifiers
US7411815B2 (en) Memory write circuit
US7577020B2 (en) System and method for reading multiple magnetic tunnel junctions with a single select transistor
US7277319B2 (en) System and method for reading a memory cell
US7440314B2 (en) Toggle-type magnetoresistive random access memory
US6999340B2 (en) Semiconductor memory device including reference memory cell and control method
US6906941B2 (en) Magnetic memory structure
JP2009158098A (ja) マグネチックランダムアクセスメモリ及びそのデータセンシング回路及びその方法
KR101136038B1 (ko) 데이터 저장 디바이스, 메모리 셀 판독 동작 수행 방법 및시스템
KR101054363B1 (ko) 판독 동작 수행 방법 및 시스템
JP4067897B2 (ja) 読出し時間を短縮したメモリデバイス
JP4775926B2 (ja) 磁気メモリ装置の読み出し回路
US7027323B2 (en) Storage device having parallel connected memory cells that include magnetoresistive elements

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20050719

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050726

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20051026

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20051031

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060322