KR20010114157A - 메모리 장치 - Google Patents

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KR20010114157A
KR20010114157A KR1020010034691A KR20010034691A KR20010114157A KR 20010114157 A KR20010114157 A KR 20010114157A KR 1020010034691 A KR1020010034691 A KR 1020010034691A KR 20010034691 A KR20010034691 A KR 20010034691A KR 20010114157 A KR20010114157 A KR 20010114157A
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트란룽티
엘드리지케네스제이
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파트릭 제이. 바렛트
휴렛-팩커드 컴퍼니(델라웨어주법인)
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Abstract

자기 랜덤 액세스 메모리("MRAM") 장치(100)는 메모리 셀(104)의 어레이(102)를 포함한다. 제조 공차 및 어레이를 통한 온도 그레디언트, 전자기 간섭 및 에이징과 같은 기타 요인에 기인하는 저항의 변이에도 불구하고, 장치(100)는 어레이의 각 메모리 셀의 저항 상태를 판정하는데 이용될 수 있는 기준 신호를 생성한다.

Description

메모리 장치{REFERENCE SIGNAL GENERATION FOR MAGNETIC RANDOM ACCESS MEMORY DEVICES}
본 발명은 데이터 저장을 위한 랜덤 액세스 메모리에 관한 것이다. 보다 구체적으로, 본 발명은 메모리 셀의 어레이 및 메모리 셀의 저항 상태를 감지하는 회로를 포함하는 자기 랜덤 액세스 메모리 장치에 관한 것이다.
자기 랜덤 액세스 메모리("MRAM")는 장기(long-term) 데이터 저장을 대비하는 비휘발성(non-volatile) 메모리이다. MRAM 장치에서 판독 및 기록 동작을 수행하는 것은 하드 드라이브와 같은 통상적 장기 저장 장치에서 판독 및 기록 동작을 수행하는 것보다 훨씬 빠른 순위일 것이다. 또한, MRAM 장치는 하드 드라이브 및 기타 통상적 장기 저장 장치보다 더 콤팩트할 것이며, 전력을 덜 소모할 것이다.
전형적 MRAM 장치는 메모리 셀의 어레이를 포함한다. 워드 라인(word line)은 메모리 셀의 행을 따라서 전개되고, 비트 라인(bit line)은 메모리 열을 따라서 전개된다. 각 메모리 셀은 하나의 워드 라인과 하나의 비트 라인이 교차하는 점에 위치한다.
메모리 셀은 자기화 방향(an orientation of magnetization)에 대한 정보 한 비트를 저장한다. 각 메모리 셀의 자기화는 임의의 주어진 시간에 두 가지 안정 방향, 즉 상태 중 어느 하나를 취한다. 같은 방향(parallel) 또는 반대 방향(anti-parallel)의 이들 두 가지 안정 방향은 '0' 또는 '1'의 논리 값을 나타낸다.
자기화 방향은 메모리 셀의 저항에 영향을 준다. 예컨대, 자기화 방향이 같은 방향인 경우라면 메모리 셀의 저항은 제 1 값 R이고, 자기화 방향이 반대 방향인 경우라면 메모리 셀의 저항은 제 2 값 R+ΔR이다. 선택된 메모리 셀의 자기화 방향 및 그에 따른 그 메모리 셀의 논리 상태는 메모리 셀의 저항 상태를 감지함으로써 판독될 수 있다.
선택된 메모리 셀의 저항 상태는 그 선택된 메모리 셀을 지나는 워드 라인에 대하여 감지 전압을 인가하고 그 선택된 메모리 셀을 지나는 비트 라인 상의 전류를 감지함으로써 읽혀질 수 있다. 감지 전류(Is)는 감지 전압(Vs) 및 선택된 메모리 셀의 저항(R 또는 R+ΔR)의 비율이다. 그러므로, 감지 전류는 Is0=Vs/R 또는 Is1=Vs/(R+ΔR) 중 하나와 대략 같아야 한다. 감지 전류는 전압으로 변환될 수 있다. 선택된 메모리 셀의 저항 상태는 기준 전압(Vref)에 대하여 데이터 전압을 비교함으로써 판정될 수 있다. 예컨대, 데이터 전압이 기준 전압보다 더 크다면(즉, Vdata> Vref), 선택된 메모리 셀에 저장된 논리 값은 논리 '0'이며, 데이터 전압이 기준 전압보다 더 적다면(즉, Vdata< Vref), 그 논리 값은 논리 '1'이다.
큰 교차점 저항성 MRAM 어레이에 대한 기준 신호를 생성하는 것은 복잡한 작업이다. 선택되지 않은 메모리 셀의 부하 효과가 있다. 또한 저항성 어레이에서의 "스니크 경로(sneak path)"가 있다. 또한, 제조 공차(manufacturing tolerances)가적절히 제어되지 않는다면, 어레이를 통한 메모리 셀의 저항에서 상당한 변이가 있을 것이다. 결과적으로, 메모리 셀의 한 그룹에 의하여 이용되는 기준 신호는 또 다른 메모리 셀 그룹에 의하여 이용될 수 없다.
기준 신호의 생성은 장치 기하 구조(device geometry)가 축소됨에 따라서 점점 더 복잡해진다. 기하 구조가 축소됨에 따라서, 제조 공차를 제어하는 것이 점차 어려워진다. 그러나 장치 기하 구조를 줄이는 것이 장치 제조자의 목표이다. 또한, 저항성 변이가 어레이를 통한 온도 그레디언트, 주변 전자기적 잡음, 및 에이징(aging)과 같은 물리적 효과로부터 야기될 수 있다.
MRAM 셀의 메모리 셀에 대하여 신뢰할 만한 기준 신호를 형성할 필요가 있다.
이러한 필요성이 본 발명에 의하여 만족된다. 본 발명의 한 가지 특징에 따르면, 메모리 장치는 메모리 셀의 어레이를 포함하는데, 논리 '1'을 저장하기 위한 제 1 저장 장치, 논리 '0'을 저장하기 위한 제 2 저장 장치, 감지 증폭기(sense amplifier), 및 감지 증폭기에 대하여 기준 신호를 생성하는 회로를 포함한다. 회로는 제 1 및 제 2 저장 장치의 출력을 결합함으로써 기준 신호를 생성한다.
본 발명의 또 다른 특징 및 이점은 첨부 도면을 참조하여 다음의 상세한 설명에 의하여 더 명백해질 것이며, 다음의 상세한 설명은 본 발명의 원리를 예로써 설명하고 있다.
도 1은 본 발명에 따르는 MRAM 장치를 도시하는 도면,
도 2는 도 1에서 도시된 장치에 의한 판독 동작의 흐름도,
도 3은 본 발명에 따르는 또 다른 MRAM 장치를 도시하는 도면,
도 4는 도 3에서 도시된 장치에 의한 판독 동작의 흐름도,
도 5는 본 발명에 따르는 또 다른 MRAM 장치를 도시하는 도면,
도 6은 도 5에서 도시된 장치를 위한 타이밍 다이어그램을 도시하는 도면,
도 7은 본 발명에 따르는 또 다른 MRAM 장치를 도시하는 도면,
도 8 은 도 7에서 도시된 장치를 위한 타이밍 다이어그램을 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
104, 204, 304 : 메모리 셀 106, 206, 306 : 워드 라
108, 208, 308 : 비트 라인 116, 216 : 행 디코더
118, 218, 318 : 스티어링 회로 120, 256 : 감지 증폭기
322, 324, 326, 422, 424, 426, 434 : 커패시터
328, 330, 332, 428, 430, 432, 434 : 스위치
설명을 위한 도면에서 도시된 바와 같이, 본 발명은 메모리 셀 어레이를 포함하는 MRAM 장치로 구현된다. 제조 공차와 어레이를 통한 온도 그레디언트, 전자기 간섭 및 에이징과 같은 기타 요인들에 기인한 저항의 변이에도 불구하고, 회로는 어레이의 메모리 셀에 의하여 이용될 수 있는 기준 신호를 생성할 수 있다. 4개의 서로 다른 MRAM 장치가 이하에서 설명될 것이다. 도 1 및 도 3에 도시된 제 1 및 제 2 MRAM 장치(100,200)는 기준 신호를 생성하는데 이용되는 기준 셀을 포함한다. 도 5 및 도 7에 도시된 제 3 및 제 4 MRAM 장치(300,400)는 기준 신호를 생성하는데 이용되는 커패시터를 포함한다.
실시예 1
도 1을 참조하면, 제 1 MRAM 장치(100)는 메모리 셀 어레이(104)를 포함한다. 메모리 셀(104)은 전형적으로 행 및 열로 정렬되는데. 행은 x방향을 따라서 확장되고 열은 y방향을 따라서 확장된다. 어레이는 임의의 수의 메모리 셀 행 및 열을 가질 수 있다.
메모리 셀(104)은 연속적인 블록(102(1)) 내지 블록(102(n))으로 구성된다. 도 1은 제 1 블록(102(1))을 약간 상세하게 도시하고 있다. 일부 메모리 셀(104)의 행 및 열이 도시되고 있다. n번째 블록(102(n))은 박스로만 표시되어 있다. 제 1블록과 n번째 블록 사이의 블록(102(2)) 내지 블록(102(n-1))은 도시되고 있지 않다.
워드 라인(106)은 메모리 셀 어레이(102)의 일측 사이드에서 평면의 x방향을따라서 연장된다. 비트 라인(108)은 메모리 셀 어레이(102)의 타측 사이드에서 평면의 y방향을 따라서 연장된다. 각 메모리 셀(104)은 워드 라인(106) 및 비트 라인(108)의 교차점에 배치된다.
각 메모리 셀(104)은 두 개의 안정 저항 상태 R0및 R1을 가지는데, 여기서 R0≠ R1이다. 예컨대, 제 1 저항 상태 R0은 논리 값 '0'에 대응하고 제 2 저항 상태 R1은 논리 값 '1'에 대응한다. 선택된 메모리 셀(104)의 저항 상태는 그 선택된 메모리 셀을 외부 자기장에 노출함으로써 설정될 수 있다. 외부 자기장은 선택된 메모리 셀(104)을 지나는 워드 라인 및 비트 라인(106,108)에 대하여 기록 전류를 공급함으로써 생성될 수 있다.
각 블록에서 두 개의 열(110,112)이 기준 열로서 마련된다. 제 1 기준 열(110)의 각 기준 셀(104)은 항상 논리 '1'을 저장하고 제 2 기준 열(112)의 각 기준 셀(104)은 항상 논리 '0'을 저장한다. 각 블록의 남아있는 열에서 메모리 셀(104)은 사용자 데이터를 저장한다. 각 워드 라인(106)은 사용자 데이터를 저장하는 메모리 셀(104) 및 제 1 기준 열(110)에서의 메모리 셀(104) 및 제 2 기준 열(112)에서의 메모리 셀(104)로 이루어진 행을 지난다. 그러므로, 워드 라인(106)은 항상 논리 '0'을 저장하는 메모리 셀(104), 항상 논리 '1'을 저장하는 메모리 셀(104) 및 사용자 데이터를 저장하는 다수의 메모리 셀(104)을 포함하는 행을 지난다. 기준 열(110,112)에서의 메모리 셀(104)은 사용자 데이터를 저장하는 메모리 셀(104)과 동일한 구성을 가진다.
기준 열(110,112)이 제 1 블록(102(1))의 제 1 및 제 2 열이 되도록 도시되었지만, 이것으로 제한되는 것은 아니다. 기준 열(110,112)은 메모리 셀 블록(102)내의 임의의 위치를 차지할 수 있다.
MRAM 장치(100)는 또한 판독 동작동안 워드 라인(106)을 선택하는 행 디코더(116)를 포함한다. 워드 라인은 감지 전압 Vs를 이에 인가함으로써 선택될 수 있다. 감지 전압은 전압 소스(114)로부터 제공될 수 있다.
MRAM 장치(100)는 각 블록(102(j))에 대한 스티어링(steering) 회로(118) 및 감지 증폭기(120)를 포함한다. 다수의 비트 라인(108)은 각 스티어링 회로(118)에 연결된다. 각 스티어링 회로(118)는 감지 증폭기(120)의 감지 입력단과 선택된 비트 라인을 연결하는 한 세트의 스위치를 포함한다. 선택되지 않은 다른 비트 라인은 접지 포텐셜로 연결된다. 감지 증폭기(120)의 출력은 MRAM 장치(100)의 I/O 패드(124)와 번갈아 결합되는 제 2 증폭기(122)에 공급된다.
반이득 증폭기(half-gain amplifier)(126)가 또한 각 블록(102(j))마다 마련된다. 반이득 증폭기(126)의 기준 입력은 제 1 기준열(110)의 메모리 셀(104)을 지나는 제 1 비트 라인(128)에 연결된다. 반이득 증폭기(126)의 기준 입력은 또한 제 2 기준 열(112)의 메모리 셀(104)을 지나는 제 2 비트 라인(130)에3 연결된다.
또 다른 참조가 도 2에서 이루어지고 있는데, 제 1 MRAM 장치(100)에 의한 판독 동작을 설명하는 흐름도(150)를 도시하고 있다. 판독 동작의 시작에서, 워드 라인(106) 및 비트 라인(108)이 선택된다(블록(152)). 워드 및 비트 라인(106,108)의 선택은 감지 전류(Is)가 그 선택된 워드 및 비트 라인(106,108)을 통하여 흐르게 한다. 감지 전류는 또한 선택된 워드 및 비트 라인(106,108)의 교차점에 있는 메모리 셀(104)을 통하여 흐른다. 예컨대, 행 디코더(116)가 워드 라인(106)에 감지 전압 Vs를 인가함으로써 워드 라인(106)을 선택할 수 있고, 스티어링 회로(118)가 비트 라인(108)에 가상 접지 포텐셜을 인가함으로써 비트 라인(108)을 선택할 수 있다. 선택되지 않은 다른 비트 라인은 스티어링 회로(118)에 의하여 접지 포텐셜로 연결된다. 행 디코더(116) 및 스티어링 회로(118)는 행 및 열 어드레스에 응답하여 선택한다.
감지 전류 Is는 감지 증폭기(120)의 감지 입력단에 공급된다. 감지 전류의 크기는 선택된 메모리 셀(104)의 저항 상태( 및 그에 따른 논리 상태)에 반비례한다. 피드백 저항(Rf)를 가지는 감지 증폭기(120)는 감지 전류(Is)를 데이터 전압 Vdata로 변환한다. 감지 증폭기(120)의 출력은 제 2 증폭기(122)의 입력으로 데이터 전압 Vdata를 제공한다.
선택된 워드 라인(106)에 감지 전압 Vs를 인가하면 선택된 워드 라인(106) 및 제 1 기준 열(110)을 지나는 비트 라인(128)의 교차점에 있는 선택된 메모리 셀(104)을 통해 제 1 기준 전류 Ira가 흐르게 된다. 유사하게, 감지 전압 Vs를 인가하면 선택된 워드 라인(106) 및 제 2 기준 열(112)을 지나는 비트 라인(130)의 교차점에 있는 메모리 셀(104)을 통하여 제 2 기준 전류 Irb가 흐르게 된다. 그러므로, 기준 열(110,112)의 기준 셀(104)은 워드 라인(106)이 선택될 때 선택된다.제 1 기준 열(110)의 기준 셀(104)은 논리 '1'을 저장(그리고, 이에 따라 저항 R1을 가짐)하기 때문에, 제 1 기준 전류 Ira는 Vs/R1과 동일하다. 제 2 기준 열(112)의 기준 셀(104)은 논리 '0'을 저장(그리고, 이에 따라 저항 R0을 가짐)하기 때문에, 제 2 기준 전류 Irb는 Vs/R0과 동일하다.
기준 전류 Ira 및 Irb가 반이득 증폭기(126)의 기준 입력으로 공급된다. 기준 전류 Ira 및 Irb는 반이득 증폭기(126)에 의하여 합산되고(블록(154)), 그 합은 이등분되어 반이득 증폭기(126)에 의하여 기준 전압 Vref로 변환된다(블록(156)). 그러므로, Vref= (Ira + Irb)Rf/2이다. 반이득 증폭기(126)는 기준 전압 Vref를 제공한다.
제 2 증폭기(122)는 기준 전압 Vref와 데이터 전압 Vdata를 비교한다. 비교는 그 선택된 메모리 셀(104)이 논리 '1'을 저장하는지 또는 '0'을 저장하는지를 나타낸다(블록(158)).
각 블록에서 제 1 및 제 2 기준 열(110,112)을 이용하는 것은 메모리 셀의 저항 값의 변이가 어레이를 가로지르는 거리의 함수라는 가정에 기초한다. 즉, 서로 근접한 메모리 셀(104)은 더 멀리 떨어져 있는 메모리 셀(104)보다 저항 상태에서 더 적은 변이를 가질 것이다. 그러므로 ,각 메모리 셀 블록(102(j), 1≤j≤n)의 제 1 및 제 2 열(110,112)은 사용자 데이터를 저장하는 메모리 셀(104)에 대해서 국소화 된다. 또한, 기준 셀 열(110,112)에서의 기준 셀은 메모리 셀 블록(102(j))의 일부분을 형성한다. 결과적으로, 블록(102(j))내의 워드 라인(106)에서의 임의의 변이 또는 다른 선택되지 않은 메모리 셀의 부하 효과는 동일한 블록(102(j))의 기준 셀에 대해 유사한 효과를 가질 것이다. 그러므로, 동일한 블록(102(j))의 기준 셀 열(110,112)에서 선택된 메모리 셀 및 기준 셀은 잡음 및 온도의 보다 더 나은 공통성분 제거(common mode rejection)를 위하여 서로 트래킹을 하는 경향이 있다. 그 결과 선택된 메모리 셀의 저항 상태에 대한 판정이 보다 더 신뢰할 만 해진다.
실시예 2
도 3은 제 2 메모리 장치(200)를 도시하는데, 제 1 메모리 장치(100)와 유사하다. 제 2 메모리 장치(200)는 메모리 셀(204), 메모리 셀(204)의 행을 지나는 워드 라인(206) 및 메모리 셀(204)의 열을 지나는 비트 라인(208)의 어레이를 포함한다. 메모리 셀(204)은 블록(202(1)) 내지 블록(202(n))으로 구성된다. 하나의 블록(202(j))만이 도 3에 도시되고 있다.
제 2 장치(200)의 각 블록(202(j))에 있어서, 직렬로 연결된 기준 셀 제 1 쌍(251,252) 및 직렬로 연결된 기준 셀 제 2 쌍(253,254)이 있다. 기준 셀 제 1 쌍(251/252)은 기준 셀 제 2 쌍(253/254)과 병렬로 연결된다. 제 1 쌍의 기준 셀(251,252)은 항상 각각 논리 '0' 및 논리 '1'을 저장하고 저항 R0a및 R1a를 가진다. 제 2 쌍의 기준 셀(253,254)은 항상 각각 논리 '0' 및 논리 '1'을 저장하고 저항 R0b및 R1b를 가진다. 그러므로, 4개의 기준 셀(251,252,253,254)의 결합된 저항 Rref는 대략 (R0a + R1a)(R0b + R1b)/(R0a + R1a+ R0b + R1b)이다. R0=R0a=R0b이고 R1=R1a=R1b인 경우, Rref=(R0+R1)/2이고 이로써 기준 저항 Rref는 저항 R0및 R1사이의 중간 값(mid-way)이 된다.
기준 셀(251,252,253,254)은 모두 동일한 물질로 이루어지고 대응하는 블록(202(j))에서의 메모리 셀과 동일한 크기를 가진다. 또한, 기준 셀(251,252,253,254)은 대응하는 블록(202(j))의 근처에 배치된다.
기준 셀 쌍(251,252) 및 기준 셀 쌍(253,254)은 행 디코더(216)와 감지 증폭기(256)의 기준 입력 사이에 결합된다. 블록(202(j))내의 선택된 메모리 셀에 대한 판독 동작동안 행 디코더(216)는 기준 셀(251,252,253,254)에 대하여 감지 전압 Vs를 인가한다. 스티어링 회로(218)는 비트 라인(208)과 감지 증폭기(256)의 감지 입력 사이에 결합된다. 감지 증폭기의 출력은 I/O 패드(224)로 결합된다.
또 다른 참조가 도 4에서 이루어지는데, 제 2 MRAM 장치(200)에서의 판독 동작을 설명하는 흐름도(260)를 도시한다. 판독 동작의 시작에서, 워드 라인(206) 및 비트 라인(208)이 선택되어(블록(262)), 이로써 행 디코더(216)는 선택된 워드 라인(206)에 대하여 감지 전압 Vs를 인가하며, 스티어링 회로(218)는 감지 증폭기(256)에 대하여 선택된 비트 라인(208)을 연결하고 모든 선택되지 않는 비트 라인을 접지 시킨다. 감지 전류 Is는 선택된 메모리 셀 및 선택된 비트 라인을 통하여 감지 증폭기(256)의 감지 입력으로 흐른다. 동시에, 행 디코더(216)는 또한기준 셀 쌍(251.252) 및 기준 셀 쌍(253,254)에 대하여 감지 전압 Vs를 인가하며(블록(264)), 이로써 기준 전류 Ir이 감지 증폭기(256)의 기준 입력으로 흐른다. 기준 전류 Ir은 Vs/Rref와 같다.
감지 증폭기(256)는 감지 신호 Is를 기준 신호 Ir과 비교한다. 그 비교는 선택된 메모리 셀(204)이 논리 '1'을 저장하는지 또는 논리 '0'을 저장하는지를 나타낸다(블록(266)).
실시예 3
도 5는 메모리 장치(300)를 도시하는데, 이는 메모리 셀(304), 메모리 셀(304)의 행을 지나는 워드 라인(306), 메모리 셀(304)의 열을 지나는 비트 라인(308)을 포함한다. 단일 메모리 셀 블록(302(j))만이 도 5에 도시되고 있다. 제 3 메모리 장치(300)는 또한 스티어링 회로(318)와, 제 1 증폭기(319)와, 감지(제 2) 증폭기(320)와, 각 메모리 셀 블록(302(j))에 대한 샘플 및 홀드("S/H")(321)를 포함한다.
스티어링 회로(318)는 제 1 증폭기(319)의 입력을 선택된 비트 라인에 결합하고 메모리 셀 블록(302(j))의 선택되지 않은 비트 라인을 접지 포텐셜로 결합한다. S/H(321)는 제 1 커패시터(322)(데이터 신호 저장 장치로 기능함), 제 2 커패시터(324)(제 1 기준 신호 저장 장치로 기능함), 및 제 3 커패시터(326)(제 2 기준 신호 저장 장치로 기능함)를 포함한다. 제 1 커패시터(322)는 제 1 스위치(328)에의하여 제 1 증폭기(319)의 출력과 결합된다. 제 2 커패시터(324)는 제 2 및 제 3 스위치(330,332)에 의하여 제 1 증폭기(319)에 결합된다. 제 3 커패시터(326)는 제 3 스위치(332)에 의하여 스티어링 회로 출력과 결합된다. 제 1 커패시터(322)는 감지 증폭기(320)의 감지 입력에 결합된다. 제 2 커패시터(322)는 감지 증폭기(320)의 기준 입력으로 결합된다.
S/H(321)가 감지되는 메모리 셀에 대하여 반드시 국부적인 것은 아니다. S/H(321)는 제 3 장치(300)의 실리콘 기판상에 형성될 수 있다.
S/H(321)는 또한 스위치(328,330,332)에 대한 제어 논리(334)를 포함한다. 제어 논리(334)는 도 6에 도시된 바와 같이 선택된 메모리 셀에서의 판독 동작동안 스위치(328,330,332)를 제어한다.
제 3 장치(300)의 각 블록(302(j))은 또한 기록 회로(336)를 포함한다. 선택된 메모리 셀에 대한 기록 동작동안, 기록 회로(336)는 선택된 워드 라인에 제 1 기록 전류를 인가하고 선택된 비트 라인에 제 2 기록 전류를 인가한다. 모든 다른 라인은 연결되지 않은 채로 있다. 각 기록 전류는 선택된 메모리 셀에서 자기장을 생성한다. 비트 라인(308)상의 기록 전류 방향에 따라서, 결합된 자기장은 선택된 메모리 셀을 낮은 저항 상태 R0또는 높은 저항 상태 R1로 설정한다. 판독 및 기록 회로가 분리 회로로서 도시되고 있을지라도, 이들은 통합될 수있다.
도 6을 참조하면, 시간 T0에서, 워드 라인(306) 및 비트 라인(308)이 선택되고, 이로써 감지 신호는 선택된 메모리 셀(304)을 통하여 흐른다. 감지 신호의 크기는 선택된 메모리 셀(304)의 저항 상태에 의존한다. 시간 T0에서, 세 개 모두의 스위치(328,330,332)는 개방된다.
시간 T0 직후, 제 1 스위치(328)가 폐쇄되고, 그에 따라 제 1 증폭기(319)가 제 1 커패시터(322)에 전압 Vdata를 충전시킨다. 시간 T1에서, 제 1 스위치(322)가 개방된다. 시간 T1에서의 전압 Vdata는 선택된 메모리 셀(304)의 저항 상태를 나타낸다.
시간 T1에서, 논리 '0'이 선택된 메모리 셀(304) 상에 기록된다. 그러므로, 선택된 메모리 셀(304)의 저항은 R0으로 설정된다.
시간 T2에서, 선택된 메모리 셀(304)은 교차하는 워드 및 비트 라인(306,308)을 선택함으로써 다시 판독된다. 결과적으로, 감지 신호는 선택된 메모리 셀(304)을 통하여 흐른다.
시간 T2 다음에, 제 2 및 제 3 스위치(330,332)가 제 2 및 제 3 커패시터(324,326)가 전압 V0을 충전하도록 폐쇄된다. 시간 T3에서, 전압 V0은 선택된 메모리 셀(104)에 저장될 논리 '0'을 나타낸다.
시간 T3에서, 제 2 및 제 3 스위치(330,332)가 개방되고. 논리 '1'이 선택된 메모리 셀(304)에 기록된다. 그러므로, 선택된 메모리 셀의 저항은 R1로 설정된다.
시간 T4에서, 선택된 메모리 셀(304)은 교차하는 워드 및 비트 라인(306,308)을 선택함으로써 다시 판독된다. 그러므로, 선택된 메모리 셀(304)을 통하여 감지 신호가 흐른다.
시간 T4 다음에, 제 3 스위치(332)가 제 3 커패시터(326)에 대하여 전압 V1을 충전하도록 폐쇄된다. 시간 T5에서, 제 3 스위치(332)가 개방된다. 시간 T5에서, 전압 V1은 선택된 메모리 셀(304)에 저장된 논리 '1'을 나타낸다.
시간 T5 다음에, 제 2 스위치(330)가 폐쇄되고, 그에 의하여 제 2 커패시터(324) 상의 전하 및 제 3 커패시터(326) 상의 전하가 기준 전압 Vref와 동일하게 된다. 제 2 및 제 3 커패시터(324,326)간의 전하 전송은 매우 빨리 이루어 질 수 있다.
시간 T6에서, 기준 전압 Vref가 감지 증폭기(320)의 기준 입력에 이용될 수 있다. 제 1 커패시터(322) 상의 전압 Vdata가 감지 증폭기(320)의 감지 입력으로 인가된다. 감지 증폭기(320)는 전압 Vdata를 기준 전압 Vref와 비교하여 그 선택된 메모리 셀(304)에 논리 '0'이 저장되어 있는지 또는 논리 '1'이 저장되어 있는지를 판정한다.
시간 T7에서, 논리 값이 선택된 메모리 셀(304)에 복구된다. 그러므로, 논리 '0'이 감지된다면, 기록 회로(336)는 선택된 메모리 셀(304)에 논리 '0'을 기록한다. 논리 '1'이 감지된다면, 기록 회로(336)는 선택된 메모리 셀(304)에 논리 '1'을 기록한다.
실시예 4
도 7 은 제 4 메모리 장치(400)를 도시하며, 제 3 메모리 장치(300)와S/H(421)를 제외하고는 동일하다. 제 4 장치(400)의 S/H(421)는 제 1 커패시터(422)(데이터 저장 장치로 기능함), 제 2 커패시터(424)(제 1 기준 신호 저장 장치로 기능함), 및 제 3 커패시터(426)(제 2 기준 신호 저장 장치로 기능함)를 포함한다.
제 1 커패시터(422)는 제 1 스위치(428)에 의하여 제 1 증폭기 출력과 결합된다. 제 2 커패시터(424)는 제 2 스위치(430)에 의하여 제 1 증폭기 출력과 결합된다. 제 3 커패시터(426)는 제 3 스위치(432)에 의하여 제 1 증폭기 출력과 결합된다. 제 4 스위치(434)는 제 3 커패시터(426)와 제 2 커패시터(424)를 결합시킨다.
제 1 커패시터(422)는 감지 증폭기(320)의 감지 입력과 연결된다. 제 3 커패시터(426)는 감지 증폭기(320)의 기준 입력과 연결된다.
S/H는 또한 선택된 메모리 셀(304) 상에서의 판독 동작동안 스위치(428,430,432,434)를 제어하는 제어 논리(436)를 포함한다. 스위치(428,430,432,434)의 제어가 도 8에 도시되고 있다.
도 8을 참조하면, 시간 T0에서, 워드 라인(306) 및 비트 라인(308)이 선택되는데, 이로써 감지 신호가 선택된 메모리 셀(304)을 통하여 흐른다. 감지 신호의 크기는 선택된 메모리 셀(304)의 저항 상태에 의존한다. 시간 T0에서, 4 개의 스위치(428,430,432,434)가 모두 개방된다.
시간 T0 직후, 제 1 스위치(428)기 폐쇄되고, 그에 따라 감지 전류가 제 1 커패시터(422)에 전압 Vdata를 충전시킨다.
시간 T1에서, 제 1 스위치(428)가 개방된다. 시간 T1에서의 전압 Vdata는 선택된 메모리 셀(304)의 저항 상태를 나타낸다.
또한 시간 T1에서, 논리 '0'이 선택된 메모리 셀(304) 상에 기록된다. 그러므로 선택된 메모리 셀(304)의 저항이 R0으로 설정된다.
시간 T2에서, 선택된 메모리 셀(304)은 교차하는 워드 및 비트 라인(306,308)을 선택함으로써 다시 판독된다. 결과적으로, 감지 신호는 선택된 메모리 셀(304)을 통하여 흐른다.
시간 T2에 뒤이어, 제 2 스위치(430)는 제 2 커패시터(424)가 전압 V0를 충전하도록 폐쇄된다.
시간 T3에서, 제 2 스위치(430)가 개방되어, 논리 '1'이 선택된 메모리 셀(304)에 기록된다. 그러므로, 선택된 메모리 셀(304)의 저항은 R1로 설정된다.
시간 T4에서, 선택된 메모리 셀(304)은 교차하는 워드 및 비트 라인(306,308)을 선택함으로써 다시 판독된다. 결과적으로, 감지 신호는 선택된 메모리 셀(304)을 통하여 흐른다.
시간 T4에 뒤이어, 제 3 스위치(432)는 제 3 커패시터(426)가 전압 V1을 충전하도록 폐쇄된다. 시간 T5에서, 제 3 스위치(432)는 개방된다.
시간 T5에 뒤이어, 제 4 스위치(434)는 폐쇄되고, 이에 의하여 제 2 커패시터(424) 상의 전하와 제 3 커패시터(426) 상의 전하가 기준 전압 Vref에 대하여 동일하게 된다. 동일하게 된 전압 Vref는 V0및 V1간의 대략 중간 값이 된다. 즉,이다. 기준 전압 Vref는 감지 증폭기(320)의 기준 입력으로 인가된다.
시간 T6에서, 기준 전압 Vref는 감지 증폭기(320)의 기준 입력으로 이용될 수 있다. 감지 증폭기(320)는 제 1 커패시터(422)상의 전압 Vdata를 기준 전압 Vref와 비교하여 선택된 메모리 셀(304)에 논리 '0'이 저장되었는지 또는 논리 '1'이 저장되었는지를 판정한다. 시간 T7에서, 선택된 메모리 셀의 감지된 논리 값은 선택된 메모리 셀에 대하여 복구된다.
그러므로, 제조 공차 및 어레이에 대한 온도 그레디언트, 전자기 간섭 및 에이징과 같은 기타 요인에 기인하는 저항에서의 변이에도 불구하고 이용 가능한 기준 신호를 생성하는 MRAM 장치가 개시되고 있다. 제 1 및 제 2 장치는 제 3 및 제 4 저장 장치보다 더 빨리 판독 동작을 수행할 수 있다. 그러나, 기준 신호가 선택된 메모리 셀로부터 도출되기 때문에, 제 3 및 제 4 장치는 선택된 메모리 셀의 논리 상태를 판정하는 훨씬 더 강한 기준 신호를 가진다.
도 5 및 도 7에 도시된 신호 저장 장치는 커패시터로 제한되지 않는다. 예컨대, 이 신호 저장 장치는 디지털 카운터일 수 있다.
메모리 셀은 임의의 특정 유형으로 제한되지 않는다. 예컨대, 메모리 셀은 제한없는, 스핀 의존적 터널링 접합 장치(spin dependent tunneling("SDT") junction device) 또는 거대 자기저항 장치(giant magnetoresistance("GMR") device)일 수 있다.
감지 증폭기는 임의의 특정 유형으로 제한되지 않는다. 예시적 감지 증폭기는 양수인의 계류 중인 2000년 3월 3일에 출원된 미국 특허 출원 제 09/564308호(대리인 사건 번호 제 10990673-1) 및 1999년 10월 29일에 출원된 미국 특허 출원 제 09/430,611호에 개시되어 있다.
본 발명의 여러 가지 특정 실시예가 개시되고 설명되고 있지만, 본 발명은 개시되고 설명되는 부분의 특정 형태 또는 장치로 제한되지는 않는다. 대신에, 본 발명은 다음의 청구범위에 따라서 해석된다.
본 발명은 메모리 셀의 어레이를 포함하는 자기 랜덤 액세스 메모리("MRAM") 장치에 관한 것이다. 제조 공차 및 어레이를 통한 온도 그레디언트, 전자기 간섭 및 에이징과 같은 기타 요인에 기인하는 저항의 변이에도 불구하고, 장치는 어레이의 각 메모리 셀의 저항 상태를 판정하는데 이용될 수 있는 기준 신호를 생성한다.

Claims (9)

  1. 메모리 장치(100)로서,
    메모리 셀(104)의 블록(102)과,
    논리 '1'을 저장하는 제 1 저장 장치(110)와,
    논리 '0'을 저장하는 제 2 저장 장치(112)와,
    감지 증폭기(a sense amplifier)(120)와,
    감지 증폭기를 위한 기준 신호(a reference signal:Vref)를 생성하는 회로(126) -상기 회로는 상기 제 1 및 제 2 저장 장치의 출력을 결합함으로써 상기 기준 신호를 생성함- 를 포함하는
    메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 저장 장치는 상기 블록내의 상기 메모리 셀에 대한 기준 셀의 제 1 그룹(110)을 포함하고, 상기 제 2 저장 장치는 상기 메모리 셀 블록에 대한 기준 셀의 제 2 그룹(112)을 포함하고, 상기 회로는 상기 제 1 및 제 2 기준 셀 그룹으로부터의 출력을 결합하여 상기 기준 신호를 생성하되 상기 제 1 및 제 2 그룹이 상기 메모리 셀의 블록에 있어서 국부적(local)인
    메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 그룹은 제 1 기준 셀의 제 1 열(110)을 포함하며 상기 제 2 그룹은 제 2 기준 셀의 제 2 열(112)을 포함하고, 상기 어레이의 각 메모리 셀은 워드 라인(106) -각 워드 라인은 상기 제 1 기준 셀 그룹의 제 1 기준 셀과 상기 제 2 기준 셀 열의 제 2 기준 셀을 지남- 에 의하여 통과되고, 이로써 워드 라인을 선택하면 제 1 및 제 2 기준 셀의 대응하는 쌍이 선택되며, 상기 선택된 기준 셀 쌍의 출력이 상기 회로에 의하여 결합되어 상기 기준 신호를 생성하는
    메모리 장치.
  4. 제 3 항에 있어서,
    제 1 비트 라인(128)은 상기 제 1 열의 상기 제 1 기준 셀을 지나고, 제 2 비트 라인(130)은 상기 제 2 열에서 상기 제 2 기준 셀을 지나며, 상기 회로는 입력을 상기 제 1 및 제 2 비트 라인과 결합시키는 반이득 증폭기(a half-gain amplifier)(126)를 포함하는
    메모리 장치.
  5. 제 2 항에 있어서,
    상기 제 1 그룹은 논리 '1'을 저장하는 제 1 기준 셀(252)을 포함하며 상기 제 2 그룹은 논리 '0'을 저장하는 제 2 기준 셀(251)을 포함하고, 상기 제 1 및 제 2 기준 셀은 트레이스(trace)에 의하여 교차되고, 상기 회로는 입력을 상기 트레이스에 결합시키는 증폭기(256)를 포함하는
    메모리 장치(200).
  6. 제 5 항에 있어서,
    논리 '1'을 저장하는 부가적 제 1 기준 셀(254)과, 논리 '0'을 저장하는 부가적 제 2 기준 셀(253)과, 상기 부가적 기준 셀을 교차하는 부가적 트레이스를 더 포함하되, 상기 부가적 트레이스가 또한 상기 증폭기 입력과 결합되는
    메모리 장치.
  7. 제 2 항에 있어서,
    상기 어레이의 메모리 셀의 각 부가적 블록(102(2) 내지 102(n))에 대하여 부가적 제 1 기준 셀 그룹, 부가적 제 2 기준 셀 그룹, 부가적 회로, 및 부가적 감지 증폭기를 더 포함하되, 각 부가적 제 1 기준 셀 그룹은 논리 '1'을 저장하기 위한 제 1 기준 셀을 포함하고, 각 부가적 제 2 기준 셀 그룹은 논리 '0'을 저장하기 위한 제 2 기준 셀을 포함하고, 각 부가적 회로는 대응하는 제 1 및 제 2 기준 셀그룹의 출력을 결합함으로써 대응하는 감지 증폭기를 위한 기준 신호를 생성하고, 기준 셀의 각 부가적 그룹은 그 대응하는 메모리 셀 블록에 대하여 국부적인
    메모리 장치.
  8. 제 1 항에 있어서,
    제 3 저장 장치(322)를 더 포함하되,
    상기 회로(321)는 제 1, 제 2 및 제 3 스위치(328,330,332)와 상기 스위치를 제어하기 위한 제어 논리(334) -상기 제어 논리는 제 1 타임 간격(time interval)동안 상기 제 1 스위치가 상기 선택된 메모리 셀을 상기 제 3 저장 장치로 연결하도록 하고, 상기 제어 논리는 제 2 타임 간격동안 상기 제 2 및 제 3 스위치가 상기 제 1 및 제 2 저장 장치(326,324)를 상기 선택된 메모리 셀로 연결하도록 하고, 상기 제어 논리는 제 3 타임 간격동안 상기 제 2 스위치가 상기 선택된 메모리 셀을 상기 제 l 저장 장치로 연결하도록 하고, 상기 제어 논리는 상기 제 3 스위치가 상기 제 1 및 제 2 저장 장치에 저장된 신호를 균일화하도록 하되 상기 균일화된 신호가 상기 기준 신호가 됨-를 포함하는
    메모리 장치(300).
  9. 제 1 항에 있어서,
    상기 어레이에서 선택된 메모리 셀의 논리 값을 저장하는 제 3 저장 장치(428)를 더 포함하되, 상기 회로(421)는 제 1, 제 2, 제 3 및 제 4 스위치(428,430,432,434)와 상기 스위치를 제어하기 위한 제어 논리(436) -상기 제어 논리는 제 1 타임 간격동안 상기 제 1 스위치(428)가 상기 선택된 메모리 셀을 상기 제 3 저장 장치(422)로 연결하도록 하고, 상기 제어 논리는 제 2 타임 간격동안 상기 제 2 스위치(430)가 상기 제 1 저장 장치(424)를 상기 선택된 메모리 셀로 연결하도록 하고, 상기 제어 논리는 제 3 타임 간격동안 상기 제 3 스위치(432)가 상기 선택된 메모리 셀을 상기 제 2 저장 장치(424)로 연결하도록 하고, 상기 제어 논리는 제 4 간격동안 상기 제 4 스위치(434)가 상기 제 1 및 제 2 저장 장치에 저장된 신호를 균일화하도록 하되 상기 균일화된 신호가 상기 기준 신호가 됨- 를 더 포함하는
    메모리 장치(400).
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