KR101031028B1 - 저항성 메모리 센싱 시 전력소비를 감소시키는 방법 - Google Patents

Abstract

저항성 메모리 센싱 때의 전력소비 감소 장치 및 방법이 개시된다. 일측 단부가 노드에서 용량성 소자(415)의 단자에 접속된 스위치(405)는 타측 단부에서 저항성 메모리 어레이(450)의 비트 라인으로 접속된다. 센싱 소자(425)는 또한 상기 노드에 연결되고, 상기 스위치는 개폐하여 상기 비트 라인에 전송된 전압 신호를 상기 용량성 소자에 저장한다. 상기 샘플링된 신호는 그 다음에, 상기 신호에 기초로 하여 센싱 동작을 실행하는 센싱 장치(414)에 전송된다.

저항성 메모리, 비트 라인, 스위치, 센싱 소자, 용량성 소자, 샘플링

Description

저항성 메모리 센싱 시 전력소비를 감소시키는 방법{METHOD FOR REDUCING POWER CONSUMPTION WHEN SENSING A RESISTIVE MEMORY}

본 발명은 메모리 소자(memory device)에 관한 것으로, 더욱 상세하게는 저항성 메모리 셀(resistive memory cell)의 논리 상태(logical state)를 센싱하기 위한 센싱 회로에 관한 것이다.

도 1에 도시된 바와 같은 저항 기반 메모리 어레이(resistor-based memory array)(200)는 전형적으로, 교차형 로 라인(row line)(210)과 컬럼 라인(column line)(220)을 구비하는데, 이들 로 라인과 컬럼 라인은, 그 교차점에서 저항성 메모리 셀(230)에 의해 상호 연결된다. 자성 랜덤 억세스 메모리(magnetic random access memory: MRAM)는, 도 1에 도시된 바와 같이 배열된 저항성 메모리 셀을 구비하는 메모리 소자의 일 예이다.

도 1은 저항성 메모리 소자의 일부분을 도시하고 있다. 상기 소자는 자성 랜덤 억세스 어레이(MRAM) 소자(element), 복수개의 전기적 도전성 로 라인(210) 및 복수개의 전기적 도전성 컬럼 라인(220)의 어레이(200)를 구비한다. 각각의 로 라인은 대응하는 자성 랜덤 억세스 메모리(MRAM) 저항성 소자(230)에 의해 복수개의 컬럼 라인의 각각에 연결된다. 저항성 메모리 어레이가 1024개의 로와 1024개의 컬럼, 즉 약 1백만개의 셀로 구성되고 각 셀이 자신의 논리 상태에 따라 1.2㏁ 또는 800㏀의 저항을 가지면, 선택된 셀과 관련된 로 및 컬럼을 제외한 전체 로 및 전체 컬럼이, 각각 함께 단락(short) 될 때, 총 저항은 약 1㏀이 될 것이다. 전형적으로, 리드(read) 과정 동안에, 선택된 로 또는 셀 양단에 전압이 발생하여 노드(A)에 연결된 메모리 셀(340)을 통과하는 전류 흐름의 결과로서 노드(A)의 전압을 가져온다.

복수개의 스위치(240)는 각각 상기 로 라인 중의 하나와 제1 정전위 소오스(접지)(250) 사이에 절환적(switchingly)으로 연결된다. 상기 스위치는 트랜지스터로서 구현되거나, 당 분야에 공지된 다른 프로그램 가능한(programmable) 스위치의 형태일 수 있다. 복수개의 센싱 회로(260)는 각각 복수개의 컬럼 라인(220)에 연결된다. 각각의 센싱 회로(260)는 대응하는 컬럼 라인에 인가되는 정전위(V_A)의 소오스를 구비한다. 전압(V_A)을 공급하는 복수개의 풀업(pull-up) 전압 소오스(215)는 각각 복수개의 로 라인(210)의 각각에 연결된다.

작동 상태에서, 소정의 로 라인(280)과 관련된 스위치(270)와 같은 스위치(240)는, 상기 로 라인을 접지 전위로 만들기 위해 닫히고, 소정의 컬럼 라인, 예를 들어 컬럼 라인(320)은 소정의 저항(310)의 저항 값을 리드(read)하도록 센싱된다.

도 2는 로(280)가 접지될 때 메모리 어레이의 관련 부분(300)에 대한 결과적인 전기 회로를 도시하고 있다. 도시된 바와 같이, 센싱될 메모리 소자(310)는 접지된 로 라인(280)과 소정의 컬럼 라인(320) 사이에 연결된다. 또한, 복수개의 다른 저항성 메모리 소자(예를 들어, 소자(330),(340),(350),(360),(370))에 상기 컬럼 라인(320)에 연결되고, 상기 소자(330),(340),(350),(360),(370)의 각각은 자신의 타측단에서 저항성 로 라인(210)을 통하여 풀업 전압원(V_A)(215)에 연결된다. 게다가, 센싱 회로(400)는 상기 컬럼 라인(320)에 연결된다. 상기 센싱 회로(400)는 상기 컬럼 라인(320)을 전압 소오스(V_A)의 전위로 유지해주는 전압 공급장치(미도시)를 구비한다.

상기 다른 저항성 메모리 소자(비접지된 로 라인에 연결된 소자(330),(340),(350),(360),(370)는 스닉 저항(sneak resistance) 이라고 부르는 등가 저항을 형성한다. 상기 스닉 저항의 유효 저항값은 작다. 상기 스닉 저항에 대한 전형적인 값은 1㏀일지도 모른다. 그럼에도 불구하고 각각의 비접지된 소자(330),(340),(350),(360),(370)의 양단은 이상적으로, 상기 컬럼 라인(320)과 같은 동일한 전위(예를 들어 V_A)로 유지되기 때문에, 상기 스닉 저항을 통과하는 총 전류 흐름은 바람직하게는 거의 제로이다.

반면에, 무시할 수 없는 전류가 상기 접지된 저항성 메모리 소자(310)를 통하여 흐른다. 상기 무시할 수 없는 전류는 상기 센싱 회로(400)로 하여금 상기 메모리 소자(310)의 저항값을 측정 가능하도록 한다. 상기 메모리 소자의 값을 센싱 할 때 상기 저항성 메모리 어레이에서 상당한 전류가 흐를 수 있기 때문에, 상기 메모리 어레이에서의 연속적인 전력 유입은 전력 공급장치에 비교적 큰 전류 유입을 요구할 것이다.

본 발명은 저항성 메모리 어레이에 필요한 전력 공급장치의 사이즈를 축소하기 위한 방법 및 장치를 제공하고, 상기 어레이의 저항성 메모리 셀의 저항을 센싱하기 위한 간단하고도 신뢰할만한 방법을 제공한다. 전압 센싱 회로를 활용하되, 여기서 센싱될 저항은, 센싱될 셀의 저항 및 비선택된 셀의 스닉 경로 저항(sneak path resistance)에 의해 형성된 전압 분배기 내에 구성된다. 공지의 전압이 상기 전압 분배기 양단에 인가되고 상기 센싱될 저항 양단의 결과적인 전압 강하(resulting voltage drop)가 상기 어레이의 비트 라인(bit line)에서 검출된다. 본 발명에 따르면, 상기 인가 전압은 리드 사이클(read cycle)의 일부분에서만 활성 상태이고 그 결과적인 비트 라인 전압(resulting bit line voltage)은 상기 리드 사이클의 또 다른 일부분 동안의 과정 중에 저장된다. 상기 인가 전압이 활성 상태인 동안의 시간 구간을 제한함으로써 상기 메모리 소자 내에서의 전력 소비가 상당히 감소한다.

본 발명의 상술한 특징 및 다른 특징은 첨부된 도면을 참조하여 이하 제공되는 본 발명의 바람직한 실시예의 상세한 설명으로부터 더욱 명백해질 것이다.

도 1은 저항 센싱 회로를 구비하는, 전형적인 저항 기반 메모리 셀 어레이를 도시한 것이다.

도 2는 센싱 회로와 스닉 저항을 구비하는 전형적인 저항 기반 메모리 셀 어레이의 일부분을 도시한 것이다.

도 3은 본 발명의 제1 바람직한 실시예에 따라 구성된 전압 센싱 회로를 갖는 저항성 메모리 어레이를 도시한 것이다.

도 4는 비트라인을 따른 전류 경로를 도시한 것이다.

도 5는 본 발명의 제1 실시예에 따른 라 본 발명의 제2 실시예에 따른 바람직한 전압 센싱 회로를 도시한 것이다.

도 6은 저항성 메모리 어레이 노드에서 전압이 인가된 샘플링 시간을 도시한 것이다.

도 7은 센스 증폭기의 입력과 출력을 도시한 것이다.

도 8은 본 발명의 제2 바람직한 실시예를 도시한 것으로서, 여기서 연산 증폭기(operation amplifier)가 센스 동작을 평균화하기 위한 샘플링 전압을 사용한다.
도 9는 도 3 내지 도 8의 회로를 활용한 프로세싱 시스템의 일 실시예를 도시한 것이다.

본 발명을 도 3 내지 도 8에 도시된 바람직한 실시예에 따라 설명하기로 한다. 다른 실시예를 구현할 수 있고 본 발명의 사상과 범위를 벗어남 없이 상기 개 시한 실시예에 대해 변경을 할 수 있다.

도 3은 본 발명의 제1 바람직한 실시예에 따른 저항성 메모리 어레이를 위한 전압 센싱 회로를 도시한다. 메모리 어레이(450)가 도시되어 있는데, 여기서, 상기 어레이(450)는 컬럼 라인(또는 "비트" 라인)(433)과 로 라인(434)을 구비한다. 로 디코더(row decoder)(423)가 도시되었는데, 이는 리드 동작 동안에 상기 로 라인(434) 중의 하나를 선택하도록 동작한다. 한편 컬럼 디코더(column decoder)(424)는 리드아웃(readout)을 위하여 컬럼 라인(433) 중의 하나를 선택하도록 동작한다. 워드 라인(word line)과 컬럼 라인은 선택된 라인에 센스 전압(V_A)을 인가함으로써 선택된다. 전형적으로, 모든 로/컬럼 라인은 접지 상태로 설정될 것이고, 선택된 로는 인가 전압(V_A)을 갖게 될 것이다.

각각의 메모리 셀(430)은 2개의 가능한 저항 상태를 가지는데, 그 중 하나는 논리값 '0'에 해당하고 나머지 하나는 논리값 '1'에 해당한다. MRAM 셀의 경우, 선택된 메모리 셀(430)의 저항 상태는 상기 선택된 메모리 셀에 자기장(magnetic field)을 인가함으로써 설정할 수 있다. 이를 실행하는 방법은 당 분야에 공지되어 있고, 여기에서 중복 설명되지 않을 것이다. 도 4는 동일한 컬럼 라인에 접속된 비선택된 저항성 소자의 저항 값을 나타내는 등가 저항(302)을 도시한 것으로서, 이는 접지에 스닉 경로를 형성한다. 상기 저항(302)의 값은, 선택된 컬럼(비트) 라인에 연결된 나머지 셀이 병렬 상태이므로 센싱한 셀(301)의 저항보다 훨씬 더 작다.

상기 인가된 센스 전압(V_A)이 로 라인(305) 상에 발생할 때, 결과적인 센스 전류(resulting sense current)(I_A)는 저항성 메모리 소자(301)를 통하여 선택된 로 라인(305)을 따라, 제2 단자가 접지되어 있는 저항(302)의 제1 단자로 흐른다. 결과적인 비트 라인 전압(V_BL)은 그 다음에 저항(301) 및 저항(302)에 공통인 노드(A)에 발생한다. 전압(V_BL)은 뒤이어 센싱된다. 상기 예에서 메모리 셀(301)의 등가 저항이 1㏁이고 저항(302)의 등가 저항이 8㏀이라고 가정하면, 약 500㎷의 센스 전압(V_A)은 상기 비트 라인에서 약 0.5㎂의 센스 전류(I_A)를 가져온다. 따라서, 예를 들어 2000개의 컬럼을 구비한 어레이는 1㎃(2000 x 0.5㎂)의 총 전류 유입을 가질 수 있다. 동시에 활성 상태인 1000개의 어레이 경우, 총 칩(chip) 전류는 1A(1000 x 1㎃)에 이르고, 이는 집적회로 소자에 대해 상당한 전류 유입이다.

도 3을 다시 참조하면, 본 발명의 도시된 실시예는 복수개의 샘플 및 홀드(sample-and-hold) 회로(425)를 더 구비한다. 각각의 샘플 및 홀드 회로(425)는 대응하는 컬럼(비트) 라인(433)에 직렬로 제공되는 대응하는 스위치(405),...,(409)를 구비한다. 상기 스위치는 전형적으로 트랜지스터로서 구현된다. 덧붙여, 복수개의 커패시터(415-419)는 각각의 비트 라인(433)과 접지 전위 사이에 각각 접속된다. 상기 커패시터(415-419)는 디스크리트 컴포넌트(discrete component) 이거나, 또한 샘플 및 홀드 회로(425)의 일부분인 대응하는 센스 증폭기(410-414)의 기생 용량(parasitic capacitance)이거나 대응하는 비트 라인(433)의 기생 용량일 수 있다.

리드 동작(read operation)을 개시하기 전에, 상기 커패시터(415),..,(419) 들은 각각의 커패시터(415),..,(419) 양단에 공지 전압의 인가에 의해 평형 상태가 된다. 이는 스위치(405),..,(409)의 각각을 일시적으로 닫고(closing), 각각의 비트 라인(433)에 프리차지 전압(pre-charge voltage)을 인가함으로써 달성될 수 있다. 상기 커패시터(415),..,(419)가 프리차지된 후, 모든 스위치(405),..,(409)는 개방(open) 된다. 뒤이어, 리드 동작 동안에, 선택된 로 라인은 전압(V_A)이 설정되고, 선택된 컬럼 라인의 전압은, 스위치(405),..,(409) 중 그에 대응하는 스위치를 닫고, 커패시터(415),..,(419)들 중 그에 대응하는 것에 샘플링 전압을 저장함으로써 샘플링된다. 각각의 커패시터(415),..,(419)의 출력은 또한 대응하는 센스 증폭기(410-414)에 접속된다. 따라서, 커패시터에 저장된 전압은 센스 동작 동안에 대응하는 센스 증폭기의 입력단에서 이용 가능하다.

도 5에는, 선택된 메모리 셀의 컬럼 라인의 일부분에 접속된 샘플 및 홀드 회로(425)를 나타낸 등가회로가 개시되어 있다. 먼저, 스위치(405)는, 도 6에서 T₁ 으로 표시된, 선택된 로에 전압(V_A)이 공급될 때, 리드/센싱 기간의 초기 동안 개방(open) 된다. 기간 T₁의 초기화 후 소정 기간 중에 스위치(405)는 단기간(T₂) 동안 닫히고 그 다음에 개방되며, 이때 커패시터(415)는 비트 라인 센스 전압에 의해 충전된다. 도 6에서 알 수 있는 바와 같이, 샘플링 기간(T₂)은 리드/센싱 기간(T₁)의 일부분이다. 상기 커패시터는 일단 상기 비트 라인 전압으로 충전되고 나면, 그 다음에 샘플링된 센스 전압을 센스 증폭기(410)의 입력단(600)으로 방전한다. 기준 전압(610)은 센스 증폭기(410)의 제2 단자(601)에 입력된다. 종래의 센싱 기간(T₁)이 10㎲ 지속한다고 가정하면, 100㎱의 기간 동안 센스 전압을 샘플링함은 어레이 전류로부터의 전력을 약 99% 감소시킬 것이다. 상기한 회로 및 방법은, 전압을 상기 컬럼 라인에 인가하고 상기 로 라인을 리드/센스하는 반대 상황에 대해 동일하게 응용할 수 있음은 자명하다.

센스 증폭기(410)의 바람직한 실시예는 도 7에 도시되어 있다. 센스 증폭기(410)는 선택된 저항 기반 메모리 셀(440)(도 3)의 저항(301)(도 4) 양단에 측정된 샘플링 센스 전압을 수신하기 위한 제1 입력 라인(600)을 구비한다. 상기 제1 입력 라인(600)은 또한 "디지트(DIGIT)" 라인으로 불릴 수 있다. 센스 증폭기(410)는 또한 기준 전압을 수신하기 위한 제2 입력 라인(601)을 구비한다. 상기 제2 입력 라인(601)은 "디지트*(DIGIT*)" 라인으로 불릴 수 있다. 센스 증폭기(410)는 또한 2개의 출력 라인 (I/O)(602), (I/O*)(603)을 구비한다. 상기 출력 라인 (I/O)(602), (I/O*)(603)은, 상기 디지트 입력 라인(600)의 전압이 상기 디지트* 입력 라인(601)의 전압보다 높거나 낮은지 여부에 따라 보완 출력(complementary output)을 공급한다.

상기한 상기 샘플 및 홀드 회로(405)는 평균적인 센스 증폭기에 사용하기 위하여 배열될 수 있다. 이러한 회로의 예가 "NOISE RESISTANT SMALL SIGNAL SENSING CIRCUIT FOR A MEMORY DEVICE" 라는 제목으로 2002년 5월 16일 출원된, 공동으로 양도되고, 계류중인 미국특허 출원번호 제10/147,668호에 제공되어 있고, 이는 참조로 본 명세서에 포함되어 있다.

도 8은 본 발명에 따라 사용할 수 있는 "평균화(averaging)" 센스 회로의 실시예를 도시한다. 상기 도시된 센싱 회로(900)는 집적기부(integrator stage)(906), 스위칭 전류 소오스(switching current source)(920) 및 비교 회로 (comparison circuit)(918)를 구비한다. 더욱 상세히 후술하는 바와 같이, 센싱 회로(900)의 출력 신호(UP)(또는 DOWN)는 도 8에 도시되지 않은 업/다운(UP/DOWN) 카운팅 회로에 제공되고, 저항성 메모리 셀(901)에 저장된 데이터 상태를 결정하도록 일정 기간을 거쳐 평균화된다. 상기 연산된 평균값은 상기 메모리 셀의 데이터 상태의 척도이다. 따라서, 상기 센싱 회로(900)는 커패시터(912),(911)의 주기적인 충전과 방전으로 인한 업/다운(UP/DOWN) 펄스의 스트림(stream)을 출력한다. 논리 "1" 비트(또는 반대로, 논리 "0" 비트) 대 총 개수의 비트의 비율은 인가 전압에 따라 저항성 메모리 셀(901)과 같은 메모리 셀을 통과하는 평균 전류에 해당하는 수치를 만들어낸다. 상기 평균 전류는, 이어서, 상기 저항성 메모리 셀(901)에 의해 저장된 데이터의 논리 상태를 결정하는데 사용된다. 상기 센싱 회로(900)에 의해 제공되는 펄스 스트림의 평균화 동작을 실행하기 위한 회로는, 본 발명의 설명을 모호화하는 것을 회피하기 위해 매우 상세히 도시되거나 설명되지 않았다. 메모리 셀 센싱을 위하여 평균화하는 회로에 사용된 일부 기술의 더욱 상세한 설명은 "RESISTIVE MEMORY ELEMENT SENSING USING AVERAGING" 라는 제목으로 2001년 8월 27일 출원된, 공동으로 양도되고, 계류중인 미국특허 출원번호 제09/938,617호에 제공되어 있고, 이는 참조로 본 명세서에 포함되어 있다.

상기 센싱 회로(900)의 동작을 도 8에 대해 일반적으로 설명한다. 상기 저항성 메모리 셀(901)의 저항(RCELL)은 접지에 대한 입력 전압으로서 측정된다. 메모리 셀을 리딩(reading)하는 상태에서, 선택된 로 라인 또는 워드 라인(WL)(910)은 활성화되고 전압(V_A)은 저항성 분배기(901),(903)에 인가된다. 메모리 어레이 내의 모든 다른 워드 라인은 접지된다. 도 8에 도시된 바와 같이, 상기 선택된 워드 라인(WL)의 전압 레벨은 셀 저항(901)과, 비트 라인의 다른 저항성 메모리 셀의 저항을 나타내는 "스닉" 저항(903)을 통하여 강하한다.

노드(902)는, 차동 증폭기(905)의 비반전 단자에 접속되고 또한 커패시터(921)에 접속되는 제1 스위치(909)에 연결된다. 스위치(908)는, 도 8에 도시된 바와 같이, 차동 증폭기(905)의 반전 단자에 접속되고 또한 커패시터(922)에 연결된다. 전하를 노드(902)에서 커패시터(921)로 전송하기 위해, T1 동안의 리드/센스 동작의 초기화에 뒤이어 샘플링 기간(T₂) 동안에 스위치(908),(909)는 개폐한다. 커패시터(921)의 전압은 증폭기(905)의 비반전 단자에서 센싱된다. 접지에 접속된 스위치(908)는 샘플링 기간 동안에 증폭기(905)에 전송될 수 있는 스위칭 노이즈를 오프셋(offset)하도록 스위치(909)와 동시에 동작한다. 차동 증폭기(905)에 인가된 전압은, 상기 증폭기(905)가 노드(914) 또는 노드(913) 중 어느 하나에 전류를 공급하고 나머지 노드에서 전류를 유입하게 해준다. 상기한 제1 실시예와 마찬가지로, 상기 커패시터(921),(922)는 디스크리트 컴포넌트이거나 차동 증폭기 또는 이에 연결된 입력 라인의 기생 용량일 수 있다. 더욱이, 샘플링 커패시터(921),(922)는 또한, 상기 커패시터에 존재할 수 있는 잔존 전하를 제거하도록 센싱 동작 전에 공지된 전압으로 된다.

따라서, 상기 차동 증폭기(905)로부터 전류를 공급받는 노드에 접속된 커패시터(911 또는 912)는 충전될 것이고, 상기 노드의 전압을 증가시켜줄 것이다. 반대로, 상기 차동 증폭기(905)에 전류를 공급하는 노드에 연결된 커패시터는 방전할 것이고, 상기 노드의 전압을 감소시켜줄 것이다. 클럭 비교기(917)는 클럭 신호(COMP_CLK)에 따라 노드(914),(913)의 상대 전압(relative voltage)을 센싱하여 상응하는 출력 신호(UP)를 생성한다. 상기 클럭 비교기(917)는 또한 보완 출력 신호(DOWN)를 생성한다. 도 8에 도시된 바와 같이, 인버터(919)는 클럭 비교기(917)의 출력단에 접속되어 DOWN 신호를 생성한다. 하지만, 상기 클럭 비교기(917)는 일 예로서 제공되었고 본 발명에 사용하기에 적합한 클럭 비교기는 도 8에 도시된 것 외의 많은 다른 방법으로 구현될 수 있음은 자명하다.

상기 UP 및 DOWN 신호는 제1 전류 소오스(916)와 제2 전류 소오스(915)를 갖는 스위칭형 전류 소오스(920)에 공급된다. 상기 전류 소오스(916),(915)의 각각은 상기 UP 및 DOWN 신호의 상태를 기준으로 하여 노드(914),(913)에 접속을 절환(switch)한다. 임의의 일 상태에서, 상기 전류 소오스(916)는 상기 노드(914)에 접속되어 커패시터(912)에 양(+)적으로 충전하는 전류를 공급하고, 상기 전류 소오스(915)는 상기 노드(913)에 접속되어 커패시터(911)를 음(-)적으로 충전하는 전류를 공급한다. 다른 상태에서 상기 전류 소오스(916)는 상기 노드(913)에 접속되어 커패시터(911)에 양(+)적으로 충전하는 전류를 공급하고, 상기 전류 소오스(915)는 상기 노드(914)에 접속되어 커패시터(912)를 음(-)적으로 충전하는 전류를 공급한다. 따라서, 상기 UP 및 DOWN 신호가 상태를 절환할 때, 상기 전류 소오스 (916),(915)의 접속은 마찬가지로 절환할 것이다.

예를 들면, 도 8에 도시된 바와 같이, UP 신호는 로우(LOW) 이고 이는 상기 전류 소오스(916)을 상기 노드(914)에 접속시키고, DOWN 신호는 하이(HIGH) 이고 이는 상기 전류 소오스(915)을 상기 노드(913)에 접속시킨다. 상기 COMP_CLK 신호의 다음 상승 에지(rising edge) 때, 상기 노드(914),(913)의 전압은 상기 클럭 비교기(917)에 의해 센싱된다. 상기 노드(914),(913)의 전압은 각각 신호(INTOUTP),(INTOUTM)로 표기된다. 상기 전류 소오스(916),(915)의 접속이, 상기 COMP_CLK 신호의 기간에 걸쳐 상기 커패시터(912),(911)에 공급된 전류가 상기 노드(914),(913)의 전압을 상기 COMP_CLK 신호의 이전(previous) 상승 에지로부터 변경시키는 그러한 접속인 경우, 상기 클럭 비교기(917)의 출력은 논리 상태를 변경한다. 이는, 이어서, 상기 전류 소오스(916),(915)의 접속이 마찬가지로 노드를 절환하게 한다. 상기 차동 증폭기(905)에 의해 상기 커패시터(912),(911) 중 어느 하나에 공급되는 전류가, 대응하는 노드(914),(13)의 전압을 상기 COMP_CLK 신호의 일 주기에 걸쳐 상기 전류 소오스에 의해 야기된 전압 변화보다 더 크게 할 때까지, 상기 전류 소오스(916),(915)의 접속은 계속하여 절환될 것이다. 이것이 발생할 때, UP 및 DOWN 신호의 논리 상태가 이들의 현재 논리 상태를 유지하고 이는 센싱 회로(900)의 출력 신호의 평균값을 변경시킨다.

도 9는, 예를 들어 도 3 내지 도 8에 관하여 설명한 회로와 같은, 저전력 센싱 회로를 활용하는 바람직한 프로세싱 시스템(1200)을 도시한 것이다. 프로세싱 시스템(1200)은 로컬 버스(local bus)(1204)에 접속된 1개 이상의 프로세서(1201) 를 구비한다. 메모리 콘트롤러(1202)와 제1 버스 브릿지(1203)는 또한 상기 로컬 버스(1204)에 접속된다. 상기 프로세싱 시스템(1200)은 다중 메모리 콘트롤러(1202) 및/또는 다중 제1 버스 브릿지(1203)를 구비할 수 있다. 상기 메모리 콘트롤러(1202)와 제1 버스 브릿지(1203)는 단일 소자(1206)로서 집적될 수 있다.

상기 메모리 콘트롤러(1202)는 또한 1개 이상의 메모리 버스(1207)에 연결된다. 각각의 메모리 버스는 메모리 콤포넌트(1208)를 수용한다. 상기 메모리 콤포넌트(1208)는 메모리 카드 또는 메모리 모듈일 수 있다. 상기 메모리 콤포넌트(1208)는 1개의 이상의 추가 소자(1209)를 구비할 수 있다. 예를 들어, 싱글 인라인 메모리 모듈(single inline memory module: SIMM) 또는 듀얼 인라인 메모리 모듈(dual inline memory module: DIMM)에서, 상기 추가 소자(1209)는 시리얼 프레전스 디텍트(serial presence detect: SPD) 메모리와 같은 구조 메모리(configuration memory) 일 수 있다. 상기 메모리 콘트롤러(1202)는 또한 캐시 메모리(cache memory)(1205)에 접속될 수 있다. 상기 캐시 메모리(1205)는 상기 프로세싱 시스템 내의 유일한 캐시 메모리일 수 있다. 반면에, 다른 소자, 예를 들어 프로세서(1201)는 또한 상기 캐시 메모리(1201)와 캐시 계층(hierarchy)을 형성할 수 있는 캐시 메모리들을 포함할 수 있다. 만약, 상기 프로세싱 시스템(1200)이, 버스 마스터(bus masters)인 주변장치나 콘트롤러, 또는 다이렉트 메모리 억세스(direct memory access: DMA)를 지원하는 주변장치나 콘트롤러를 포함한다면, 상기 메모리 콘트롤러(1202)는 캐시 일관성 프로토콜(cache coherency protocol)을 구현할 수 있다. 만약, 상기 메모리 콘트롤러(1202)가 복수개의 메모리 버스(1207)에 접속되 면, 각각의 메모리 버스(1207)가 병렬로 동작할 수 있거나, 상이한 어드레스 범위가 상이한 메모리 버스(1207)로 맵핑될 수 있다.

상기 제1 버스 브릿지(1203)는 1개 이상의 페리퍼럴 버스(peripheral bus)(1210)에 접속된다. 주변장치 또는 추가 버스 브릿지와 같은 여러 가지 장치는 상기 페리퍼럴 버스(1210)에 접속될 수 있다. 상기 장치는 스토리지 콘트롤러(1211), 여러 가지 입/출력(I/O) 장치(1214), 제2 버스 브릿지(1215), 멀티미디어 프로세서(1218) 및 레거시(legacy) 장치 인터페이스(1220)를 구비할 수 있다. 상기 제1 버스 브릿지(1203)는 또한 1개 이상의 전용 고속 포트(1222)에 접속될 수 있다. 개인용 컴퓨터에서, 예를 들어 전용 포트는 상기 프로세싱 시스템(1200)에 고성능 비디오 카드를 접속하는데 사용되는 가속 그래픽 포트(accelerated graphics port: AGP)일 수 있다.

상기 스토리지 콘트롤러(1211)는 스토리지 버스(1212)를 거쳐 상기 페리퍼럴 버스(1210)에 1개 이상의 스토리지 장치(1213)를 접속한다. 예를 들면, 상기 스토리지 콘트롤러(1211)는 SCSI 콘트롤러일 수 있고, 상기 스토리지 장치(1213)는 SCSI 디스크일 수 있다. 상기 입출력(I/O) 장치(1214)는 어떠한 형태의 주변장치이어도 좋다. 예를 들면, 입출력(I/O) 장치(1214)는 이더넷(Ethernet) 카드와 같은 로컬 에어리어 네트워크 인터페이스(local area network interface) 일 수 있다. 상기 제2 버스 브릿지(1215)는 또 다른 버스를 거쳐 상기 프로세싱 시스템에 추가 장치를 인터페이스하는데 사용될 수 있다. 예를 들면, 상기 제2 버스 브릿지(1215)는 유니버설 시리얼 버스(universal serial bus: USB) 장치(1217)를 제2 버스(1216)를 거쳐서 상기 프로세싱 시스템(1200)에 접속하는데 사용되는 유니버설 시리얼 포트(USB) 콘트롤러일 수 있다. 상기 멀티미디어 프로세서(1218)는 사운드 카드, 비디오 캡처 카드, 또는 스피커(1219)와 같은 1개의 추가 장치에 또한 연결될 수 있는, 어떠한 다른 형태의 미디어 인터페이스일 수 있다. 상기 레거시 장치 인터페이스(1220)는 상기 프로세싱 시스템(1200)에 레거시 장치(1221), 예를 들어, 구형의 키보드와 마우스를 접속하는데 사용된다.

도 9에 도시된 프로세싱 시스템(1200)은, 단지 본 발명을 사용할 수 있는 바람직한 프로세싱 시스템일 뿐이다. 도 9가 개인용 컴퓨터 또는 워크스테이션과 같은 범용 컴퓨터에 특히 적합한 프로세싱 아키텍처를 나타내고 있더라도, 상기 프로세서 시스템(1200)을 여러 가지 응용에 사용하는데 더 적합해지도록 구성하기 위해 공지된 변형을 할 수 있다. 예를 들면, 프로세싱을 필요로 하는 많은 전자 장치는 메모리 콤포넌트(1208) 및/또는 메모리 장치(1209)에 접속된 CPU(1201)에 의존하는 더 단순한 아키텍처를 사용하여 구현될 수 있다. 상기 변형은 예를 들어, 불필요한 콤포넌트의 제거, 특수 장치 또는 회로의 추가, 및/또는 복수개 장치의 집적을 포함할 수 있다.

본 발명은, 현재 공지된 소정의 바람직한 실시예에 관하여 상세히 설명되었더라도, 본 발명은 상기 개시된 실시예에 한정되지 아니 함을 진정으로 이해하여야만 한다. 본 발명은 어떠한 개수의 변형, 변경, 치환 또는 지금까지 설명되지 않은 균등 배치를 포함하도록 수정할 수 있으나, 이는 본 발명의 사상과 범위에 속한다. 예를 들어, 본 발명은 MRAM의 관계에 있어서 설명되었을지라도, 다른 저항 기반 메 모리 셀의 저항성 상태를 센싱하는데 사용될 수 있고, 전력소비가 중요한 어떠한 전압 센싱 시스템에 실제로 사용될 수 있다. 덧붙여, 전류, 전압, 용량 및 저항의 특정 값이 상기 도시된 실시예에 사용되었을지라도, 상기 설명된 실시예의 영역을 벗어남 없이 상이한 값이 대신 사용될 수 있음은 자명하다. 따라서, 본 발명은 상술한 설명이나 도면에 의해 한정되지 아니 하고 단지 첨부된 청구범위의 영역에 의해서만 한정된다.

Claims (49)

1. 각 셀이 로 라인과 비트 라인에 접속된 저항성 메모리 셀들의 어레이;

   상기 저항성 메모리 셀들 중 선택된 하나에 관련된 각 로 라인을 소정의 전위에 선택적으로 접속 및 분리시켜서 선택된 메모리 셀의 저항을 포함하는 저항 분배기의 노드에서 전압을 발생시키는 스위치 회로로서, 상기 선택된 메모리 셀에 관련된 비트 라인이 제2 기간 동안에 전압 신호를 유지할 때 제1 기간 동안 상기 로 라인을 접속 및 분리시키기 위해 개폐하되, 상기 제2 기간은 상기 제1 기간보다 더 길며, 상기 제2 기간은 상기 제1 기간의 시작보다 먼저 시작하여 상기 제1 기간의 종료보다 늦게 종료하는 것을 특징으로 하는 스위치 회로; 및

   상기 제1 기간 동안 상기 전압을 샘플링하는 샘플 및 홀드 회로를 포함하는 것을 특징으로 하는 저항성 메모리 셀의 센싱 장치.
2. 제1 기간 동안 선택된 저항성 메모리 셀에 연관된 로 라인 및 컬럼 라인 중 하나에 제1 리드 전압 신호를 인가함으로써 임의의 저항성 메모리 셀을 선택하는 단계;

   제2 기간 동안 상기 로 라인 및 상기 컬럼 라인 중 다른 하나를 제2 리드 전압 신호에 접속시키는 단계;

   상기 선택된 메모리 셀에 의해 생성되는 전압 신호를 샘플링하는 단계로서, 상기 샘플링은 상기 제2 기간에 걸쳐 발생하며, 상기 제2 기간은 상기 전압 신호의 지속시간보다 더 짧고, 상기 제2 기간은 상기 제1 기간의 시작보다 늦게 시작하여 상기 제1 기간의 종료보다 먼저 종료하는 단계; 및

   상기 샘플링된 전압을 사용하여 상기 셀의 저항에 의해 나타나는 논리 상태를 결정하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 리드 방법.
3. 제2항에 있어서,

   상기 샘플링 단계는, 상기 선택된 메모리 셀에 접속된 비트 라인으로부터 용량성 소자로 전압 신호를 전송하는 단계를 포함하거나, 또는

   상기 논리 상태를 결정하는 단계는, 상기 샘플링된 전압을 기준 전압에 비교하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 리드 방법.
4. 저항성 메모리 소자를 센싱할 때 전력 소비를 감소시키는 방법에 있어서,

   상기 메모리 소자에 접속된 비트 라인 상에서 전송되고, 제1 기간에 걸쳐 유지되는 전압 신호를 수신하는 단계;

   상기 메모리 소자에 접속된 로 라인을 제2 기간 동안 전압 신호에 접속시키는 단계;

   상기 제2 기간에 걸쳐 상기 비트 라인상의 상기 전압 신호를 샘플링하는 단계로서, 상기 제2 기간은 상기 제1 기간보다 짧고, 상기 제2 기간은 상기 제1 기간의 시작보다 늦게 시작하여 상기 제1 기간의 종료보다 먼저 종료하는 단계; 및

   상기 메모리 소자의 저항을 결정하기 위해 상기 샘플링된 전압을 센싱하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 센싱 시 전력소비를 감소시키는 방법.
5. 제4항에 있어서,

   상기 제2 기간에 걸쳐 샘플링하는 단계는, 상기 비트 라인에서 센싱 회로로의 연결을 개폐하는 단계를 포함하되, 상기 샘플링하는 단계는, 용량성 소자에 상기 전압 신호를 저장하는 단계를 더 포함하는 것을 특징으로 하는 저항성 메모리 센싱 시 전력소비를 감소시키는 방법.
6. 메모리 소자 센싱 장치에 있어서,

   선택된 저항성 메모리 소자에 연결된 비트라인 및 로 라인과 접속하여, 상기 로 라인을 전압에 접속시키고 상기 비트 라인을 센싱 수단에 접속시키는 스위칭 수단; 및

   상기 스위칭 수단과 상기 센싱 수단 사이에 접속되는 용량성 수단으로서, 상기 메모리 소자와 관련된 상기 비트 라인이 제2 기간 동안에 전압 신호를 유지할 때 상기 스위칭 수단은 제1 기간 동안에 개폐하고, 상기 제2 기간은 상기 제1 기간보다 더 길고 상기 제1 기간의 시작보다 먼저 시작하여 상기 제1 기간의 종료보다 늦게 종료하며, 상기 전압 신호는 상기 용량성 수단에 저장되는 용량성 수단을 포함하고,

   상기 용량성 수단에 접속되어, 상기 용량성 수단에 저장된 전압을 센싱하고 상기 저항성 메모리 소자의 논리 상태를 결정하는 상기 센싱 수단을 포함하는 것을 특징으로 하는 메모리 소자 센싱 장치.
7. 제6항에 있어서, 상기 용량성 수단은 기생 용량인 것을 특징으로 하는 메모리 소자 센싱 장치.
8. 제6항에 있어서, 상기 센싱 수단은 센스 증폭기이되, 상기 용량성 수단은 상기 메모리 소자와 관련된 상기 저장된 전압 신호를 상기 센스 증폭기의 제1 입력 단자로 방전하고, 상기 센스 증폭기의 제2 입력 단자는 기준 전압 입력을 수신하는 것을 특징으로 하는 메모리 소자 센싱 장치.
9. 삭제
10. 삭제
11. 삭제
12. 삭제
13. 삭제
14. 삭제
15. 제1 기간 동안 복수개의 비트 라인 중 1개 이상의 비트 라인에 공지된 전압을 인가하는 단계;

    제2 기간 동안 복수개의 로 라인 중 1개 이상의 로 라인에 공지된 전압을 인가하는 단계로서, 상기 로 라인과 비트 라인은 각각의 로 라인과 비트 라인의 교차점에서 저항성 메모리 셀에 의해 상호 연결되어 있는 단계;

    상기 제2 기간 동안 상기 비트 라인 상의 상기 전압을 샘플링하는 단계로서, 상기 제1 기간은 상기 제2 기간의 시작보다 먼저 시작하여 상기 제2 기간의 종료보다 늦게 종료하는 단계; 및

    상기 샘플링된 전압을 센싱하는 단계를 포함하는 것을 특징으로 하는 메모리 센싱 방법.
16. 프로세싱 유닛; 및

    상기 프로세싱 유닛에 접속된 저항성 메모리 셀의 센싱 장치를 포함하되,

    상기 센싱 장치는,

    각 셀이 로 라인과 컬럼 라인에 접속된 저항성 메모리 셀들의 어레이;

    상기 저항성 메모리 셀들 중 선택된 하나와 관련된 각 로 라인과 컬럼 라인 중 하나를 소정의 전위에 선택적으로 접속 및 분리시켜서 선택된 메모리 셀의 저항을 포함하는 저항 분배기의 노드에서 전압을 발생시키되, 선택된 저항성 메모리 셀에 관련된 상기 각 로 라인과 컬럼 라인 중 다른 하나에서는 미리 결정된 전위가 유지되도록 하며, 상기 미리 결정된 전위는 상기 각 로 라인과 컬럼 라인 중 다른 하나에서 제1 기간 동안 유지되도록 하는 스위치 회로; 및

    상기 전압을 샘플링하되, 상기 전압의 지속시간보다 짧고 상기 제1 기간의 시작보다 늦게 시작하여 상기 제1 기간의 종료보다 먼저 종료하는 제2 기간 동안 샘플링하는 샘플 및 홀드 회로를 포함하는 것을 특징으로 하는 프로세싱 시스템.
17. 삭제
18. 제16항에 있어서, 상기 저항성 메모리 셀은 자성 메모리 셀인 것을 특징으로 하는 프로세싱 시스템.
19. 제16항에 있어서, 상기 샘플 및 홀드 회로는 상기 전압을 홀드하기 위한 용량성 소자를 더 포함하는 것을 특징으로 하는 프로세싱 시스템.
20. 제19항에 있어서, 상기 용량성 소자는 접지에 더 접속되거나, 또는 디스크리트 커패시터를 포함하거나, 또는 상기 컬럼 라인의 기생 용량을 포함하는 것을 특징으로 하는 프로세싱 시스템.
21. 제20항에 있어서, 상기 샘플 및 홀드 회로는 상기 용량성 소자에 접속된 센싱 회로를 더 포함하되, 상기 용량성 소자는 상기 센싱 회로의 기생 용량이고, 상기 센싱 회로는 상기 제1 입력 단자의 신호를 제2 입력 단자의 신호와 비교하는 비교기를 포함하는 것을 특징으로 하는 프로세싱 시스템.
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