KR100747734B1 - 저항성 메모리의 집적형 전하 센싱 구조 - Google Patents

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Abstract

저항성 메모리(30) 엘리먼트의 저항을 센싱하는 집적형 전하 센싱 구조를 개시한다. 디지트 라인에 접속된 커패시터(75)를 충전하는데 저항성 메모리 셀(30)을 통해 흐르는 전류가 사용된다. 디지트 라인의 전압에 해당하는 커패시터(75)의 전압은 비교기(40)의 일측 입력단에 인가된다. 비트 라인의 전압이 옵셋보다 낮은, 비교기(40)의 제2 입력단에 인가된 소정의 고정 전압을 초과할 때 비교기(40)가 논리 상태를 전환하고, 전하가 커패시터(75)로부터 방출되고, 커패시터(75)가 다시 충전한다. 커패시터(75)를 충전하고 방전하는 프로세스는 소정의 기간 동안에 발생하고, 커패시터(75)가 상기 기간 동안에 전환하는 회수는 메모리 엘리먼트(30)의 저항을 나타낸다.
저항성 메모리, 집적형 전하 센싱 구조, 커패시터, 비교기, 디지트 라인, 충전, 방전

Description

저항성 메모리의 집적형 전하 센싱 구조{INTEGRATED CHARGE SENSING SCHEME FOR RESISTIVE MEMORIES}
본 발명은 메모리 소자에 관한 것으로, 더욱 상세하게는 저항성 메모리의 집적형 전하 센싱 구조(scheme)에 관한 것이다.
디지털 메모리는 컴퓨터, 컴퓨터 시스템 컴포넌트(component) 및 컴퓨터 프로세싱 시스템에 폭넓게 사용된다. 저항성 메모리는 메모리 엘리먼트(element) 또는 셀(cell)의 저항을 기반으로 하는 "0" 또는 "1"로서 비트(bit) 또는 바이너리 디지트(binary digit) 형태로 디지털 정보를 저장한다.
저항성 메모리 소자는 저항성 엘리먼트 또는 셀이 로라인(row line)(워드라인(word line))과 컬럼라인(column line)(디지트 라인(digit line) 또는 비트라인(bit line))의 교차점에 위치하는 어레이들(arrays)로 구성된다. 메모리 셀의 상태(state)를 리드(read) 또는 센싱하기 위해서는, 원하는(desired) 메모리 엘리먼트에서 교차하는 컬럼라인과 로라인을 선택함으로써 원하는 메모리 셀을 먼저 선택하는 것이 필요하다. 상기 원하는 메모리 엘리먼트가 격리되면, 그 다음에, 상기 셀 에 리드(read) 전압을 인가함으로써 상기 메모리 셀은 리드(read)된다.
본 발명은 저항성 메모리 엘리먼트의 저항을 센싱하기 위한 집적형 전하 센싱 구조에 관한 것이다. 본 발명의 실시예에 따라, 저항성 메모리 엘리먼트의 누설전류는 디지트 또는 비트 라인에 접속된 커패시터를 충전하는데 사용된다. 디지트 라인의 전압에 해당하는 상기 커패시터의 전압은 클럭형 비교기의 제1 입력단에 인가된다. 디지트 라인의 전압이 소정의 값(비교기의 제2 입력단에 인가된 고정 전압과, 비교기 내의 설정된 옵셋(offset)에 의해 결정됨)을 초과하고, 클럭신호의 리딩 에지(leading edge)가 입력할 때, 상기 비교기가 하이(high) 상태로 전환하고 그 다음에 제1 입력단의 전압이 제2 입력단의 전압 아래로 낮아지거나 상기 클럭신호의 하강(falling) 에지에서 발생할 때까지 전하가 상기 커패시터로부터 방출된다. 이때, 상기 비교기가 로우(low) 상태로 전환하고 상기 커패시터의 전압이 다시 상승하기 시작한다. 그 다음 클럭의 리딩 에지에서 상기 제1 입력단의 전압이 또다시 상기 제2 입력단의 전압을 초과하면, 상기 비교기는 또다시 하이 상태가 된다. 반면에, 상기 제1 입력단의 전압이 상기 제2 입력단의 전압보다 낮으면, 상기 클럭형 비교기는 로우 상태의 출력을 유지한다. 상기 메모리 엘리먼트의 누설전류 나아가 저항의 표시를 제공하기 위해, 상기 클럭형 비교기는 일정한 기간에 걸쳐 하이상태로 전환하는 회수를 계수할 수가 있다.
본 발명의 다른 특징 및 이점은 이하의 설명을 첨부된 도면을 참조하여 읽을 때 명백해질 것이다.
도 1은 저항성 메모리 셀의 어레이에 접속된 본 발명의 실시예의 집적형 전하 센싱 회로를 나타낸 개략도이다.
도 2는 본 발명에 사용된 비중첩형(non-overlapping) 클럭 발생 회로의 바람직한 블록도이다.
도 3은 도 1의 집적형 전하 센싱 회로의 동작에 대한 타이밍도이다.
도 4는 본 발명의 집적형 전하 센싱 회로를 포함한 저항성 메모리 소자를 사용하는 바람직한 컴퓨터 시스템도이다.
도 1은 컬럼(column) 라인들(디지트 라인들)과 로(row) 라인들(워드 라인들)의 교차점에 배열된 저항성 메모리 셀들의 어레이에 접속된 본 발명의 실시예의 집적형 전하 센싱 회로를 도시하고 있다. 2개의 실시예인 메모리 셀(10A),(10B)이 도시되어 있다. 메모리 셀(10A)은 로 라인(15B)과 디지트 라인(20B)에 의해 어드레스 된다. 메모리 셀(20B)은 로 라인(15C)과 디지트 라인(20B)에 의해 어드레스 된다. 메모리 셀(10A),(10B) 각각은 억세스(access) 트랜지스터(25)와, Vcc/2의 전압 원에 접속된 프로그램가능형 저항 엘리먼트(30)를 포함한다. 이하의 설명에서, 본 발명의 회로를 실시예 메모리 셀(10A)을 참조하여 설명하기로 한다. 비록 저항성 메 모리 셀, 예를 들어 억세스 트랜지스터(25)로 억세스되는 저항성 엘리먼트(30)에 대하여 본 발명을 후술하더라도, 본 발명은 또한 선택한 메모리 엘리먼트를 통하여 커패시터(75)에 전류가 공급되는 한, 메모리 셀을 억세스하기 위한 다른 기술에 작동되도록 변경할 수도 있다.
본 발명에 따라, 디지트 라인(20A),(20B),(20C),(20D) 각각은, 20B-1과 같이 해당하는 컬럼 선택 트랜지스터들을 통하여 디지트 라인(20B)에 연결된 상태로 도시된 것과 같은 해당하는 집적형 전하 센싱 회로(35)에 연결된다. 측정 회로(35)는 디지트 라인 커패시터(75)에 저장된, 메모리 셀(10a)을 통하여 누설되는 전류를 측정하기 위한 클럭형 비교기(40)를 포함하는 피드백 루프(feedback loop)로 형성된다. 커패시터(75)는 비교기(40)의 제1 입력단에 접속된다. 비교기(40)는 기준전압(Vcc/2)을 받는 자신의 제2 입력단에서 내부 오프셋전압(Vos)을 공급받는다. 본 발명의 회로의 동작에 따라, 비교기(40)는 클럭신호(Φ1)(도 3에 도시됨)가 하이상태로 될 때마다 비교를 실행한다. 이때, 비교기(40)는 디지트 라인(20B)의 전압과 기준 입력전압((Vcc/2)-Vos)을 비교한다. 디지트 라인(20B)의 전압이 (Vcc/2)-Vos를 초과할 때, 클럭형 비교기(40)의 출력은 하이상태로 전환한다. 비교기(40)의 하이상태 출력은 스위치(42)를 폐쇄(close)하여, 상기 디지트 라인의 커패시터(75)에 저장된 전하를 또 다른 커패시터(45)로 방출/전송시킨다. 비교기(40)의 하이상태 출력은 또한 스위치(60)를 개방(open)한다. 상기 디지트 라인의 전압이 (Vcc/2)-Vos 미만으로 낮아지거나, 클럭신호(Φ1)가 로우상태가 될 때, 비교기(40)의 출력은 로우상태가 됨으로써 스위치(42)를 개방하고 스위치(60)를 폐쇄하여 커패시터(445)의 어떠한 전하이든지 접지로 방출한다. 클럭신호(Φ1)가 하이상태가 될 때마다 또다른 비교가 실행된다. 비교 때 커패시터(75)의 전압이 비교기(40)의 제2 입력단의 전압보다 낮으면, 비교기(40)의 출력은 그 다음에 로우상태를 유지한다. 커패시터(75)의 방전 및 재충전의 프로세스(process)는 소정의 기간 동안 지속한다. 상기 소정의 기간 동안 카운터(65)는 인에이블(enable) 상태가 되어 비교기(40)의 로우상태에서 하이상태로의 천이 모두를 계수한다. 소정의 기간 동안 비교기가 로우상태에서 하이상태로 천이하는 회수는 메모리 엘리먼트(30) 또는 셀(10A)의 저항을 나타낸다.
디지트 라인들이 기생 커패시턴스를 갖고 있으며, 메모리 셀을 통하여 전도되는 전류에 의해 충전될 수 있고, 따라서 커패시터(75)는 디스크리트(discrete) 커패시터, 디지트 라인의 기생 커패시턴스 또는 이들 둘의 조합임을 주목하여야 한다. 메모리 셀과 비교기의 Vcc/2는 물리적으로 함께 연결됨을 또한 주목하여야 한다. 주목하는 바와 같이, 스위치(60)는, 비교기(40)의 출력이 로우상태가 되어 커패시터(45)의 전하를 접지로 방출할 때 동작되고, 스위치(42)가 폐쇄될 때 커패시터(45)는 커패시터(75)로부터 또다시 전하를 충전할 수 있게 해준다. 다른 실시예에서, 스위치(60)는 리드(read)되는 클럭신호(Φ1)(도 3에 도시됨)의 상보적인(complementary) 비중첩형 클럭신호(Φ2)(도 3에 도시됨)에 의해 동작할 수 있다.
커패시터(75)의 충전 및 방전과 커패시터(45)의 선택적 방전은, 비교기(40) 의 출력 상태 또는 스위치(60)를 제어하는데 사용된다면 비중첩형 클럭신호(Φ2)의 상태에 따라, 도 1에 도시된 바와 같이 함께 동작하여 디지트 라인에 또는 반대로 접지에 커패시터(45)를 연결하는 스위치(42),(60)로 구현된다. 당업자는 본 발명의 상세한 설명의 이점에 있어서, 상기 전환 기능을, 예를 들어 스위치(42),(60)를 위한 트랜지스터를 사용한 여러 가지 상이한 회로에서 구현할 수 있고, 상기 도시된 2개의 스위치에 한정하지 아니 함을 알 것이다.
본 발명의 회로는, 리드(read) 기간 동안 인에이블(EN) 신호에 의해 제어되고, 비교기(40)가 소정의 기간에 로우상태에서 하이상태로 천이하는 회수(N)를 계수하는 계수기(65)를 더 포함한다. 상기 계수(N)는 메모리 셀(10A)의 전류 나아가 저항에 반비례한다.
디지털 값 비교 장치(70)에 의해 계수기(65)에 저장된 값(N)에서 디지털 값 비교는 실행되어 상기 값(N) 나아가 메모리 셀(10a)의 저항이 논리 1 또는 논리 0 상태를 나타내는 소정의 값 이상 또는 미만인지를 결정하는 문턱값의 이상 또는 미만인지를 소정의 리드(read) 기간의 종료시점에서 결정한다.
본 발명의 바람직한 실시예에서, 디지털값 비교 장치는 후술하는 방법으로 계수(N)를 평가하도록 동작할 수 있다. 저항성 메모리 셀의 고 저항값과 저 저항값은 공지되어 있다. 그러므로, 예를 들어, 고 저항값은 10의 계수(N값)로 나타내고, 저 저항값은 20의 계수로 나타낼 수 있다. 따라서, 센싱한 메모리 셀의 논리 상태를 결정하기 위해 15의 문턱 값이 비교 장치(70)에 의해 사용할 수 있다.
도 2는 상보형이고 비중첩형인 클럭신호들인 Φ1 및 Φ2의 클럭신호들을 발생하기 위해 본 발명에서 사용되는 비중첩형 클럭 발생기의 바람직한 블록도이다.
발진기 클럭 출력단(513)은 낸드게이트(500)의 일측 단자에 접속된다. 발진기 클럭 출력 신호(513)는 또한 논리 반전기(502)를 통하여 반전되며 낸드게이트(501)의 일측 단자에 연결된다. 낸드게이트(500),(501)의 출력 각각은 반전기(503, 505), (504,506)를 통하여 이중 반전된다. 이중 반전기(503, 505), (504,506)의 출력(511),(512)은 각각 해당하는 반전기(507),(508)에 접속되고, 또한 낸드게이트(501),(500)의 제2 단자에 각각 피드백된다. 반전기(507),(508)는 각각 비중첩형 신호(Φ1),(Φ2)(도 3에 도시됨)를 출력한다.
도 3은 도 1의 집적형 전하 센싱 회로의 동작을 위한 타이밍도이고, Φ1,Φ2(도 3에 도시됨)는 예를 들어, 도 2의 회로에 의해 발생된 2개의 상보형이고 비중첩형인 클럭신호들이다.
도 3에 3개의 구별되는 회로 동작 예가 도시되어 있다. 최하 예에서, 메모리 셀의 저항은 작다. 이 경우, 디지트 라인(20B)(굵은 선)은 디지트 라인이 커패시터(75)를 빠르게 충전하는 정도를 제한하는 매우 작은 저항이 있기 때문에 Vcc/2로 급격히 끌어올린다. 이는 비교기(40)의 출력(COMP OUT)을 고주파로 진행시켜, 디지트 라인의 커패시터(75)가 디지트 라인(20B)을 로우상태(접지)로 끌어내리는 결과를 가져온다. 그러므로, 상기 비교기의 출력(COMP OUT)은 Φ1와 유사하다. 상기 저 항이 매우 작으면, 너무 낮아서 디지트 라인(20B)을 결코 Vcc/2-Vos 문턱 이하로 끌어내릴 수가 없고 그 다음에 비교기(40)의 출력은 상기 비교기가 클럭할 때마다 하이상태가 될 것이다. 이 경우, 효과는 상기 비트 라인으로부터 전하를 지속적으로 끌어내는 것이다.
중간 예에서, 메모리 셀의 저항은 매우 크다. 이 경우, 디지트 라인(20B)은 Vcc/2-Vos 미만으로 급격히 끌어내려진다. 고 저항 때문에, 상기 디지트 라인은 Vcc/2로 느리게 다시 충전하는데, 이는 대부분의 기간 동안 비교기 출력(COMP OUT)을 로우상태로 유지시킨다.
최상 예에서, 메모리 셀의 저항은 중간 범위에 위치한다. 비교기(40)는 Φ1의 상승(rising) 에지에서 작동개시(fire) 하여 디지트 라인(20B)과 Vcc/2-Vos의 비교를 실행한다. 디지트 라인(20B)의 전압이 Vcc/2-Vos보다 높으면, 비교기(40)의 출력(COMP OUT)은 하이상태가 된다. 디지트 라인(20B)의 전압이 Vcc/2-Vos보다 낮으면, 비교기(40)의 출력(COMP OUT)은 로우상태를 유지한다. 비교기(40)의 출력은 클럭형 계수기(65)에 공급한다. 비교기(40)는 도 3의 Φ1의 상승 에지에서 점선으로 표시된 바와 같이 Φ1의 상승 에지에서 작동개시(fire) 한다. 즉, Φ1의 처음의 3개 펄스의 상승 에지에서 비교가 실행되고, 디지트 라인은 Vcc/2-Vos보다 높다. 각 Φ1 펄스의 상승 에지에서 또다른 비교가 실행된다. 상기 처음의 3개 출력(COMP OUT) 펄스 후에, 그 다음의 3개 Φ1 펄스 동안, 비교기(40)의 제1 입력단의 전압이 기준(Vcc/2-Vos) 보다 낮아서 상기 출력(COMP OUT)은 상기 기간 동안에 로우상태를 유지한다. 마지막으로, 7번째의 Φ1 펄스에서 커패시터(75)의 비트 라인 전압이 기준(Vcc/2-Vos) 보다 높고 또다른 펄스가 출력(COMP OUT)에서 발생한다.
모든 경우에서, 1개/하이상태의 비교기 출력은 디지트 라인의 커패시턴스(75)를 방전시켜 전압강하를 초래한다는 것을 주목해야 한다. 메모리 셀의 저항은 그 다음에 디지트 라인의 전압을 Vcc/2로 다시 끌어올린다. 최하 예/트레이스(trace)에서, 전압은 Vcc/2-Vos 이상으로 급격히 다시 끌어 올려진다. 중간 예/트레이스에서, 저항이 매우 커서 전압을 문턱 레벨/값 이상으로 끌어올리는데 장시간이 소요된다. 모든 예에서, 계수기(65)는 메모리 셀(30)의 저항을 나타내는 값을 w저장하기 위해 소정의 리드(read) 기간 동안 COMP OUT 펄스의 리딩(leading) 에지에서 계수한다.
도 3이 비록 3개의 바람직한 저항값에 대한 도 1의 회로 동작을 도시하더라도, 대부분의 디지털 회로에서 단지 2개의 저항 상태가 메모리 셀에 저장된다.
도 4는 도 1 내지 도 3과 연관하여 상술한 본 발명의 실시예에 따라 집적형 전하 센싱 회로를 포함하는 저항성 메모리 소자를 사용하는 바람직한 프로세싱 시스템을 도시하고 있다. 프로세싱 시스템(400)은 로컬 버스(local bus)(404)에 접속된 1개 이상의 프로세서(401)를 포함한다. 메모리 콘트롤러(402)와 제1 버스 브릿지(403)는 또한 로컬 버스(404)에 접속된다. 프로세싱 시스템(400)은 다중 메모리 콘트롤러(402) 및/또는 다중 제1 버스 브릿지(403)를 포함할 수 있다. 메모리 콘트 롤러(402)와 제1 버스 브릿지(403)는 단일 소자(406)로서 집적화될 수 있다.
메모리 콘트롤러(402)는 또한 1개 이상의 메모리 버스(407)에 접속된다. 각각의 메모리 버스는 본 발명의 집적형 전하 센싱 회로를 사용한 1개 이상의 회로를 포함하는 저항성 메모리 소자(408)와 같은 회로를 허용한다. 저항성 메모리 소자(408)는 메모리 카드 또는 메모리 모듈 및 씨피유(CPU)와 함께 집적화될 수 있다. 메모리 모듈의 예는, 싱글 인라인 메모리 모듈(single inline memory module: SIMM)과 듀얼 인라인 메모리 모듈(dual inline memory module: DIMM)을 포함한다. 메모리 콘트롤러(402)는 또한 캐시 메모리(cache memory)(405)에 접속될 수 있다. 캐시 메모리(405)는 상기 프로세싱 시스템의 캐시 메모리뿐이어도 좋다. 반면에, 다른 소자, 예를 들어 프로세서(401)는 또한 캐시 메모리(405)와 캐시 계층(cache hierarchy)을 형성할 수 있는 캐시 메모리들을 포함할 수 있다. 프로세싱 시스템(400)이 버스 마스터(bus master)이거나 다이렉트 메모리 억세스(direct memory access: DMA)를 지원하는, 주변장치(peripheral) 또는 콘트롤러를 포함하면, 메모리 콘트롤러(402)는 캐시 일관성 프로토콜(cache coherency protocol)을 구현할 수 있다. 메모리 콘트롤러(402)가 복수개의 메모리 버스(407)에 접속되면, 각 메모리 버스(407)는 병렬 동작될 수 있거나, 상이한 어드레스 범위는 상이한 메모리 버스(407)에 맵(map) 될 수 있다.
제1 버스 브릿지(403)는 1개 이상의 페리퍼럴(peripheral) 버스(410)에 접속된다. 주변장치 또는 추가 버스 브릿지와 같은 여러 가지 장치들은 페리퍼럴(peripheral) 버스(410)에 접속될 수 있다. 상기 장치들은 스토리지 콘트롤러 (411), 여러 가지 입/출력(I/O) 장치(414), 제2 버스 브릿지(415), 멀티미디어 프로세서(418) 및 레거시 장치 인터페이스(legacy device interface)(420)를 포함할 수 있다. 제1 버스 브릿지(403)는 또한 1개 이상의 전용 고속 포트(422)에 접속될 수 있다. 개인용 컴퓨터에서, 예를 들어, 전용 포트는 프로세싱 시스템(400)에 고성능 비디오 카드를 접속하는데 사용되는 가속 그래픽 포트(accelerated graphics port: AGP) 이어도 좋다.
스토리지 콘트롤러(411)는 스토리지 버스(412)를 거쳐 페리퍼럴 버스(410)에 1개 이상의 스토리지 장치(413)를 접속한다. 예를 들면, 스토리지 콘트롤러(411)는 에스시에스아이(SCSI) 콘트롤러이어도 좋고, 스토리지 장치(413)는 SCSI 디스크이어도 좋다. 입출력(I/O) 장치(414)는 어떠한 형태의 주변장치이든지 좋다. 예를 들면, 입출력(I/O) 장치(414)는 이더넷 카드(Ethernet card)와 같은 로컬 에어리어 네트워크 인터페이스(local area network interface)이어도 좋다. 제2 버스 브릿지(415)는 또다른 버스를 거쳐 상기 프로세싱 시스템에 추가 장치를 인터페이스하는데 사용될 수 있다. 예를 들면, 제2 버스 브릿지(415)는 프로세싱 시스템(400)에 유니버설 시리얼 버스(universal serial bus: USB) 장치(417)를 접속하는데 사용되는 유니버설 시리얼 포트(USB) 콘트롤러이어도 좋다. 멀티미디어 프로세서(418)는 스피커(419)와 같은 1개의 추가 장치에 또한 접속될 수 있는, 사운드 카드, 비디오 캡처 카드, 또는 어떠한 다른 형태의 미디어 인터페이스이어도 좋다. 레거시 장치 인터페이스(420)는 프로세싱 시스템(400)에 레거시 장치(421), 예를 들어, 구형(older styled) 키보드와 마우스를 접속하는데 사용된다.
도 4에 도시된 프로세싱 시스템(400)은 단지 본 발명에서 사용되는 바람직한 프로세싱 시스템일 뿐이다. 도 4는 개인용 컴퓨터 또는 워크스테이션과 같은 범용 컴퓨터에 특히 적합한 프로세싱 아키텍처(architecture)를 나타내고 있더라도, 프로세서 시스템(400)을 여러 가지 응용(application)에 사용하는데 더 적합해지도록 구성하는 공지된 변형을 할 수 있음을 알아야만 한다. 예를 들면, 프로세싱을 필요로 하는 많은 전자 장치를, 저항성 메모리 소자(408) 및/또는 메모리 버퍼 장치(404)에 접속된 CPU(401)에 의존하는 더 단순한 아키텍처를 사용하여 구현할 수 가 있다.
본 발명을, 구체적이고도 바람직한 실시예를 참조하여 설명하고 도시하였더라도, 본 발명의 사상과 범위를 벗어남 없이 여러 가지 변형 및 치환을 할 수 있음을 알아야 한다. 따라서, 본 발명은 상술한 설명에 의해 한정되지 아니 하고 첨부된 청구범위의 범위에 의해 한정되어야만 한다.

Claims (48)

  1. 제1 커패시터에 접속된 디지트 라인;
    상기 디지트 라인에 접속되어, 상기 디지트 라인의 전압이 미리 설정된 문턱전압 레벨을 초과하였는지 여부를 결정하는 비교기로서, 상기 제1 커패시터의 상기 전압이 상기 미리 설정된 문턱전압 레벨을 초과할 때의 제1 상태와, 상기 제1 커패시터의 상기 전압이 상기 미리 설정된 문턱전압 레벨보다 낮을 때의 제2 상태를 전환하는 출력을 갖는 비교기;
    상기 비교기의 상기 출력을 기반으로 하여 상기 디지트 라인과 교대로 연결되고 차단되는 제2 커패시터로서, 상기 비교기의 상기 출력이 상기 제1 상태일 때 상기 디지트 라인과 연결되고, 상기 비교기의 상기 출력이 제2 상태일 때 상기 디지트 라인과 차단되는 제2 커패시터; 및
    상기 비교기가 상기 제1 상태로 전환하는 회수를 계수하는 계수기를 포함하는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  2. 제1항에 있어서, 상기 계수기의 상기 계수를 미리 설정된 값과 비교하는 디지털 비교 회로를 더 포함하는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  3. 제1항에 있어서, 상기 미리 설정된 문턱전압 레벨은 대략 Vcc/2-Vos 이고, 여기서, 상기 Vcc는 공급전압이고, 상기 Vos는 상기 비교기의 기준전압 입력단의 옵셋(offset)전압인 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  4. 제1항에 있어서, 상기 비교기의 상기 출력을 기반으로 하여 상기 디지트 라인을 상기 제2 커패시터와 교대로 연결하고 차단하는 제1 스위치를 더 포함하는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  5. 제1항에 있어서, 상기 제2 커패시터가 상기 디지트 라인과 차단될 때 상기 제2 커패시터를 방전시키는 제2 스위치를 더 포함하는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  6. 제1항에 있어서, 상기 비교기는 클럭형이고, 상기 클럭신호의 천이에 따라 비교를 실행하는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  7. 제1항에 있어서, 상기 제1 커패시터는 디스크리트(discrete) 커패시터인 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  8. 제1항에 있어서, 상기 제1 커패시터는 상기 디지트 라인의 기생 커패시턴스인 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  9. 제1항에 있어서, 상기 제1 커패시터는 디스크리트 커패시터이면서도 상기 디지트 라인의 기생 커패시턴스인 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  10. 제1항에 있어서, 상기 비교기의 상기 출력은 제1 클럭신호 천이의 발생 때 기준전압 입력보다 더 높아지는 제1 입력에 따라 상기 제1 상태에 있고, 상기 비교기의 상기 출력은 상기 제1 클럭신호 천이의 발생 때 상기 기준전압 입력보다 낮아지는 상기 제1 입력에 따라 상기 제2 상태에 있는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  11. 제10항에 있어서, 상기 비교기의 상기 출력은 제2 클럭신호 천이에 따라 상기 제2 상태에 있는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  12. 제1항에 있어서, 공급전압이 상기 저항성 메모리 소자의 메모리 셀에 인가되고, 상기 공급전압은 상기 비교기의 기준전압 입력단에 더 인가되는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  13. 제1항에 있어서, 상기 메모리 소자는 억세스(access) 트랜지스터에 연결된 메모리 셀을 포함하는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  14. 동작 중에 저항성 메모리 셀을 통하여 누설되는 전류에 의해 충전되는 제1 커패시터를 포함하는 디지트 라인;
    상기 디지트 라인과 선택적으로 연결되는 제2 커패시터;
    상기 제1 커패시터의 전압을 측정하고, 상기 디지트 라인 커패시터의 상기 전압이 미리 설정된 문턱전압 레벨을 초과할 때의 제1 상태와, 상기 제1 커패시터의 상기 전압이 상기 미리 설정된 문턱전압 레벨보다 낮을 때의 제2 상태를 전환하는 제1 회로; 및
    상기 제1 회로가 미리 설정된 기간 내에 상기 제1 상태와 상기 제2 상태 중 어느 하나로 되는 회수를 계수하는 계수기를 포함하는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  15. 제14항에 있어서, 상기 메모리 셀의 논리 상태를 결정하기 위해 상기 계수기의 계수를 미리 설정된 값과 비교하는 디지털 비교 회로를 더 포함하는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  16. 제14항에 있어서, 상기 제1 회로는 상기 제1 커패시터의 전압을 상기 미리 설정된 문턱전압 레벨과 비교하는 비교기를 포함하는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  17. 제16항에 있어서, 상기 미리 설정된 문턱전압 레벨은 대략 Vcc/2-Vos 이고, 여기서, 상기 Vcc는 공급전압이고, 상기 Vos는 상기 비교기의 기준전압 입력단의 옵셋(offset)전압인 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  18. 제16항에 있어서, 상기 비교기의 출력을 기반으로 하여 상기 제1 커패시터를 방전시키기 위한 상기 디지트 라인에 상기 제2 커패시터를 교대로 연결하고 차단하는 제1 스위치와, 상기 제2 커패시터가 상기 디지트 라인과 차단될 때 상기 제2 커패시터를 방전시키는 제2 스위치를 더 포함하는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  19. 제16항에 있어서, 상기 비교기는 클럭형이고, 클럭신호가 제1 상태로 천이함에 따라 비교를 실행하는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  20. 제14항에 있어서, 상기 제1 커패시터는 디스크리트(discrete) 커패시터인 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  21. 제14항에 있어서, 상기 제1 커패시터는 상기 디지트 라인의 기생 커패시턴스인 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  22. 제14항에 있어서, 상기 제1 커패시터는 디스크리트 커패시터이면서도 상기 디지트 라인의 기생 커패시턴스인 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  23. 제19항에 있어서, 상기 비교기의 상기 출력은 상기 클럭신호가 상기 제1 상태로 천이할 때 기준전압 입력보다 더 높아지는 제1 입력에 따라 하이상태이고, 상기 비교기의 상기 출력은 상기 클럭신호가 상기 제1 상태로 천이할 때 상기 기준전압 입력보다 더 낮아지는 제1 입력에 따라 로우상태인 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  24. 제23항에 있어서, 상기 비교기의 상기 출력은 상기 클럭신호가 제2 상태로 천이할 때 로우상태가 되는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  25. 제14항에 있어서, 공급전압이 상기 저항성 메모리 소자의 메모리 셀에 인가 되고, 상기 공급전압은 상기 비교기의 기준전압 입력단에 더 인가되는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  26. 제14항에 있어서, 상기 저항성 메모리 셀은 억세스(access) 트랜지스터에 의해 워드(word) 라인과 컬럼(column) 라인에 접속되는 것을 특징으로 하는 저항성 메모리 소자의 집적형 전하 센싱 회로.
  27. 저항성 메모리 셀의 저항 결정 방법에 있어서,
    a) 상기 저항성 메모리 셀을 통하여 전도되는 전류로 제1 커패시터를 충전하는 단계;
    b) 상기 제1 커패시터의 전압을 미리 설정된 문턱전압 레벨과 비교하는 단계;
    c) 상기 제1 커패시터의 전압이 상기 미리 설정된 문턱전압 레벨을 초과하면 상기 제1 커패시터를 방전하는 단계;
    d) 상기 제1 커패시터의 상기 방전 단계를 중단하는 단계;
    e) 미리 설정된 기간 동안 a)단계 내지 d)단계를 반복하는 단계; 및
    f) 상기 저항성 메모리 셀의 저항을 결정하기 위해, 상기 제1 커패시터의 전압이 상기 a)단계 내지 c)단계의 반복 동안에 상기 문턱전압 레벨을 초과하는 회수를 계수하는 단계를 포함하되,
    상기 방전하는 단계는 상기 제1 커패시터에 제2 커패시터를 연결하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 셀의 저항 결정 방법.
  28. 제27항에 있어서, 상기 미리 설정된 문턱전압은 대략 Vcc/2-Vos 이고, 여기서, 상기 Vcc는 공급전압이고, 상기 Vos는 비교기의 기준전압 입력단의 옵셋(offset)전압인 것을 특징으로 하는 저항성 메모리 셀의 저항 결정 방법.
  29. 제27항에 있어서, 상기 방전 단계는, 스위치를 폐쇄(closing)함으로써 달성되는 것을 특징으로 하는 저항성 메모리 셀의 저항 결정 방법.
  30. 삭제
  31. 제29항에 있어서, 상기 제1 커패시터가 충전되는 시간 동안에 상기 제2 커패시터를 방전하는 단계를 더 포함하는 것을 특징으로 하는 저항성 메모리 셀의 저항 결정 방법.
  32. 제27항에 있어서, 상기 비교는, 클럭신호가 미리 설정된 상태로 천이함에 따라 실행되는 것을 특징으로 하는 저항성 메모리 셀의 저항 결정 방법.
  33. 제27항에 있어서, 상기 제1 커패시터는 디스크리트(discrete) 커패시터인 것을 특징으로 하는 저항성 메모리 셀의 저항 결정 방법.
  34. 제27항에 있어서, 상기 제1 커패시터는 디지트 라인의 기생 커패시턴스인 것을 특징으로 하는 저항성 메모리 셀의 저항 결정 방법.
  35. 제27항에 있어서, 상기 제1 커패시터는 디스크리트 커패시터이면서도 상기 디지트 라인의 기생 커패시턴스인 것을 특징으로 하는 저항성 메모리 셀의 저항 결정 방법.
  36. 제27항에 있어서, 상기 비교의 결과는 상기 제1 커패시터 전압이 상기 문턱 전압 레벨보다 높을 때의 일측 논리 상태이고, 상기 비교의 결과는 상기 제1 커패시터 전압이 상기 문턱전압 레벨보다 낮을 때의 타측 논리 상태인 것을 특징으로 하는 저항성 메모리 셀의 저항 결정 방법.
  37. 제36항에 있어서, 상기 비교는 클럭신호가 미리 설정된 상태로 천이함에 따라 실행되는 것을 특징으로 하는 저항성 메모리 셀의 저항 결정 방법.
  38. 프로세서; 및
    메모리 셀과 상기 메모리 셀을 위한 집적형 전하 센싱 회로를 포함하고, 버스를 통하여 상기 프로세서에 접속된 저항성 메모리 소자를 포함하며,
    상기 집적형 전하 센싱 회로는,
    리드(read) 동작 동안 상기 저항성 메모리 셀을 통하여 흐르는 전류에 의해 충전되는 제1 커패시터를 포함하는 디지트 라인;
    상기 디지트 라인과 선택적으로 연결되는 제2 커패시터;
    상기 제1 커패시터의 전압을 측정하고, 상기 제1 커패시터의 상기 전압이 미리 설정된 문턱전압 레벨을 초과할 때의 제1 상태와, 상기 제1 커패시터의 상기 전압이 상기 미리 설정된 문턱전압 레벨보다 낮을 때의 제2 상태를 전환하는 회로; 및
    상기 회로가 미리 설정된 기간 내에 상기 제1 상태와 상기 제2 상태 중 어느 하나로 되는 회수를 계수하는 계수기를 포함하는 것을 특징으로 하는 컴퓨터 시스템.
  39. 집적형 전하 센싱 회로를 포함하는 저항성 메모리 소자에 있어서,
    상기 집적형 전하 센싱 회로는,
    리드(read) 동작 동안 저항성 메모리 셀을 통하여 흐르는 전류에 의해 충전되는 제1 커패시터를 포함하는 디지트 라인;
    상기 디지트 라인과 선택적으로 연결되는 제2 커패시터;
    상기 제1 커패시터의 전압을 측정하고, 상기 제1 커패시터의 상기 전압이 미리 설정된 문턱전압 레벨을 초과할 때의 제1 상태와, 상기 제1 커패시터의 상기 전압이 상기 미리 설정된 문턱전압 레벨보다 낮을 때의 제2 상태를 전환하는 회로; 및
    상기 회로가 미리 설정된 기간 내에 상기 제1 상태와 상기 제2 상태 중 어느 하나로 되는 회수를 계수하는 계수기를 포함하는 것을 특징으로 하는 저항성 메모리 소자.
  40. 저항성 메모리 셀의 저항 결정 방법에 있어서,
    상기 저항성 메모리 셀을 통하여 전도되는 전류로 디지트 라인에 접속된 제1 커패시터를 충전하는 단계;
    상기 디지트 라인의 전압을 미리 설정된 문턱전압 레벨과 비교하는 단계;
    상기 디지트 라인의 상기 전압이 상기 미리 설정된 문턱전압 레벨 이상이면 상기 제1 커패시터로부터 제2 커패시터에 전하를 전송하는 단계;
    상기 디지트 라인의 전압이 상기 미리 설정된 문턱전압 레벨 이하로 낮아질 때 상기 제1 커패시터로부터 상기 전하를 전송하는 단계를 중단하는 단계;
    미리 설정된 기간 동안 상기 충전단계, 비교단계, 전송단계 및 중단 단계를 반복하는 단계; 및
    상기 미리 설정된 기간 동안에 상기 디지트 라인의 상기 전압이 상기 미리 설정된 문턱전압 레벨을 초과하는 회수를 계수하는 단계를 포함하는 것을 특징으로 하는 저항성 메모리 셀의 저항 결정 방법.
  41. 제40항에 있어서, 상기 미리 설정된 문턱전압은 대략 Vcc/2-Vos 이고, 여기서, 상기 Vcc는 공급전압이고, 상기 Vos는 비교기의 기준전압 입력단의 옵셋(offset)전압인 것을 특징으로 하는 저항성 메모리 셀의 저항 결정 방법.
  42. 제40항에 있어서, 상기 전하 전송 단계는 상기 디지트 라인에 연결된 제2 커패시터에 전하를 전송하는 단계를 포함하는 저항성 메모리 셀의 저항 결정 방법.
  43. 제40항에 있어서, 상기 제1 커패시터로부터의 전하 전송이 중단될 때 상기 제2 커패시터를 방전하는 단계를 더 포함하는 것을 특징으로 하는 저항성 메모리 셀의 저항 결정 방법.
  44. 저항성 메모리 셀을 리딩(reading)하는 리드(read) 회로에 있어서,
    상기 회로는,
    리드(read) 동작 동안에 상기 메모리 셀을 통하여 디지트 라인으로 전류를 흐르게 하는 억세스(access) 트랜지스터;
    상기 디지트 라인에 접속되어, 상기 전류에 따라 상기 디지트 라인의 전압을 충전하는 제1 커패시터;
    상기 디지트 라인에 접속된 제1 입력단과, 기준전압을 입력하는 제2 입력단을 갖는 클럭형 비교기로서, 제1 클럭신호의 제1 상태에 따라 상기 제1, 2 입력단의 전압 레벨을 비교하여, 상기 디지트 라인의 전압이 상기 기준전압보다 높으면 제1 출력 상태를, 상기 기준전압이 상기 디지트 라인의 전압보다 낮으면 제2 출력 상태를 제공하는 클럭형 비교기;
    제2 커패시터; 및
    상기 디지트 라인의 전압을 감소시키기 위해 상기 비교기의 상기 제1 상태에 따라 상기 제2 커패시터를 상기 디지트 라인에 접속하고, 상기 비교기의 상기 제2 상태에 따라 상기 제2 커패시터를 상기 디지트 라인과 차단하는 제1 스위치 엘리먼트(element)를 포함하는 것을 특징으로 하는 저항성 메모리 셀을 리딩하는 리드 회로.
  45. 제44항에 있어서, 상기 비교기 회로가 미리 설정된 기간 동안에 상기 제1 상태와 제2 상태 중 어느 하나로 되는 회수를 계수하는 계수기를 더 포함하는 것을 특징으로 하는 저항성 메모리 셀을 리딩하는 리드 회로.
  46. 제44항에 있어서, 상기 비교기는 상기 제1 클럭신호의 제2 상태에 따라 상기 제2 출력 상태로 천이하는 것을 특징으로 하는 저항성 메모리 셀을 리딩하는 리드 회로.
  47. 제44항에 있어서, 상기 제2 커패시터가 상기 디지트 라인과 차단될 때 상기 제2 커패시터를 방전시키는 제2 스위치 엘리먼트를 더 포함하며, 상기 제2 스위치 엘리먼트는 상기 비교기의 출력 상태에 의해 제어되는 것을 특징으로 하는 저항성 메모리 셀을 리딩하는 리드 회로.
  48. 제44항에 있어서, 상기 제2 커패시터가 상기 디지트 라인과 차단될 때 상기 제2 커패시터를 방전시키는 제2 스위치 엘리먼트를 더 포함하며, 상기 제2 스위치 엘리먼트는 제2 클럭신호의 제1 상태에 의해 제어되고, 상기 제2 클럭신호는 상기 제1 클럭신호의 제2 상태의 도중에 제1 상태를 갖는 것을 특징으로 하는 저항성 메모리 셀을 리딩하는 리드 회로.
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