CN1795508A - 读出电阻存储器时降低功耗的方法 - Google Patents

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Abstract

公开了一种用于在读出电阻存储器时降低功耗的设备和方法。开关(405)的一端在一个节点处连接到电容元件(415)的终端，该开关的另一端连接到电阻存储器阵列(450)的位线。读出装置(425)也连接到该节点，其中开关闭合和断开以采样在位线上传送的电压信号，并将其存储在电容元件中。采样信号然后被传送到读出设备(414)，该读出设备对信号执行读出操作。

Description

读出电阻存储器时降低功耗的方法
技术领域
本发明涉及存储装置，更具体地说，涉及用于读出电阻存储单元逻辑状态的读出电路。
背景技术
基于电阻的存储器阵列200，比如图1所示的，一般包含交叉的行线210和列线220，它们在行线和列线的交叉点上通过电阻存储单元230互连。磁性随机存取存储器(MRAM)是包括如图1所示布置的电阻存储单元的存储装置的一个实例。
图1示出电阻存储装置的一部分。该装置包括磁性随机存取存储器(MRAM)单元阵列200、多个导电行线210以及多个导电列线220。每个行线通过各自MRAM电阻单元230连接到多个列线中的每个列线。如果电阻存储器阵列包括1024行和1024列，即大约1百万个单元，并且每个单元具有1.2MΩ或800KΩ的阻抗，这取决于其逻辑状态，则当所有行和所有列、除与被选单元有关的那些行和列之外分别短路在一起时，总的阻抗将大约是1KΩ。一般在读过程期间，电压施加在被选行或单元上，导致节点“A”处的电压，该电压由电流流过连接到节点“A”的存储单元130导致。
多个开关240分别可切换地连接在一个行线和第一恒定电位源(地)250之间。开关可以实现为晶体管，或者可以是本领域已知的其它可编程开关的形式。多个读出电路260分别连接到多个列线220。每一读出电路260包括一个施加到各个列线的恒定电位源(VA)。多个上拉电压源215、供电电压VA分别连接到多个行线210中的每一个。
在操作中，开关240诸如与特定行线280相关的开关270闭合，以便将该行线拉到地电位，并读出一个特定列线，例如320，以读取特定电阻器310的阻抗值。
图2显示所得到的在行280接地时用于存储器阵列相关部分300的电路。如图所示，要读出的存储单元310连接在接地的行线280和特定列线320之间。也连接到列线320的是多个其它电阻存储单元(如单元330、340、350、360、370)，它们中的每一个在其另一端通过各自行线210连接到上拉电压源VA215。此外，读出电路400连接到列线320。读出电路400包括供电电压(未显示)，该供电电压将列线320保持在电压源VA的电位。
其它电阻存储单元(束缚在未接地的行线的那些)330、340、350、360、370形成称为潜行电阻的等效电阻。潜行电阻的有效电阻小。潜行电阻的典型值可以是1KΩ。然而，因为每个未接地的单元320、340、350、360、370的两端都理想地保持在与列线320相同的电位(例如VA)，因此流过潜行电阻的净电流理想上接近零。
相反，一个可测量的电流流过接地的电阻存储单元310。这个可测量的电流使读出电路400可以通过读出电路400计算存储单元310的阻抗。由于在读出存储单元的值时，有效电流可流入电阻存储器阵列，因此在存储器阵列上提取持续功率将需要从电源提取相对大的电流。
发明内容
本发明提供一种用于降低电阻存储器阵列所需电源的大小的方法和设备，并提供一种用于读出该阵列的电阻存储单元阻抗的简化且可靠的方法。利用电压读出电路，其中要读出的阻抗配置在分压器中，该分压器由读出单元的阻抗和未被选单元的潜通路阻抗构成。已知的电压施加在分压器上，并在阵列的位线上检测所得到的读出阻抗上的电压降。根据本发明，外加电压仅在一部分读周期有效，并存储得到的位线电压，用于在另一部分读周期期间进行处理。通过限制外加电压有效的时间间隔，显著降低了存储装置内的功耗。
在参考附图阅读如下本发明的优选实施例的详细说明后，本发明的上述及其它特性变得更加显而易见。
附图说明
图1图示典型的基于电阻的存储单元阵列，包括阻抗读出电路；
图2图示典型的包括读出电路和潜行电阻的基于电阻的存储单元阵列的一部分；
图3图示一种电阻存储器阵列，其中根据本发明的第一示例性实施例构造电压读出；
图4图示沿位线的电流通路；
图5说明根据本发明第一实施例的示例性电压读出电路；
图6图示采样周期，其中电压加在电阻存储器阵列节点上；
图7图示读出放大器的输入与输出；以及
图8图示本发明的第二示例性实施例，其中运算放大器利用采样电压来平均读出操作。
具体实施方式
本发明将如图3-8所示的示例性实施例中阐述的进行描述。在不背离本发明的精神和范围的前提下，可以实现其它实施例，并可对公开的实施例进行其它改变。
图3图示一种用于根据本发明第一示例性实施例的电阻存储器阵列的电压读出电路。图示了存储器阵列450，其中阵列450具有列线(或者“位”线)433和行线434。显示了行解码器423，用于在读操作期间选择行线434之一，而列解码器424用于选择列线433之一以便读出。通过向被选线施加读出电压(VA)来选择字线和列线。通常，所有行/列线将设置到地，并且被选行将具有施加到该行的电压VA。
每个存储单元430具有两个可能的阻抗状态，其中一个对应于逻辑值‘0’，而另一个对应于逻辑值‘1’。对于MRAM单元，被选存储单元430的阻抗状态可以通过向被选存储单元施加磁场来设置。这样做的方式是本领域众所周知的，因此不在本文重复。图4图示了等效电阻302，它表示连接到同一列线、形成到地的潜通路的未被选电阻元件的电阻值。电阻302的值比读出单元301的阻抗小得多，因为连接到被选列(位)线的其余单元是并联的。
当外加读出电压VA施加在行线305上时，得到的读出电流IA通过电阻存储单元301沿被选行线305流过，并进入电阻302的第一端，电阻302的第二端连接到地。然后，得到的位线电压VBL施加在节点“A”上，该节点为电阻301和电阻302所共用。随后读出电压VBL。在本实例中假定存储单元301的等效电阻是1MΩ，并且电阻302的等效电阻是8kΩ，则大约500mV的读出电压(VA)将在位线中产生大约0.5μA的读出电流(IA)。因此，例如包含2000列的阵列可具有1mA(2000×0.5μA)的总电流。对于1000个阵列同时有效的情况，总的芯片电流可达1安培(1000×1mA)，这对于集成电路器件是相当大的电流。
再参考图3，图示的本发明实施例还包含多个采样保持电路425。每一采样保持电路425包含各自的开关405...409，这些开关配置为与各自的列(位)线433串联。开关一般实施为晶体管。另外，多个电容器415-419分别连接在每一位线433和地电位之间。电容器415-419可以是分立元件，或者也可以是各个读出放大器410...414的寄生电容，读出放大器是采样保持电路425的一部分，或者这些电容器可以是各个位线433的寄生电容。
在开始读操作之前，电容器415...419通过在每一电容器415...419上施加已知电压来均衡。这可通过临时闭合各个开关405...409并向每个位线433施加预充电电压来进行。在电容器415...419预充电之后，所有的开关405...409断开。随后，在读操作期间，被选行线设置为电压Va，并且被选列线的电压通过闭合开关405...409中相应的一个来采样，并将采样电压存储在各个电容器415...419上。每一电容器415...419的输出还连接到各个读出放大器410-414。因此，存储在电容器上的电压可在读出操作期间在其各自读出放大器的输入上获得。
参考图5，公开了等效电路，显示了连接到被选存储单元列线的一部分的采样保持电路425。首先，在将电压Va提供给被选行时，在图6中图示为T1，在读/读出周期的开始期间，开关405断开。在T1之后的预定时段，开关405闭合一个短的时段T2，然后断开，在断开的时间点，电容器415通过位线读出电压充电。从图6可以看出，采样时段T2是读/读出时段T1的一部分。一旦利用位线电压充电，之后电容器就将采样读出电压放电到读出放大器410的输入600。参考电压610输入到读出放大器410的第二终端601。假定传统的读出周期T1持续10μs，则对100ns时段内的电压读出的采样将把阵列电流的功率降低大约99％。应该理解，上述电路和方法同样适用于电压施加到列线而读/读出行线的相反情形。
在图7中图示了读出放大器410的示例性实施例。读出放大器410具有第一输入线600，用于接收在被选的基于电阻的存储单元440(图3)的电阻301(图4)上测量的采样读出电压。第一输入线600还可称为“数位”线。读出放大器410还具有第二输入线601，用于接收参考电压。第二输入线601可以称为“数位*”。读出放大器410还具有两个输出线I/O 602和I/O*603。输出线I/O 602和I/O*603提供互补输出，该互补输出取决于数位输入线600上的电压比数位*输入线601上的电压是高还是低。
上述采样保持电路425可配置为与平均读出放大器一起使用。这种电路的实例在2002年5月16日提交的、共同转让的、未决的美国专利申请No.10/147668、题为“存储器件的噪声电阻小信号读出电路(NOISE RESISTANT SMALL SIGNAL SENSING CIRCUITFORMEMORY DEVICE)”中给出，该专利申请通过引用结合于本文中。
图8图示根据本发明能够使用的“平均”读出电路的实施例。图示的读出电路900包括积分器级906、开关电流源920以及钟控比较器918。如将在下面更详细说明的，读出电路900的输出信号UP(或者DOWN)被提供给UP/DOWN计算电路，如图8所示，并且在一段时间上求平均，以确定存储在电阻存储单元901中的数据状态。计算的平均值表示存储单元的数据状态。因此，读出电路900输出由电容器912、911的循环充电和放电引起的UP/DOWN脉冲流。逻辑″1″比特(或逻辑″0″比特)与比特总数的比率得到一个响应于外加电压对应于通过诸如电阻存储单元901的存储单元的平均电流的数值。平均电流又用来确定电阻存储单元901存储的数据的逻辑状态。没有对用于执行读出电路900提供的脉冲流的平均操作的电路进行非常详细的描述，以免模糊对本发明的描述。对用于存储单元读出的电流平均的一些技术的更详细说明在2001年8月27日提交的、共同转让的、未决的美国专利申请No.09/938617、题为“使用求平均的电阻存储单元读出(RESISTIVE MEMORY ELEMENT SENSINGUSING AVERAGING)”中提供，该专利申请通过引用结合于本文中。
现在一般地参考图8来描述读出电路900的操作。将电阻存储单元901的电阻RCELL作为相对地的输入电压测量。在读存储单元时，被选行线或字线(WL)910被激励，并将电压VA施加在电阻分压器901、902上。存储器阵列中的所有其它字线接地。如图9所示，被选WL 910的电压电平降在单元电阻901和“潜行”电阻903上，“潜行”电阻903表示位线的其它电阻存储单元的阻抗。
节点902连接到第一开关909，第一开关909连接到差动放大器905的正极端子，并进一步连接到电容器921。开关908连接到差动放大器905的负极端子，并进一步连接到电容器922，如图8所示。开关909和908在T1期间的读/读出操作开始之后的采样周期T2期间闭合和断开(如上参考图5和6所述的)，以将电荷从节点902传送到电容器921。电容器921上的电压在放大器905的正极端子被读出。接地的开关908与开关909同时操作，以偏置可能在采样周期期间传送到放大器905的开关噪声。施加于差动放大器905的电压引起放大器905向节点914或者913提供电流，并从另一个节点提取电流。类似于上述第一实施例，电容器921、922可以是分立元件，或者可以是差动放大器或者所连接的输入线的寄生电容。此外，在读出操作之前，采样电容器921、922还被拉到一个已知电压，以消除可能存在于电容器中的残留电荷。
因此，连接到差动放大器905提供电流的节点的电容器(911或者912)将被充电，提高了节点的电压。相反，连接到差动放大器905提取电流的节点的电容器将被放电，降低了该节点的电压。钟控比较器917响应于时钟信号COMP CLK读出节点914、913的相对电压，并产生对应的输出信号UP。钟控比较器917还产生互补输出信号DOWN。如图8所示，反相器919连接到钟控比较器917的输出，以产生DOWN信号。但是，应该理解，钟控比较器917是以实例方式提供的，并且适用于本发明的钟控比较器可以按除了图8所示方式以外的多种不同方式实施。
UP和DOWN信号被提供给开关电流源920，该开关电流源920具有第一电流源916和第二电流源915。各个电流源916、915根据UP和DOWN信号的状态在连接到节点914、913之间切换。在一个状态，电流源916连接到节点914，提供电流以正地对电容器912充电，并且电流源915连接到节点913，提供电流以负地对电容器911充电。在另一个状态，电流源916连接到节点913，提供电流以正地对电容器911充电，并且电流源915连接到节点914，提供电流以负地对电容器912充电。因此，当UP和DOWN信号切换状态时，电流源916、915的连接也将切换。
例如，如图8所示，UP和DOWN信号分别是低和高，引起电流源916连接到节点914并且电流源连接到节点913。在COMP CLK信号的下一个上升沿，节点914、913的电压由钟控比较器917读出。节点914、913的电压分别用信号INTOUTP和INTOUTM表示。在电流源916、915的连接使得在COMP_CLK信号周期上提供给电容器912、911的电流引起节点914、913的电压从之前的COMP_CLK信号的上升沿改变时，钟控比较器917的输出改变逻辑状态。这又引起电流源916、915的连接也切换节点。应该理解，电流源916、915的连接将持续切换，直到差动放大器905提供给电容器912、911之一的电流引起各个节点914、913的电压大于电流源在COMP_CLK信号的一个周期上引起的电压变化。当这种情况发生时，UP和DOWN信号的逻辑状态保持它们的当前逻辑状态，这引起读出电路900的输出信号的平均值改变。
图9图示了示例性处理系统1200，它利用诸如例如与图3-8所述电路的降低功率读出电路。处理系统1200包括连接到局部总线1204的一个或多个处理器1201。存储控制器1202和主总线桥1203也连接局部总线1204。处理系统1200可包括多个存储控制器1202和/或多个主总线桥1203。存储控制器1202和主总线桥1203可以集成为单个装置1206。
存储控制器1202还连接到一个或多个存储器总线1207。每一存储器总线接受存储器部件1208。存储器部件1208可以是存储卡或者存储模块。存储器部件1208可包括一个或多个另外的装置1209。例如，在SIMM或者DIMM中，另外的装置1209可以是配置存储器，比如串行状态检测(SPD)存储器。存储控制器1202还可连接到高速缓冲存储器1205。高速缓冲存储器1205可以是处理系统中唯一的高速缓冲存储器。备选地，其它装置，例如处理器1201，也可以包括高速缓冲存储器，它可与高速缓冲存储器1205形成高速缓冲分级结构。如果处理系统1200包括是总线主控器或者支持直接存储器存取(DMA)的外围设备或者控制器，那么存储控制器1202可实施高速缓存相关协议。如果存储器控制器1202连接到多个存储器总线1207，则每一存储器总线1207可以并行操作，或者不同地址范围可以映射到不同存储器总线1207。
主总线桥1203连接到至少一个外围总线1210。各种装置，比如外围设备或者另外的总线桥，可以连接到外围总线1210。这些装置可包括存储控制器1211、各种I/O装置1214、辅助总线桥1215、多媒体处理器1218以及传统设备接口1220。主总线桥1203还可连接到一个或多个专用高速端口1222。例如在个人计算机中，专用端口可以是加速图形端口(AGP)，用于将高性能视频卡连接到处理系统1200。
存储控制器1211经存储总线1212将一个或多个存储装置1213连接到外围总线1210。例如，存储控制器1211可以是SCSI控制器，并且存储装置1213可以是SCSI盘。I/O装置1214可以是任何类型的外围设备。例如，I/O装置1214可以是局域网接口，比如以太网卡。辅助总线桥可用于经另一总线将另外的装置对接到处理系统。例如，辅助总线桥可以是通用串行端口(USB)控制器，用于连接USB装置1217到处理系统1200。多媒体处理器1218可以是声卡、视频捕获卡或者任何其它类型的媒体接口，它还可以连接到一个另外的装置，比如扬声器1219。传统设备接口1220用来将传统装置例如老式键盘和鼠标连接到处理系统1200。
图9图示的处理系统1200仅仅是本发明可用的一种示例性处理系统。尽管图9图示了特别适合于诸如个人计算机的通用计算机或者工作站的处理结构，但应该理解，可以进行众所周知的修改，以配置处理系统1200，使其变得更适用于各种应用。例如，需要处理的许多电子装置可以利用依赖于连接到存储器部件1208和/或存储装置1209的CPU 1201的更简单结构来实施。修改例如可以包括去掉不必要的部件、添加专用装置或电路和/或集成多个装置。
虽然已参照优选实施例详细描述了本发明，但应该容易理解，本发明并不局限于公开的实施例。相反，可以修改本发明以结合许多以上未描述但与本发明的精神和范围相当的变化、变更、置换或等效配置。例如，尽管已经在MRAM环境中描述了本发明，但本发明可用于读出其它基于电阻的存储单元的电阻状态，甚至可用于功耗是关键因素的任何电压读出系统。此外，虽然电流、电压、电容以及电阻的特定值已经用于描述图示的实施例，但在不背离所述实施例范围的情况下，显然也可使用不同的值。因此，本发明不限于以上描述和附图，而仅仅由所附权利要求书的范围限定。

Claims (49)

1.一种用于电阻存储单元的读出设备，包括：
电阻存储单元阵列，每个单元连接到行线和位线；
开关电路，用于选择性地将与存储单元有关的行线和列线中的至少一个连接到预定电位，以建立电阻分压器节点处的电压，所述电阻分压器包括被选单元的阻抗；以及
采样保持电路，用于对所述电压采样。
2.如权利要求1所述的设备，其中当位线在第二时段承载与所述被选存储单元有关的电压信号时，所述开关电路在第一时段断开和闭合，所述第二时段比所述第一时段长。
3.如权利要求2所述的设备，其中所述开关电路包括晶体管。
4.如权利要求2所述的设备，其中所述开关电路包括可编程开关。
5.如权利要求3所述的设备，其中所述采样保持电路在所述第一时段终止时对所述电压采样。
6.如权利要求1所述的设备，其中所述电阻存储单元是磁性存储单元。
7.如权利要求1所述的设备，其中所述采样保持电路还包括用于保持所述电压的电容元件。
8.如权利要求7所述的设备，其中所述电容元件还接到。
9.如权利要求7所述的设备，其中所述电容元件包括分立电容器。
10.如权利要求7所述的设备，其中所述电容元件包括所述位线的寄生电容。
11.如权利要求8所述的设备，其中所述采样保持电路还包括连接到所述电容元件的读出电路。
12.如权利要求11所述的设备，其中所述电容元件是所述读出电路的寄生电容。
13.如权利要求10所述的设备，其中所述读出电路是读出放大器，所述读出放大器具有第一和第二输入端，所述电容元件连接到所述第一输入端，并且参考信号连接到所述第二输入端。
14.如权利要求8所述的设备，其中所述读出电路包括用于比较第一输入端的信号和第二输入端的信号的比较器。
15.一种用于读电阻存储器的方法，包括：
选择电阻存储单元；
对所述被选存储单元产生的电压信号进行采样，其中所述采样发生在比所述电压信号的持续期间短的时间段；以及
利用所述采样电压来确定所述单元的阻抗代表的逻辑状态。
16.如权利要求15所述的方法，其中采样动作包括从连接到所述被选存储单元的位线向电容元件传送电压信号。
17.如权利要求15所述的方法，其中确定逻辑状态的动作包括对采样的电压与参考电压进行比较。
18.一种用于在读出电阻存储单元时降低功耗的方法，包括：
接收在连接到所述存储单元的位线上传送的电压信号，其中所述电压信号存在于第一时段；
在第二时段对所述电压信号采样，所述第二时段小于所述第一时段；以及
读出所述采样电压，以确定所述存储单元的阻抗。
19.如权利要求18所述的方法，其中在所述第二时段的采样动作包括闭合和断开从所述位线到读出电路的连接。
20.如权利要求19所述的方法，其中所述采样动作还包括将所述电压信号存储在电容元件上。
21.一种存储单元读出设备，包括：
开关部件，连接到位线，所述位线连接到被选电阻存储单元；
电容部件，连接在所述开关部件和所述读出部件之间，其中当所述位线在第二时段承载与所述存储单元有关的电压信号时，所述开关部件在第一时段闭合和断开，所述第二时段比所述第一时段长，并且其中所述电压信号存储在所述电容部件中；以及
读出部件，连接到所述电容器，用于读出所述电容器存储的电压并确定所述存储单元的逻辑状态。
22.如权利要求21所述的设备，其中所述电容部件是寄生电容。
23.如权利要求21所述的设备，其中所述读出部件是读出放大器。
24.如权利要求23所述的设备，其中所述电容部件将存储的与所述存储装置有关的电压信号放电到所述读出放大器的第一输入。
25.如权利要求24所述的设备，其中所述读出放大器的第二输入端接收参考电压输入。
26.一种用于降低读出装置中功率的设备，连接到存储装置，所述设备包括：
第一开关，连接在第一电压节点和读出电路的第一输入端之间；
第二开关，连接在第二电压节点和所述读出电路的第二输入端之间；
第一电容元件，连接到所述第一开关；以及
第二电容元件，连接到所述第二开关，其中所述第一和第二开关在读出操作期间闭合和断开，以分别在所述第一和第二电容元件中存储采样电压和参考电压，并且其中所述读出电路在所述读出操作期间读出所述采样电压。
27.如权利要求26所述的设备，其中所述电容元件是寄生电容。
28.如权利要求26所述的设备，其中所述电容元件是分立电容器。
29.如权利要求26所述的设备，其中所述读出电路是差动放大器。
30.一种设备，包括：
布置在阵列中的多个行线和位线，所述行线和位线通过在每个行线和位线的交叉点处的电阻存储单元互连；
多个开关，所述多个开关中的每个开关的一端连接到各自的位线，并且第二端连接到读出装置；
多个存储装置，所述多个存储装置中的每个都连接到位于各个开关第二端的各自的节点；以及
电压源，其中所述电压源沿至少一个位线并在至少一个字线上施加电压，其中连接到所述至少一个位线的所述开关闭合和断开，以采样和存储各自存储装置上的电压，其中所述采样电压由所述读出装置读出。
31.如权利要求30所述的设备，其中所述存储装置是分立电容器。
32.如权利要求30所述的设备，其中所述存储装置是所述读出装置的寄生电容。
33.如权利要求30所述的设备，其中所述存储装置是所述位线的寄生电容。
34.如权利要求30所述的设备，其中所述读出装置是具有第一和第二输入端的读出放大器，所述第一输入端连接到所述开关的第二端，并且所述第二端连接到参考电压源。
35.一种方法，包括：
将已知电压施加到多个位线中的至少一个；
将已知电压施加到多个行线中的至少一个，所述行线和位线由在各行线和位线的交叉点处的电阻存储单元互连；
对所述位线上的电压采样；以及
读出采样电压。
36.一种处理系统，包括：
处理装置；
读出设备，用于连接到所述处理装置的电阻存储单元，所述读出设备包括：
电阻存储单元阵列，每个单元连接到行线和位线；
开关电路，用于选择性地将与存储单元有关的行线和列线中的至少一个连接到预定电位，以建立电阻分压器节点处的电压，所述电阻分压器包括被选单元的阻抗；以及
采样保持电路，用于对所述电压采样。
37.如权利要求36所述的处理系统，其中当位线在第二时段承载与所述被选存储单元有关的电压信号时，所述开关电路在第一时段断开和闭合，所述第二时段比所述第一时段长。
38.如权利要求37所述的处理系统，其中所述开关电路包括晶体管。
39.如权利要求37所述的处理系统，其中所述开关电路包括可编程开关。
40.如权利要求38所述的处理系统，其中所述采样保持电路在所述第一时段终止时对所述电压采样。
41.如权利要求36所述的处理系统，其中所述电阻存储单元是磁性存储单元。
42.如权利要求36所述的处理系统，其中所述采样保持电路还包括用于保持所述电压的电容元件。
43.如权利要求42所述的处理系统，其中所述电容元件还接地。
44.如权利要求42所述的处理系统，其中所述电容元件包括分立电容器。
45.如权利要求42所述的处理系统，其中所述电容元件包括所述位线的寄生电容。
46.如权利要求43所述的处理系统，其中所述采样保持电路还包括连接到所述电容元件的读出电路。
47.如权利要求46所述的处理系统，其中所述电容元件是所述读出电路的寄生电容。
48.如权利要求46所述的处理系统，其中所述读出电路是具有第一和第二输入端的读出放大器，所述电容元件连接到所述第一输入端，并且参考信号连接到所述第二输入端。
49.如权利要求46所述的处理系统，其中所述读出电路包括比较器，所述比较器用于比较第一输入端的信号和第二输入端的信号。
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