KR20020018149A - 정보 저장 장치 - Google Patents

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KR20020018149A
KR20020018149A KR1020010052895A KR20010052895A KR20020018149A KR 20020018149 A KR20020018149 A KR 20020018149A KR 1020010052895 A KR1020010052895 A KR 1020010052895A KR 20010052895 A KR20010052895 A KR 20010052895A KR 20020018149 A KR20020018149 A KR 20020018149A
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퍼너프레데릭에이
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파트릭 제이. 바렛트
휴렛-팩커드 컴퍼니(델라웨어주법인)
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Abstract

감지 증폭기(24)는 정보 저장 장치(8)의 저항성 교차점 어레이(10)에서 메모리 셀(12)에 대한 판독 동작 동안 선택된 비트 라인에 대하여 작동 포텐셜을 인가하고 선택되지 않은 라인으로 동등한 포텐셜을 인가한다. 그러나, 선택된 메모리 셀(12)의 저항 상태가 감지되기 이전에, 상기 감지 증폭기(24)의 입력이 이미 알려져 있는 일정한 상태가 되도록 강제된다. 어레이 전압(Vs)으로 입력을 풀업시킴으로써 상기 감지 증폭기 입력이 이미 알려져 있는 일정한 상태가 될 수 있다.

Description

정보 저장 장치{METHOD AND APPARATUS FOR READING MEMORY CELLS OF A RESISTIVE CROSS POINT ARRAY}
본 발명은 데이터 저장 장치에 관한 것이다. 보다 구체적으로, 본 발명은 메모리 셀의 저항성 교차점 어레이(resistive cross point array)를 포함하는 데이터 저장 장치에 관한 것이며 그 어레이의 메모리 셀 저항 상태를 감지하는 방법 및 장치에 관한 것이다.
자기 랜덤 액세스 메모리(magnetic random access memory : "MRAM")는 데이터 저장을 위한 비휘발성 박막(non-volatile thin-film) 메모리이다. 전형적인 MRAM 장치는 메모리 셀의 어레이를 포함한다. 워드 라인(word line)은 메모리 셀의 행을 따라 전개되며, 비트 라인(bit line)은 메모리 셀의 열을 따라 전개된다. 각 메모리 셀은 하나의 워드 라인과 하나의 비트 라인의 교차점에 위치한다.
MRAM 메모리 셀은 스핀 종속 터널링(spin dependent tunneling : "SDT") 연결에 기초를 두고 있다. 전형적 SDT 연결은 핀형 강자성 계층(a pinned ferromagnetic layer), 감지 강자성 계층(a sense ferromagnetic layer) 및 강자성 계층간에 끼워 넣어진 절연 터널 방벽(an insulating tunnel barrier)을 포함한다. 논리 값은 SDT 연결부의 자화 방향을 같은 방향으로(논리 '0') 또는 반대 방향으로(논리 '1') 설정하는 자기장을 인가함으로써 SDT 연결부 상에 기록될 수있다. 강자성 계층의 상대적 방향 및 스핀 분극의 크기(magnitude of spin polarization)는 SDT 연결의 저항 상태(R 또는 R+ΔR)를 결정한다.
폴리머(polymer) 메모리는 데이터 저장 장치로 간주되는 또 다른 비휘발성 박막 메모리이다. 또한 폴리머 메모리 장치도 메모리 셀의 행을 따라서 전개되는 워드 라인 및 메모리 셀의 열을 따라서 전개되는 비트 라인을 구비한 메모리 셀 어레이를 포함한다. 폴리머 메모리 셀은 극도전성 폴리머 분자(polar conductive polymer molecules)에 기초를 둔 메모리 요소를 포함한다. 데이터는 폴리머 분자에 "영구 분극(permanent polarization)"으로서 저장된다(이에 비해 SDT 연결의 경우는 데이터가 "영구 자기모멘트(permanent magnetic moment)"로서 저장됨). 폴리머 메모리 요소는 전기장을 인가함으로써 기록될 수 있다. 폴리머 메모리 요소의 저항성 상태(R 또는 R+ΔR)는 폴리머 분자의 분극 방향에 의존한다.
박막 메모리 요소에 저장된 논리 값은 메모리 요소의 저항 상태를 감지함으로써 판독될 수 있다. 선택된 메모리 셀에 대한 판독 동작 동안, 동작 포텐셜(an operating potential)이 선택된 메모리 셀을 지나는 비트 라인으로 인가될 수 있으며, 그라운드 포텐셜(a ground potential)이 선택된 메모리 셀을 지나는 워드 라인으로 인가될 수 있다. 결과적으로, 감지 전류가 선택된 메모리 셀의 메모리 요소를 지나 흐른다. 이러한 감지 전류가 메모리 요소의 저항 상태를 표시한다.
그러나, 어레이에서 메모리 셀은 많은 병렬 경로를 통하여 서로 결합되어 있다. 하나의 교차점에서 보여지는 저항은 다른 행 및 열에 있는 메모리 셀의 저항과 평행하며 그 교차점에 있는 메모리 셀의 저항과 동일하다. 이러한 점에서, 메모리셀의 어레이는 교차점 저항기 네트워크(cross point resistor network)로 간주될 수 있다.
스니크 경로 전류(sneak path currents)가 감지 전류를 약화시키지 못하도록, 선택되지 않은 라인의 서브세트(예컨대, 선택되지 않은 비트 라인)로 동일한 동작 포텐셜이 인가된다. 이러한 "등전위 방법(equipotential method)"은 스니크 경로 전류를 블로킹하는 다이오드 또는 스위치를 이용하지 않고 감지 전류가 신뢰할 만하게 판독되도록 한다. "등전위" 방법은 본 명세서에서 참조로서 인용되고 있는 2000년 3월 3일에 출원된 양수인의 미국 특허 출원 제 09/564,308호에 개시되어 있다.
본 발명의 목적은 메모리 셀의 저항 상태를 감지하는 시간 양을 줄이는 것이다.
본 발명의 한가지 특징에 따르면, 감지 증폭기가 메모리 셀의 저항성 교차점 어레이에서 선택된 메모리 셀에 대한 판독 동작을 수행하는데 이용된다. 감지 증폭기의 입력은 이미 알려져 있는, 일정한(consistent) 상태가 되어야 하며, 감지 증폭기가 그 메모리 셀의 저항 상태를 감지하는데 이용된다.
본 발명의 또 다른 특징 및 이점은 첨부 도면과 함께 본 발명의 원리를 예로써 설명하고 있는 다음의 상세한 설명으로부터 명백해질 것이다.
도 1 은 본 발명에 따르는 정보 저장 장치를 도시하는 도면,
도 2a 및 도 2b는 도 1의 장치에서 메모리 셀을 판독하는 방법을 도시하는 도면,
도 3 은 도 1의 장치에 대한 예시적 감지 증폭기를 도시하는 도면,
도 4 는 도 3의 하드웨어 구현에 의해서 판독 동작을 하는 동안 생성된 신호를 도시하는 도면,
도 5 는 일련의 판독 동작 동안 캐패시터 전압 및 감지 증폭기 입력 전압을 도시하는 도면,
도 6a 및 도 6b는 도 1에 도시된 장치의 저항성 교차점 어레이의 전기적 등가물을 통하여 흐르는 감지 및 스니크 경로 전류를 도시하는 도면.
도면의 주요 부분에 대한 부호의 설명
12 : 메모리 셀 14 : 워드 라인
16 : 비트 라인 18 : 행 디코드 회로
22 : 스티어링 회로 24 : 감지 증폭기
설명을 위한 도면에서 도시되는 바와 같이, 본 발명은 메모리 셀 어레이 및 선택된 메모리 셀의 저항 상태를 신뢰할 만하게 감지하는 적어도 하나의 감지 증폭기를 포함하는 정보 저장 장치에서 구현된다. 선택된 메모리 셀에 대한 판독 동작 동안, 감지 증폭기는 선택된 비트 라인에 대하여 동작 포텐셜을 인가하고 선택되지 않은 워드 및 비트 라인의 서브 세트에 대하여 동일한 포텐셜을 인가한다. 선택된 메모리 셀의 저항 상태가 감지되기 이전에, 감지 증폭기의 입력은 이미 알려져 있는 일정한 상태가 되어야 한다. 선택되지 않은 라인의 서브 세트에 대하여 동일한 포텐셜을 인가함으로써 기생 전류(parasitic current)가 선택된 메모리 셀에 대한 판독 동작을 방해하지 못하게 할 수 있다. 감지 증폭기가 이미 알려져 있는 일정한 상태가 되도록 하는 것은 선택된 메모리 셀의 저항 상태를 감지하는 시간을 줄인다.
메모리 셀(12)의 저항성 교차점 어레이(10)를 포함하는 정보 저장 장치(8)를 도시하는 도 1을 참조한다. 메모리 셀(12)은 행 및 열로 정렬되어 있으며, 행은 x축 방향을 따라서 전개되고 열은 y축 방향을 따라서 전개된다. 장치(8)의 설명을 단순화하기 위하여 비교적 적은 수의 메모리 셀(12)만이 도시되고 있다. 사실, 어떠한 사이즈의 어레이도 이용될 수 있다.
워드 라인(14)이 메모리 셀 어레이(10)의 한 쪽에서 평면의 x축을 따라 전개됨에 따라 그 기능을 트레이스(trace)한다. 비트 라인(16)이 메모리 셀 어레이(10)의 반대쪽에서 평면의 y축을 따라 전개됨에 따라 그 기능을 트레이스한다.어레이(10)의 각 행에 대하여 하나의 워드 라인이 있고 어레이(10)의 각 열에 대하여 하나의 비트 라인(16)이 있다. 각 메모리 셀(12)은 대응하는 워드 라인(14) 및 비트 라인(16)의 교차점에 배치된다.
메모리 셀(12)은 박막 메모리 요소를 포함할 수 있다. 예컨대, 데이터는 "영구 자기 모멘트"(MRAM 기술의 경우에) 또는 "영구 분극"(폴리머 메모리 기술의 경우에)으로서 메모리 요소에 저장될 수 있다. 자기 메모리 요소는 워드 라인(14) 및 비트 라인(16)에 대하여 자기장을 인가함으로써 기록될 수 있으며, 반면 폴리머 메모리 요소는 워드 라인(14) 및 비트 라인(16)에 대하여 전기장을 인가함으로써 기록될 수 있다. MRAM 메모리 요소의 저항(R 또는 R+ΔR)은 자유층(free layer)의 자화 방향에 의존하지만, 반면 폴리머 메모리 요소의 저항(R 또는 R+ΔR)은 폴리머 분자의 분극 방향에 의존한다.
장치(8)는 또한 행 디코드 회로(18)를 포함한다. 판독 동작 동안, 행 디코드 회로(18)는 워드 라인(14)에 대하여 상수 어레이 전압(Vs) 또는 그라운드 포텐셜을 인가할 수 있다. 상수 어레이 전압(Vs)은 외부 회로에 의하여 제공될 수 있다.
장치(8)는 또한 판독 동작 동안 선택된 메모리 셀(12)의 저항 상태를 감지하는 판독 회로와 기록 동작 동안 선택된 메모리 셀(12)의 자화 방향을 정하는 기록 회로를 포함한다. 판독 회로는 일반적으로 참조 번호(20)으로 표현된다. 기록 회로는 장치(8)에 대한 설명을 단순화하기 위하여 도시되지 않았다.
판독 회로(20)는 다수의 스티어링 회로(22) 및 감지 증폭기(24)를 포함한다. 다수의 비트 라인(16)이 각각의 스티어링 회로(22)로 연결된다. 각 스티어링회로(22)는 각 비트 라인(16)을 동작 포텐셜의 소스 또는 감지 증폭기(24)로 연결할 수 있는 스위치 세트를 포함한다. 감지 증폭기(24)의 출력이 데이터 레지스터(26)로 공급되며, 차례로 장치(8)의 I/O 패드(28)로 결합된다.
판독 회로(20)는 또한 다수의 풀업(pull-up) 트랜지스터(30)를 포함한다. 선택된 메모리 셀(12)에 대한 판독 동작 동안, 풀업 트랜지스터(30)는 감지 증폭기(24)의 입력 전압(Vin)을 풀업(pull up)시킨다. 입력 전압(Vin)은 어레이 전압(Vs)으로 풀업된다. 그런 다음 감지 증폭기(24)가 선택된 메모리 셀(12)의 저항 상태를 감지한다. 감지 증폭기 입력을 어레이 전압(Vs)으로 풀업시킴으로써, 풀업 트랜지스터(30)는 감지 증폭기 입력이 이미 알려져 있는 일정한 상태가 되도록 한다. 도 2a부터 도 5까지를 연결하여 이하에서 설명되는 바에 따르면, 감지 증폭기 입력을 이미 알려져 있는 일정한 상태가 되도록 함으로써 판독 동작 수행 시간이 줄어든다.
장치(8)는 또한 어드레스 스트로브 신호(an address strobe signal : STR), 판독 동작의 위상 "정착(settle)" 및 "적분(integration)"을 제어하는 적분기 제어 신호(an integrator control signal : INT), 감지 증폭기(24)의 복원(reset), 사전 조정(preset), 암(arm) 및 스트로브(strobe)를 제어하는 신호(SA) 및 감지 증폭기(24)의 동작에 관한 풀업 트랜지스터(30)의 시퀀싱(sequencing)을 제어하는 신호(PU)를 생성하는 제어 회로(32)를 포함한다. 제어 회로(32)는 판독 및 기록 동작을 제어하는 다른 신호를 생성한다. 제어 회로(32)는 메모리 셀 어레이(10)에 가까운 상태 머신(state machine)으로 구현될 수 있다. 이와 달리, 외부 메모리 제어기가 제어 신호를 생성할 수도 있다.
도 3은 직접 주입 전하 증폭기(a direct injection charge amplifier)(52) 및 적분 캐패시터(54)를 포함하는 예시적 감지 증폭기(24)를 도시하고 있다. 전하 증폭기(52) 및 캐패시터(54)를 선택된 비트 라인으로 결합하는 스티어링 회로 스위치(a steering circuit switch)(56)를 제 1 스위치(56)로 지칭한다. 감지 증폭기(24)의 일부인 제 2 스위치(58)는 VDD전압을 제공하는 소스에 대하여 캐패시터(54)를 결합한다.
제 1 스위치(56)가 폐쇄되어 선택된 비트 라인을 감지 증폭기로 연결하고 제 2 스위치(58)가 폐쇄되어 캐패시터(54)를 VDD전압으로 충전시킨다. 풀업 트랜지스터(30)가 펄스를 생성하면, 감지 증폭기 입력이 어레이 전압(Vs)으로 충전된다.
또한 도 2a 및 도 2b를 참조하여, 직접 주입 전하 증폭기(52)와 적분 캐패시터(54)를 이용하여 선택된 메모리 셀에 대한 판독 동작 동안 어레이(10)에 대하여 동일한 포텐셜을 인가하는 방법이 설명되고 있다. 판독 동작 개시시에, 선택된 워드 라인(14)을 그라운드 포텐셜로 연결하고(어드레스 선택 스트로브 신호(STR)가 워드 라인 주소를 설정함), 선택된 비트 라인(16)을 직접 주입 전하 증폭기(52)의 입력으로 연결하고, 선택되지 않은 라인의 서브세트를 어레이 전압(Vs)으로 연결함으로써 어드레스가 선택된다(블록(100)). 선택되지 않은 라인으로 인가된 전압(Vs)은 선택된 비트 라인으로 인가된 전압과 동일한 크기를 가진다. 그러므로, 스니크 경로 전류는 감지 전류를 방해하지 않는다.
그런 다음, 직접 주입 전하 증폭기(52)의 출력을 VDD전압으로 연결함으로써 위상 정착이 시작된다(블록(102)). 위상 정착이 시작된 다음 즉시, 제어 신호(PU)에 의하여 풀업 트랜지스터(30)가 펄스를 생성한다(블록(104)). 풀업 트랜지스터는 낮은 임피던스를 가지기 때문에, 직접 전하 주입 증폭기(52)의 선택된 비트 라인(16) 및 입력 전압(Vin)은 빠르게 어레이 전압(Vs)으로 충전된다. 결과적으로, 이미 알려져 있는 초기 상태가 선택된 비트 라인(16)으로 인가된다.
풀업 트랜지스터(30)가 턴 오프되면, 선택된 비트 라인 전압은 직접 주입 전하 증폭기의 오프셋 파라미터에 의존하는 동작 전압으로 정착된다. 직접 주입 전하 증폭기(52)는 선택된 비트 라인(16)에 대하여 조정(regulated) 전압(Vs)을 인가한다.
감지 증폭기(24)에서의 전체 전압 및 과도 전류(current transient)가 매우 낮은 레벨로 하향 정착되도록 대기 시간(W1)이 주어진다(블록(106)). 직접 주입 전하 증폭기(52)가 이상적이고 오프셋을 가지지 않는다면, 감지 전류가 즉시 안정한 상태가 되고 전류가 즉시 감지될 수 있다. 그러나 실제로, 직접 주입 전하 증폭기(52)는 오프셋을 가진다. 오프셋은 감지 전류에 과도 전류를 야기한다. 이들 과도 전류는 감지 전류를 감지하기 이전에 정착되어야 한다.
일단 과도 전류가 정착되면, 위상 적분이 시작된다. 그러나, 위상 적분이 일어나기 바로 전에, 감지 증폭기(24)가 제어 신호(SA)에 의하여 복원, 사전 조정되고 강화된다.
도 4에 대한 추가적 참조가 이루어진다. 감지 전류를 가지는 적분 캐패시터(54)를 방전함으로써 위상 적분이 시작된다. 적분 캐패시터(54) 상의 전압(Vcap)이 선택된 메모리 셀(12)의 저항에 의존하는 속도로 저하된다. 선택된 메모리 셀(12)이 더 높은 저항(R+ΔR)을 가지는 경우 캐패시터 전압(Vcap)이 보다 천천히 떨어질 것이고 선택된 메모리 셀(12)이 더 낮은 저항(R)을 가지는 경우 캐패시터 전압(Vcap)이 보다 빨리 떨어질 것이다.
캐패시터 전압(Vcap)이 기준 전압(Vt)으로 저하되는데 걸리는 시간이 측정되며(블록(110)), 측정된 시간이 임계치와 비교된다(블록(112)). 제 1 비교기(60)는 캐패시터 전압(Vcap)을 임계 전압(Vt)과 비교한다. 선택된 메모리 셀의 저항 상태 및 그에 따른 그 선택된 메모리 셀(12)의 논리 값은 임계치 전압(Vt)에 도달하는 시간에 따라서 결정된다.
예컨대, 제 2 비교기(62)는 특정 시간에 위에서 아래로 떨어지는(또는 반대로 변화하는) 클록 펄스(CP)에 대하여 제 1 비교기(60)의 출력을 비교한다. 제 2 비교기(62)의 출력은 데이터 신호(DAT)를 데이터 레지스터(32)에 제공한다. 캐패시터 전압(Vcap)이 클록 펄스(CP) 변환 이전에 임계 전압 아래로 떨어지는 경우, 데이터 신호(DAT)가 낮은 셀 저항(R)에 대응하는 논리 값(연속선으로 표시됨)을 나타낸다. 캐패시터 전압(Vcap)이 클록 펄스 변환 이후에 임계 전압 아래로 떨어지는 경우, 데이터 신호(DAT)가 높은 셀 저항(R+ΔR)에 대응하는 논리 값(단속선으로 표시됨)을 제공한다.
임계 전압(Vt)은 VDD전압보다 더 적으나 어레이 전압(Vs) 보다는 더 큰 dc 전압일 수 있다. 즉, Vs < Vt < VDD이다. 클록 펄스(CP)의 변환이 높은 저항 상태의 제 1 스위칭 임계 시간(T1)과 낮은 저항 상태의 스위칭 임계 시간(T2) 사이 시간(T0)에 일어날 수 있다. 임계 전압(Vt) 및 클록 펄스(CP) 양자 모두 외부 기준 회로에 의하여 생성될 수 있다.
도 5는 4회의 판독 동작 동안의 캐패시터 전압(Vcap) 및 감지 증폭기 입력 전압(Vin)을 도시하고 있다. 각 판독 동작 동안, 감지 전류가 적분되기 이전에 풀업 트랜지스터(30)가 펄스를 생성한다(제어 신호(PU)에 의하여). 풀업 트랜지스터(30)가 유한(finite) 지속 시간 동안 펄스를 생성하더라도, 그 유한 지속 시간은 과도 전류가 정착되는 시간보다 더 짧다. 예컨대, 유한 지속 시간은 정착 시간의 10%일 수 있다.
제 1 판독 동작이 높은 저항 상태를 가지는 선택된 메모리 셀 상에서 수행되고, 제 2 판독 동작은 낮은 저항 상태를 가지는 선택된 메모리 셀 상에서 수행되며, 제 3 판독 동작은 단기 적분 시간동안 수행되고, 제 4 판독 동작은 장기 적분 시간 동안 수행된다. 각 판독 동작에 있어서, 감지 증폭기 입력은 동일한 전압에서 시작한다.
풀업 트랜지스터(30)가 없는 경우, 위상 "정착" 개시시의 초기 상태가 위상 "정착"의 지속 시간을 좌우한다. 단기 적분 시간 및 높은 저항 값 감지에 의하여 일반적으로 전하 증폭기(52)가 선형 모드로 동작하게 되고 전하 증폭기(52)에서의전압이 포화 레벨(saturation level) 이상이 될 것이다. 그 결과 더 짧은 위상 "정착"이 야기될 것이다. 장기 적분 시간 및 낮은 저항 값 감지에 의하여 전하 증폭기의 초기 상태가 포화 상태에서 동작하도록 될 것이다. 그 결과 더 긴 위상 "정착"이 야기될 것이다.
그러나 풀업 트랜지스터(30)가 있는 경우, 전체 네 개의 판독 동작이 감지 증폭기 입력 상의 동일한 전압에서 시작한다. 결과로서, 각 네 개의 판독 동작은 단기 "정착" 위상을 가진다.
도 6a 및 도 6b는 등전위 방법이 스니크 경로가 판독 동작을 방해하지 않도록 하는 방법을 도시하고 있다. 도 6a는 메모리 셀(10)의 전기적 등가물을 도시하고 있다. 선택된 메모리 셀은 제 1 저항기(12a)에 의하여 표시되고, 선택되지 않는 메모리 셀은 제 2, 제 3 및 제 4 저항기(12b,12c,12d)에 의하여 표시된다. 제 2 저항기(12b)는 선택된 비트 라인을 지나는 선택되지 않은 메모리 셀을 표시하며, 제 3 저항기(12c)는 선택된 워드 라인을 지나는 선택되지 않은 메모리 셀을 표시하고, 제 4 저항기(12d)는 남아있는 선택되지 않은 메모리 셀을 표시한다. 예컨대, 메모리 셀(12) 전체가 약 R의 공칭 저항을 가지며, 어레이(10)가 n개의 행과 m개의 열을 가지는 경우, 제 2 저항기(12b)는 약 R/(n-1)의 저항을 가질 것이며 제 3 저항기(12c)는 약 R/(m-1)의 저항을 가질 것이며 제 4 저항기(12d)는 약 R/[(n-1)/(m-1)]의 저항을 가질 것이다.
제 1 저항기(12a)는 교차하는 비트 라인에 대하여 어레이 전압(Vs)을 인가하고 교차하는 워드 라인에 대하여 그라운드 포텐셜을 인가함으로써 선택될 수 있다.결과적으로, 감지 전류(Is)는 제 1 저항기(12a)를 통하여 흐른다. 그러나, 또한 제 2, 제 3 및 제 4 저항기(12b,12c,12d)도 어레이 전압(Vs) 및 그라운드 포텐셜 사이에 결합된다.
판독 동작 동안 스니크 경로 전류의 효과를 줄이기 위하여, 동일한 동작 포텐셜 Vb=Vs는 선택되지 않은 비트 라인으로 인가된다. Vb=Vs인 경우, 스니크 경로 전류는 제 2 및 제 4 저항기(12b,12d)를 통하여 흐르지 않도록 블로킹될 것이며, 제 3 저항기(12c)를 통하여 흐르는 스니크 경로 전류(S3)는 그라운드 포텐셜로 방향 설정될 것이며 그러므로 감지 전류(Is)를 방해하지 않을 것이다.
이와 달리, 스니크 경로 전류의 효과는 도 6b에 도시된 바와 같이 선택되지 않는 워드 라인에 대하여 동일한 동작 포텐셜 Vb=Vs를 인가함으로써 줄어들 수 있다. 스니크 경로 전류는 제 2 저항기(12b)를 통하여 흐르지 않도록 블로킹될 것이다. 제 3 및 제 4 저항기를 통하여 흐르는 스니크 경로 전류(S3,S4)는 그라운드 포텐셜로 방향 설정될 것이며 그러므로 감지 전류(Is)를 방해하지 않을 것이다.
그러므로, 어레이(10)의 선택되지 않은 비트 라인 및 워드 라인에 대하여 동일한 포텐셜을 인가하여 감지 전류(Is)의 약화를 없애거나 줄일 수 있다. 결과적으로, 감지 전류(Is) 및 그에 따른 선택된 메모리 셀의 저항 상태가 신뢰할 만하게 결정된다.
그러므로 판독 동작 동안 메모리 셀의 저항 상태가 신뢰할 만하고 신속하게감지될 수 있는 정보 저장 장치가 개시되고 있다. 판독 동작 동안 감지 전류를 약화하지 않도록 스니크 경로 전류는 블로킹되고 재방향 설정된다. 풀업 트랜지스터는 판독 동작이 매 판독마다 동일한 초기 상태에서 시작하도록 한다. 초기 상태는 메모리 셀의 저항 상태에 독립적으로 신속하게 얻어질 수 있다. 감지 증폭기를 빠르게 풀업시키고 동일한 초기 전압에서 일정하게 개시하므로 과도 전류가 정착되는 대기 시간을 줄이고 판독 동작 수행 시간을 줄인다.
감지 증폭기는 임의의 특정 유형으로 제한되지 않는다. 그러나, 도 3의 감지 증폭기가 바람직하다.
기준 전압 및 기타 기준 신호(예컨대, 임계치)가 임의의 여러 방법으로 생성될 수 있다. 예컨대, 기준 전압은 더미(dummy) 메모리 셀의 단순 저항 네트워크에 의하여 형성될 수 있다. 기준 전압을 생성하는 다른 예가 2000년 6월 20일에 출원된 양수인의 미국 특허 출원 제 09/598,671호에서 제공된다.
저항성 교차점 어레이의 메모리 셀은 임의의 특정 유형의 메모리 요소로 제한되지 않는다. 예컨대, MRAM 요소는 거대한 자기저항(giant magnetoresistance : "GMR") 메모리 요소를 포함할 수 있다.
본 발명은 이상에서 설명된 특정 실시예로 제한되는 것은 아니다. 그 대신, 본 발명은 다음의 청구범위에 따라서 해석된다.
본 발명은 메모리 셀의 저항 상태를 감지하는 시간 양을 줄인다.

Claims (8)

  1. 정보 저장 장치(8)로서,
    메모리 셀(12)의 저항성 교차점 어레이(a resistive cross point array)(10)와,
    어레이(10)에서 선택된 메모리 셀(12)의 저항 상태를 감지하는 감지 증폭기(a sense amplifier)(24)와,
    상기 감지 증폭기(24)의 입력을 일정한 전압으로 풀업시키는(pulling up) 스위치(30)를 포함하는
    정보 저장 장치(8).
  2. 제 1 항에 있어서,
    상기 전압이 어레이 전압(an array voltage)(Vs)인
    정보 저장 장치(8).
  3. 제 1 항에 있어서,
    상기 스위치(30)가 상기 감지 증폭기 입력을 풀업시키고 대기 주기(a wait period) 이후에 상기 감지 증폭기(24)가 상기 저항 상태를 감지하도록 하는제어부(a control)(32)를 더 포함하는
    정보 저장 장치(8).
  4. 제 1 항에 있어서,
    상기 스위치(30)가 실제로 상기 감지 증폭기(24)보다 더 낮은 임피던스를 가지는
    정보 저장 장치(8).
  5. 제 1 항에 있어서,
    상기 감지 증폭기(24)가 적분 캐패시터(an integration capacitor)(54) 및 직접 주입 전하 증폭기(a direct injection charge amplifier)(52)를 포함하는
    정보 저장 장치(8).
  6. 제 1 항에 있어서,
    상기 감지 증폭기(24)가 캐패시터 적분 시간에 따라서 선택된 메모리 셀(12)의 상기 저항 상태를 판정하는 회로(60,62)를 더 포함하는
    정보 저장 장치(8).
  7. 제 1 항에 있어서,
    상기 어레이(10)의 상기 메모리 셀(12)을 지나는 다수의 워드 라인 및 비트 라인(14,16)을 더 포함하되 각 메모리 셀(12)이 하나의 워드 라인(14)과 하나의 비트 라인(16)의 교차점에 있고, 상기 어레이(10)의 선택된 메모리 셀(12)에 대한 판독 동작 동안 상기 감지 증폭기(24)가 선택된 비트 라인으로 작동 포텐셜(an operating potential)을 인가하고 선택되지 않은 워드 및 비트 라인의 서브세트로 동등한 포텐셜을 인가하는
    정보 저장 장치(8).
  8. 제 1 항에 있어서,
    상기 장치(8)가 자기 랜덤 액세스 메모리(a magnetic random access memory) 장치인
    정보 저장 장치(8).
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