JP4092093B2 - メモリ・セル読み取り方法、メモリ・セル読み取り回路、および情報記憶デバイス - Google Patents
メモリ・セル読み取り方法、メモリ・セル読み取り回路、および情報記憶デバイス Download PDFInfo
- Publication number
- JP4092093B2 JP4092093B2 JP2001261181A JP2001261181A JP4092093B2 JP 4092093 B2 JP4092093 B2 JP 4092093B2 JP 2001261181 A JP2001261181 A JP 2001261181A JP 2001261181 A JP2001261181 A JP 2001261181A JP 4092093 B2 JP4092093 B2 JP 4092093B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- capacitor
- voltage
- array
- charge amplifier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
- G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/067—Single-ended amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
Description
【０００１】
【発明の属する技術分野】
本発明は、データ記憶デバイスに関するものである。特に、本発明は、抵抗交差点アレイをなすメモリ・セルを含むデータ記憶デバイス、及び、前記アレイ内のメモリ・セルの抵抗状態を検知するための方法及び装置に関するものである。
【０００２】
【従来の技術】
磁気ランダム・アクセス・メモリ（magnetic random access memory：以下、「ＭＲＡＭ」と呼ぶ）は、データ記憶のために検討されている不揮発性薄膜メモリである。典型的なＭＲＡＭ素子は、メモリ・セル・アレイを含んでいる。語線（word line）が、メモリ・セルの行に沿って延び、ビット線（bit line）が、メモリ・セルの列に沿って延びている。各メモリ・セルは、語線及びビット線の交差点に配置されている。
【０００３】
ＭＲＡＭメモリ・セルは、スピン依存トンネル（spin dependent tunneling：以下、「ＳＤＴ」と呼ぶ）接合を基礎とすることができる。典型的なＳＤＴ接合は、スピン強磁性層とセンス強磁性層とこれらの強磁性層間に挟まれた絶縁トンネル障壁とを備えている。ＳＤＴ接合の磁化配向を平行（論理「０」）または逆平行（論理「１」）にする磁界を加えることによって、ＳＤＴ接合に論理値を書き込むことができる。強磁性層のスピン分極の相対的な配向及び大きさによって、ＳＤＴ接合の抵抗状態（ＲまたはＲ＋△Ｒ）が決まる。
【０００４】
ポリマ・メモリ（polymer memory）は、データ記憶のために検討されている別の不揮発性薄膜メモリである。ポリマ・メモリは、語線がメモリ・セルの行に沿って延び、ビット線がメモリ・セルの列に沿って延びているメモリ・セル・アレイも含んでいる。ポリマ・メモリ・セルは、有極導電性ポリマ分子（polar conductive polymer molecule）に基づくメモリ素子を含んでいる。データは、ポリマ分子における「永久的分極（permanent polarization）」として記憶される（データが「永久磁気モーメント」として記憶されるＳＤＴ接合とは対照的に）。ポリマ・メモリ素子は、電界を印加することによって書き込むことができる。ポリマ・メモリ素子の抵抗状態（ＲまたはＲ＋△Ｒ）は、ポリマ分子の分極配向によって決まる。
【０００５】
薄膜メモリ素子に記憶されている論理値は、メモリ素子の抵抗状態を検知することによって読み取ることができる。選択メモリ・セルの読み取り操作中に、選択されたメモリ・セルと交差するビット線に動作電位を印加し、選択されたメモリ・セルと交差する語線にグラウンド電位を印加することができる。従って、選択されたメモリ・セルのメモリ素子を通じてセンス電流（sense current）が流れる。このセンス電流によって、メモリ素子の抵抗状態が示される。
【０００６】
しかし、アレイ内のメモリ・セルは、多くの平行経路によって互いに結合されている。ある交差点において認められる抵抗は、他の行及び列においてメモリ・セルの抵抗と平行な交差点でのメモリ・セルの抵抗に等しい。これに関して、メモリ・セル・アレイは、交差点抵抗ネットワーク（cross point resistor network）として特性を表すことができる。
【０００７】
回り込み電流（sneak path current）がセンス電流を不明瞭にしないように、選択されなかった線（例えば、選択されなかったビット線）の部分集合には、等しい動作電位が印加される。この「等電位法（equipotential method）」によって、回り込み電流を阻止するためにダイオードまたはスイッチを用いなくても、センス電流を確実に読み取ることができる。「等電位」法は２０００年３月３日に提出された譲受人の米国特許出願第０９／５６４，３０８号公報に開示されており、これを引用することにより本明細書の一部をなすものとする。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、メモリ・セルの抵抗状態を検知するための時間量を低減することにある。
【０００９】
【課題を解決するための手段】
本発明の一態様によれば、等電位法を用いて、抵抗交差点アレイをなすメモリ・セルの抵抗状態を読み取るメモリ・セル読み取り方法であって、積分コンデンサを、当該積分コンデンサに接続された積分コンデンサ充電用スイッチを用いてＶＤＤ電圧まで充電するステップと、前記積分コンデンサが出力端に接続され、選択されたメモリ・セルを交差する線が入力端に接続される直接注入電荷増幅器の入力電圧を、前記直接注入電荷増幅器の入力端と接続されたスイッチを用いてアレイ電圧までプル・アップするステップと、前記入力電圧がアレイ電圧までプル・アップされた後に、前記積分コンデンサおよび直接注入電荷増幅器を用いて前記選択されたメモリ・セルの抵抗状態を検知するステップと、を含み、前記抵抗状態を検知するステップは、検知電流を積分する前記積分コンデンサのコンデンサ積分時間から前記抵抗状態を判定する。
【００１０】
本発明の他の態様及び利点については、本発明の原理を例示した添付図面に関連してなされる下記の詳細な説明から明らかになるであろう。
【００１１】
【発明の実施の形態】
例証のために図面に示すように、本発明は、メモリ・セル・アレイと、選択されたメモリ・セルの抵抗状態を確実に検知するための少なくとも１つのセンス・アンプとを含む情報記憶デバイスによって具現化される。選択されたメモリ・セルに対する読み取り操作中に、センス・アンプは、選択されたビット線に動作電位を印加し、選択されなかった語線及びビット線の部分集合に等電位を印加する。選択されたメモリ・セルの抵抗状態を検知する前に、センス・アンプの入力は、強制的に既知の一定の状態にされる。選択されなかった線の部分集合を等電位にすることにより、選択されたメモリ・セルの読み取り操作に対する寄生電流による妨害を阻止することができる。強制的にセンス・アンプの入力を既知の一定の状態にすることにより、選択されたメモリ・セルの抵抗状態を検知するための時間が短縮される。
【００１２】
図１を参照すると、抵抗交差点アレイ１０をなすメモリ・セル１２を含む情報記憶デバイス８が例示されている。メモリ・セル１２は、行及び列をなすように構成されており、行はｘ方向に沿って延び、列はｙ方向に沿って延びている。装置８の説明を単純化するため、比較的に少数のメモリ・セル１２だけを示している。実際には、任意のサイズのアレイを利用することができる。
【００１３】
語線１４として機能するトレースが、メモリ・セル・アレイ１０の平面内の一方の側をｘ方向に沿って延びている。ビット線１６として機能するトレースが、メモリ・セル・アレイ１０の平面内のもう一方の側をｙ方向に沿って延びている。アレイ１０の各行毎に１つの語線１４と、アレイ１０の各列毎に１つのビット線１６とを設けることができる。各メモリ・セル１２は、対応する語線１４とビット線１６の交差点に配置されている。
【００１４】
メモリ・セル１２は、薄膜メモリ素子を含みうる。例えば、データは、メモリ素子に「永久磁気モーメント（permanent magnetic moment）」（ＭＲＡＭ技術の場合）または「永久分極」（ポリマ・メモリ技術の場合）として記憶することができる。磁気メモリ素子は、語線１４及びビット線１６を介して磁界を加えることによって書き込むことができ、一方、ポリマ・メモリ素子は、語線１４及びビット線１６を介して電界を印加することによって書き込むことができる。ＭＲＡＭメモリ素子の抵抗（ＲまたはＲ＋△Ｒ）は自由層(free layer)の磁化の配向によって決まり、一方、ポリマ・メモリ素子の抵抗（ＲまたはＲ＋△Ｒ）はポリマ分子の分極の配向によって決まる。
【００１５】
装置８は、行復号回路１８も含んでいる。読み取り操作中に、行復号回路１８は、定アレイ電圧（Ｖｓ）またはグラウンド電位を語線１４に印加することができる。定アレイ電圧（Ｖｓ）は、外部回路によって供給することができる。
【００１６】
記憶デバイス８は、読み取り操作中に選択されたメモリ・セル１２の抵抗状態を検知するための読み取り回路と、書き込み操作中に選択されたメモリ・セル１２の磁化に配向を施すための書き込み回路とをさらに含んでいる。読み取り回路は、ほぼ全体が２０で表示されている。書き込み回路は、記憶デバイス８の説明を単純化するため示されていない。
【００１７】
読み取り回路２０は、複数のステアリング回路２２及びセンス・アンプ２４を含んでいる。複数ビット線１６が、各ステアリング回路２２に接続されている。各ステアリング回路２２は、動作電位源またはセンス・アンプ２４に各ビット線１６を接続することが可能な１組のスイッチを含んでいる。センス・アンプ２４の出力は、データ・レジスタ２６に供給され、装置８のＩ／Ｏパッド２８に結合される。
【００１８】
読み取り回路２０は、複数のプル・アップ・トランジスタ３０もさらに含んでいる。選択されたメモリ・セル１２に対する読み取り操作中、プル・アップ・トランジスタ３０は、センス・アンプ２４の入力電圧（Ｖin）をプル・アップする。入力電圧（Ｖin）は、アレイ電圧（Ｖs）までプル・アップされる。そして、センス・アンプ２４は、選択されたメモリ・セル１２の抵抗状態を検知する。プル・アップ・トランジスタ３０は、センス・アンプの入力をアレイ電圧（Ｖｉｎ）までプル・アップすることによって、センス・アンプの入力を強制的に既知の一定条件にする。図２〜図６に関連して後述のように、センス・アンプの入力を強制的に既知の一定条件にすることによって、読み取り操作の実施時間が短縮される。
【００１９】
記憶デバイス８は、アドレス・ストローブ信号（strobe signal：以下、「ＳＴＲ」と呼ぶ）と、読み取り操作の「整定（settle）」及び「積分（integration）」段階を制御する積分制御信号（integrator control signal：以下、「ＩＮＴ」と呼ぶ）と、センス・アンプ２４のリセットとプリセットと起動と記憶とを制御する信号（以下、「ＳＡ」と呼ぶ）と、センス・アンプ２４の動作に関連したプル・アップ・トランジスタ３０の順序づけを制御する信号（以下、「ＰＵ」と呼ぶ）とを発生する制御回路３２も含んでいる。制御回路３２は、読み取り及び書き込み操作を制御するための他の信号を発生する。制御回路３２は、メモリ・セル・アレイ１０に近い状態マシンとして実施することができる。代わりに、外部メモリ・コントローラによって、制御信号を発生することもできる。
【００２０】
図４は、直接注入電荷増幅器５２及び積分コンデンサ５４を含む典型的なセンス・アンプ２４を示す。電荷増幅器５２及びコンデンサ５４を選択されたビット線に結合するステアリング回路スイッチ５６は、第１のスイッチ５６と呼ぶことにする。センス・アンプ２４の一部をなす第２のスイッチ５８は、コンデンサ５４をＶDD電圧の供給源に結合する。
【００２１】
第１のスイッチ５６を閉じると選択されたビット線がセンス・アンプ２４に接続され、第２のスイッチ５８を閉じるとコンデンサ５４がＶDD電圧まで充電される。プル・アップ・トランジスタ３０にパルスを生じさせると、センス・アンプの入力が、アレイ電圧（Ｖs）まで充電される。
【００２２】
図２及び図３をさらに参照すると、直接注入電荷増幅器５２及び積分コンデンサ５４を利用して、選択されたメモリ・セルの読み取り操作中に、アレイ１０に等電位を印加する方法が例示されている。読み取り操作の開始時に、選択された語線１４をグラウンド電位に接続し（アドレス選択ストローブ信号ＳＴＲによって、語線アドレスがセットされる）、選択されたビット線１６を直接注入電荷増幅器５２の入力に接続し、選択されなかった線の部分集合をアレイ電圧（Ｖs）に接続することによって、アドレスが選択される（ブロック１００）。選択されなかった線に印加される電圧（Ｖs）は、選択されたビット線に印加される電圧と同じ大きさを備えている。従って、回り込み電流によって、センス電流が妨害されることはない。
【００２３】
次に、直接注入電荷増幅器５２の出力をＶDDに接続することによって、整定段階（settle phase）が開始される（ブロック１０２）。整定段階の開始直後に、制御信号ＰＵ（ブロック１０４）によって、プル・アップ・トランジスタ３０がパルスを生じさせられる。プル・アップ・トランジスタ３０はインピーダンスが低いので、選択ビット線１６及び直接注入電荷増幅器５２の入力電圧（Ｖin）は急速にアレイ電圧（Ｖs）まで充電される。従って、既知の初期状態が選択されたビット線１６に適用される。
【００２４】
プル・アップ・トランジスタ３０をオフにすると、選択されたビット線電圧は、直接注入電荷増幅器のオフセット・パラメータによって決まる動作電圧まで減衰する。直接注入電荷増幅器５２は、選択されたビット線１６に調整された電圧を印加する。
【００２５】
センス・アンプ２４における全ての電圧及び電流の過渡状態を極めて低いレベルまで整定させるため、待機時間（Ｗ１）が課せられる（ブロック１０６）。直接注入電荷増幅器５２が理想的でありオフセットがない場合には、センス電流は、すぐに安定してすぐに検知することができる。しかし、実際には、直接注入電荷増幅器５２にはオフセットがある。このオフセットによって、センス電流に過渡状態が生じる。これらの過渡状態は、センス電流の検知前に整定させるのが望ましい。
【００２６】
過渡状態が整定されると積分段階が開始される。しかし、積分段階の開始直前に、制御信号によって、センス増幅器２４のリセットとプリセットと起動とを行う。
【００２７】
次に、図５をもう一度参照する。センス電流を用いて積分コンデンサ５４に放電させることによって、積分段階が開始される（ブロック１０８）。積分コンデンサ５４の電圧（Ｖcap）は、選択されたメモリ・セル１２の抵抗によって決まる速度で減衰する。コンデンサ電圧（Ｖcap）の降下は、選択されたメモリ・セル１２が大きい抵抗（Ｒ＋△Ｒ）を有する場合には遅くなり、選択されたメモリ・セル１２が小さい抵抗（Ｒ）を有する場合には速くなる。
【００２８】
コンデンサ電圧（Ｖcap）が基準電圧（Ｖt）まで減衰する時間を測定し（ブロック１１０）、その測定時間としきい値とを比較する（ブロック１１２）。第１のコンパレータ６０によって、コンデンサ電圧（Ｖcap）としきい値電圧（Ｖt）とを比較する。選択されたメモリ・セル１２の抵抗状態、したがって、選択されたメモリ・セル１２の論理値は、しきい値電圧（Ｖt）に達する時間に従って判定することができる。
【００２９】
例えば、第２のコンパレータ６２によって、第１のコンパレータ６０の出力と、特定の時間に高から低に（あるいはその逆に）遷移するクロック・パルス（以下、「ＣＰ」と呼ぶ）とを比較することができる。第２のコンパレータ６２は、データ・レジスタ２６にデータ信号（以下、「ＤＡＴ」と呼ぶ）を供給する。コンデンサ電圧（Ｖcap）が、クロック・パルスＣＰの遷移前に、しきい値電圧（Ｖt）未満にまで降下すると、ＤＡＴによって、小さいセル抵抗（Ｒ）に対応する論理値（実線で示された）が表示される。コンデンサ電圧（Ｖcap）が、クロック・パルスの遷移後に、しきい値電圧（Ｖt）未満にまで降下すると、ＤＡＴによって、大きいセル抵抗（Ｒ＋△Ｒ）に対応する論理値（点線で示された）が得られる。
【００３０】
しきい値電圧（Ｖt）は、ＶDD電圧より低いが、アレイ電圧（Ｖs）より高いｄｃ電圧とすることができる。すなわち、Ｖs＜Ｖt＜ＶDDである。クロック・パルス（ＣＰ）の遷移は、大きい抵抗状態の第１のスイッチングしきい値時間（Ｔ1）と小さい抵抗状態の第２のスイッチングしきい値時間（Ｔ2）の間の時間（Ｔ0）において生じることができる。しきい値電圧（Ｖt）及びクロック・パルス（ＣＰ）は、外部基準回路（external reference circuit）によって発生することができる。
【００３１】
図６は、４つの読み取り操作におけるコンデンサ電圧（Ｖcap）及びセンス・アンプの入力電圧（Ｖin）を示す。各読み取り操作中、センス電流の積分前に、プル・アップ・トランジスタ３０がパルスを生じさせられる（制御信号ＰＵによって）。プル・アップ・トランジスタ３０は、有限持続時間にわたってパルスを生じさせられるが、その有限持続時間は、過渡状態が整定する時間より短い。例えば、有限持続時間は、整定時間の１０％とすることができる。
【００３２】
第１の読み取り操作が大きい抵抗状態を有する選択されたメモリ・セルに対して実施され、第２の読み取り操作が小さい抵抗状態を有する選択されたメモリ・セルに対して実施され、第３の読み取り操作が短い積分時間にわたって実施され、第４の読み取り操作が長い積分時間にわたって実施される。各読み取り操作毎に、センス・アンプの入力は同じ電圧から開始される。
【００３３】
プル・アップ・トランジスタ３０がない場合には、「整定」段階（settle phase）の開始時における初期状態によって、「整定」段階の持続時間が決まる。短い積分時間及び大きい抵抗値が検知されると、通常、電荷増幅器５２が線形モードにおいて作動し、電荷増幅器５２の電圧が飽和レベル以上になる。その結果、「整定」段階は短くなる。長い積分時間及び小さい抵抗値が検知されると、電荷増幅器が飽和して動作する初期状態になる。その結果、「整定」段階は長くなる。
【００３４】
しかしながら、プル・アップ・トランジスタ３０を用いると、４つの読み取り操作のすべてが、センス・アンプ入力において同じ電圧で開始される。結果として、それぞれの４つの読み取り操作は、「整定」段階が短くなる。
【００３５】
図７Ａ及び図７Ｂは、等電位法によって、回り込み電流による読み取り操作の妨害を阻止する方法を示す。図７Ａは、メモリ・セル・アレイ１０の電気的同等物を示す。選択されたメモリ・セルは、第１の抵抗器１２ａによって表され、選択されなかったメモリ・セルは、第２と第３と第４との抵抗器１２ｂと１２ｃと１２ｄとによって表される。第２の抵抗器１２ｂは選択されたビット線に沿った選択されなかったメモリ・セルを表し、第３の抵抗器１２ｃは選択された語線に沿った選択されなかったメモリ・セルを表し、第４の抵抗器１２ｄは残りの選択されなかったメモリ・セルを表す。例えば、メモリ・セル１２の全てが、約Ｒの公称抵抗を有しており、アレイ１０が、ｎ行及びｍ列を備えている場合には、第２の抵抗器１２ｂの抵抗は約Ｒ／（ｎ−１）になり、第３の抵抗器１２ｃの抵抗は約Ｒ／（ｍ−１）になり、第４の抵抗器１２ｄの抵抗は約Ｒ／［（ｎ−１）（ｍ−１）］になる。
【００３６】
第１の抵抗器１２ａは、交差するビット線にアレイ電圧（Ｖs）を印加し、交差する語線にグラウンド電位を印加することによって選択することができる。従って、センス電流（Ｉs）が第１の抵抗器１２ａを流れる。しかし、第２と第３と第４との抵抗器１２ｂと１２ｃと１２ｄもアレイ電圧（Ｖs）とグラウンド電位との間に結合される。
【００３７】
読み取り操作中における回り込み電流の影響を低減するため、同じ動作電位Ｖb＝Ｖsが、選択されなかったビット線に印加される。Ｖb＝Ｖsの場合には、回り込み電流は、第２の抵抗器１２ｂ及び第４の抵抗器１２ｄを流れることができなくなり、第３の抵抗器１２ｃを流れる回り込み電流Ｓ３は、グラウンド電位に送られるので、センス電流（Ｉs）の妨害をすることはない。
【００３８】
代わりに、図７Ｂに示すように、回り込み電流の影響は、選択されなかった語線に同じ動作電位Ｖb＝Ｖsを印加することによって低減することができる。回り込み電流は、第２の抵抗器１２ｂを流れることができなくなる。第３の抵抗器１２ｃ及び第４の抵抗器１２ｄを流れる回り込み電流Ｓ３及びＳ４は、グラウンド電位に送られ、従って、センス電流（Ｉs）の妨害をすることはない。
【００３９】
従って、アレイ１０の選択されなかったビット線または語線に等電位を印加すると、センス電流（Ｉs）の不明瞭さをなくすか、または、軽減することができる。この結果、センス電流（Ｉs）、従って、選択されたメモリ・セルの抵抗状態が、確実に判定される。
【００４０】
このように、読み取り操作中に、メモリ・セルの抵抗状態を確実かつ迅速に検知することができる情報記憶デバイスを開示した。読み取り操作においてセンス電流が不明瞭にならないように、回り込み電流は阻止されるかまたは向きを直される。プル・アップ・トランジスタによって、読み取り毎に同じ初期状態で強制的に読み取り操作を開始する。初期状態は、メモリ・セルの抵抗状態とは関係なく迅速に実現される。センス・アンプの入力を迅速に引き上げ、一貫して同じ初期電圧で開始することによって、過渡状態が整定するのを待つ時間が短縮され、読み取り操作を実施する時間が短縮される。
【００４１】
センス・アンプは、特定のタイプに制限されるものではない。しかし、図４のセンス・アンプが望ましい。
【００４２】
基準電圧及び他の基準信号（例えば、しきい値）は、任意のいくつかの方法で発生させることができる。例えば、基準電圧は、単純な抵抗ネットワークをなすダミー・メモリ・セルによって発生させることができる。基準電圧発生の他の例は、２０００年６月２０日に提出された本件出願人の米国特許出願第０９／５９８，６７１号に記載されている。
【００４３】
抵抗交差点アレイをなすメモリ・セルは、特定のタイプのメモリ素子に制限されるものではない。例えば、ＭＲＡＭ素子には、巨大磁気抵抗（giant magnetoresistance：ＧＭＲ）メモリ素子を含みうる。
【００４４】
本発明は、上記において解説されて例示された特定の実施態様に制限されるものではない。その代わり、本発明は付属の請求項に従って解釈される。
【図面の簡単な説明】
【図１】本発明による情報記憶デバイスを示す概略図である。
【図２】図１の装置におけるメモリ・セルの読み取り方法を示す流れ図である。
【図３】図１の装置におけるメモリ・セルの読み取り方法を示す概略図である。
【図４】図１の装置の典型的なセンス・アンプを示す概略図である。
【図５】図４のハードウェア実施例によって読み取り操作中に発生する信号を示す概略図である。
【図６】一連の読み取り操作中におけるコンデンサ電圧及びセンス・アンプ入力電圧を示す概略図である。
【図７】Ａ及びＢは、図１に示す装置の抵抗交差点アレイの電気的同等物を流れるセンス電流及び回り込み電流を示す概略図である。
【符号の説明】
８ 情報記憶デバイス
１０ 抵抗交差点アレイ
１２ メモリ・セル
１４ 語線
１６ ビット線
２４ センス・アンプ
３０ スイッチ
３２ 制御回路
５２ 電荷増幅器
【発明の属する技術分野】
本発明は、データ記憶デバイスに関するものである。特に、本発明は、抵抗交差点アレイをなすメモリ・セルを含むデータ記憶デバイス、及び、前記アレイ内のメモリ・セルの抵抗状態を検知するための方法及び装置に関するものである。
【０００２】
【従来の技術】
磁気ランダム・アクセス・メモリ（magnetic random access memory：以下、「ＭＲＡＭ」と呼ぶ）は、データ記憶のために検討されている不揮発性薄膜メモリである。典型的なＭＲＡＭ素子は、メモリ・セル・アレイを含んでいる。語線（word line）が、メモリ・セルの行に沿って延び、ビット線（bit line）が、メモリ・セルの列に沿って延びている。各メモリ・セルは、語線及びビット線の交差点に配置されている。
【０００３】
ＭＲＡＭメモリ・セルは、スピン依存トンネル（spin dependent tunneling：以下、「ＳＤＴ」と呼ぶ）接合を基礎とすることができる。典型的なＳＤＴ接合は、スピン強磁性層とセンス強磁性層とこれらの強磁性層間に挟まれた絶縁トンネル障壁とを備えている。ＳＤＴ接合の磁化配向を平行（論理「０」）または逆平行（論理「１」）にする磁界を加えることによって、ＳＤＴ接合に論理値を書き込むことができる。強磁性層のスピン分極の相対的な配向及び大きさによって、ＳＤＴ接合の抵抗状態（ＲまたはＲ＋△Ｒ）が決まる。
【０００４】
ポリマ・メモリ（polymer memory）は、データ記憶のために検討されている別の不揮発性薄膜メモリである。ポリマ・メモリは、語線がメモリ・セルの行に沿って延び、ビット線がメモリ・セルの列に沿って延びているメモリ・セル・アレイも含んでいる。ポリマ・メモリ・セルは、有極導電性ポリマ分子（polar conductive polymer molecule）に基づくメモリ素子を含んでいる。データは、ポリマ分子における「永久的分極（permanent polarization）」として記憶される（データが「永久磁気モーメント」として記憶されるＳＤＴ接合とは対照的に）。ポリマ・メモリ素子は、電界を印加することによって書き込むことができる。ポリマ・メモリ素子の抵抗状態（ＲまたはＲ＋△Ｒ）は、ポリマ分子の分極配向によって決まる。
【０００５】
薄膜メモリ素子に記憶されている論理値は、メモリ素子の抵抗状態を検知することによって読み取ることができる。選択メモリ・セルの読み取り操作中に、選択されたメモリ・セルと交差するビット線に動作電位を印加し、選択されたメモリ・セルと交差する語線にグラウンド電位を印加することができる。従って、選択されたメモリ・セルのメモリ素子を通じてセンス電流（sense current）が流れる。このセンス電流によって、メモリ素子の抵抗状態が示される。
【０００６】
しかし、アレイ内のメモリ・セルは、多くの平行経路によって互いに結合されている。ある交差点において認められる抵抗は、他の行及び列においてメモリ・セルの抵抗と平行な交差点でのメモリ・セルの抵抗に等しい。これに関して、メモリ・セル・アレイは、交差点抵抗ネットワーク（cross point resistor network）として特性を表すことができる。
【０００７】
回り込み電流（sneak path current）がセンス電流を不明瞭にしないように、選択されなかった線（例えば、選択されなかったビット線）の部分集合には、等しい動作電位が印加される。この「等電位法（equipotential method）」によって、回り込み電流を阻止するためにダイオードまたはスイッチを用いなくても、センス電流を確実に読み取ることができる。「等電位」法は２０００年３月３日に提出された譲受人の米国特許出願第０９／５６４，３０８号公報に開示されており、これを引用することにより本明細書の一部をなすものとする。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、メモリ・セルの抵抗状態を検知するための時間量を低減することにある。
【０００９】
【課題を解決するための手段】
本発明の一態様によれば、等電位法を用いて、抵抗交差点アレイをなすメモリ・セルの抵抗状態を読み取るメモリ・セル読み取り方法であって、積分コンデンサを、当該積分コンデンサに接続された積分コンデンサ充電用スイッチを用いてＶＤＤ電圧まで充電するステップと、前記積分コンデンサが出力端に接続され、選択されたメモリ・セルを交差する線が入力端に接続される直接注入電荷増幅器の入力電圧を、前記直接注入電荷増幅器の入力端と接続されたスイッチを用いてアレイ電圧までプル・アップするステップと、前記入力電圧がアレイ電圧までプル・アップされた後に、前記積分コンデンサおよび直接注入電荷増幅器を用いて前記選択されたメモリ・セルの抵抗状態を検知するステップと、を含み、前記抵抗状態を検知するステップは、検知電流を積分する前記積分コンデンサのコンデンサ積分時間から前記抵抗状態を判定する。
【００１０】
本発明の他の態様及び利点については、本発明の原理を例示した添付図面に関連してなされる下記の詳細な説明から明らかになるであろう。
【００１１】
【発明の実施の形態】
例証のために図面に示すように、本発明は、メモリ・セル・アレイと、選択されたメモリ・セルの抵抗状態を確実に検知するための少なくとも１つのセンス・アンプとを含む情報記憶デバイスによって具現化される。選択されたメモリ・セルに対する読み取り操作中に、センス・アンプは、選択されたビット線に動作電位を印加し、選択されなかった語線及びビット線の部分集合に等電位を印加する。選択されたメモリ・セルの抵抗状態を検知する前に、センス・アンプの入力は、強制的に既知の一定の状態にされる。選択されなかった線の部分集合を等電位にすることにより、選択されたメモリ・セルの読み取り操作に対する寄生電流による妨害を阻止することができる。強制的にセンス・アンプの入力を既知の一定の状態にすることにより、選択されたメモリ・セルの抵抗状態を検知するための時間が短縮される。
【００１２】
図１を参照すると、抵抗交差点アレイ１０をなすメモリ・セル１２を含む情報記憶デバイス８が例示されている。メモリ・セル１２は、行及び列をなすように構成されており、行はｘ方向に沿って延び、列はｙ方向に沿って延びている。装置８の説明を単純化するため、比較的に少数のメモリ・セル１２だけを示している。実際には、任意のサイズのアレイを利用することができる。
【００１３】
語線１４として機能するトレースが、メモリ・セル・アレイ１０の平面内の一方の側をｘ方向に沿って延びている。ビット線１６として機能するトレースが、メモリ・セル・アレイ１０の平面内のもう一方の側をｙ方向に沿って延びている。アレイ１０の各行毎に１つの語線１４と、アレイ１０の各列毎に１つのビット線１６とを設けることができる。各メモリ・セル１２は、対応する語線１４とビット線１６の交差点に配置されている。
【００１４】
メモリ・セル１２は、薄膜メモリ素子を含みうる。例えば、データは、メモリ素子に「永久磁気モーメント（permanent magnetic moment）」（ＭＲＡＭ技術の場合）または「永久分極」（ポリマ・メモリ技術の場合）として記憶することができる。磁気メモリ素子は、語線１４及びビット線１６を介して磁界を加えることによって書き込むことができ、一方、ポリマ・メモリ素子は、語線１４及びビット線１６を介して電界を印加することによって書き込むことができる。ＭＲＡＭメモリ素子の抵抗（ＲまたはＲ＋△Ｒ）は自由層(free layer)の磁化の配向によって決まり、一方、ポリマ・メモリ素子の抵抗（ＲまたはＲ＋△Ｒ）はポリマ分子の分極の配向によって決まる。
【００１５】
装置８は、行復号回路１８も含んでいる。読み取り操作中に、行復号回路１８は、定アレイ電圧（Ｖｓ）またはグラウンド電位を語線１４に印加することができる。定アレイ電圧（Ｖｓ）は、外部回路によって供給することができる。
【００１６】
記憶デバイス８は、読み取り操作中に選択されたメモリ・セル１２の抵抗状態を検知するための読み取り回路と、書き込み操作中に選択されたメモリ・セル１２の磁化に配向を施すための書き込み回路とをさらに含んでいる。読み取り回路は、ほぼ全体が２０で表示されている。書き込み回路は、記憶デバイス８の説明を単純化するため示されていない。
【００１７】
読み取り回路２０は、複数のステアリング回路２２及びセンス・アンプ２４を含んでいる。複数ビット線１６が、各ステアリング回路２２に接続されている。各ステアリング回路２２は、動作電位源またはセンス・アンプ２４に各ビット線１６を接続することが可能な１組のスイッチを含んでいる。センス・アンプ２４の出力は、データ・レジスタ２６に供給され、装置８のＩ／Ｏパッド２８に結合される。
【００１８】
読み取り回路２０は、複数のプル・アップ・トランジスタ３０もさらに含んでいる。選択されたメモリ・セル１２に対する読み取り操作中、プル・アップ・トランジスタ３０は、センス・アンプ２４の入力電圧（Ｖin）をプル・アップする。入力電圧（Ｖin）は、アレイ電圧（Ｖs）までプル・アップされる。そして、センス・アンプ２４は、選択されたメモリ・セル１２の抵抗状態を検知する。プル・アップ・トランジスタ３０は、センス・アンプの入力をアレイ電圧（Ｖｉｎ）までプル・アップすることによって、センス・アンプの入力を強制的に既知の一定条件にする。図２〜図６に関連して後述のように、センス・アンプの入力を強制的に既知の一定条件にすることによって、読み取り操作の実施時間が短縮される。
【００１９】
記憶デバイス８は、アドレス・ストローブ信号（strobe signal：以下、「ＳＴＲ」と呼ぶ）と、読み取り操作の「整定（settle）」及び「積分（integration）」段階を制御する積分制御信号（integrator control signal：以下、「ＩＮＴ」と呼ぶ）と、センス・アンプ２４のリセットとプリセットと起動と記憶とを制御する信号（以下、「ＳＡ」と呼ぶ）と、センス・アンプ２４の動作に関連したプル・アップ・トランジスタ３０の順序づけを制御する信号（以下、「ＰＵ」と呼ぶ）とを発生する制御回路３２も含んでいる。制御回路３２は、読み取り及び書き込み操作を制御するための他の信号を発生する。制御回路３２は、メモリ・セル・アレイ１０に近い状態マシンとして実施することができる。代わりに、外部メモリ・コントローラによって、制御信号を発生することもできる。
【００２０】
図４は、直接注入電荷増幅器５２及び積分コンデンサ５４を含む典型的なセンス・アンプ２４を示す。電荷増幅器５２及びコンデンサ５４を選択されたビット線に結合するステアリング回路スイッチ５６は、第１のスイッチ５６と呼ぶことにする。センス・アンプ２４の一部をなす第２のスイッチ５８は、コンデンサ５４をＶDD電圧の供給源に結合する。
【００２１】
第１のスイッチ５６を閉じると選択されたビット線がセンス・アンプ２４に接続され、第２のスイッチ５８を閉じるとコンデンサ５４がＶDD電圧まで充電される。プル・アップ・トランジスタ３０にパルスを生じさせると、センス・アンプの入力が、アレイ電圧（Ｖs）まで充電される。
【００２２】
図２及び図３をさらに参照すると、直接注入電荷増幅器５２及び積分コンデンサ５４を利用して、選択されたメモリ・セルの読み取り操作中に、アレイ１０に等電位を印加する方法が例示されている。読み取り操作の開始時に、選択された語線１４をグラウンド電位に接続し（アドレス選択ストローブ信号ＳＴＲによって、語線アドレスがセットされる）、選択されたビット線１６を直接注入電荷増幅器５２の入力に接続し、選択されなかった線の部分集合をアレイ電圧（Ｖs）に接続することによって、アドレスが選択される（ブロック１００）。選択されなかった線に印加される電圧（Ｖs）は、選択されたビット線に印加される電圧と同じ大きさを備えている。従って、回り込み電流によって、センス電流が妨害されることはない。
【００２３】
次に、直接注入電荷増幅器５２の出力をＶDDに接続することによって、整定段階（settle phase）が開始される（ブロック１０２）。整定段階の開始直後に、制御信号ＰＵ（ブロック１０４）によって、プル・アップ・トランジスタ３０がパルスを生じさせられる。プル・アップ・トランジスタ３０はインピーダンスが低いので、選択ビット線１６及び直接注入電荷増幅器５２の入力電圧（Ｖin）は急速にアレイ電圧（Ｖs）まで充電される。従って、既知の初期状態が選択されたビット線１６に適用される。
【００２４】
プル・アップ・トランジスタ３０をオフにすると、選択されたビット線電圧は、直接注入電荷増幅器のオフセット・パラメータによって決まる動作電圧まで減衰する。直接注入電荷増幅器５２は、選択されたビット線１６に調整された電圧を印加する。
【００２５】
センス・アンプ２４における全ての電圧及び電流の過渡状態を極めて低いレベルまで整定させるため、待機時間（Ｗ１）が課せられる（ブロック１０６）。直接注入電荷増幅器５２が理想的でありオフセットがない場合には、センス電流は、すぐに安定してすぐに検知することができる。しかし、実際には、直接注入電荷増幅器５２にはオフセットがある。このオフセットによって、センス電流に過渡状態が生じる。これらの過渡状態は、センス電流の検知前に整定させるのが望ましい。
【００２６】
過渡状態が整定されると積分段階が開始される。しかし、積分段階の開始直前に、制御信号によって、センス増幅器２４のリセットとプリセットと起動とを行う。
【００２７】
次に、図５をもう一度参照する。センス電流を用いて積分コンデンサ５４に放電させることによって、積分段階が開始される（ブロック１０８）。積分コンデンサ５４の電圧（Ｖcap）は、選択されたメモリ・セル１２の抵抗によって決まる速度で減衰する。コンデンサ電圧（Ｖcap）の降下は、選択されたメモリ・セル１２が大きい抵抗（Ｒ＋△Ｒ）を有する場合には遅くなり、選択されたメモリ・セル１２が小さい抵抗（Ｒ）を有する場合には速くなる。
【００２８】
コンデンサ電圧（Ｖcap）が基準電圧（Ｖt）まで減衰する時間を測定し（ブロック１１０）、その測定時間としきい値とを比較する（ブロック１１２）。第１のコンパレータ６０によって、コンデンサ電圧（Ｖcap）としきい値電圧（Ｖt）とを比較する。選択されたメモリ・セル１２の抵抗状態、したがって、選択されたメモリ・セル１２の論理値は、しきい値電圧（Ｖt）に達する時間に従って判定することができる。
【００２９】
例えば、第２のコンパレータ６２によって、第１のコンパレータ６０の出力と、特定の時間に高から低に（あるいはその逆に）遷移するクロック・パルス（以下、「ＣＰ」と呼ぶ）とを比較することができる。第２のコンパレータ６２は、データ・レジスタ２６にデータ信号（以下、「ＤＡＴ」と呼ぶ）を供給する。コンデンサ電圧（Ｖcap）が、クロック・パルスＣＰの遷移前に、しきい値電圧（Ｖt）未満にまで降下すると、ＤＡＴによって、小さいセル抵抗（Ｒ）に対応する論理値（実線で示された）が表示される。コンデンサ電圧（Ｖcap）が、クロック・パルスの遷移後に、しきい値電圧（Ｖt）未満にまで降下すると、ＤＡＴによって、大きいセル抵抗（Ｒ＋△Ｒ）に対応する論理値（点線で示された）が得られる。
【００３０】
しきい値電圧（Ｖt）は、ＶDD電圧より低いが、アレイ電圧（Ｖs）より高いｄｃ電圧とすることができる。すなわち、Ｖs＜Ｖt＜ＶDDである。クロック・パルス（ＣＰ）の遷移は、大きい抵抗状態の第１のスイッチングしきい値時間（Ｔ1）と小さい抵抗状態の第２のスイッチングしきい値時間（Ｔ2）の間の時間（Ｔ0）において生じることができる。しきい値電圧（Ｖt）及びクロック・パルス（ＣＰ）は、外部基準回路（external reference circuit）によって発生することができる。
【００３１】
図６は、４つの読み取り操作におけるコンデンサ電圧（Ｖcap）及びセンス・アンプの入力電圧（Ｖin）を示す。各読み取り操作中、センス電流の積分前に、プル・アップ・トランジスタ３０がパルスを生じさせられる（制御信号ＰＵによって）。プル・アップ・トランジスタ３０は、有限持続時間にわたってパルスを生じさせられるが、その有限持続時間は、過渡状態が整定する時間より短い。例えば、有限持続時間は、整定時間の１０％とすることができる。
【００３２】
第１の読み取り操作が大きい抵抗状態を有する選択されたメモリ・セルに対して実施され、第２の読み取り操作が小さい抵抗状態を有する選択されたメモリ・セルに対して実施され、第３の読み取り操作が短い積分時間にわたって実施され、第４の読み取り操作が長い積分時間にわたって実施される。各読み取り操作毎に、センス・アンプの入力は同じ電圧から開始される。
【００３３】
プル・アップ・トランジスタ３０がない場合には、「整定」段階（settle phase）の開始時における初期状態によって、「整定」段階の持続時間が決まる。短い積分時間及び大きい抵抗値が検知されると、通常、電荷増幅器５２が線形モードにおいて作動し、電荷増幅器５２の電圧が飽和レベル以上になる。その結果、「整定」段階は短くなる。長い積分時間及び小さい抵抗値が検知されると、電荷増幅器が飽和して動作する初期状態になる。その結果、「整定」段階は長くなる。
【００３４】
しかしながら、プル・アップ・トランジスタ３０を用いると、４つの読み取り操作のすべてが、センス・アンプ入力において同じ電圧で開始される。結果として、それぞれの４つの読み取り操作は、「整定」段階が短くなる。
【００３５】
図７Ａ及び図７Ｂは、等電位法によって、回り込み電流による読み取り操作の妨害を阻止する方法を示す。図７Ａは、メモリ・セル・アレイ１０の電気的同等物を示す。選択されたメモリ・セルは、第１の抵抗器１２ａによって表され、選択されなかったメモリ・セルは、第２と第３と第４との抵抗器１２ｂと１２ｃと１２ｄとによって表される。第２の抵抗器１２ｂは選択されたビット線に沿った選択されなかったメモリ・セルを表し、第３の抵抗器１２ｃは選択された語線に沿った選択されなかったメモリ・セルを表し、第４の抵抗器１２ｄは残りの選択されなかったメモリ・セルを表す。例えば、メモリ・セル１２の全てが、約Ｒの公称抵抗を有しており、アレイ１０が、ｎ行及びｍ列を備えている場合には、第２の抵抗器１２ｂの抵抗は約Ｒ／（ｎ−１）になり、第３の抵抗器１２ｃの抵抗は約Ｒ／（ｍ−１）になり、第４の抵抗器１２ｄの抵抗は約Ｒ／［（ｎ−１）（ｍ−１）］になる。
【００３６】
第１の抵抗器１２ａは、交差するビット線にアレイ電圧（Ｖs）を印加し、交差する語線にグラウンド電位を印加することによって選択することができる。従って、センス電流（Ｉs）が第１の抵抗器１２ａを流れる。しかし、第２と第３と第４との抵抗器１２ｂと１２ｃと１２ｄもアレイ電圧（Ｖs）とグラウンド電位との間に結合される。
【００３７】
読み取り操作中における回り込み電流の影響を低減するため、同じ動作電位Ｖb＝Ｖsが、選択されなかったビット線に印加される。Ｖb＝Ｖsの場合には、回り込み電流は、第２の抵抗器１２ｂ及び第４の抵抗器１２ｄを流れることができなくなり、第３の抵抗器１２ｃを流れる回り込み電流Ｓ３は、グラウンド電位に送られるので、センス電流（Ｉs）の妨害をすることはない。
【００３８】
代わりに、図７Ｂに示すように、回り込み電流の影響は、選択されなかった語線に同じ動作電位Ｖb＝Ｖsを印加することによって低減することができる。回り込み電流は、第２の抵抗器１２ｂを流れることができなくなる。第３の抵抗器１２ｃ及び第４の抵抗器１２ｄを流れる回り込み電流Ｓ３及びＳ４は、グラウンド電位に送られ、従って、センス電流（Ｉs）の妨害をすることはない。
【００３９】
従って、アレイ１０の選択されなかったビット線または語線に等電位を印加すると、センス電流（Ｉs）の不明瞭さをなくすか、または、軽減することができる。この結果、センス電流（Ｉs）、従って、選択されたメモリ・セルの抵抗状態が、確実に判定される。
【００４０】
このように、読み取り操作中に、メモリ・セルの抵抗状態を確実かつ迅速に検知することができる情報記憶デバイスを開示した。読み取り操作においてセンス電流が不明瞭にならないように、回り込み電流は阻止されるかまたは向きを直される。プル・アップ・トランジスタによって、読み取り毎に同じ初期状態で強制的に読み取り操作を開始する。初期状態は、メモリ・セルの抵抗状態とは関係なく迅速に実現される。センス・アンプの入力を迅速に引き上げ、一貫して同じ初期電圧で開始することによって、過渡状態が整定するのを待つ時間が短縮され、読み取り操作を実施する時間が短縮される。
【００４１】
センス・アンプは、特定のタイプに制限されるものではない。しかし、図４のセンス・アンプが望ましい。
【００４２】
基準電圧及び他の基準信号（例えば、しきい値）は、任意のいくつかの方法で発生させることができる。例えば、基準電圧は、単純な抵抗ネットワークをなすダミー・メモリ・セルによって発生させることができる。基準電圧発生の他の例は、２０００年６月２０日に提出された本件出願人の米国特許出願第０９／５９８，６７１号に記載されている。
【００４３】
抵抗交差点アレイをなすメモリ・セルは、特定のタイプのメモリ素子に制限されるものではない。例えば、ＭＲＡＭ素子には、巨大磁気抵抗（giant magnetoresistance：ＧＭＲ）メモリ素子を含みうる。
【００４４】
本発明は、上記において解説されて例示された特定の実施態様に制限されるものではない。その代わり、本発明は付属の請求項に従って解釈される。
【図面の簡単な説明】
【図１】本発明による情報記憶デバイスを示す概略図である。
【図２】図１の装置におけるメモリ・セルの読み取り方法を示す流れ図である。
【図３】図１の装置におけるメモリ・セルの読み取り方法を示す概略図である。
【図４】図１の装置の典型的なセンス・アンプを示す概略図である。
【図５】図４のハードウェア実施例によって読み取り操作中に発生する信号を示す概略図である。
【図６】一連の読み取り操作中におけるコンデンサ電圧及びセンス・アンプ入力電圧を示す概略図である。
【図７】Ａ及びＢは、図１に示す装置の抵抗交差点アレイの電気的同等物を流れるセンス電流及び回り込み電流を示す概略図である。
【符号の説明】
８ 情報記憶デバイス
１０ 抵抗交差点アレイ
１２ メモリ・セル
１４ 語線
１６ ビット線
２４ センス・アンプ
３０ スイッチ
３２ 制御回路
５２ 電荷増幅器
Claims (3)
- 等電位法を用いて、抵抗交差点アレイをなすメモリ・セルの抵抗状態を読み取るメモリ・セル読み取り方法であって、
積分コンデンサを、当該積分コンデンサに接続された積分コンデンサ充電用スイッチを用いてＶＤＤ電圧まで充電するステップと、
前記積分コンデンサが出力端に接続され、選択されたメモリ・セルを交差する線が入力端に接続される直接注入電荷増幅器の入力電圧を、前記直接注入電荷増幅器の入力端と接続されたスイッチを用いてアレイ電圧までプル・アップするステップと、
前記入力電圧がアレイ電圧までプル・アップされた後に、前記積分コンデンサおよび直接注入電荷増幅器を用いて前記選択されたメモリ・セルの抵抗状態を検知するステップと、
を含み、
前記抵抗状態を検知するステップは、検知電流を積分する前記積分コンデンサのコンデンサ積分時間から前記抵抗状態を判定することを特徴とするメモリ・セル読み取り方法。 - 抵抗交差点アレイをなすメモリ・セルと、
等電位法を用いて、前記アレイ内の選択されたメモリ・セルの抵抗状態を検知するための積分コンデンサおよび当該積分コンデンサが出力端に接続され、前記選択されたメモリ・セルを交差する線が入力端に接続される直接注入電荷増幅器と、
前記積分コンデンサに接続され、前記積分コンデンサをＶＤＤ電圧まで充電するための積分コンデンサ充電用スイッチと、
前記直接注入電荷増幅器の入力端に接続され、前記直接注入電荷増幅器への入力電圧をアレイ電圧までプル・アップするためのスイッチと、
検知電流を積分する前記積分コンデンサのコンデンサ積分時間に従い、前記選択されたメモリ・セルの抵抗状態を判定するための回路と、
を含むことを特徴とする情報記憶デバイス。 - 等電位法を用いて、選択されたメモリ・セルを交差する線に動作電位を印加し、および選択されなかったメモリ・セルを交差する線にも前記動作電位と等しい電位を印加し、抵抗交差点アレイをなすメモリ・セル上で読み取り動作を行うメモリ・セル読み取り回路であって、
前記選択されたメモリ・セルの抵抗状態を検知するための積分コンデンサおよび当該積分コンデンサが出力端に接続され、前記選択されたメモリ・セルを交差する線が入力端に接続される直接注入電荷増幅器と、
前記積分コンデンサに接続され、前記積分コンデンサをＶＤＤ電圧まで充電するための積分コンデンサ充電用スイッチと、
前記積分コンデンサおよび直接注入電荷増幅器よりも低いインピーダンスを有し、読み取り動作の開始時に前記直接注入電荷増幅器の入力端に接続され、前記直接注入電荷増幅器への入力電圧をアレイ電圧までプル・アップするためのスイッチと、
を含み、
検知電流を積分する前記積分コンデンサのコンデンサ積分時間から前記抵抗状態を判定することを特徴とするメモリ・セル読み取り回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/652807 | 2000-08-31 | ||
| US09/652,807 US6317375B1 (en) | 2000-08-31 | 2000-08-31 | Method and apparatus for reading memory cells of a resistive cross point array |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002140888A JP2002140888A (ja) | 2002-05-17 |
| JP4092093B2 true JP4092093B2 (ja) | 2008-05-28 |
Family
ID=24618241
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001261181A Expired - Fee Related JP4092093B2 (ja) | 2000-08-31 | 2001-08-30 | メモリ・セル読み取り方法、メモリ・セル読み取り回路、および情報記憶デバイス |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6317375B1 (ja) |
| EP (1) | EP1187139A1 (ja) |
| JP (1) | JP4092093B2 (ja) |
| KR (1) | KR100822794B1 (ja) |
| CN (1) | CN1227671C (ja) |
| TW (1) | TW516040B (ja) |
Families Citing this family (44)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3985432B2 (ja) * | 2000-06-19 | 2007-10-03 | 日本電気株式会社 | 磁気ランダムアクセスメモリ |
| JP5019681B2 (ja) * | 2001-04-26 | 2012-09-05 | ルネサスエレクトロニクス株式会社 | 薄膜磁性体記憶装置 |
| US6504750B1 (en) * | 2001-08-27 | 2003-01-07 | Micron Technology, Inc. | Resistive memory element sensing using averaging |
| SG102019A1 (en) | 2001-12-04 | 2004-02-27 | Inst Data Storage | Magnetic tunnel junction magnetic random access memory |
| US6839269B2 (en) | 2001-12-28 | 2005-01-04 | Kabushiki Kaisha Toshiba | Magnetic random access memory |
| US7042749B2 (en) | 2002-05-16 | 2006-05-09 | Micron Technology, Inc. | Stacked 1T-nmemory cell structure |
| US6826102B2 (en) * | 2002-05-16 | 2004-11-30 | Micron Technology, Inc. | Noise resistant small signal sensing circuit for a memory device |
| US6813208B2 (en) * | 2002-07-09 | 2004-11-02 | Micron Technology, Inc. | System and method for sensing data stored in a resistive memory element using one bit of a digital count |
| US6882553B2 (en) * | 2002-08-08 | 2005-04-19 | Micron Technology Inc. | Stacked columnar resistive memory structure and its method of formation and operation |
| US6829188B2 (en) * | 2002-08-19 | 2004-12-07 | Micron Technology, Inc. | Dual loop sensing scheme for resistive memory elements |
| KR100521363B1 (ko) * | 2002-10-07 | 2005-10-13 | 삼성전자주식회사 | 마그네틱 랜덤 액세스 메모리의 데이터 센싱 회로 및 그방법 |
| JP3766380B2 (ja) * | 2002-12-25 | 2006-04-12 | 株式会社東芝 | 磁気ランダムアクセスメモリ及びその磁気ランダムアクセスメモリのデータ読み出し方法 |
| US6868025B2 (en) * | 2003-03-10 | 2005-03-15 | Sharp Laboratories Of America, Inc. | Temperature compensated RRAM circuit |
| US6954392B2 (en) * | 2003-03-28 | 2005-10-11 | Micron Technology, Inc. | Method for reducing power consumption when sensing a resistive memory |
| US6873543B2 (en) * | 2003-05-30 | 2005-03-29 | Hewlett-Packard Development Company, L.P. | Memory device |
| US6826094B1 (en) | 2003-06-02 | 2004-11-30 | Hewlett-Packard Development Company, L.P. | Magnetic memory cell sensing with first and second currents |
| US7061789B2 (en) * | 2003-07-02 | 2006-06-13 | Micron Technology, Inc. | Sensing scheme for programmable resistance memory using voltage coefficient characteristics |
| US7079436B2 (en) * | 2003-09-30 | 2006-07-18 | Hewlett-Packard Development Company, L.P. | Resistive cross point memory |
| WO2005036558A1 (en) * | 2003-10-14 | 2005-04-21 | Agency For Science, Technology And Research | Magnetic memory device |
| US6985381B2 (en) * | 2003-10-15 | 2006-01-10 | Hewlett-Packard Development Company, L.P. | System and method for reading magnetization orientation of MRAM cells |
| JP3995167B2 (ja) * | 2003-10-24 | 2007-10-24 | 有限会社金沢大学ティ・エル・オー | 相変化型メモリ |
| JP4767861B2 (ja) * | 2003-10-31 | 2011-09-07 | エージェンシー フォー サイエンス，テクノロジー アンド リサーチ | ナノコンタクト磁気メモリデバイス |
| DE10358026B3 (de) * | 2003-12-11 | 2005-05-19 | Infineon Technologies Ag | Verfahren zur Verbesserung des Lesesignals in einem Speicher mit passiven Speicherelementen |
| US7203129B2 (en) * | 2004-02-16 | 2007-04-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Segmented MRAM memory array |
| US7154798B2 (en) * | 2004-04-27 | 2006-12-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | MRAM arrays and methods for writing and reading magnetic memory devices |
| US7221584B2 (en) * | 2004-08-13 | 2007-05-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | MRAM cell having shared configuration |
| CN100476994C (zh) * | 2005-04-27 | 2009-04-08 | 台湾积体电路制造股份有限公司 | 磁性存储单元的阵列和辨别磁性存储单元逻辑状态的方法 |
| WO2007043358A1 (ja) * | 2005-10-07 | 2007-04-19 | Konica Minolta Opto, Inc. | セルロースエステルフィルムの製造方法、セルロースエステルフィルム、偏光板及び液晶表示装置 |
| JP5101084B2 (ja) * | 2005-11-09 | 2012-12-19 | 三星電子株式会社 | 磁気メモリセルアレイ素子 |
| KR100735750B1 (ko) | 2005-12-15 | 2007-07-06 | 삼성전자주식회사 | 복수개의 균일한 기준 데이터들을 생성하는 기준 셀 블록및 감지증폭 유니트들을 구비하는 반도체 소자들 및 이를채택하는 시스템들 |
| US7379364B2 (en) * | 2006-10-19 | 2008-05-27 | Unity Semiconductor Corporation | Sensing a signal in a two-terminal memory array having leakage current |
| US7372753B1 (en) * | 2006-10-19 | 2008-05-13 | Unity Semiconductor Corporation | Two-cycle sensing in a two-terminal memory array having leakage current |
| US7719876B2 (en) | 2008-07-31 | 2010-05-18 | Unity Semiconductor Corporation | Preservation circuit and methods to maintain values representing data in one or more layers of memory |
| US7830701B2 (en) * | 2008-09-19 | 2010-11-09 | Unity Semiconductor Corporation | Contemporaneous margin verification and memory access for memory cells in cross point memory arrays |
| US8514637B2 (en) * | 2009-07-13 | 2013-08-20 | Seagate Technology Llc | Systems and methods of cell selection in three-dimensional cross-point array memory devices |
| US8437174B2 (en) | 2010-02-15 | 2013-05-07 | Micron Technology, Inc. | Memcapacitor devices, field effect transistor devices, non-volatile memory arrays, and methods of programming |
| US8416609B2 (en) * | 2010-02-15 | 2013-04-09 | Micron Technology, Inc. | Cross-point memory cells, non-volatile memory arrays, methods of reading a memory cell, methods of programming a memory cell, methods of writing to and reading from a memory cell, and computer systems |
| CN102422361B (zh) | 2010-03-30 | 2014-03-19 | 松下电器产业株式会社 | 非易失性存储装置和对非易失性存储装置的写入方法 |
| US8634224B2 (en) | 2010-08-12 | 2014-01-21 | Micron Technology, Inc. | Memory cells, non-volatile memory arrays, methods of operating memory cells, methods of writing to and reading from a memory cell, and methods of programming a memory cell |
| GB2487723A (en) | 2011-01-26 | 2012-08-08 | Nds Ltd | Protection device for stored data values comprising a switching circuit |
| EP2831880B1 (en) * | 2012-03-25 | 2017-03-15 | Intel Corporation | Methods and systems to read a magnetic tunnel junction (mtj) based memory cell based on a pulsed read current |
| EP3341940A1 (en) * | 2015-08-27 | 2018-07-04 | King Abdullah University Of Science And Technology | Read method compensating parasitic sneak currents in a crossbar memristive memory |
| US9530513B1 (en) | 2015-11-25 | 2016-12-27 | Intel Corporation | Methods and apparatus to read memory cells based on clock pulse counts |
| US11024361B2 (en) * | 2017-01-06 | 2021-06-01 | Qualcomm Incorporated | Coincident memory bank access via cross connected shared bank resources |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4636988A (en) * | 1985-01-07 | 1987-01-13 | Thomson Components-Mostek Corporation | CMOS memory arrangement with reduced data line compacitance |
| JPH04238197A (ja) * | 1991-01-22 | 1992-08-26 | Nec Corp | センスアンプ回路 |
| US5495191A (en) * | 1994-03-25 | 1996-02-27 | Sun Microsystems, Inc. | Single ended dynamic sense amplifier |
| JPH09140126A (ja) * | 1995-05-30 | 1997-05-27 | Linear Technol Corp | 適応スイッチ回路、適応出力回路、制御回路およびスイッチング電圧レギュレータを動作させる方法 |
| JP2908332B2 (ja) * | 1996-07-30 | 1999-06-21 | 日本電気アイシーマイコンシステム株式会社 | 半導体メモリ回路 |
| US5894447A (en) * | 1996-09-26 | 1999-04-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device including a particular memory cell block structure |
| US6034909A (en) * | 1998-10-30 | 2000-03-07 | Stmicroelectronics, Inc. | Method and apparatus for bit line isolation for random access memory devices |
| US6055178A (en) * | 1998-12-18 | 2000-04-25 | Motorola, Inc. | Magnetic random access memory with a reference memory array |
| US6188615B1 (en) * | 1999-10-29 | 2001-02-13 | Hewlett-Packard Company | MRAM device including digital sense amplifiers |
-
2000
- 2000-08-31 US US09/652,807 patent/US6317375B1/en not_active Expired - Lifetime
-
2001
- 2001-06-19 TW TW090114835A patent/TW516040B/zh not_active IP Right Cessation
- 2001-07-16 EP EP01306097A patent/EP1187139A1/en not_active Withdrawn
- 2001-08-30 JP JP2001261181A patent/JP4092093B2/ja not_active Expired - Fee Related
- 2001-08-30 KR KR1020010052895A patent/KR100822794B1/ko active IP Right Grant
- 2001-08-31 CN CNB011325100A patent/CN1227671C/zh not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020018149A (ko) | 2002-03-07 |
| US6317375B1 (en) | 2001-11-13 |
| EP1187139A1 (en) | 2002-03-13 |
| CN1345069A (zh) | 2002-04-17 |
| CN1227671C (zh) | 2005-11-16 |
| TW516040B (en) | 2003-01-01 |
| JP2002140888A (ja) | 2002-05-17 |
| KR100822794B1 (ko) | 2008-04-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4092093B2 (ja) | メモリ・セル読み取り方法、メモリ・セル読み取り回路、および情報記憶デバイス | |
| US6324093B1 (en) | Write-once thin-film memory | |
| US6128239A (en) | MRAM device including analog sense amplifiers | |
| JP4113033B2 (ja) | 電荷注入差動センス増幅器を有する抵抗性クロスポイントメモリアレイ | |
| US6259644B1 (en) | Equipotential sense methods for resistive cross point memory cell arrays | |
| US6185143B1 (en) | Magnetic random access memory (MRAM) device including differential sense amplifiers | |
| EP1612801B1 (en) | Power-saving reading of magnetic memory devices | |
| US7411815B2 (en) | Memory write circuit | |
| US7440314B2 (en) | Toggle-type magnetoresistive random access memory | |
| JP2005116162A (ja) | 直列に接続されたメモリ素子のグループを含む磁気メモリデバイス | |
| JP5221222B2 (ja) | 半導体記憶装置 | |
| KR20110106332A (ko) | 비-피닝된 레퍼런스층 및 비-방향성 기록 전류를 갖는 스핀-토크 비트 셀 | |
| KR101329161B1 (ko) | 자기 메모리 엘리먼트의 필드 보조 스위칭 | |
| US7203088B2 (en) | Magnetoresistive random access memory and driving method thereof | |
| US10978124B2 (en) | Method and circuits for programming STT-MRAM cells for reducing back-hopping | |
| JP4067897B2 (ja) | 読出し時間を短縮したメモリデバイス | |
| US7903454B2 (en) | Integrated circuit, memory cell array, memory module, and method of operating an integrated circuit | |
| TW200428384A (en) | Magnetic memory cell sensing with first and second currents | |
| JP3828462B2 (ja) | 磁気ランダムアクセスメモリ及びその駆動方法 | |
| JP2003109374A (ja) | 磁気メモリ装置の書き込み回路 | |
| JP2004006861A (ja) | 寄生電流を低減した磁気ランダムアクセスメモリ | |
| TW202314698A (zh) | 半導體記憶體裝置 | |
| JP2002367366A (ja) | 磁性体メモリ及びその駆動方法 | |
| KR20150127371A (ko) | 저전력으로 쓰기 동작이 가능한 자기 저항 메모리 장치 및 이에 있어서 쓰기 동작 제어 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060821 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060908 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20061206 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20061212 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070307 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070413 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20070705 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070712 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070822 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070913 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080205 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080303 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4092093 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110307 Year of fee payment: 3 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130307 Year of fee payment: 5 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140307 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |