KR20150127371A - 저전력으로 쓰기 동작이 가능한 자기 저항 메모리 장치 및 이에 있어서 쓰기 동작 제어 방법 - Google Patents

저전력으로 쓰기 동작이 가능한 자기 저항 메모리 장치 및 이에 있어서 쓰기 동작 제어 방법 Download PDF

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Abstract

저전력으로 쓰기 동작이 가능한 자기 저항 메모리 장치, 특히 STT-MRAM 및 이에 있어서 쓰기 동작 제어 방법이 개시된다. 상기 자기 저항 메모리 장치는 복수의 메모리 셀들을 가지는 어레이, 상기 메모리 셀들의 쓰기 동작을 제어하는 동작 드라이버 및 상기 메모리 셀들 중 특정 메모리 셀의 쓰기 동작이 완료된 경우 상기 쓰기 동작의 완료를 검출하는 쓰기 완료 검출부를 포함한다.

Description

저전력으로 쓰기 동작이 가능한 자기 저항 메모리 장치 및 이에 있어서 쓰기 동작 제어 방법{MAGNETORESISTIVE RANDOM ACCESS MEMORY FOR PERFORMING WRITE OPERATION WITH LOW POWER AND METHOD OF CONTROLLING THE WRITE OPERATION}
본 발명은 자기 저항 메모리 장치, 예를 들어 STT-MRAM 및 이에 있어서 쓰기 동작 제어 방법에 관한 것이다.
랜덤 액세스 메모리(Random Access Memory, RAM)는 휘발성 또는 비-휘발성일 수 있다. 휘발성 RAM은 전원이 제거될 때마다 휘발성 RAM에 저장된 정보를 잃는 반면에, 비-휘발성 RAM은 전원이 메모리로부터 제거되는 때조차도 비휘발성 RAM의 메모리 콘텐츠들을 유지할 수 있다.
다만, 비록 비-휘발성 RAM은 전원을 가하지 않고도 정보를 유지할 수 있다는 장점이 있지만, 통상의 비-휘발성 RAM은 휘발성 RAM보다 느린 쓰기/읽기 시간을 가진다.
자기 저항 랜덤 액세스 메모리(MRAM)는 휘발성 메모리에 비교할만한 쓰기/읽기 시간을 가지는 비-휘발성 메모리 기술이다. 전기 전하들 또는 전류 흐름과 같은 데이터를 저장하는 종래의 RAM 기술과 달리, MRAM은 자기 전류들을 사용한다.
도 1은 일반적인 MTJ의 구조이고, 도 2는 일반적인 MRAM의 메모리 셀의 구조를 도시한 도면이다.
도 2를 참조하면, MRAM의 메모리 셀은 MTJ(Magnetic Tunnel Junction) 및 트랜지스터(MN)를 포함한다.
MTJ의 일단은 비트 라인(BL)에 연결되고, 트랜지스터(MN)의 게이트는 워드 라인(WL)에 연결되며, 트랜지스터(MN)의 소스는 소스 라인(SL)에 연결된다.
MTJ는 도 1 및 도 2에 도시된 바와 같이 고정층(100), 터널 장벽층(102) 및 자유층(104)을 포함한다.
고정층(100) 및 자유층(104)은 강자성체 물질로 구성되어 각기 자화 방향을 보유할 수 있으며, 터널 장벽층(102)에 의해 분리된다.
고정층(100)은 특정한 극성으로 설정되며, 자유층(104)의 극성은 인가될 수 있는 외부 장(field)의 극성과 일치하도록 자유롭게 변화할 수 있다.
자유층(104)의 극성 변화는 MTJ 소자의 저항을 변화시킨다. 예를 들어, MTJ소자는 극성들이 정렬되는 경우(도 1의 A) 낮은 저항 상태를 가지며, 극성들이 정렬되지 않는 경우(도 1의 B) 높은 저항 상태를 가진다.
MRAM 전체의 구조를 살펴보면, MRAM은 복수의 어레이들을 포함하며, 각 어레이들은 복수의 메모리 셀들을 포함한다. 이때, 각 메모리 셀들은 도 2에 도시된 구조를 가진다.
쓰기 동작을 살펴보면, 비트 라인(BL)으로 인가되는 전압이 소스 라인(SL)으로 인가되는 전압보다 높은 경우, 비트 라인(BL)으로부터 소스 라인(SL) 방향으로 전류가 흐른다.
반면에, 비트 라인(BL)으로 인가되는 전압이 소스 라인(SL)으로 인가되는 전압보다 작은 경우, 소스 라인(SL)으로부터 비트 라인(BL) 방향으로 전류가 흐른다.
다만, 상기 쓰기 동작시 MTJ의 저항 상태 전환을 알지 못하므로, 상기 MTJ의 저항 상태와 관계없이 쓰기 전류가 기설정된 시간 동안 메모리 셀로 제공되어야 한다. 따라서, 실제 쓰기 동작이 완료되었음에도 쓰기 전류가 상기 메모리 셀로 제공되는 경우가 빈번하였으며, 그 결과 쓰기 동작시 불필요한 전력이 소모될 수 있다.
한국공개특허공보 제2004-0035850호 (공개일 : 2004년 4월 29일)
본 발명은 저전력으로 쓰기 동작이 가능한 자기 저항 메모리 장치, 특히 STT-MRAM 및 이에 있어서 쓰기 동작 제어 방법을 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 자기 저항 메모리 장치는 복수의 메모리 셀들을 가지는 어레이, 상기 메모리 셀들의 쓰기 동작을 제어하는 동작 드라이버 및 상기 메모리 셀들 중 특정 메모리 셀의 쓰기 동작이 완료된 경우 상기 쓰기 동작의 완료를 검출하는 쓰기 완료 검출부를 포함한다.
본 발명의 다른 실시예에 따른 자기 저항 메모리 장치는 기준 셀 및 메모리 셀들을 가지는 어레이; 및 상기 메모리 셀들 중 특정 메모리 셀로 제공되는 쓰기 전류에 따른 상기 특정 메모리 셀의 MTJ의 저항 상태 전환을 감지하여 쓰기 동작의 완료를 검출하는 쓰기 완료 검출부를 포함한다.
본 발명에 자기 저항 메모리 장치 및 이에 있어서 쓰기 동작 제어 방법은 MTJ의 불확실한 상태 전환에도 불구하고 쓰기 동작의 완료를 정확하고 신속하게 검출할 수 있으며, 따라서 쓰기 동작시 불필요한 전력 소모를 감소시킬 수 있다.
도 1은 일반적인 MTJ의 구조이다.
도 2는 일반적인 MRAM의 메모리 셀의 구조를 도시한 도면이다.
도 3은 본 발명의 일 실시예에 따른 자기 저항 메모리 장치의 개략적은 구조를 도시한 도면이다.
도 4는 본 발명의 일 실시예에 따른 쓰기 동작의 완료를 검출하는 과정을 도시한 순서도이다.
도 5는 본 발명의 일 실시예에 따른 자기 저항 메모리 장치의 회로를 도시한 도면이다.
도 6은 도 5의 자기 저항 메모리 장치에서의 신호 흐름을 도시한 타이밍다이어그램이다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다.
본 발명은 자기 저항 메모리 장치, 예를 들어 스핀 전달 토크 자기 저항 랜덤 액세스 메모리(Spin Torque Transfer Magnetic Random Access Memory, STT-MRAM)에 관한 것으로서, MTJ(Magnetic Tunnel Junction)의 확률적인 상태 전환으로 인한 불확실한 쓰기 동작으로 인하여 발생될 수 있는 전력 소모를 감소시킬 수 있다.
일 실시예에 따르면, 본 발명의 자기 저항 메모리 장치는 쓰기 동작의 완료를 검출하고, 쓰기 동작 완료시 쓰기 동작을 종료시켜 전력 소모를 감소시키는 자기 저항 메모리 장치를 제안한다.
구체적으로는, 쓰기 동작시 MTJ의 저항 상태 전환이 빠르게 일어난 경우, 예를 들어 기존에 “1”이 기록되어 있는 메모리 셀에 “0”을 기록할 때 MTJ 고유의 확률적 상태 전환에 의해 빠르게 상태 전환이 일어날 경우, 상기 자기 저항 메모리 장치는 상기 MTJ의 저항 상태 전환을 검출하고 상기 검출에 따라 쓰기 동작을 종료 시킬 수 있다. 또한, 기록된 저항 상태와 기록하고자 하는 MTJ의 저항 상태가 동일할 경우, 앞서 언급한 상기 MTJ의 저항 상태와 기록하고자 하는 저항 상태가 다를 경우처럼 상기 자기 저항 메모리 장치는 상기 MTJ의 저항상태의 상태 전환을 검출하고 상기 검출에 따라 쓰기 동작을 종료 시킬 수 있다. 따라서 MTJ의 불확실한 저항 상태 전환으로 인하여 기설정된 시간 동안 쓰기 전류를 계속적으로 메모리 셀로 제공하여야만 했던 종래 기술과 달리, 본 발명의 자기 저항 메모리 장치는 상기 기설정된 시간 전에도 상기 쓰기 동작이 완료되었다고 검출되면 쓰기 전류를 더 이상 제공하지 않는다. 따라서 쓰기 동작시 불필요한 전력 소모가 감소할 수 있다.
특히, 상기 자기 저항 메모리 장치는 쓰기 전류에 따라 생성되는 기준 전압과 쓰기 전압을 비교하는 방법을 통하여 쓰기 동작의 완료를 효율적으로 검출할 수 있다.
이하, 본 발명의 자기 저항 메모리 장치의 다양한 실시예들을 첨부된 도면들을 참조하여 상술하겠다.
도 3은 본 발명의 일 실시예에 따른 자기 저항 메모리 장치의 개략적은 구조를 도시한 도면이고, 도 4는 본 발명의 일 실시예에 따른 쓰기 동작의 완료를 검출하는 과정을 도시한 순서도이다.
도 3을 참조하면, 본 실시예의 자기 저항 메모리 장치는 데이터 어레이들(300), 동작 드라이버(302) 및 쓰기 완료 검출부(304)를 포함할 수 있다.
데이터 어레이들(300)은 각기 복수의 메모리 셀들을 포함할 수도 있고, 복수의 메모리 어레이들을 포함할 수도 있다.
데이터 어레이들(300)은 외부로부터 입력된 주소(Address)에 응답하여 출력된 워드 라인 구동 신호 및 비트 라인 선택 신호 등에 따라 동작할 수 있다. 예를 들어, 상기 워드 라인 구동 신호 및 상기 비트 라인 선택 신호에 따라 메모리 셀들 중 하나가 선택되고 선택된 메모리 셀에 쓰기/읽기 동작이 수행될 수 있다.
상기 메모리 셀은 하나의 MTJ(Magnetic Tunnel Junction) 및 하나의 트랜지스터를 포함할 수 있다. 여기서, 상기 트랜지스터는 N-모스 트랜지스터일 수 있다.
MTJ 소자의 일단은 비트 라인(Bit Line, BL) 또는 소스 라인(Source line, SL)에 연결되며, 타단은 트랜지스터(MN)의 드레인에 연결된다.
트랜지스터(MN)의 게이트는 해당 워드 라인(Word Line, WL)에 연결되며, 트랜지스터(MN)의 소스는 소스 라인(SL) 또는 비트 라인(BL)에 연결될 수 있다.
동작 드라이버(302)는 입력 데이터(Din, 입력 신호) 및 쓰기 동작 완료 신호(OP_EN)에 따라 쓰기 동작을 제어하는 역할을 수행한다. 예를 들어, 동작 드라이버(302)는 입력 신호(Din)에 따라 특정 메모리 셀로 "0" 또는 "1"을 기록하도록 쓰기 전류를 해당 메모리 셀로 제공할 수 있다.
다만, 데이터 "0" 또는 "1"을 메모리 셀로 기록하는 지에 따라 쓰기 전류의 방향이 다를 수 있다. 구체적으로는, 동작 드라이버(302)는 쓰기 동작을 위하여 비트 라인(BL)과 소스 라인(SL)으로 인가되는 전압을 제어하여 데이터 어레이(300)로 흐르는 전류의 방향을 결정할 수 있다. 예를 들어, 동작 드라이버(302)는 데이터 "0"을 해당 메모리 셀에 기록하기 위하여 MTJ 소자의 고정층과 자유층의 자화 방향이 동일하여지도록 비트 라인(BL)과 소스 라인(SL)으로 인가되는 전압을 결정하고, 데이터 "1"을 해당 메모리 셀에 기록하기 위하여 MTJ 소자의 고정층과 자유층의 자화 방향이 다르도록 비트 라인(BL)과 소스 라인(SL)으로 인가되는 전압을 결정할 수 있다. 즉, 쓰기 드라이버(302)는 데이터 "0"을 기록할 때 데이터 어레이(300)로 흐르는 전류의 방향과 데이터 "1"을 기록할 때 데이터 어레이(300)로 흐르는 전류의 방향이 반대가 되도록 비트 라인(BL)과 소스 라인(SL)으로 인가되는 전압을 결정할 수 있다.
한편, MTJ 소자는 순차적으로 배열된 고정층, 터널 장벽층 및 자유층을 포함할 수 있다. 상기 고정층은 일정한 자화 방향을 가지며, 상기 자유층은 상기 MTJ 소자로 흐르는 전류의 방향에 따라 다른 자화 방향을 가질 수 있다. 상기 터널 장벽층은 상기 고정층과 상기 자유층 사이에 배열되며, 절연막일 수 있다.
일 실시예에 따르면, 동작 드라이버(302)는 쓰기 동작 완료시 제공되는 쓰기 동작 완료 신호(OP_EN)에 따라 쓰기 동작을 종료시킬 수 있다. 결과적으로, 상기 자기 저항 메모리 장치는 쓰기 동작시 발생할 수 있는 전력 소모를 감소시킬 수 있다.
쓰기 완료 검출부(304)는 쓰기 동작의 완료를 효율적으로 검출할 수 있는 회로로서, 예를 들어 비교기(감지 증폭기) 및 인버터를 포함할 수 있다.
상기 비교기는 쓰기 동작의 완료 판단의 기준이 되는 기준 전압과 쓰기 동작시 감지되는 쓰기 전압을 비교하고, 비교 결과에 따른 출력 신호(VOUT)를 출력할 수 있다. 일 실시예에 따르면, 상기 비교기의 입력단들(비반전단자 및 반전단자)은 각기 다른 데이터 어레이들, 예를 들어 300a 및300b에 연결될 수 있다.
상기 인비터는 상기 비교기의 출력단에 연결되며, 상기 비교기의 출력 신호(VOUT)를 인버팅하여 쓰기 동작 완료 신호(OP_EN)를 출력할 수 있다. 여기서, 쓰기 동작 완료 신호(OP_EN)는 동작 드라이버(302)로 입력되며, 동작 드라이버(302)는 쓰기 동작 완료 신호(OP_EN)에 따라 쓰기 동작을 제어한다.
도 3에 도시하지는 않았지만, 자기 저항 메모리 장치는 데이터 "0"을 기록하기 위한 동작 드라이버 및 쓰기 완료 검출부와 데이터 "1"을 기록하기 위한 동작 드라이버 및 쓰기 완료 검출부를 별도로 포함할 수 있다.
이하, 쓰기 동작을 구체적으로 살펴보겠다.
도 4를 참조하면, 상기 자기 저항 메모리 장치는 쓰기 동작의 완료를 판단하기 위한 기준 전압을 설정한다(S400).
일 실시예에 따르면, 비교기의 입력단들 중 일단에 상기 기준 전압이 설정될 수 있다. 이 때, 상기 기준 전압은 후술하는 바와 같이 기준 셀을 이용함에 의해 설정될 수도 있고, 특정 전압이 외부로부터 인가됨에 의해 설정될 수도 있다. 또한, 상기 기준 전압은 데이터 "0"에 해당하는 MTJ의 저항과 데이터 "1"에 해당하는 MTJ의 저항의 중간 저항에 해당하는 전압일 수 있다.
이어서, 동작 드라이버(302)는 메모리 셀을 선택하고, 상기 선택된 메모리 셀로 기록될 데이터에 해당하는 쓰기 전류를 인가할 수 있다(S402). 결과적으로, 상기 데이터가 상기 메모리 셀로 기록되기 시작하며, 상기 메모리 셀의 MTJ의 저항이 가변된다.
일 실시예에 따르면, 상기 MTJ의 저항에 해당하는 쓰기 전압이 상기 비교기의 타 입력단으로 제공될 수 있다. 즉, 상기 쓰기 전류가 상기 메모리 셀로 제공되는 시간에 따라 상기 쓰기 전압이 달라지게 된다.
계속하여, 상기 비교기는 상기 기준 전압과 상기 쓰기 전압을 비교하며, 비교 결과에 해당하는 출력 신호(VOUT)를 출력한다. 예를 들어, 상기 비교기는 비교 결과 쓰기 동작이 완료되지 않았다고 검출되면 로우 로직을 출력하고, 쓰기 동작이 완료되었다고 검출되면 하이 로직을 출력할 수 있다.
이어서, 상기 인버터는 상기 비교기의 출력 신호(VOUT)를 인버팅하여 쓰기 동작 완료 신호(OP_EN)를 생성하되, 상기 생성된 쓰기 동작 완료 신호(OP_EN)는 동작 드라이버(302)로 제공될 수 있다. 구체적으로는, 상기 인버터는 상기 쓰기 동작이 완료되지 않은 경우 하이 로직을 가지는 쓰기 동작 완료 신호(OP_EN)를 동작 드라이버(302)로 제공하고 쓰기 동작이 완료된 경우 로우 로직을 가지는 쓰기 동작 완료 신호(OP_EN)를 동작 드라이버(302)로 제공할 수 있다. 따라서, 동작 드라이버(302)는 로우 로직을 가지는 쓰기 동작 완료 신호(OP_EN)를 수신하면 쓰기 동작을 종료시킨다.
정리하면, 본 실시예의 자기 저항 메모리 장치는 쓰기 전류를 메모리 셀로 인가시 MTJ의 저항 상태 전환을 모니터링하고, 상태 전환이 발생되었다고 판단되는 경우 쓰기 동작 완료 신호(OP_EN)를 동작 드라이버(302)로 제공하여 쓰기 동작을 종료시킬 수 있다. 결과적으로, 쓰기 동작시 불필요한 전력 소모가 방지될 수 있다.
도 5는 본 발명의 일 실시예에 따른 자기 저항 메모리 장치의 회로를 도시한 도면이며, 도 6은 도 5의 자기 저항 메모리 장치에서의 신호 흐름을 도시한 타이밍다이어그램이다. 다만, 도 5에서는 설명의 편의를 위하여 하나의 데이터 어레이(300)만을 도시하였다. 또한, 도 5에서의 각 저항들은 MTJ의 저항을 나타낸다.
도 5를 참조하면, 본 실시예의 자기 저항 메모리 장치는 데이터 어레이(300), 동작 드라이버(302a 및 302b) 및 쓰기 완료 검출부들(304a 및 304b)을 포함할 수 있다.
데이터 어레이(300)는 기준 셀부(500), 메모리 셀부(502), 데이터 선택 트랜지스터들(DT0 및 DT1) 및 접지 연결 트랜지스터들(GT0 및 GT1)을 포함할 수 있다.
기준 셀부(500)는 쓰기 동작의 완료 판단을 위해 사용되는 기준 전압을 설정하기 위한 기준 셀을 포함하되, 상기 기준 셀은 동작 드라이버(302a 또는 302b)로부터 제공되는 기준 셀 선택 신호에 따라 활성화될 수 있다. 도 5에서는 하나의 기준 셀만 포함하는 것으로 도시하였으나, 이로 제한되는 것은 아니다.
메모리 셀부(502)는 각기 트랜지스터(WT) 및 MTJ를 가지는 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에 따르면, 메모리 셀부(502)는 적어도 하나의 메모리 셀을 가지는 메모리 어레이들을 포함할 수도 있다.
이러한 메모리 셀부(502)의 구조에서, 동작 드라이버(302)로부터 제공되는 비트 라인 선택 신호 및 워드 라인 신호(WL)에 의해 메모리 셀부(502)의 메모리 셀들 중 데이터가 기록될 메모리 셀이 선택될 수 있다. 예를 들어, 트랜지스터(BT0)가 활성화되도록 비트 라인 신호가 트랜지스터(BT0)의 게이트로 입력되고 제 0 워드 라인 신호(WL<0>)가 트랜지스터(WT00)로 입력되면, 제 0 메모리 셀이 선택될 수 있다.
메모리 셀들은 데이터 선택 트랜지스터들(DT0 및 DT1)과 만나는 노드를 기준으로 하여 상기 기준 셀에 병렬로 연결될 수 있다.
데이터 선택 트랜지스터들(DT0 및 DT1)은 기록될 데이터가 "0"인지 "1"인지에 따라 선택적으로 활성화될 수 있다. 구체적으로는, 데이터 "0"이 특정 메모리 셀로 기록될 때에는 데이터 선택 트랜지스터(DT0)가 활성화되고, 데이터 "1"이 특정 메모리 셀로 기록될 때에는 데이터 선택 트랜지스터(DT1)가 활성화될 수 있다. 여기서, 이러한 데이터 선택 트랜지스터들(DT0 및 DT1)의 활성화는 동작 드라이버(302)에 의해 제어된다.
일 실시예에 따르면, 데이터 선택 트랜지스터(DT0)의 드레인은 동작 드라이버(302a)에 연결되고, 소스는 메모리 셀들 및 기준 셀에 연결되며, 게이트로는 데이터 선택 신호(BLC0)가 입력될 수 있다. 또한, 데이터 선택 트랜지스터(DT1)의 드레인은 동작 드라이버(302b)에 연결되고, 소스는 데이터 셀들 및 기준 셀에 연결되며, 게이트로는 데이터 선택 신호(BLC1)가 입력될 수 있다.
접지 연결 트랜지스터들(GT0 및 GT1)은 후술하는 바와 같이 쓰기 전류를 접지로 흐르게 하는 역할을 수행한다. 구체적으로는, 접지 연결 트랜지스터(GT0)는 게이트로 입력되는 접지 선택 신호(WR0)에 따라 데이터 "0"이 특정 메모리 셀로 기록될 때 활성화되어 상기 특정 메모리 셀을 접지로 연결시키며, 접지 연결 트랜지스터(GT1)는 게이트로 입력되는 접지 선택 신호(WR1)에 따라 데이터 "1"이 특정 메모리 셀로 기록될 때 활성화되어 상기 특정 메모리 셀을 접지로 연결시킬 수 있다.
동작 드라이버들(302a 및 302b)은 쓰기 동작을 제어하며, 예를 들어 데이터 선택 신호, 비트 라인 선택 신호, 접지 선택 신호들(WR0 및 WR1) 및 기준 셀 선택 신호 등을 출력할 수 있다. 예를 들어, 동작 드라이버(302a)는 데이터 "0"을 특정 메모리 셀로 기록할 때 상기 특정 메모리 셀을 선택하기 위한 데이터 선택 신호, 비트 라인 선택 신호 및 접지 선택 신호(WR0)를 출력하고 기준 메모리 셀을 선택하기 위한 기준 셀 선택 신호를 출력할 수 있다. 또한, 동작 드라이버(302b)는 데이터 "1"을 특정 메모리 셀로 기록할 때 상기 특정 메모리 셀을 선택하기 위한 데이터 선택 신호, 비트 라인 선택 신호 및 접지 선택 신호(WR1)를 출력하고 기준 메모리 셀을 선택하기 위한 기준 셀 선택 신호를 출력할 수 있다.
도 5에서는 데이터 "0"을 기록할 때의 동작 드라이버(302a)와 데이터 "1"을 기록할 때의 동작 드라이버(302b)가 별도로 존재하는 것으로 도시하였으나, 데이터 "0" 및 "1"을 기록할 때 모두 하나의 동작 드라이버(302)에 의해 제어될 수 있다.
쓰기 완료 검출부들(304a 및 304b)은 각기 데이터 "0" 또는 "1"의 쓰기 동작이 완료되었을 때의 검출하고, 검출 결과에 따라 쓰기 동작 완료 신호(OP_EN)를 해당 동작 드라이버(302a 또는 302b)로 출력할 수 있다. 구체적으로는, 쓰기 완료 검출부(304a)는 데이터 "0"의 쓰기 동작이 완료되었음을 검출하고, 쓰기 완료 검출부(304b)는 데이터 "1"의 쓰기 동작이 완료되었음을 검출할 수 있다. 물론, 본 어레이(300)의 상부 어레이나 하부 어레이 관점에서는, 쓰기 완료 검출부(304a)는 데이터 "1"의 쓰기 동작이 완료되었음을 검출하고, 쓰기 완료 검출부(304b)는 데이터 "0"의 쓰기 동작이 완료되었음을 검출할 수도 있다.
일 실시예에 따르면, 쓰기 완료 검출부들(304a 및 304b)은 각기 비교기, 캐패시터들(C0_1 및 C0_2), 스위치들(SW0_1, SW_2 및 SW_3) 및 인버터를 포함할 수 있다.
비교기의 입력단들 중 반전 단자(-)는 스위치(SW0_3)를 통하여 제 1 데이터 메모리에 연결되고, 비반전 단자(+)는 스위치(SW0_1)를 통하여 제 2 데이터 메모리에 연결될 수 있다. 물론, 상기 비반전 단자(-)로는 특정 전압이 고정적으로 인가될 수도 있다.
이하, 데이터 "0"을 특정 메모리 셀로 기록할 때의 자기 저항 메모리 장치의 동작을 살펴보겠다. 도 5에서 동작 드라이버(302b), 쓰기 완료 검출부(304b) 및 접지 연결 트랜지스터(GT1)는 데이터 "1"을 기록할 때 사용되며, 데이터 "0"을 기록할 때는 비활성화된다.
첫번째로, 도 6의 (A)에 도시된 바와 같이 초기에 MTJ의 저항이 하이 상태일 때 쓰기 동작을 살펴보겠다.
우선, 동작 드라이버(302a)는 입력 신호가 입력됨에 따라 스위치들(SW_02 및 SW_03) 및 데이터 선택 트랜지스터(DT0)를 턴-온(Turn on, 활성화)시키고, 그런 후 t1 시간 동안 쓰기 전류를 데이터 선택 트랜지스터(DT0)를 통하여 흐르게 한다. 이 때, 동작 드라이버(302a)는 기준 비트 라인 트랜지스터(RBT)를 턴-온시키고, 메모리 셀들을 위한 비트 라인 트랜지스터들(BT0 내지 BT(m-1))을 턴-오프(Turn off, 비활성화)시킨다. 결과적으로, 기준 셀의 MTJ의 저항이 비교기의 비반전 단자(+)로 제공되는 전압에 영향을 미치게 되며, 상기 전압은 캐패시터(C0_1)의 전하들에 해당한다.
이어서, t1 시간 후 스위치(SW0_2)가 턴-오프되고 스위치(SW0_3)는 턴-온을 유지한다. 결과적으로, 비교기의 비반전 단자(+)에 기준 전압이 설정될 수 있다. 일 실시예에 따르면, 상기 기준 전압은 데이터 "0"에 해당하는 MTJ의 저항과 데이터 "1"에 해당하는 MTJ의 저항의 중간 저항에 해당하는 전압일 수 있다.
계속하여, 동작 드라이버(302a)는 스위치(SW0_3)의 턴-온을 유지한 상태에서 기준 비트 라인 트랜지스터(RBT)를 비활성화시키고, 데이터를 기록할 메모리 셀을 선택하기 위하여 상기 메모리 셀에 해당하는 비트 라인 트랜지스터를 턴-온시키며 다른 메모리 셀들에 해당하는 비트 라인 트랜지스터들을 턴-오프시킬 수 있다. 또한, 동작 드라이버(302a)는 접지 연결 트랜지스터(GTO)를 턴-온시킬 수 있다. 결과적으로, 동작 드라이버(302a)로부터 제공된 쓰기 전류가 상기 메모리 셀 및 접지 연결 트랜지스터(GT0)를 통하여 접지로 흐를 수 있다. 이 때, 상기 비교기의 반전 단자(-)에는 메모리 셀의 저항에 해당하는 쓰기 전압이 설정될 수 있다.
상기 쓰기 전류가 상기 메모리 셀로 제공됨에 따라 상기 메모리 셀의 MTJ의 저항 상태가 하이 상태를 유지하다가 데이터 "0"의 기록이 완료되면 로우 상태(Low state)로 변화될 수 있으며, 예를 들어 t2 시간 후 변화될 수 있다.
상기 비교기는 상기 기준 전압과 상기 쓰기 전압을 비교하며, 상기 비교 결과에 따라 출력 신호(Vout0)를 출력한다. 예를 들어, 상기 비교기는 데이터 "0"의 쓰기 동작이 완료되지 않아 상기 기준 전압이 상기 쓰기 전압 이하인 경우 로우 로직을 출력하고, 데이터 "0"의 쓰기 동작이 완료되어 상기 기준 전압이 상기 쓰기 전압보다 큰 경우 하이 로직을 출력할 수 있다. 결과적으로, 쓰기 완료 검출부(304a)는 데이터 "0"의 기록이 완료되지 않으면 하이 로직을 가지는 쓰기 동작 완료 신호(OP_EN)를 출력하고, 데이터 "0"의 쓰기 동작이 완료된 경우 로우 로직을 가지는 쓰기 동작 완료 신호(OP_EN)를 출력할 수 있다. 따라서, 동작 드라이버(302a)는 쓰기 완료 검출부(304a)로부터 로우 로직을 가지는 쓰기 동작 완료 신호(OP_EN)를 수신하면 쓰기 동작을 종료할 수 있다.
두번째로, 도 6의 (B)에 도시된 바와 같이 초기에 MTJ의 저항이 로우 상태일 때 쓰기 동작을 살펴보겠다. 이 때의 쓰기 동작 또한 도 6의 (A)에서의 쓰기 동작과 유사하다.
다만, MTJ의 저항 상태가 로우 상태이기 때문에, 도 6의 (B)에서 확인할 수 있는 바와 같이 쓰기 동작이 빠르게 완료된다. 이 경우, 상기 비교기는 상기 기준 전압과 상기 쓰기 전압을 비교함에 의해 상기 쓰기 동작이 완료되었음을 즉시 검출할 수 있으며, 쓰기 동작이 완료된 때 로우 로직을 가지는 쓰기 동작 완료 신호(OP_EN)를 동작 드라이버(302a)로 전송할 수 있다. 결과적으로, 동작 드라이버(302a)는 쓰기 동작을 위하여 기설정된 시간 동안 쓰기 전류를 제공하지 않아도 되며, 따라서 쓰기 동작시 불필요한 전류의 소모가 방지될 수 있다.
위에서는, 데이터 "0"의 쓰기 동작에 대하여 언급하였지만, 데이터 "1"의 쓰기 동작도 데이터 "0"의 쓰기 동작과 유사하다.
다만, 데이터 "1"의 쓰기 동작에서는 메모리 셀의 MTJ의 저항 상태가 하이 상태이었을 때가 로우 상태이었을 때보다 빠르게 쓰기 동작이 완료될 것이다.
정리하면, 본 실시예의 자기 저항 메모리 장치는 쓰기 동작을 위하여 지정된 시간 동안 쓰기 전류를 계속적으로 제공하지는 않으며, 메모리 셀의 MTJ의 초기 저항 상태에 따라 달라지는 쓰기 동작의 완료를 비교기의 기준 전압과 쓰기 전압의 비교를 통하여 즉시 검출할 수 있다. 결과적으로, 쓰기 동작시 불필요한 전력 소모가 감소할 수 있다.
특히, 본 발명의 자기 저항 메모리 장치는 기존에 기록된 데이터와 기록될 데이터가 동일할 경우뿐만 아니라 기존에 기록된 데이터와 기록될 데이터가 다른 경우에도 메모리 셀의 MTJ의 저항 상태 전환을 검출하고 저항 상태 전환이 이루어졌다고 판단되면 쓰기 동작을 종료할 수 있으며, 그 결과 기존에 기록된 데이터와 기록될 데이터가 동일할 경우뿐만 아니라 기존에 기록된 데이터와 기록될 데이터가 다른 경우에도 불필요한 전력 소모가 감소할 수 있다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
300 : 데이터 어레이 302 : 동작 드라이버
304 : 쓰기 완료 검출부 500 : 기준 셀부
502 : 메모리 셀부

Claims (8)

  1. 복수의 메모리 셀들을 가지는 어레이;
    상기 메모리 셀들의 쓰기 동작을 제어하는 동작 드라이버; 및
    상기 메모리 셀들 중 특정 메모리 셀의 쓰기 동작이 완료된 경우 상기 쓰기 동작의 완료를 검출하는 쓰기 완료 검출부를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치.
  2. 제1항에 있어서, 상기 어레이는 기준 셀을 더 포함하고 상기 쓰기 완료 검출부는 비교기를 포함하되,
    상기 비교기는 상기 기준 셀의 MJT의 저항 상태에 따른 기준 전압과 쓰기 전류 인가에 따른 상기 특정 메모리 셀의 저항에 해당하는 쓰기 전압을 비교하여 상기 쓰기 동작의 완료를 검출하며, 상기 기준 전압은 데이터 "0"에 해당하는 MTJ의 저항과 데이터 "1"에 해당하는 MTJ의 저항의 중간 저항에 해당하는 전압인 것을 특징으로 하는 자기 저항 메모리 장치.
  3. 제2항에 있어서, 상기 비교기의 비반전 단자는 다른 어레이에 연결되고, 반전 단자는 상기 어레이에서 상기 메모리 셀들과 상기 기준 셀이 만나는 노드에 연결되는 것을 특징으로 하는 자기 저항 메모리 장치.
  4. 제2항에 있어서, 상기 쓰기 완료 검출부는 상기 비교기의 출력단에 연결되는 인버터를 더 포함하되,
    상기 인버터의 출력 신호인 쓰기 동작 완료 신호는 상기 동작 드라이버로 제공되며, 상기 동작 드라이버는 로우 로직을 가지는 쓰기 동작 완료 신호가 입력됨에 따라 상기 쓰기 동작을 종료시키는 것을 특징으로 하는 자기 저항 메모리 장치.
  5. 제2항에 있어서, 상기 비교기의 비반전 단자에는 상기 기준 전압을 위한 제 1 캐패시터가 연결되고, 반전 단자에는 상기 쓰기 전압을 위한 제 2 캐패시터가 연결되는 것을 특징으로 하는 자기 저항 메모리 장치.
  6. 제1항에 있어서, 상기 쓰기 완료 검출부는 상기 특정 메모리 셀에 기존에 저장된 데이터와 기록될 데이터가 동일한 경우뿐만 아니라 기존에 저장된 데이터와 기록될 데이터가 다를 경우에도 상기 특정 메모리 셀의 MTJ의 저항 상태 전환을 감지하여 상기 쓰기 동작의 완료를 검출하는 것을 특징으로 하는 자기 저항 메모리 장치.
  7. 기준 셀 및 메모리 셀들을 가지는 어레이; 및
    상기 메모리 셀들 중 특정 메모리 셀로 제공되는 쓰기 전류에 따른 상기 특정 메모리 셀의 MTJ의 저항 상태 전환을 감지하여 쓰기 동작의 완료를 검출하는 쓰기 완료 검출부를 포함하는 것을 특징으로 하는 자기 저항 메모리 장치.
  8. 제7항에 있어서, 상기 쓰기 완료 검출부는 상기 기준 셀을 이용한 기준 전압과 상기 MTJ의 저항 상태에 해당하는 쓰기 전압을 비교하여 상기 MTJ의 저항 상태 전환을 검출하는 것을 특징으로 하는 자기 저항 메모리 장치.



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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040035850A (ko) 2001-09-20 2004-04-29 상뜨르 나쇼날 드 라 러쉐르쉬 샹띠피끄 (쎄엔알에스) 쓰기 금지 선택을 구비한 자기 메모리 및 그 자기메모리의 쓰기 방법
WO2007015358A1 (ja) * 2005-08-02 2007-02-08 Nec Corporation 磁気ランダムアクセスメモリ及びその動作方法
KR101325234B1 (ko) * 2012-02-01 2013-11-04 한양대학교 산학협력단 자기 메모리 장치

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040035850A (ko) 2001-09-20 2004-04-29 상뜨르 나쇼날 드 라 러쉐르쉬 샹띠피끄 (쎄엔알에스) 쓰기 금지 선택을 구비한 자기 메모리 및 그 자기메모리의 쓰기 방법
WO2007015358A1 (ja) * 2005-08-02 2007-02-08 Nec Corporation 磁気ランダムアクセスメモリ及びその動作方法
KR101325234B1 (ko) * 2012-02-01 2013-11-04 한양대학교 산학협력단 자기 메모리 장치

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