WO2005086170A1 - トグル型磁気ランダムアクセスメモリ - Google Patents

トグル型磁気ランダムアクセスメモリ Download PDF

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WO2005086170A1
WO2005086170A1 PCT/JP2005/003482 JP2005003482W WO2005086170A1 WO 2005086170 A1 WO2005086170 A1 WO 2005086170A1 JP 2005003482 W JP2005003482 W JP 2005003482W WO 2005086170 A1 WO2005086170 A1 WO 2005086170A1
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WO
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reference cell
voltage
output
toggle
random access
Prior art date
Application number
PCT/JP2005/003482
Other languages
English (en)
French (fr)
Inventor
Noboru Sakimura
Tadahiko Sugibayashi
Takeshi Honda
Original Assignee
Nec Corporation
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Corporation filed Critical Nec Corporation
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Priority to US10/591,617 priority patent/US7440314B2/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect

Definitions

  • the present invention relates to a toggle type magnetic random access memory, and more particularly to a toggle type magnetic random access memory that improves the reliability of a reference cell.
  • MRAM magnetic random access memory
  • the first prior art discloses a technology of a toggle type magnetic random access memory (hereinafter, referred to as “toggle MRAM”).
  • This toggle MRAM uses a magnetoresistive element (MTJ: Magnetic Tunneling Junction) using a stacked free layer as its storage element.
  • MTJ Magnetoresistive element
  • This toggle MRAM is different from the conventional typical MRAM in that the structure of the memory cell and the principle of write operation are different, and in particular, the selectivity of the memory cell in the write operation is excellent. The details are described below.
  • FIGS. 1 and 2 are cross-sectional views showing the structure of a typical magnetoresistive element used in a toggle MRAM.
  • the magnetoresistive element 125 is provided between the first wiring 110 and the second wiring 101.
  • Anti-ferromagnetic layer 109, pinned layer 108, non-magnetic metal layer 107, reference layer 106, tunnel layer 105, first free layer 104, non-magnetic metal 103, second free 103 It has a layer 102 and is connected to a second wiring 101.
  • the magnetoresistive element 125 is characterized in that first and second free layers 104 and 102 having the same thickness are stacked via a non-magnetic metal layer 103.
  • the pinned layer 108 and the reference layer 106 are also laminated via the nonmagnetic metal layer 107.
  • the directions of magnetization of the pin layer 108 and the reference layer 106 are firmly fixed at the time of manufacturing.
  • the direction of the first free layer 104 of the first free layer 104 and the direction of the second free layer 102 of the second free layer 102 are transmitted to the first wiring 110 and the second wiring 101. Change by the magnetic field generated by the flowing write current It is possible.
  • the directions of the first and second free layers are stable in an antiparallel state in which the directions of the free layers are inverted by 180 °, and when the direction of one free layer is inverted, the other free layer is inverted.
  • the direction of the magnetism is also reversed so as to maintain the antiparallel state.
  • the sense operation principle of a toggle MRAM is the same as that of a conventional typical MRAM. That is, the detection is performed by detecting a tunnel current that passes through the tunnel film 105 interposed between the first free layer 1104 and the reference layer 106.
  • the tunnel current increases tl, that is, when the direction of the first free layer magnetization is more parallel than the antiparallel state. Magnetic resistance (MTJ resistance) decreases.
  • MTJ resistance Magnetic resistance
  • the combined resistance value Rref is reduced to R min by using a plurality of memory cells programmed in advance. Construct a reference cell that satisfies Rref and Rmax. Then, the information stored in the memory cell is sensed at high speed by comparing the resistance value of the selected memory cell with the resistance value Rref of the reference cell.
  • FIG. 3 is a top view showing a planar layout of a memory cell in the first prior art.
  • the direction of the easy axis of the magnetoresistive element is either the X direction in which the first wiring ((write) word line) extends or the Y direction in which the second wiring (bit line) extends. It is characterized in that it is arranged so that it does not have any direction, that is, it is approximately 45 ° when viewed from both directions. This is due to consideration for facilitating a toggle operation described later.
  • FIG. 4 to FIG. 6 are diagrams showing the principle of toggle operation in the toggle MRAM in the first prior art.
  • Figure 4 shows the write current I and the write current I in toggle operation.
  • FIG. 6 is a timing chart showing the timing of the imaging.
  • FIG. 5 and FIG. 6 are diagrams showing changes in the directions of the first and second free layers during the toggle operation.
  • the thin arrow indicates the direction of the second free layer magnetization, and the thick arrow indicates the direction of the first free layer magnetization.
  • FIG. 5 shows a case where data “1” is written to a magnetoresistive element storing data “0”.
  • FIG. 6 shows a case where data “0” is written to a magnetoresistive element storing data “1”.
  • the toggle operation is performed by supplying write current I to the write word line at time tl.
  • write current I is supplied to the bit line.
  • a rotating magnetic field is applied to the intersection of the selected (write) word line to which WL is supplied and the selected bit line to which write current I is supplied, and the first and second free layers are applied.
  • the direction can be rotated (changed) to write data.
  • the directions of the first and second free layers at the time tl begin to rotate.
  • one of the directions of the first and second free layer magnetism exceeds the magnetism difficult axis.
  • the other direction of the first and second free layers also exceeds the hard axis.
  • the directions of the magnetizations of the first and second free layers each make one rotation in a state of spin-flop. That is, if the initial state is “0”, the state is rewritten to “1”, and if the initial state is “1”, the state is rewritten to “0” (toggled).
  • FIG. 7 shows a write current I and a memory cell (magnetic resistance) toggling with the write current I.
  • the vertical axis is the write current I
  • the horizontal axis is the write current I
  • toggle MRAM In the toggle MRAM, a half-selected memory cell (open circle in the figure) located on a selected (write) word line or placed on a selected bit line is erroneous because a unidirectional magnetic field is not applied. The possibility of writing is very low. Therefore, the write margin, which requires strict control of the write current value, is dramatically improved compared to the conventional MRAM.
  • a typical MRAM write operation is performed by controlling the free layer of a magnetoresistive element according to the direction of a write current corresponding to information to be written.
  • the write operation is performed by reversing (toggle) the direction of magnetization of the free layer. Therefore, it is necessary to sense the information stored in the selected memory cell before performing the toggle operation.
  • the sensing operation of the normal cell located in the user area is performed by comparing the resistance value of the selected cell with the resistance value of the reference cell. Therefore, the write operation of the normal cell can be executed by determining whether or not to perform the toggle operation based on the information to be written and the immediately preceding sense result.
  • Japanese Patent Application Laid-Open No. 2002-140889 discloses an information reproducing method.
  • This technique is a method of reproducing information from a ferromagnetic memory provided with a variable resistor made of a magnetic material.
  • the variable resistor has a hard layer for storing information according to the direction of magnetism, a non-magnetic layer, and a soft layer having a smaller coercive force than the hard layer and also having a magnetic force.
  • the soft layer is initialized, and the resistance value of the variable resistor is detected and held.
  • the magnetization of the soft layer is reversed, and the resistance value of the variable resistor detected at that time is compared with the held resistance value, and stored in the hard layer by increasing or decreasing the resistance value. To play back the information.
  • Japanese Patent Application Laid-Open No. 2003-257173 discloses a semiconductor memory device having a read circuit. Roads are disclosed.
  • This technology uses a semiconductor memory device in which a memory cell array is configured from memory cells having two storage states, a first storage state having a relatively low resistance value and a second storage state having a relatively high resistance value.
  • the readout circuit has a preamplifier, a voltage controlled oscillator, a counter, count value storage means, and determination means.
  • the preamplifier detects a current input from a selected one of the memory cells and amplifies and converts the current into a voltage.
  • the voltage controlled oscillator oscillates at a frequency proportional to the output voltage of the preamplifier.
  • the counter counts the number of pulses output from the voltage controlled oscillator.
  • the force value storage means stores the output value of the counter.
  • the determination unit receives the output values of the counter and the count value storage unit and determines the storage state of the selected cell.
  • an object of the present invention is to provide a toggle MRAM capable of writing (programming) reference information to a reference cell in the toggle MRAM with high reliability.
  • Another object of the present invention is to provide a toggle MRAM that can read (sense) reference information of a reference cell in a toggle MRAM with high reliability.
  • a magnetic random access memory includes a plurality of first wirings, a plurality of second wirings, a plurality of memory cells, a second sense amplifier, and a first sense amplifier.
  • the first wiring extends in a first direction.
  • the second wiring extends in a second direction substantially perpendicular to the first direction.
  • the memory cell is provided corresponding to each of the positions where the plurality of first wirings and the plurality of second wirings intersect.
  • the second sense amplifier detects a state of the reference cell based on outputs of a plurality of reference cell forces provided corresponding to the reference wirings of the plurality of second wirings among the plurality of memory cells.
  • the first sense amplifier detects the state of the memory cell based on the output of the memory cell different from that of the reference cell and the output from the reference cell.
  • Each of the plurality of memory cells includes a magnetoresistive element having a stacked free layer whose magnetization direction is inverted according to stored data. The easy axis of the magnetoresistive element is different from the first and second directions.
  • a plurality of first wiring lines are selected as a selected first wiring and a plurality of second wiring lines selected as a memory cell corresponding to a selected second wiring.
  • the toggle operation for inverting the magnetization of the stacked free layer is executed by the following series of current control.
  • a first write current is supplied to the selected first wiring, then a second write current is supplied to the selected second wiring, then the first write current is stopped, and then the second write current is stopped.
  • the first write current and the second write current are applied to a memory cell different from the reference cell when the toggle operation is performed on the reference cell. Is larger than when the toggle operation is performed.
  • reading of the storage information of the reference cell is performed as follows.
  • a read operation and a second toggle operation for returning the reference cell to the first state by the toggle operation are performed, and based on a result of comparison between the first state and the second state, information stored in the reference cell is stored. Read out.
  • writing of the storage information of the reference cell is performed as follows.
  • a read operation and a determination operation for determining the first state or the second state based on a comparison result between the first state and the second state are performed, and the second state may be written to a reference cell. If the stored information is the same, the second state is maintained, and if different, writing is performed by returning the reference cell to the first state by the toggle operation.
  • the second sense amplifier includes a resistance-voltage conversion unit, a storage unit, and a determination unit.
  • the resistance voltage converter detects the resistance value of the magnetoresistive element of the reference cell and converts it into an output voltage.
  • the storage unit temporarily holds the output voltage.
  • the determination unit determines the storage information stored in the reference cell based on the output voltage after the toggle operation and the output voltage before the toggle operation stored in the storage unit.
  • the storage unit is configured such that the input side is a resistance voltage conversion unit.
  • a first switch unit connected to the output side of the first switch, and a capacitor having an input side connected to the output side of the first switch.
  • the determination unit includes an inverter having an input connected to the output of the capacitor and a second switch connected in parallel between the input and output of the inverter.
  • both the first switch section and the second switch section are in the ON state during the first read operation.
  • the first switch section Before the start of the second read operation, the first switch section is in an off state.
  • the second switch At the time of the second read operation, the second switch is turned off, and immediately thereafter, the first switch is turned on again.
  • the output of the inverter at the time of the second read operation is the storage information of the reference cell.
  • the second sense amplifier detects whether or not the first toggle operation has been performed, and if the second sense amplifier determines that the first toggle operation has not been performed, the second sense amplifier determines that the force has not been performed. In this case, the first write current and the second write current are increased, and the first read operation is executed again.
  • the second sense amplifier includes a first resistance-voltage conversion unit, a first storage unit, a first determination unit, a second resistance-voltage conversion unit, It has two storage units, a second determination unit, and a determination unit.
  • the first resistance-voltage converter detects the resistance value of the magnetoresistive element of the reference cell and sets the value as the first output voltage.
  • the first storage unit temporarily holds the first output voltage.
  • the first determination unit is stored in the reference cell based on the first output voltage after the toggle operation and the first output voltage stored in the first storage unit before the toggle operation. The stored information is determined as a first signal indicating the determination result.
  • the second resistance-to-voltage converter detects the resistance value of the magnetoresistive element of the reference cell and sets it as a second output voltage.
  • the second storage unit temporarily holds the second output voltage.
  • the second determination unit is stored in the reference cell based on the second output voltage after the toggle operation and the second output voltage before the toggle operation stored in the second storage unit.
  • the stored information is determined as a second signal indicating the determination result.
  • the determination unit determines whether or not the first toggle operation has been performed based on the first signal and the second signal.
  • the first output voltage is, during the first read operation, the first offset voltage after detecting the resistance value of the magnetoresistive element and converting it to a voltage. It is the sum of the voltages.
  • the resistance value of the magnetoresistive element is Is detected and converted into a voltage.
  • the second output voltage is obtained by detecting the resistance value of the magnetoresistive element, converting the value into a voltage, and then adding the second offset voltage.
  • the resistance value of the magnetoresistive element is detected and converted into a voltage.
  • the sign of the first offset voltage is opposite to the sign of the second offset voltage.
  • the first output voltage is added to the first offset voltage after detecting the resistance value of the magnetoresistive element and converting it into a voltage during the first read operation. It was done.
  • the resistance value of the magnetoresistive element is detected and converted into a voltage.
  • the second output voltage is obtained by detecting the resistance value of the magnetoresistive element and converting it into a voltage.
  • the resistance value of the magnetoresistive element is detected and converted into a voltage, and then the second offset voltage is added.
  • the sign of the first offset voltage is the same as the sign of the second offset voltage.
  • the first storage unit includes an input side connected to a first switch unit connected to an output side of the first resistance-voltage conversion unit, and an input side connected to the first switch.
  • a first capacitor connected to the output side.
  • the first determination unit includes a first inverter having an input connected to the output of the first capacitor, and a second switch connected in parallel between the input and output of the first inverter.
  • the second storage unit includes a third switch unit whose input side is connected to the output side of the first resistance-voltage conversion unit, and a second capacitor whose input side is connected to the output side of the third switch.
  • the second determination unit includes a second inverter having an input connected to the output of the second capacitor, and a fourth switch connected in parallel between the input and output of the second inverter.
  • the first switch, the second switch, the third switch, and the fourth switch are all on during the first read operation. Before the start of the second read operation, the first switch unit and the third switch unit are off. At the time of the second read operation, the second switch unit and the fourth switch unit are turned off, and immediately thereafter, the first switch unit and the third switch unit are turned on again.
  • the output of the determination unit at the time of the second read operation is the storage information of the reference cell. According to the toggle MRAM of the present invention, it is possible to more reliably read information stored in a reference cell. At the time of shipment, power-on, or even during use, desired reference information can be written in the reference cell in advance.
  • FIG. 1 is a cross-sectional view showing a structure of a typical magnetoresistive element used in a toggle MRAM.
  • FIG. 2 is a cross-sectional view showing a structure of a typical magnetoresistive element used for a toggle MRAM.
  • FIG. 3 is a top view showing a planar layout of a memory cell in the first prior art document.
  • Figure 4 shows the timing of write current I and write current I in toggle operation.
  • FIG. 1 A first figure.
  • FIG. 5 is a diagram showing changes in directions of first and second free layers during a toggle operation.
  • FIG. 6 is a diagram showing changes in directions of first and second free layers during a toggle operation.
  • FIG. 7 shows a write current I and a memory cell (magnetic resistor) toggled with the write current I.
  • FIG. 8 is a block diagram showing a configuration of a toggle MRAM according to a first embodiment of the present invention.
  • FIG. 9 is a flowchart showing a write operation of the toggle MRAM according to the first embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing a configuration of a second sense amplifier.
  • FIG. 11 is a diagram showing a timing chart corresponding to the flowchart in FIG. 9.
  • FIG. 12 is a graph showing the relationship between Vref, Vi, and VO in the operation of FIG. 9 (initial state “0”).
  • FIG. 13 is a graph showing the relationship between Vref, Vi, and VO in the operation of FIG. 9 (initial state “1”).
  • FIG. 14 is a flowchart showing a read operation of the toggle MRAM according to the first embodiment of the present invention.
  • FIG. 15 is a block diagram showing a configuration of a toggle MRAM according to a second embodiment of the present invention.
  • FIG. 16 is a flowchart showing a write operation of the toggle MRAM according to the second embodiment of the present invention.
  • FIG. 17 is a circuit diagram showing a configuration of a second sense amplifier.
  • FIG. 18 shows a truth table of the judgment circuit.
  • FIG. 19 is a graph showing the relationship between Vrefl (1st) and Vrefl (2nd) in the operation of FIG.
  • FIG. 20 is a graph showing the relationship between Vref 2 (1 st) and Vref 2 (2nd) in the operation of FIG.
  • FIG. 21 is a flowchart showing a read operation of the toggle MRAM according to the second embodiment of the present invention.
  • FIG. 8 is a block diagram showing a configuration of the toggle MRAM according to the first embodiment of the present invention.
  • the toggle MRAM consists of a controller 1, a first sense amplifier 2, a second sense amplifier 3, a first write current source 4, a second write current source 5, a Y decoder 6, a Y termination circuit 7, and an X decoder. 8, an X termination circuit 9, a cell array 10, a plurality of write word lines 23, a plurality of read word lines 24, a plurality of bit lines 21, a reference bit line 21r, a main reference bit line 28, and a plurality of main bit lines 29. .
  • the cell array 10 includes a user area 11 and a reference cell column.
  • Memory cell 14 Includes a magnetoresistive element 25 and a MOS transistor 26.
  • the magnetoresistive element 25 has one end connected to the bit line 21 and the other end connected to the drain of the transistor 26, respectively. It has a spontaneous magnetization whose magnetization direction is reversed corresponding to the stored data. More specifically, the magnetoresistive element shown in FIGS.
  • the magnetoresistive element 25 reflects the magnetic field generated by the write current I flowing through the write word line 23 and the magnetic field generated by the write current I flowing through the bit line 21.
  • the MOS transistor 26 has a drain connected to the magnetoresistive element 25, a source grounded, and a gate connected to the read word line 24.
  • the MOS transistor 26 is used for flowing a current to the bit line 21—the magnetoresistive element 25— (transistor 26—) grounded path during the read operation.
  • reference cell column a plurality of reference cells 14r are arranged along the reference bit line 21r.
  • the reference cell 14r has the same configuration as the memory cell 14 except that it is provided along the reference bit line 21r, and includes a magnetoresistive element 25r and a MOS transistor 26r.
  • the bit line 21 is provided so as to extend in the Y-axis direction (bit line direction) as a first direction. One end is connected to the Y decoder 6 and the other end is connected to the Y termination circuit 7. I have. The same applies to the reference bit line 2 lr.
  • the write word line 23 is provided so as to extend in the X-axis direction (word line direction) as a second direction substantially perpendicular to the Y-axis direction, and has one end connected to the X decoder 8 and the other end connected to the X termination circuit. 9 connected to each other.
  • the read word line 24 is provided so as to extend in the X-axis direction (word line direction) as the second direction, and one end is connected to the X decoder 8 and the other end is connected to the X termination circuit 9! RU
  • the memory cells 14 are provided at positions where the plurality of bit lines 21 intersect with a plurality of sets of the write word line 23 and the read word line 24, respectively.
  • the reference cell 14r is provided corresponding to each of the positions where the reference bit line 21r intersects with a plurality of sets of the write word line 23 and the read word line 24.
  • the Y decoder 6 selects one bit line 21 from the plurality of bit lines 21 based on the input of the Y address in both the read operation and the write operation of the memory cell 14. And the reference bit line 21r is selected. Also, in the case of! / During the read operation and the write operation of the reference cell 14r, even if there is a deviation, based on the input of the Y address,! / ⁇ Select the reference bit line 21r.
  • the X decoder 8 selects one read word line 24 from the plurality of read word lines 24 as the selected read word line 24s based on the input of the X address during the read operation of the memory cell 14 and the reference cell 14r. .
  • one write word line 23 is selected from the plurality of write word lines 23 as a selected write word line 23s based on the input of the X address.
  • the memory cell 14 selected by the selected bit line 21s and the selected write word line 23s or the selected read word line 24s is defined as a selected cell 14s.
  • the reference cell 14r selected by the reference bit line 21r and the selected write word line 23s or the selected read word line 24s is defined as a selected reference cell 14rs.
  • the first write current source 4 supplies a predetermined write current I to the selected write word line 23s during a write operation of the memory cell 14 and the reference cell 14r.
  • X termination circuit 9
  • the second write current source 5 supplies a predetermined write current I to the selected bit line 21s during a write operation of the memory cell 14 and the reference cell 14r.
  • Y termination circuit 7
  • the state of the selected memory cell 14s is detected by comparing the reference bit line 28-Y decoder 6-the reference bit line 21r-the selected reference cell 14rs with the reference read current Ir flowing therethrough. Thereby, the data of the selected memory cell 14s is read.
  • the second sense amplifier 3 performs a one-time toggle operation on the main reference bit line 28, the Y decoder 6, the reference bit line 21r, the reference read current Ir flowing through the selected reference cell 14rs, and the selected reference cell 14rs.
  • the state of the reference cell 14r is detected by comparing with the reference read current Ir after the operation. Thereby, the data of the reference cell 14r is read.
  • the main bit line 29 is connected to the selected bit line 21s in one user area 11 and the first sensor. Connect to SAMP2.
  • the main reference bit line 28 connects the reference bit line 21r to the first sense amplifier 2 and the second sense amplifier 3.
  • Controller 1 responds to the timing of data read and write operations.
  • a first sense amplifier 2 a second sense amplifier 3, a first write current source 4, and a second write current source 5.
  • the toggle MRAM of the present invention has a dedicated second sense amplifier 3 for detecting the storage information of the reference cell itself, separately from the normal first sense amplifier 2 for detecting the storage information of the normal memory cell 14. It has.
  • the first sense amplifier 2 reads information stored in the selected memory cell 14s by comparing the state of the selected memory cell 14s with the state of the selected reference cell 14rs.
  • the second sense amplifier 3 can read information stored in the reference cell 14r by comparing the two states before and after the toggle operation of the reference cell 14r itself. This makes it possible to program the reference information into the reference cell 14r with high reliability.
  • the signal amount of the second sense amplifier 3 can be twice as large as the signal amount of the first sense amplifier 2 in the user area 11, the reliability of the sense result is higher and the reference cell is more reliable. 14r programming becomes possible.
  • the second sense amplifier 3 includes a resistance-voltage conversion unit 31, a storage unit 32, and a determination unit 33.
  • the resistance-voltage converter 31 detects the resistance value (current value) of the magnetoresistive element 25r of the reference cell 14r and converts it into a voltage.
  • the storage unit 32 temporarily holds the output voltage of the resistance-voltage converter 31.
  • the determination unit 33 determines the information stored in the reference cell 14r from the current output voltage of the resistance-voltage conversion unit 31 and the output voltage of the storage unit 32 (previous output voltage of the resistance-voltage conversion unit 31). .
  • the present invention relates to a read (sense) operation and a write (program) operation of the reference cell 14r in the toggle MRAM, and a normal read operation and a write operation of the memory cell 14 are performed in the conventional toggle MRAM. (Similar to the description of FIGS. 4 and 6), the description is omitted here.
  • FIG. 9 is a flowchart showing the operation of the toggle MRAM according to the first embodiment of the present invention. This figure shows a method of programming (writing) a reference cell of a toggle MRAM.
  • the X decoder 8 selects the selected read word line 24s.
  • the Y decoder 6 selects the reference bit line 21r. As a result, the selected reference cell 14rs is selected.
  • the MOS transistor 26 of the selected reference cell 14rs is turned on.
  • a read operation is performed on the selected reference cell 14rs. That is, the second sense amplifier 3 (the resistance-voltage converter 31) applies a predetermined voltage between the second sense amplifier 3 and the selected reference cell 14rs (ground), and the main reference bit line 28—Y Decoder 6-reference bit line 21r "The reference read current Ir flows through the path of the selected reference cell 14rs. As a result, the second sense amplifier 3 (the resistance-to-voltage converter 31) operates the magnetoresistive element of the selected reference cell 14rs. Detects 25r resistance Rref (1st).
  • the second sense amplifier 3 (the storage unit 32) temporarily stores the resistance value Rref (1st).
  • a write operation (first toggle operation) is performed on the selected reference cell 14rs.
  • the write operation (toggle operation) is as described in the description of FIGS.
  • the second sense amplifier 3 (the resistance-voltage converter 31) performs the read operation (second sense operation) again. Thereby, the second sense amplifier 3 (the resistance-voltage conversion unit 31 thereof) detects the resistance value Rref (2nd) of the magnetoresistive element 25r of the selected reference cell 14rs.
  • the second sense amplifier 3 (the determination unit 33) compares the magnitudes of Rref (1st) and Rref (2nd).
  • Step S07 If low resistance is “0” and high resistance is “1”, if Rref (1st) is smaller than Rref (2nd) (step S06: yes), the read result (sense result) is “0”. ". That is, the data of the selected reference cell 14rs originally (prior to the write operation in step S04) is “0”. However, at step S07, the data of the selected reference cell 14rs is “1”.
  • the second sense amplifier 3 determines whether the second toggle operation is performed when the reference information to be stored in the reference cell 14r is “0”. If the reference information to be stored in the reference cell 14r is “1” (step S07: no), the operation ends as it is.
  • step S07 If the reference information to be stored in the reference cell 14r is “0” (step S07: yes), the write operation (second toggle operation) is performed again on the selected reference cell 14rs.
  • the write operation (toggle operation) is as described in the description of FIGS. As a result, the data of the selected reference cell 14rs returns to the original “0”.
  • step S06 no
  • the read result (sense result) is “1”. That is, the data of the selection reference cell 14rs originally (prior to the write operation in step S04) is “1”. However, at step S09, the data of the selected reference cell 14rs is “0”.
  • Step S 10 the second sense amplifier 3 (the determination unit 33 thereof) determines whether or not the second toggle operation is performed when the reference information power S to be stored in the reference cell 14r is “1”. If the reference information to be stored in the reference cell 14r is “0” (step S09: no), the operation ends. (8) Step S 10
  • step S09 If the reference information to be stored in the reference cell 14r is “1” (step S09: yes), the write operation (second toggle operation) is performed again on the selected reference cell 14rs.
  • the write operation (toggle operation) is as described in the description of FIGS. As a result, the data of the selected reference cell 14rs returns to the original “1”.
  • FIG. 10 is a circuit diagram showing a configuration of the second sense amplifier.
  • the resistance-to-voltage converter 31 is configured by a common-gate amplifier circuit including a transistor 41 and a load 42.
  • the gate of the transistor 41 is supplied with the bias voltage Vb, the drain is connected to the load 42, and the source is connected to the main reference bit line 28.
  • the bias voltage Vb acts to prevent a voltage higher than the breakdown voltage of the MTJ (magnetic resistance element 25r) from being applied to the source of the transistor 41, that is, the main reference bit line 28.
  • the load 42 has one terminal connected to the voltage source VC and the other terminal connected to the drain of the transistor 41.
  • Vref is a voltage on the drain side of the transistor 41. That is, here, Rref in the flow of FIG. 9 operates in correspondence with Vref.
  • the storage unit 32 includes a first switch unit 43 and a capacitor 44.
  • the first switch section 43 has one terminal connected to the drain of the transistor 41 and the other terminal connected to one terminal of the capacitor 44.
  • the ON / OFF timing is controlled by the control signal ⁇ 1.
  • the capacitor 44 has one terminal connected to the other terminal of the first switch 43 and the other terminal connected to the input terminal of the inverter 46.
  • the Vref is stored by accumulating the charge corresponding to Vref output during the first read operation (sense operation) of the first switch section 43 in the capacitor 44.
  • the determination unit 33 includes a second switch unit 45, an inverter 46, a latch circuit 47, and an exclusive OR gate 48.
  • the second switch section 45 has one terminal connected to the input terminal of the inverter 46 and the other terminal connected to the output terminal of the inverter 46. ON-Z off timing is controlled by the control signal ⁇ 2.
  • the inverter 46 has an input terminal connected to the other terminal of the capacitor 44 and an output terminal connected to the input terminal of the latch circuit 47.
  • the input terminal of the latch circuit 47 is connected to the output terminal of the inverter 46, and the output terminal is output as an output signal DOUT and connected to one input terminal of an exclusive OR gate.
  • the data output timing is controlled by the control signal ⁇ 3.
  • the exclusive OR gate 48 has one input terminal connected to the output terminal of the latch circuit 47 and the other input terminal connected to the other terminal. Is connected to a signal line that supplies reference information (to be stored) to be programmed into reference cell 14r.
  • the exclusive OR gate 48 outputs TG2EN, which is the enable signal of the second toggle operation, as a determination signal.
  • FIG. 11 is a diagram showing a timing chart corresponding to the operation flowchart of the first embodiment in FIG.
  • Rref in the flow of Fig. 9 is operated in correspondence with Vref.
  • Step S02 After selecting the selected reference cell 14rs (Step S01), in the first sensing operation (Step S02), the control signal ⁇ 2 becomes high level, and the second switch 45 is turned on. At this time, the input voltage Vi and the output voltage VO of the inverter 46 become equal. Next, the control signal ⁇ 1 becomes high level, and the first switch 43 is turned on. At this time, the voltage between both ends of the capacitor 44 becomes Vref (1st) -Vi. The first sensing operation is completed, the control signal ⁇ 1 goes low, and the first switch 43 is turned off. Thus, the voltage between both ends of the capacitor 44 is held (step S03).
  • Step S04 After the first toggle operation (Step S04) ends, the second sense operation is started. At this time, the resistance-voltage converter 31 outputs the voltage Vref (2nd) (step S05).
  • Vref (1st) ⁇ Vref (2nd) holds (step S06: yes). Therefore, the output signal of the inverter 46 becomes "0" level.
  • step S06 no. Therefore, the output signal of the inverter 46 becomes "1" level.
  • the output signal of the inverter 46 is latched by the latch circuit 47, and the sense result DOUT (data initially stored in the selected reference cell 14rs! Is output.
  • step S07 yes, step S09: yes
  • the signal TG2EN is activated by the exclusive OR gate 48 for executing the second toggle operation.
  • step S08, Step S 10 a second toggle operation is performed (step S08, Step S 10). Differently! / ⁇ makes TG2EN inactive.
  • FIGS. 12 and 13 are graphs showing the relationship between Vref, Vi, and V0 in the operation of the first embodiment in FIG.
  • the diagram on the left shows the relationship between Vref and Vi over time, the vertical axis shows the magnitude of voltage, and the horizontal axis shows time (elapsed time).
  • the diagram on the right shows the relationship between Vi and VO (the characteristics of the inverter 46), with the vertical axis representing Vi and the horizontal axis representing VO.
  • FIG. 12 shows a case where the initial state (data initially stored and stored) is “0” in the selected reference cell 14rs
  • FIG. 13 shows a case where it is “1”.
  • the voltage changes by 0 minutes (decreases by IdVI) (step S05).
  • the voltage of Vi also changes by the same dV and 0 minutes.
  • FIG. 14 is a flowchart showing the operation of the toggle MRAM according to the first embodiment of the present invention. This figure shows a method of sensing (reading) a reference cell of a toggle MRAM.
  • the X decoder 8 selects the selected read word line 24s.
  • the Y decoder 6 selects the reference bit line 21r. As a result, the selected reference cell 14rs is selected.
  • the MOS transistor 26 of the selected reference cell 14rs is turned on.
  • a read operation (first sense operation) is performed on the selected reference cell 14rs. That is, the second sense amplifier 3 (the resistance-voltage converter 31 thereof) is selectively referred to as the second sense amplifier 3.
  • a predetermined voltage is applied between the cell 14rs (ground) and the main read bit line 28—the Y decoder 6—the reference bit line 21r ”.
  • the reference read current Ir flows through the path of the selected reference cell 14rs.
  • the second sense amplifier 3 (the resistance-voltage converter 31 thereof) detects the resistance value Rref (1st) of the magnetoresistive element 25r of the selected reference cell 14rs.
  • the second sense amplifier 3 (the storage unit 32) temporarily stores the resistance value Rref (1st).
  • a write operation (first toggle operation) is performed on the selected reference cell 14rs.
  • the write operation (toggle operation) is as described in the description of FIGS.
  • the second sense amplifier 3 (the resistance-voltage converter 31) performs the read operation (second sense operation) again. Thereby, the second sense amplifier 3 (the resistance-voltage conversion unit 31 thereof) detects the resistance value Rref (2nd) of the magnetoresistive element 25r of the selected reference cell 14rs.
  • the second sense amplifier 3 (the determination unit 33) compares the magnitudes of Rref (1st) and Rref (2nd).
  • step S06 If low resistance is “0” and high resistance is “1”, if Rref (1st) is smaller than Rref (2nd) (step S06: yes), the read result (sense result) is “0”. ". That is, the data of the originally selected reference cell 14rs (prior to the write operation in step S04) can be read as “0”. However, at step S27, the data of the selected reference cell 14rs is “1”.
  • Step S06 If Rref (1st)> Rref (2nd) (step S06: no), the read result (sense result) is “1”. That is, the data of the original selected reference cell 14rs (prior to the write operation in step S04) can be read as "1". However, at step S28, the data of the selected reference cell 14rs is “0”. (9) Step S29
  • the write operation (second toggle operation) is performed again on the selected reference cell 14rs.
  • the write operation (toggle operation) is as described in the description of FIGS. As a result, the data of the selected reference cell 14rs returns to the original data.
  • the sense result DOUT of the latch circuit 47 can be used as the read data in step S27 or step S28. That is, by using such a second sense amplifier 3, it is possible to read the data of the reference cell in the toggle MRAM without comparing it with the data of other cells.
  • FIG. 15 is a block diagram showing a configuration of the toggle MRAM according to the second embodiment of the present invention.
  • the configuration of the toggle MRAM according to the second embodiment of the present invention is the same as that shown in FIG. However, in the present embodiment, the configuration of the second sense amplifier 3 and the method of programming the reference cell are different from the configuration of the first embodiment.
  • a circuit for detecting the toggle operation is provided to monitor whether or not the toggle operation to the reference cell 14r has been executed. If not, the write current value is further increased. As a result, the reference cell can be programmed with higher reliability.
  • the second sense amplifier 3 includes a first resistance-voltage converter 31a, a first storage unit 32a, a first determination unit 33a, a second resistance-voltage converter 3lb, and a second storage unit. 32b, a second determination unit 33b, and a determination circuit 48a.
  • the first and second resistance-voltage converters 31a and 31b detect the resistance value (current value) of the magnetoresistive element 25r of the reference cell 14r, convert the resistance value into a voltage, and obtain a predetermined positive offset voltage and a predetermined negative offset voltage.
  • the first and second storage units 32a and 32b temporarily hold the output voltages of the corresponding resistance-voltage conversion units 31 (31a and 31b).
  • the first and second judging sections 33a and 33b determine whether the corresponding resistance-voltage converting section 31 The output voltage of each time is compared with the corresponding output voltage of the storage unit 32 (32a and 32b) (the previous output voltage of the resistance voltage conversion unit 31).
  • the determination circuit 48a determines the information stored in the reference cell 14r based on the comparison result.
  • the other configuration is the same as the configuration of the first embodiment, and a description thereof will be omitted.
  • the normal read operation and write operation of the memory cell 14 are the same as those of the conventional toggle MRAM (similar to the description of FIGS. 4 to 6), and thus the description is omitted here.
  • FIG. 16 is a flowchart showing the operation of the toggle MRAM according to the second embodiment of the present invention. This figure shows a method of programming (writing) a reference cell of a toggle MRAM.
  • the X decoder 8 selects the selected read word line 24s.
  • the Y decoder 6 selects the reference bit line 21r. As a result, the selected reference cell 14rs is selected.
  • the MOS transistor 26 of the selected reference cell 14rs is turned on.
  • a read operation is performed on the selected reference cell 14rs. That is, the second sense amplifier 3 (the first and second resistance-voltage converters 31a and 31b) applies a predetermined voltage between the second sense amplifier 3 and the selected reference cell 14rs (ground).
  • the reference read current Ir flows through the path of the main reference bit line 28-Y decoder 6-reference bit line 21r-selection reference cell 14rs.
  • the first and second resistance-voltage converters 31a and 31b of the second sense amplifier 3 respectively change the resistance values Rrefl (lst) and Rref2 (lst) of the magnetoresistive element 25r of the selected reference cell 14rs. To detect.
  • the first and second storage units 32a and 32b of the second sense amplifier 3 temporarily store the resistance values R refl (l st) and Rref 2 (1 st), respectively.
  • a write operation (first toggle operation) is performed on the selected reference cell 14rs.
  • Write action (toggle operation) is as described in the description of FIGS.
  • the first and second resistance-voltage converters 31a and 31b of the second sense amplifier 3 perform the read operation (second sense operation) again.
  • the first and second resistance-voltage converters 31a and 31b of the second sense amplifier 3 provide the resistance values Rrefl (2nd) and Rref2 (2nd) of the magnetoresistive element 25r of the selected reference cell 14rs, respectively. Is detected.
  • the first determination unit 33a of the second sense amplifier 3 outputs a signal Ql indicating the magnitude relationship between the resistance value Rref1 (1st) and the resistance value Rref1 (2nd).
  • the second determination unit 33b outputs a signal Q2 indicating the magnitude relationship between the resistance value Rref2 (lst) and the resistance value Rref2 (2nd).
  • the determination circuit 48a determines whether the signal Q1 and the signal Q2 match. If they match (step S46: yes), the first toggle operation has been executed normally, and the process proceeds to step S48. If they match and are V ⁇ (step S46: no), the first toggle operation is normally executed, and the process proceeds to step S47.
  • step S48: yes If low resistance is “0” and high resistance is “1”, if Rref (1st) is smaller than Rref (2nd) (step S48: yes), the read result (sense result) is “0”. ". That is, the data of the selected reference cell 14rs originally (before the write operation in step S44) is “0”. However, at step S49, the data of the selected reference cell 14rs is “1”. Next, when the reference information to be stored in the reference cell 14r is “0”, the determination circuit 48a of the second sense amplifier 3 determines whether or not the second toggle operation is performed. If the reference information to be stored in the reference cell 14r is "1" (step S49: no), the operation ends as it is.
  • step S49: yes If the reference information to be stored in the reference cell 14r is “0” (step S49: yes), the write operation (second toggle operation) is performed again on the selected reference cell 14rs.
  • the write operation (toggle operation) is as described in the description of FIGS. As a result, the data of the selected reference cell 14rs returns to the original “0”.
  • step S48 no
  • the read result (sense result) is “1”. That is, the data of the originally selected reference cell 14 rs (before the write operation in step S44) is “1”. However, at the time of step S51, the data of the selected reference cell 14rs is “0”.
  • step S51 no
  • step S51: yes When the reference information to be stored in the reference cell 14r is “1” (step S51: yes), the write operation (second toggle operation) is performed again on the selected reference cell 14rs.
  • the write operation (toggle operation) is as described in the description of FIGS. As a result, the data of the selected reference cell 14rs returns to the original “1”.
  • FIG. 17 is a circuit diagram showing a configuration of the second sense amplifier.
  • the first resistance-voltage converter 31a is configured by a common-gate amplifier circuit including a transistor 41a, a load 42a, and an adder 49a.
  • the gate of the transistor 41a is supplied with the negative voltage Vb.
  • the rain is connected to the load 42a and the source is connected to the main reference bit line 28.
  • the bias voltage Vb acts to prevent a voltage higher than the breakdown voltage of the MTJ (magnetic resistance element 25r) from being applied to the source of the transistor 41a, that is, the main reference bit line 28.
  • the load 42a has one terminal connected to the voltage source VC and the other terminal connected to the drain of the transistor 41a.
  • the addition section 49a is connected to the drain and a wiring for supplying the positive offset voltage Voff and the first switch section 43a.
  • Outputs Vref 1 k'Rref + Voff, which is the offset voltage Voff.
  • Vref is a voltage on the drain side of the transistor 41a.
  • the first storage section 32a includes a first switch section 43a and a capacitor 44a.
  • the first switch 43a has one terminal connected to the adder 49a and the other terminal connected to one terminal of the capacitor 44a.
  • the ON / OFF timing is controlled by the control signal ⁇ 1.
  • the capacitor 44a has one terminal connected to the other terminal of the first switch 43a and the other terminal connected to the input terminal of the inverter 46a.
  • the Vrefl is stored by accumulating the charge corresponding to Vref1 output during the first read operation (sense operation) of the first switch unit 43a in the capacitor 44a.
  • the first determination unit 33a includes a second switch unit 45a, an inverter 46a, and a latch circuit 47a.
  • the second switch unit 45a has one terminal connected to the input terminal of the inverter 46a and the other terminal connected to the output terminal of the inverter 46a.
  • the ON / OFF timing is controlled by the control signal ⁇ 2.
  • the inverter 46a has an input terminal connected to the other terminal of the capacitor 44a, and an output terminal connected to the input terminal of the latch circuit 47a.
  • the latch circuit 47a has an input terminal connected to the output terminal of the inverter 46a, and the output terminal outputs an output signal Q1 and is connected to one input terminal of the determination circuit 48a.
  • the data output timing is controlled by the control signal ⁇ 3.
  • the second resistance-voltage converter 3lb is configured by a common-gate amplifier circuit including a transistor 41b, a load 42b, and an adder 49b.
  • the gate of the transistor 41b is supplied with the noise voltage Vb, the drain is connected to the load 42b, and the source is connected to the main reference bit line 28.
  • the bias voltage Vb By the bias voltage Vb, the source of the transistor 41b, that is, the main reference bit
  • the line 28 is operated so that a voltage higher than the breakdown voltage of the MTJ (magnetic resistance element 25r) is not applied.
  • the load 42b has one terminal connected to the voltage source VC and the other terminal connected to the drain of the transistor 41b.
  • the adder 49b is connected to the drain and the wiring for supplying the negative offset voltage ⁇ Voff and the second switch 43b.
  • Vref is a voltage on the drain side of the transistor 41b.
  • the second storage section 32b includes a third switch section 43b and a capacitor 44b.
  • the third switch 43b has one terminal connected to the adder 49b and the other terminal connected to one terminal of the capacitor 44b.
  • the ON / OFF timing is controlled by the control signal ⁇ 1.
  • the capacitor 44b has one terminal connected to the other terminal of the first switch 43b, and the other terminal connected to the input terminal of the inverter 46b.
  • the Vref 2 is stored by accumulating the charge corresponding to Vref 2 output during the first read operation (sense operation) of the first switch section 43b in the capacitor 44a.
  • the second determination unit 33b includes a fourth switch unit 45b, an inverter 46b, and a latch circuit 47b.
  • the fourth switch part 45b has one terminal connected to the input terminal of the inverter 46b and the other terminal connected to the output terminal of the inverter 46b.
  • the ON / OFF timing is controlled by the control signal ⁇ 2.
  • the inverter 46b has an input terminal connected to the other terminal of the capacitor 44b, and an output terminal connected to the input terminal of the latch circuit 47b.
  • the input terminal of the latch circuit 47b is connected to the output terminal of the inverter 46b, and the output terminal is output as an output signal Q2 and connected to one input terminal of the determination circuit 48a.
  • the data output timing is controlled by the control signal ⁇ 3.
  • the determination circuit 48a is common to the first determination unit 33a and the second determination unit 33b, and has a first input terminal as an output terminal of the latch circuit 47a and a second input terminal as a latch circuit 47a.
  • the output terminal of the latch circuit 47b is connected to a signal line for supplying reference information to be programmed into the reference cell 14r with the third input terminal (to be stored). Then, it is determined whether or not the first toggle operation has been performed, and whether or not the second toggle operation is to be performed. Then, the output signal DOUT, the second toggle enable signal TG2EN, and the glue era signal TGERR are output as the determination results.
  • Vref 1 (1st) k ⁇ Rref + Voff obtained by adding an offset voltage Voff to a voltage proportional to the resistance value of the reference cell is output from the first resistance-voltage converter 31a.
  • Voff is smaller than the difference voltage between Vref in the “0” state and the “1” state.
  • the voltage across the capacitor 44a becomes Vref 1 (1st).
  • Step S43 The first sensing operation is completed, the control signal ⁇ 1 goes low, and the first switch 43a and the third switch 43b are turned off. Thus, the voltage between both ends of the capacitor 44a and the capacitor 44b is maintained. (Step S43).
  • the first toggle operation is performed (step S44).
  • FIG. 19 shows Vrefl (1st) and Vref in the operation of the second embodiment of FIG. 1 is a graph showing the relationship of 1 (2nd).
  • the vertical axis indicates the magnitude of the voltage, and the horizontal axis indicates the time (elapse).
  • the upper figure shows the case where the initial state is "0", and the lower figure shows the case where the initial state is "1".
  • Vrefl (lst) k-Rref + Voff at the first sensing stage.
  • the toggle operation if the toggle operation is successful, it will be toggled to ⁇ 1 '' by the first toggle operation in step S44, so that Vrefl (1st) ⁇ Vrefl (2nd) is there.
  • the output signal Q1 of the first latch circuit 47a outputs “0” (similar to FIG. 12). If the toggle operation has failed, Vrefl (1st)> Vrefl (2nd) should be reversed. In this case, the output signal Q1 of the first latch circuit 47a outputs “1” (similar to FIG. 13).
  • FIG. 20 is a graph showing the relationship between Vref2 (lst) and Vref2 (2nd) in the operation of the second embodiment in FIG.
  • the vertical axis indicates the magnitude of the voltage
  • the horizontal axis indicates the time (elapse).
  • the upper figure shows the case where the initial state is “0”, and the lower figure shows the case where the initial state is “1”.
  • Vref2 (lst) k ⁇ Rref ⁇ Voff at the first sensing stage.
  • the toggle operation if the toggle operation is successful, it will be toggled to ⁇ 0 '' in the first toggle operation in step S44, so Vref2 (lst)> Vref2 (2nd) .
  • the output signal Q2 of the first latch circuit 47b outputs “1” (similar to FIG. 13). If the toggle operation has failed, the opposite should be ⁇ ⁇ £ 2 (151;) ⁇ £ 2 (211 d). In this case, the output signal Q2 of the first latch circuit 47b outputs “0” (similar to FIG. 12).
  • the first toggle operation in step S44 is performed normally. It is possible to determine whether or not the force is applied. That is, when the output signals Q1 and Q2 match, the determination circuit 48a determines that the operation has been performed normally (step S46: yes). Then, the decision circuit 48a outputs “0” as the toggle error signal TGERR. On the other hand, if the output signals Q1 and Q2 do not match, it is determined that the output has not been performed normally (step S46: no). Then, the toggle circuit 48a outputs the toggle error signal TGERR force S “l”.
  • step S49 yes, step S51: yes
  • the signal TG2E N for executing the second toggle operation by the determination circuit 48a Is activated.
  • the second toggle operation is performed (Step S50, Step S52). Differently! / ⁇ makes TG2EN inactive.
  • FIG. 18 shows a truth table of the judgment circuit 48a.
  • the output signal DOUT, the second toggle enable signal TG2EN, and the toggle error signal TGERR are output in accordance with the state of the output signals Ql and Q2 and the state of the reference signal indicating data to be stored in the reference cell.
  • IDs 2, 3, 6, and 7 indicate the determination of an error in the first toggle operation in step S46.
  • the reference information is “0”, the initial state is “0”, and there is no error in the first toggle operation.
  • ID4 indicates a case where the reference information is “0”, the initial state is “1”, and there is no error in the first toggle operation, and the second toggle operation is unnecessary.
  • ID5 indicates a case where the reference information is “1”, the initial state is “0”, and there is no error in the first toggle operation, and the second toggle operation is unnecessary.
  • ID8 indicates a case where the reference information is “1”, the initial state is “1”, and the second toggle operation without the error of the first toggle operation is required.
  • FIG. 21 is a flowchart showing the operation of the toggle MRAM according to the second embodiment of the present invention. This figure shows a method of sensing (reading) a reference cell of a toggle MRAM.
  • the X decoder 8 selects the selected read word line 24s.
  • the Y decoder 6 selects the reference bit line 21r. As a result, the selected reference cell 14rs is selected.
  • the MOS transistor 26 of the selected reference cell 14rs is turned on.
  • a read operation is performed on the selected reference cell 14rs. That is, the second sense amplifier 3 (the first and second resistance-voltage converters 31a and 31b) applies a predetermined voltage between the second sense amplifier 3 and the selected reference cell 14rs (ground).
  • the reference read current Ir flows through the path of the main reference bit line 28-Y decoder 6-reference bit line 21r-selection reference cell 14rs.
  • the first and second resistance-voltage converters 31a and 31b of the second sense amplifier 3 respectively change the resistance values Rrefl (lst) and Rref2 (lst) of the magnetoresistive element 25r of the selected reference cell 14rs. To detect.
  • the first and second storage units 32a and 32b of the second sense amplifier 3 temporarily store the resistance values R refl (l st) and Rref 2 (1 st), respectively.
  • a write operation (first toggle operation) is performed on the selected reference cell 14rs.
  • the write operation (toggle operation) is as described in the description of FIGS. (5) Step S65
  • the first and second resistance-voltage converters 31a and 31b of the second sense amplifier 3 perform the read operation (second sense operation) again.
  • the first and second resistance-voltage converters 31a and 31b of the second sense amplifier 3 provide the resistance values Rrefl (2nd) and Rref2 (2nd) of the magnetoresistive element 25r of the selected reference cell 14rs, respectively. Is detected.
  • the first determination unit 33a of the second sense amplifier 3 outputs a signal Ql indicating the magnitude relationship between the resistance value Rref1 (1st) and the resistance value Rref1 (2nd).
  • the second determination unit 33b outputs a signal Q2 indicating the magnitude relationship between the resistance value Rref2 (lst) and the resistance value Rref2 (2nd).
  • the determination circuit 48a determines whether the signal Q1 and the signal Q2 match. If they match (step S66: yes), the first toggle operation has been executed normally, and the process proceeds to step S68. If they match and are V ⁇ (step S66: no), the first toggle operation is executed normally, and the process proceeds to step S47.
  • step S42 the process is executed again from step S42.
  • step S68 If low resistance is “0” and high resistance is “1”, if Rref (1st) is smaller than Rref (2nd) (step S68: yes), the read result (sense result) is “0”. ". That is, the data of the selected reference cell 14rs originally (prior to the write operation in step S64) is “0”. However, at step S69, the data of the selected reference cell 14rs is “1”.
  • Step S 70 If Rref (lst)> Rref (2nd) (step S68: no), the read result (sense result) is “1”. That is, the data of the original selection reference cell 14rs (prior to the write operation of step S64) is “1”. However, at step S70, the data of the selected reference cell 14rs is “0”.
  • the write operation (second toggle operation) is performed again on the selected reference cell 14rs.
  • the write operation (toggle operation) is as described in the description of FIGS. As a result, the data of the selected reference cell 14rs returns to the original data.
  • the sense result DOUT of the determination circuit 48a can be used as the read data of step S69 or step S70. That is, by using such a second sense amplifier 3, it is possible to read the data of the reference cell in the toggle MRAM without comparing it with the data of other cells.
  • the configuration of the memory cell is not limited to that shown in FIG. 8, and may be a cross-point type memory cell having no selection transistor well known to those skilled in the art.
  • the first and second resistance-to-voltage conversion circuits may respectively increase and decrease the offset voltage during the second sensing operation.

Abstract

　ＭＲＡＭは、第１配線（２３）と第２配線（２１＋２１ｒ）とメモリセル（１４＋１４ｒ）と第２センスアンプ（３）と第１センスアンプ（２）とを備える。第１及び第２配線（２３、２１＋２１ｒ）は、第１及び第２方向（Ｘ、Ｙに延伸する。メモリセル（１４＋１４ｒ）は、第１配線（２３）と第２配線（２１＋２１ｒ）とが交差する位置に対応して設けられる。第２センスアンプ（３）は、参照配線（２１ｒ）に対応して設けられた参照セル（１４ｒ）からの出力に基づいて、参照セル（１４ｒ）の状態を検出する。第１センスアンプ（２）は、メモリセル（１４）及び参照セル（１４ｒ）からの出力に基づいて、当該メモリセル（１４）の状態を検出する。メモリセル（１４＋１４ｒ）は、積層フリー層を有する磁気抵抗素子含む。磁気抵抗素子は、磁化容易軸方向が第１及び第２の方向（Ｘ、Ｙ）とは異なる。

Description

明 細 書
トグル型磁気ランダムアクセスメモリ
技術分野
[0001] 本発明は、トグル型磁気ランダムアクセスメモリに関し、特に参照セルの信頼性を向 上させるトグル型磁気ランダムアクセスメモリに関する。
背景技術
[0002] 記憶素子の磁化の方向を制御することで、データを記憶する磁気ランダムアクセス メモリ（以下、「MRAM」と記す）が知られている。磁化方向の記録方法により、いくつ かの種類の MRAMがある。
[0003] 第 1の先行文献 (米国特許 6, 545, 906号公報）には、トグル型磁気ランダムァクセ スメモリ（以下、 「トグル MRAM」と記す）の技術が開示されている。このトグル MRA Mは、その記憶素子に積層フリー層を用いた磁気抵抗素子 (MTJ : Magnetic Tun neling Junction)を用いている。このトグル MRAMは、従来の典型的な MRAMと 比べてメモリセルの構造とライト動作原理が異なっており、特に、書き込み動作時に おけるメモリセルの選択性が優れているという点に特徴がある。以下詳細に説明する
[0004] 図 1及び図 2は、トグル MRAMに用いられる典型的な磁気抵抗素子の構造を示す 断面図である。この磁気抵抗素子 125は、第 1の配線 110と第 2の配線 101との間に 設けられている。第 1の配線 110から順番に反強磁性層 109、ピン層 108、非磁性金 属層 107、リファレンス層 106、トンネル層 105、第 1のフリー層 104、非磁性金属 10 3、第 2のフリー層 102を具備し、第 2の配線 101へ接続している。
[0005] この磁気抵抗素子 125は、膜厚が等しい第 1及び第 2のフリー層 104, 102が非磁 性金属層 103を介して積層されて ヽる点に特徴がある。ピン層 108とリファレンス層 1 06も非磁性金属層 107を介して積層されて!、る。ピン層 108及びリファレンス層 106 の磁ィ匕方向は製造時に強く固定されている。第 1のフリー層 104が持つ第 1フリー層 磁ィ匕の方向及び第 2のフリー層 102が持つ第 2のフリー層磁ィ匕の方向を、第 1の配線 110及び第 2の配線 101に流れる書き込み電流が生成する磁場によって変化させる ことが可能である。ここで、第 1及び第 2のフリー層磁ィ匕の方向は互いに 180° 反転し た反平行状態で安定であり、一方のフリー層磁ィヒの方向が反転した場合、他方のフ リー層磁ィ匕の方向も反平行状態を保つように反転する。
[0006] トグル MRAMにおけるセンス動作原理は従来の典型的な MRAMのセンス動作原 理と同様である。すなわち、第 1のフリー層 1104とリファレンス層 106とに挟まれたト ンネル膜 105を貫通するトンネル電流を検出して行う。リファレンス層 106が持つリフ アレンス層磁ィ匕の方向に対して第 1のフリー層磁ィ匕の方向が平行状態である場合は 、反平行状態である場合よりも上記トンネル電流が増力 tl、すなわち磁気抵抗 (MTJ抵 抗）が低下する。この特徴を利用してメモリセルに格納された情報を読み出す。ここで 、説明の便宜上、磁気抵抗が高抵抗値 Rmax (トンネル電流 min. )である場合を「1」 (図 15)、低抵抗値 Rmin (トンネル電流 max. )である場合を「0」（図 2)と定義する。
[0007] 例えば、第 2の先行文献 (米国特許 6, 392, 923号公報）に開示されている従来の MRAMでは、予めプログラムされた複数のメモリセルを用いて合成抵抗値 Rrefが R minく Rrefく Rmaxとなる参照セルを構成する。そして、選択されたメモリセルの抵 抗値と参照セルの抵抗値 Rrefと比較することで上記メモリセルに格納されていた情 報を高速にセンスして 、る。
[0008] 第 1の先行文献によると、トグル MRAMにおけるメモリセルの平面レイアウトは、従 来の典型的な MRAMのそれとは異なっている。図 3は、第 1の先行文献におけるメ モリセルの平面レイアウトを示す上面図である。トグル MRAMにおいては、磁気抵抗 素子の磁ィ匕容易軸方向が第 1の配線（(ライト)ワード線)が延在する X方向でも、第 2 の配線 (ビット線）が延在する Y方向でもない方向、つまり、両方向から見ておよそ 45 ° 方向になるように配置されることに特徴がある。これは、後述するトグル動作を容易 にするための配慮によるものである。
[0009] 次に、従来の典型的な MRAMとは異なるトグル MRAMの書き込み動作の原理に ついて説明する。従来の典型的な MRAMの書き込み動作は、書き込みをしょうとす る情報に応じてビット線の書き込み電流方向を制御することによフリー層磁ィ匕の方向 を確定する。これに対し、第 1の先行文献に開示されるトグル MRAMの書き込み動 作は、予め選択メモリセルの読み出しを実行しておき、その読み出した情報と書き込 みをしょうとする情報に対して第 1及び第 2のフリー層磁ィ匕の方向を変化させるか否 か（トグル動作させる力否力 )で行われる。すなわち、読み出した情報（「0」又は「1」） と書き込みをしょうとする情報（「0」又は「1」）とが等 、場合にはトグル動作を行わず 、読み出した情報と書き込みをしょうとする情報とが異なる場合にはトグル動作を行う
[0010] 図 4一図 6は、第 1の先行文献におけるトグル MRAMにおけるトグル動作原理を示 す図である。図 4は、トグル動作における書き込み電流 I 及び書き込み電流 I のタ
WL BL
イミングを示すタイミングチャートである。図 5及び図 6は、トグル動作における第 1及 び第 2のフリー層磁ィ匕の方向の変化を示す図である。細い矢印は第 2のフリー層磁 化の方向を示し、太い矢印は第 1のフリー層磁ィ匕の方向を示す。図 5は、データ「0」 が格納された磁気抵抗素子にデータ「1」を書き込む場合である。図 6は、データ「1」 が格納された磁気抵抗素子にデータ「0」を書き込む場合である。
[0011] 図 3を参照して、トグル動作は、時刻 tlで書き込みワード線に書き込み電流 I を供
WL
給する。時刻 t2でビット線に書き込み電流 I を供給する。時刻 t3で書き込み電流 I
BL WL
を停止させる。そして、時刻 t4で書き込み電流 I を停止させる。以上の一連の電流
BL
制御により、書き込み電流 I
WLが供給される選択 (書き込み)ワード線と書き込み電流 I が供給される選択ビット線の交点には回転磁場が加わり、第 1及び第 2のフリー層
Bし
磁ィ匕の方向を回転 (変更)させ、データを書き込むことができる。
[0012] 図 5及び図 6を参照して、すなわち、磁気抵抗素子において、時刻 tlでの第 1及び 第 2のフリー層磁ィ匕の方向が回転し始める。時刻 t2で第 1及び第 2のフリー層磁ィ匕の うちの一方の方向が磁ィ匕困難軸を超える。時刻 t3で第 1及び第 2のフリー層磁ィ匕のう ちの他方の方向も磁ィ匕困難軸を超える。このように、第 1及び第 2のフリー層磁化の 方向は、それぞれスピンフロップした状態で 1回転する。すなわち、初期状態が「0」の 状態である場合は「1」の状態に、「1」の状態である場合は「0」の状態に書き換えられ る（トグルされる)。
[0013] 図 7は、書き込み電流 I 及び書き込み電流 I とトグルされるメモリセル (磁気抵抗
WL BL
素子）との関係を示すグラフである。縦軸は書き込み電流 I 、横軸は書き込み電流 I
WL
を示す。黒丸印は選択セルに、白丸印は半選択セル (書き込みワード線及びビット
Bし 線のいずれか一方が選択セルと共通のセル）に、バッ印は非選択セルに対応する。 「TOGGLE」と示された領域は、トグル動作が発生する領域を示す。「No Switch! ngjと示された領域は、トグル動作が発生しな!ヽ領域を示す。
[0014] トグル MRAMでは、選択 (書き込み)ワード線上ある 、は選択ビット線上に配置さ れる半選択状態のメモリセル（図中、白丸印）には、一方向の磁場し力加わらないた め誤書き込みする可能性は非常に低い。よって、書き込み電流値の厳密な制御は必 要なぐ書き込みマージンは従来の典型的な MRAMと比較して飛躍的に向上する。
[0015] 以上説明したように、典型的な MRAMの書き込み動作は書き込みをしょうとする情 報に対応した書き込み電流の方向により磁気抵抗素子のフリー層磁ィ匕を制御するこ とで実行される。一方、トグル MRAMの場合、書き込み動作はフリー層磁化の方向 を反転させる（トグルさせる）か否かで実行される。そのため、トグル動作をする前に選 択メモリセルの記憶情報をセンスしておく必要がある。ユーザーエリアに配置されて V、る通常セルのセンス動作は、選択セルの抵抗値と参照セルの抵抗値とを比較して 実行される。従って、通常セルの書き込み動作は、書き込みをしょうとする情報と直前 のセンス結果とに基づいて、トグル動作するか否力決定すれば実行可能である。一 方、通常のセルの基準となる参照セルには既知の参照情報を電源投入時等に予め 高い信頼性で書き込み (プログラム）をしておく必要がある。しかし、参照セルの書き 込みに必要な基準情報が無いため、通常セルの場合と同じ方法でセンスすることは 不可能である。
[0016] 関連する技術として特開 2002— 140889号公報に情報再生方法が開示されてい る。この技術は、磁性体カゝらなる可変抵抗器を備えた強磁性体メモリからの情報再生 方法である。ここで可変抵抗器は、磁ィ匕の向きにより情報を記憶するハード層と、非 磁性層と、前記ハード層より保磁力が小さな磁性体力もなるソフト層とを有する。先ず 、前記ソフト層を初期化すると共に前記可変抵抗器の抵抗値を検出、保持する。次 いで、前記ソフト層の磁化を反転させ、そのとき検出された前記可変抵抗器の抵抗値 と前記保持してぉ ヽた抵抗値とを比較し、抵抗値の増減により前記ハード層に記憶さ れた情報を再生する。
[0017] 関連する技術として特開 2003— 257173号公報に半導体記憶装置の読み出し回 路が開示されている。この技術は、相対的に抵抗値の小さい第 1の記憶状態と、相対 的に抵抗値の大きい第 2の記憶状態との 2つの記憶状態を有するメモリセルよりメモリ セルアレイが構成される半導体記憶装置の読み出し回路である。プリアンプと、電圧 制御発振器と、カウンタと、カウント値記憶手段と、判定手段とを有している。プリアン プは、前記メモリセルのうち選択された選択セルから入力される電流を検出して電圧 に増幅変換する。電圧制御発振器は、前記プリアンプの出力電圧に比例した周波数 で発振する。カウンタは、前記電圧制御発振器から出力されるパルス数を数える。力 ゥント値記憶手段は、前記カウンタの出力値を記憶する。判定手段は、前記カウンタ と前記カウント値記憶手段との出力値が入力され、前記選択セルの記憶状態の判定 を行う。
発明の開示
[0018] 従って、本発明の目的は、トグル MRAMにおける参照セルに参照情報を高 、信 頼性で書き込む (プログラムする）ことが可能なトグル MRAMを提供することである。
[0019] また、本発明の他の目的は、トグル MRAMにおける参照セルの参照情報を高 、信 頼性で読み出す (センスする）ことが可能なトグル MRAMを提供することである。
[0020] 従って、上記課題を解決するために、本発明の磁気ランダムアクセスメモリは、複数 の第 1配線と、複数の第 2配線と、複数のメモリセルと、第 2センスアンプと、第 1センス アンプとを具備する。第 1配線は、第 1方向に延伸する。第 2配線は、第 1方向に実質 的に垂直な第 2方向に延伸する。メモリセルは、複数の第 1配線と複数の第 2配線と が交差する位置のそれぞれに対応して設けられている。第 2センスアンプは、複数の メモリセルのうち、複数の第 2配線のうちの参照配線に対応して設けられた複数の参 照セル力 の出力に基づいて、参照セルの状態を検出する。第 1センスアンプは、参 照セルと異なるメモリセル力もの出力と参照セルからの出力とに基づ!/、て、当該メモリ セルの状態を検出する。複数のメモリセルの各々は、記憶されるデータに応じて磁化 方向が反転される積層フリー層を有する磁気抵抗素子含む。磁気抵抗素子は、磁化 容易軸方向が第 1及び第 2の方向とは異なる。
[0021] 上記の磁気ランダムアクセスメモリにおいて、複数の第 1配線力 選択される選択第 1配線と複数の第 2配線カゝら選択される選択第 2配線とに対応するメモリセルとしての 選択セルについて、積層フリー層の磁ィ匕を反転させるトグル動作は、次の一連の電 流制御により実行される。選択第 1配線に第 1書き込み電流を供給し、次に、選択第 2配線に第 2書き込み電流を供給し、その後、第 1書き込み電流を停止し、次に、第 2 書き込み電流を停止する。
[0022] 上記の磁気ランダムアクセスメモリにお!/、て、第 1書き込み電流及び第 2書き込み電 流は、参照セルに対してそのトグル動作を行う場合の方力 参照セルと異なるメモリ セルに対してそのトグル動作を行う場合よりも大きい。
[0023] 上記の磁気ランダムアクセスメモリにお 、て、参照セルの記憶情報の読み出しは、 次のように行う。参照セルの最初の状態としての第 1状態を検出する第 1読み出し動 作と、参照セルをそのトグル動作により第 2状態にする第 1トグル動作と、参照セルの その第 2状態を検出する第 2読み出し動作と、参照セルをそのトグル動作によりその 第 1状態に戻す第 2トグル動作とを実行し、その第 1状態とその第 2状態との比較結 果に基づいて、参照セルの記憶情報を読み出す。
[0024] 上記の磁気ランダムアクセスメモリにお 、て、参照セルの記憶情報の書き込みは、 次のように行う。参照セルの最初の状態としての第 1状態を検出する第 1読み出し動 作と、参照セルをそのトグル動作により第 2状態にする第 1トグル動作と、参照セルの その第 2状態を検出する第 2読み出し動作と、その第 1状態とその第 2状態との比較 結果に基づいて、その第 1状態又はその第 2状態を判定する判定動作とを実行し、 その第 2状態が参照セルに書き込もうとしている記憶情報と同じ場合、その第 2状態 を維持し、異なる場合、参照セルをそのトグル動作によりその第 1状態に戻すことで書 き込みを行う。
[0025] 上記の磁気ランダムアクセスメモリにお 、て、第 2センスアンプは、抵抗電圧変換部 と、記憶部と、判定部とを備える。抵抗電圧変換部は、参照セルの磁気抵抗素子の 抵抗値を検出して出力電圧に変換する。記憶部は、その出力電圧を一時的に保持 する。判定部は、そのトグル動作後のその出力電圧と、記憶部に格納されているその トグル動作前のその出力電圧とに基づ 、て、参照セルに格納されて 、た記憶情報を 判定する。
[0026] 上記の磁気ランダムアクセスメモリにお 、て、記憶部は、入力側を抵抗電圧変換部 の出力側に接続された第 1スィッチ部と、入力側を第 1スィッチの出力側に接続された キャパシタとを備える。判定部は、入力側をキャパシタの出力側に接続されたインバ ータと、インバータの入出力間に並列に接続された第 2スィッチ部とを備える。
[0027] 上記の磁気ランダムアクセスメモリにおいて、その第 1読み出し動作時に第 1スイツ チ部及び第 2スィッチ部が共にオンの状態である。その第 2読み出し動作開始前に第 1スィッチ部がオフの状態である。その第 2読み出し動作時に第 2スィッチ部をオフの 状態にし、その直後に第 1スィッチ部を再びオンの状態にする。その第 2読み出し動 作時におけるインバータの出力が参照セルの記憶情報である。
[0028] 上記の磁気ランダムアクセスメモリにおいて、第 2センスアンプは、その第 1トグル動 作が行われた力否かを検出し、その第 1トグル動作が行われな力つたと判定さえた場 合は、第 1書き込み電流及び第 2書き込み電流を増大させ、再度、第 1読み出し動作 から実行する。
[0029] 上記の磁気ランダムアクセスメモリにお 、て、第 2センスアンプは、第 1抵抗電圧変 換部と、第 1記憶部と、第 1判定部と、第 2抵抗電圧変換部と、第 2記憶部と、第 2判定 部と、判定部とを備える。第 1抵抗電圧変換部は、参照セルの磁気抵抗素子の抵抗 値を検出して、第 1出力電圧とする。第 1記憶部は、その第 1出力電圧を一時的に保 持する。第 1判定部は、そのトグル動作後のその第 1出力電圧と、第 1記憶部に格納 されて 、るそのトグル動作前のその第 1出力電圧とに基づ 、て、参照セルに格納され ていた記憶情報を判定して、判定結果を示す第 1信号とする。第 2抵抗電圧変換部 は、参照セルの磁気抵抗素子の抵抗値を検出して、第 2出力電圧とする。第 2記憶 部は、その第 2出力電圧を一時的に保持する。第 2判定部は、そのトグル動作後のそ の第 2出力電圧と、第 2記憶部に格納されているそのトグル動作前のその第 2出力電 圧とに基づいて、参照セルに格納されていた記憶情報を判定して、判定結果を示す 第 2信号とする。判定部は、第 1信号と第 2信号とに基づいて、その第 1トグル動作が 行われたカゝ否かを判定する。
[0030] 上記の磁気ランダムアクセスメモリにお 、て、その第 1出力電圧は、その第 1読み出 し動作時では、磁気抵抗素子の抵抗値を検出して電圧に変換した後、第 1オフセット 電圧を加算したものである。その第 2読み出し動作時では、磁気抵抗素子の抵抗値 を検出して電圧に変換したものである。その第 2出力電圧は、その第 1読み出し動作 時では、磁気抵抗素子の抵抗値を検出して電圧に変換した後、第 2オフセット電圧を 加算したものである。その第 2読み出し動作時では、磁気抵抗素子の抵抗値を検出 して電圧に変換したものである。第 1オフセット電圧の符号と第 2オフセット電圧の符 号とは逆である。
[0031] 上記の磁気ランダムアクセスメモリにおいて、その第 1出力電圧は、その第 1読み出 し動作時では、磁気抵抗素子の抵抗値を検出して電圧に変換した後、第 1オフセット 電圧を加算したものである。その第 2読み出し動作時では、磁気抵抗素子の抵抗値 を検出して電圧に変換したものである。その第 2出力電圧は、その第 1読み出し動作 時では、磁気抵抗素子の抵抗値を検出して電圧に変換したものである。その第 2読 み出し動作時では、磁気抵抗素子の抵抗値を検出して電圧に変換した後、第 2オフ セット電圧を加算したものである。第 1オフセット電圧の符号と第 2オフセット電圧の符 号とは同じである。
[0032] 上記の磁気ランダムアクセスメモリにお 、て、第 1記憶部は、入力側を第 1抵抗電圧 変換部の出力側に接続された第 1スィッチ部と、入力側を第 1のスィッチの出力側に 接続された第 1キャパシタとを備える。第 1判定部は、入力側を第 1キャパシタの出力 側に接続された第 1インバータと、第 1インバータの入出力間に並列に接続された第 2スィッチ部とを備える。第 2記憶部は、入力側を第 1抵抗電圧変換部の出力側に接 続された第 3スィッチ部と、入力側を第 3のスィッチの出力側に接続された第 2キャパ シタとを備える。第 2判定部は、入力側を第 2キャパシタの出力側に接続された第 2ィ ンバータと、第 2インバータの入出力間に並列に接続された第 4スィッチ部とを備える
[0033] 上記の磁気ランダムアクセスメモリにおいて、その第 1読み出し動作時に第 1スイツ チ部、第 2スィッチ部、第 3スィッチ部及び第 4スィッチ部が共にオンの状態である。そ の第 2読み出し動作開始前に第 1スィッチ部及び第 3スィッチ部がオフの状態である。 その第 2読み出し動作時に第 2スィッチ部及び第 4スィッチ部をオフの状態にし、その 直後に第 1スィッチ部及び第 3スィッチ部を再びオンの状態にする。その第 2読み出し 動作時における判定部の出力が参照セルの記憶情報である。 [0034] 本発明のトグル MRAMによれば、参照セルに格納されている情報をより確実に読 み出すことが可能となる。出荷時、あるいは電源投入時、さらには使用時において、 参照セルに所望の参照情報を予め書き込むことが可能となる。
図面の簡単な説明
[0035] [図 1]図 1は、トグル MRAMに用いられる典型的な磁気抵抗素子の構造を示す断面 図である。
[図 2]図 2は、トグル MRAMに用いられる典型的な磁気抵抗素子の構造を示す断面 図である。
[図 3]図 3は、第 1の先行文献におけるメモリセルの平面レイアウトを示す上面図であ る。
[図 4]図 4は、トグル動作における書き込み電流 I 及び書き込み電流 I のタイミング
WL BL
を示すタイミングチャートである。
[図 5]図 5は、トグル動作における第 1及び第 2のフリー層磁ィ匕の方向の変化を示す図 である。
[図 6]図 6は、トグル動作における第 1及び第 2のフリー層磁ィ匕の方向の変化を示す図 である。
[図 7]図 7は、書き込み電流 I 及び書き込み電流 I とトグルされるメモリセル (磁気抵
WL BL
抗素子）との関係を示すグラフである。
[図 8]図 8は、本発明のトグル MRAMの第 1の実施の形態の構成を示すブロック図で ある。
[図 9]図 9は、本発明のトグル MRAMの第 1の実施の形態の書き込み動作を示すフ ローチャートである。
[図 10]図 10は、第 2のセンスアンプの構成を示す回路図である。
[図 11]図 11は、図 9のフローチャートに対応するタイミングチャートを示す図である。
[図 12]図 12は、図 9の動作における Vref、 Vi及び VOの関係を示すグラフである（初 期状態「0」）。
[図 13]図 13は、図 9の動作における Vref、 Vi及び VOの関係を示すグラフである（初 期状態「1」）。 [図 14]図 14は、本発明のトグル MRAMの第 1の実施の形態の読み出し動作を示す フローチャートである。
[図 15]図 15は、本発明のトグル MRAMの第 2の実施の形態の構成を示すブロック図 である。
[図 16]図 16は、本発明のトグル MRAMの第 2の実施の形態の書き込み動作を示す フローチャートである。
[図 17]図 17は、第 2のセンスアンプの構成を示す回路図である。
[図 18]図 18は、判定回路の真理値表を示す。
[図 19]図 19は、図 17の動作における Vrefl (1st)及び Vrefl (2nd)の関係を示すグ ラフである。
[図 20]図 20は、図 17の動作における Vref 2 ( 1 st)及び Vref 2 (2nd)の関係を示すグ ラフである。
[図 21]図 21は、本発明のトグル MRAMの第 2の実施の形態の読み出し動作を示す フローチャートである。 発明を実施するための最良の形態
[0036] 以下、本発明のトグル MRAMの実施の形態に関して、添付図面を参照して説明 する。
[0037] (第 1の実施の形態）
まず、本発明のトグル MRAMの第 1の実施の形態の構成について、添付図面を参 照して説明する。
図 8は、本発明のトグル MRAMの第 1の実施の形態の構成を示すブロック図である 。トグル MRAMは、コントローラ 1、第 1のセンスアンプ 2、第 2のセンスアンプ 3、第 1 の書き込み電流源 4、第 2の書き込み電流源 5、 Yデコーダ 6、 Y終端回路 7、 Xデコ ーダ 8、 X終端回路 9、セルアレイ 10、複数の書き込みワード線 23、複数の読み出し ワード線 24、複数のビット線 21、参照ビット線 21r、メイン参照ビット線 28及び複数の メインビット線 29を具備する。
[0038] セルアレイ 10は、ユーザエリア 11及び参照セルカラムを備える。
ユーザエリア 11は、複数のメモリセル 14が行列状に配列されている。メモリセル 14 は、磁気抵抗素子 25と MOSトランジスタ 26とを含む。磁気抵抗素子 25は、一端をビ ット線 21に、他端をトランジスタ 26のドレインにそれぞれ接続している。記憶されるデ ータに対応して磁化方向が反転される自発磁化を有する。より詳細には、図 1一図 3 に示す磁気抵抗素子である。磁気抵抗素子 25は、書き込みワード線 23を流れる書 き込み電流 I に伴う磁界と、ビット線 21を流れる書き込み電流 I に伴う磁界との影
WL BL
響を受ける位置に配置されている。 MOSトランジスタ 26は、ドレインを磁気抵抗素子 25に、ソースを接地に、ゲートを読み出しワード線 24にそれぞれ接続している。 MO Sトランジスタ 26は、読み出し動作時に、ビット線 21—磁気抵抗素子 25— (トランジスタ 26—)接地の経路に電流を流すために用いられる。
[0039] 参照セルカラムは、複数の参照セル 14rが参照ビット線 21rに沿って配列されて ヽ る。参照セル 14rは、参照ビット線 21rに沿って設けられている以外は、メモリセル 14 と同じ構成であり、磁気抵抗素子 25rと MOSトランジスタ 26rを含む。
[0040] ビット線 21は、第 1の方向としての Y軸方向（ビット線方向）へ延伸するように設けら れ、一端を Yデコーダ 6に、他端を Y終端回路 7にそれぞれ接続されている。参照ビッ ト線 2 lrも同様である。
書き込みワード線 23は、 Y軸方向に実質的に垂直な第 2の方向としての X軸方向（ ワード線方向）へ延伸するように設けられ、一端を Xデコーダ 8に、他端を X終端回路 9にそれぞれ接続されている。読み出しワード線 24は、第 2の方向としての X軸方向（ ワード線方向）へ延伸するように設けられ、一端を Xデコーダ 8に、他端を X終端回路 9にそれぞれ接続されて！、る。
[0041] 上記メモリセル 14は、上記の複数のビット線 21と書き込みワード線 23及び読み出 しワード線 24の複数の組とが交差する位置のそれぞれに対応して設けられている。 上記参照セル 14rは、上記の参照ビット線 21rと書き込みワード線 23及び読み出しヮ ード線 24の複数の組とが交差する位置のそれぞれに対応して設けられている。
[0042] Yデコーダ 6は、メモリセル 14の読み出し動作時及び書き込み動作時のいずれの 場合にも、 Yアドレスの入力に基づいて、複数のビット線 21から一つのビット線 21を 選択ビット線 21sとして選択し、参照ビット線 21rを選択する。また、参照セル 14rの読 み出し動作時及び書き込み動作時の!/、ずれの場合にも、 Yアドレスの入力に基づ!/ヽ て、参照ビット線 21rを選択する。
Xデコーダ 8は、メモリセル 14及び参照セル 14rの読み出し動作時に、 Xアドレスの 入力に基づ 、て、複数の読み出しワード線 24から一つの読み出しワード線 24を選 択読み出しワード線 24sとして選択する。メモリセル 14及び参照セル 14rの書き込み 動作時に、 Xアドレスの入力に基づいて、複数の書き込みワード線 23から一つの書き 込みワード線 23を選択書き込みワード線 23sとして選択する。
[0043] 選択ビット線 21sと選択書き込みワード線 23s又は選択読み出しワード線 24sとで選 択されるメモリセル 14を選択セル 14sとする。参照ビット線 21rと選択書き込みワード 線 23s又は選択読み出しワード線 24sとで選択される参照セル 14rを選択参照セル 1 4rsとする。
[0044] 第 1の書き込み電流源 4は、メモリセル 14及び参照セル 14rの書き込み動作時に、 選択書き込みワード線 23sへ所定の書き込み電流 I を供給する。 X終端回路 9は、
WL
メモリセル 14及び参照セル 14rの書き込み動作時に、選択書き込みワード線 23sに 流れる書き込み電流 I
WLを終端する。
第 2の書き込み電流源 5は、メモリセル 14及び参照セル 14rの書き込み動作時に、 選択ビット線 21sへ所定の書き込み電流 I を供給する。 Y終端回路 7は、メモリセル 1
BL
4及び参照セル 14rの書き込み動作時に、選択ビット線 21sに流れる書き込み電流 I
B
しを終端する。
[0045] 第 1のセンスアンプ 2は、メモリセル 14の読み出し動作時に、メインビット線 29— Yデ コーダ 6—選択ビット線 21s—選択メモリセル 14sと流れる読み出し電流 Iと、メイン参
R
照ビット線 28 - Yデコーダ 6 -参照ビット線 21r -選択参照セル 14rsと流れる参照読み 出し電流 Irとを比較することにより、選択メモリセル 14sの状態を検出する。それにより 、選択メモリセル 14sのデータを読み出す。
[0046] 第 2のセンスアンプ 3は、メイン参照ビット線 28— Yデコーダ 6—参照ビット線 21r—選 択参照セル 14rsと流れる参照読み出し電流 Irと、選択参照セル 14rsに一回トグル動 作を行った後における参照読み出し電流 Irとを比較することにより、参照セル 14rの 状態を検出する。それにより、参照セル 14rのデータを読み出す。
[0047] メインビット線 29は、一つのユーザエリア 11における選択ビット線 21sと第 1のセン スアンプ 2とを接続する。
メイン参照ビット線 28は、参照ビット線 21rと第 1のセンスアンプ 2及び第 2のセンス アンプ 3とを接続する。
コントローラ 1は、データの読み出し動作及び書き込み動作のタイミングに対応して
、第 1のセンスアンプ 2、第 2のセンスアンプ 3、第 1の書き込み電流源 4、第 2の書き 込み電流源 5を制御する。
[0048] 本発明のトグル MRAMは、通常のメモリセル 14の記憶情報を検出する通常の第 1 のセンスアンプ 2とは別に、参照セル自身の記憶情報を検出する専用の第 2のセンス アンプ 3を備えている。第 1のセンスアンプ 2は、選択メモリセル 14sの状態と選択参 照セル 14rsの状態とを比較することで選択メモリセル 14sの記憶情報を読み出す。こ れに対し、第 2のセンスアンプ 3は、参照セル 14r自身のトグル動作前後の二つの状 態を比較することで参照セル 14rの記憶情報を読み出すことができる。それにより、参 照情報を参照セル 14rへ高い信頼性でプログラムすることが可能となる。カロえて、第 2 のセンスアンプ 3の信号量は、ユーザエリア 11の第 1のセンスアンプ 2の信号量の 2 倍を確保できるため、センス結果の信頼性が高ぐより高い信頼性で参照セル 14rの プログラムが可能となる。
[0049] 第 2のセンスアンプ 3は、抵抗 電圧変換部 31と記憶部 32と判定部 33とを具備して いる。抵抗-電圧変換部 31は、参照セル 14rの磁気抵抗素子 25rの抵抗値 (電流値 )を検出して電圧に変換する。記憶部 32は、抵抗 電圧変換部 31の出力電圧を一 時的に保持する。判定部 33は、抵抗-電圧変換部 31の今回の出力電圧と記憶部 3 2の出力電圧 (抵抗 電圧変換部 31の前回の出力電圧)から参照セル 14rに格納さ れていた情報を判定する。
[0050] なお、本発明の係るところはトグル MRAMにおける参照セル 14rの読み出し（セン ス)動作及び書き込み (プログラム)動作であり、通常のメモリセル 14の読み出し動作 及び書き込み動作については従来のトグル MRAMと同様（図 4一図 6の説明と同様 )であるためここでは説明を省略する。
[0051] 次に、本発明のトグル MRAMの第 1の実施の形態の動作について、添付図面を参 照して説明する。 図 9は、本発明のトグル MRAMの第 1の実施の形態の動作を示すフローチャート である。この図では、トグル MRAMの参照セルのプログラム方法（書き込み方法）を 示している。
(1)ステップ SO 1
Xデコーダ 8は、選択読み出しワード線 24sを選択する。 Yデコーダ 6は、参照ビット 線 21rを選択する。それにより、選択参照セル 14rsが選択される。選択参照セル 14r sの MOSトランジスタ 26はオンになる。
(2)ステップ S02
選択参照セル 14rsについて、読み出し動作 (第 1のセンス動作)を行う。すなわち、 第 2のセンスアンプ 3 (の抵抗 電圧変換部 31)は、第 2のセンスアンプ 3と選択参照 セル 14rs (接地）との間に所定の電圧を印加し、メイン参照ビット線 28— Yデコーダ 6 -参照ビット線 21r "選択参照セル 14rsの経路に、参照読み出し電流 Irを流す。この 結果、第 2のセンスアンプ 3 (の抵抗 電圧変換部 31)は、選択参照セル 14rsの磁気 抵抗素子 25rの抵抗値 Rref (1st)を検出する。
(3)ステップ S03
第 2のセンスアンプ 3 (の記憶部 32)は、抵抗値 Rref (1st)を一時的に記憶する。
(4)ステップ S04
選択参照セル 14rsについて、書き込み動作 (第 1のトグル動作)を行う。書き込み動 作（トグル動作）っ 、ては、図 4一図 6の説明に記載の通りである。
(5)ステップ S05
選択参照セル 14rsについて、第 2のセンスアンプ 3 (の抵抗 電圧変換部 31)は、 再び、読み出し動作 (第 2のセンス動作)を行う。それにより、第 2のセンスアンプ 3 (の 抵抗-電圧変換部 31)は、選択参照セル 14rsの磁気抵抗素子 25rの抵抗値 Rref (2 nd)を検出する。
(6)ステップ S06
第 2のセンスアンプ 3 (の判定部 33)は、 Rref (1st)と Rref (2nd)との大小を比較す る。
(7)ステップ S07 低抵抗の場合を「0」、高抵抗の場合を「1」とすれば、 Rref (1st)く Rref (2nd)であ れば (ステップ S06 :yes)、読み出し結果 (センス結果）は「0」である。すなわち、元々 (ステップ S04の書き込み動作より前）の選択参照セル 14rsのデータは「0」である。 ただし、ステップ S07時点では、選択参照セル 14rsのデータは「1」である。
次に、第 2のセンスアンプ 3 (の判定部 33)は、参照セル 14rに格納すべき参照情報 が「0」である場合に第 2のトグル動作を実行する力否かを判定する。参照セル 14rに 格納すべき参照情報が「 1」の場合 (ステップ S07： no)、このまま動作を終了する。
(8)ステップ S08
参照セル 14rに格納すべき参照情報が「0」の場合 (ステップ S07： yes)、選択参照 セル 14rsについて、再び、書き込み動作 (第 2のトグル動作)を行う。書き込み動作（ トグル動作)ついては、図 4一図 6の説明に記載の通りである。これにより、選択参照 セル 14rsのデータは、元々の「0」に戻る。
(9)ステップ S09
Rref (1st) >Rref (2nd)であれば (ステップ S06 : no)、読み出し結果（センス結果 )は「1」である。すなわち、元々（ステップ S04の書き込み動作より前）の選択参照セ ル 14rsのデータは「1」である。ただし、ステップ S09時点では、選択参照セル 14rsの データは「0」である。
次に、第 2のセンスアンプ 3 (の判定部 33)は、参照セル 14rに格納すべき参照情報 力 S「1」である場合に第 2のトグル動作を実行する力否かを判定する。参照セル 14rに 格納すべき参照情報が「0」の場合 (ステップ S09： no)、このまま動作を終了する。 (8)ステップ S 10
参照セル 14rに格納すべき参照情報が「1」の場合 (ステップ S09 :yes)、選択参照 セル 14rsについて、再び、書き込み動作 (第 2のトグル動作)を行う。書き込み動作（ トグル動作)ついては、図 4一図 6の説明に記載の通りである。これにより、選択参照 セル 14rsのデータは、元々の「1」に戻る。
[0053] 本発明より、トグル MRAMにおける参照セルに参照情報を高い信頼性でプロダラ ムすることが可能となる。
[0054] 以上説明した参照セル 14rの読み出し (センス)動作及び書き込み (プログラム)動 作に使用される第 2のセンスアンプ回路の具体例について説明する。
[0055] 図 10は、第 2のセンスアンプの構成を示す回路図である。抵抗 電圧変換部 31は 、トランジスタ 41と負荷 42とを含むゲート接地増幅回路により構成されている。トラン ジスタ 41のゲートにはバイアス電圧 Vbが供給されており、ドレインを負荷 42に、ソー スをメイン参照ビット線 28に接続されている。バイアス電圧 Vbにより、トランジスタ 41 のソース、即ちメイン参照ビット線 28には MTJ (磁気抵抗素子 25r)の破壊電圧以上 の電圧が印加されないように作用する。負荷 42は、一方の端子を電圧源 VCに、他 方の端子をトランジスタ 41のドレインに接続されて!、る。第 1の読み出し動作 (センス 動作）時に、参照セル 14rの磁気抵抗素子 25rの抵抗値 Rrefと負荷 42とで定電圧 V Cを分圧し、抵抗値 Rref〖こ比例する電圧 Vref ( = k'Rref)を出力する。 Vrefは、トラ ンジスタ 41のドレイン側の電圧である。すなわち、ここでは図 9のフローにおける Rref を Vrefに対応させて動作して 、る。
[0056] 記憶部 32は、第 1のスィッチ部 43とキャパシタ 44とを含む。第 1のスィッチ部 43は、 一方の端子をトランジスタ 41のドレインに、他方の端子をキャパシタ 44の一方の端子 に接続されている。オン Zオフのタイミングは制御信号 Φ 1により制御される。キャパ シタ 44は、一方の端子を第 1のスィッチ 43の他方の端子に、他方の端子をインバー タ 46の入力側端子に接続されている。第 1のスィッチ部 43の、第 1の読み出し動作（ センス動作）時に出力された Vrefに対応する電荷をキャパシタ 44に蓄積することによ り、 Vrefを記憶する。
[0057] 判定部 33は、第 2のスィッチ部 45とインバータ 46とラッチ回路 47と排他的論理和 ゲート 48とを含む。第 2のスィッチ部 45は、一方の端子をインバータ 46の入力側端 子に、他方の端子をインバータ 46の出力側端子に接続されている。オン Zオフのタ イミングは制御信号 φ 2により制御される。インバータ 46は、入力側端子をキャパシタ 44の他方の端子に、出力側端子をラッチ回路 47の入力側端子に接続されている。 ラッチ回路 47は、入力側端子をインバータ 46の出力側端子に接続され、出力側端 子は、出力信号 DOUTとして出力すると共に、排他的論理和ゲートの一方の入力側 端子に接続されている。データ出力のタイミングは制御信号 φ 3により制御される。排 他的論理和ゲート 48は、一方の入力側端子をラッチ回路 47の出力側端子に、他方 の入力側端子を参照セル 14rにプログラムしょうとする (記憶されるべき)参照情報を 供給する信号線に接続されている。排他的論理和ゲート 48は、判定信号としての第 2のトグル動作のィネーブル信号である TG2ENを出力する。
[0058] 図 11は、図 9の第 1の実施の形態の動作のフローチャートに対応するタイミングチヤ ートを示す図である。ここでは図 9のフローにおける Rrefを Vrefに対応させて動作し ている。
選択参照セル 14rsを選択 (ステップ S01)後、第 1のセンス動作 (ステップ S02)時 では、制御信号 φ 2がハイレベルとなり、第 2のスィッチ 45がオン状態となる。この時、 インバータ 46の入力電圧 Viと出力電圧 VOは等しくなる。次に、制御信号 φ 1がハイ レベルとなり、第 1のスィッチ 43がオン状態となる。この時、キャパシタ 44の両端電圧 は Vref (1st)— Viとなる。第 1のセンス動作が終了し、制御信号 φ 1がローレベルとな り、第 1のスィッチ 43がオフ状態となる。これにより、キャパシタ 44の両端電圧は保持 される（ステップ S03)。
[0059] 第 1のトグル動作 (ステップ S04)終了後、第 2のセンス動作が開始される。この時、 抵抗-電圧変換部 31は電圧 Vref (2nd)を出力する (ステップ S05)。第 2のスィッチ 4 5をオフ状態 (制御信号 φ 2：ローレベル）にして力も第 1のスィッチ 43をオン状態 (制 御信号 φ 1：ハイレベル）にすると、キャパシタ 44のカップリング作用により Viは dV= Vref (1st)— Vref (2nd)だけシフトする（ステップ S06)。例えば、ステップ S04の第 1 のトグル動作で初期状態「0」から「1」にトグルされた場合、 Vref (1st) < Vref (2nd) である（ステップ S06 : yes)。従って、インバータ 46の出力信号は「0」レベルになる。 逆に、初期状態「1」から「0」にトグルされた場合、 Vref (1st) >Vref (2nd)である（ス テツプ S06 :no)。従って、インバータ 46の出力信号は「1」レベルとなる。制御信号 φ 3の立ち上がりエッジでインバータ 46の出力信号がラッチ回路 47によりラッチされ、 センス結果 DOUT (選択参照セル 14rsに当初格納されて!、たデータ）が出力される
(記憶されるべき）参照信号とセンス結果 DOUTが等しければ (ステップ S07 :yes、 ステップ S09 :yes)、第 2のトグル動作を実行する排他的論理和ゲート 48により信号 TG2ENが活性ィ匕される。それにより、第 2のトグル動作が実行される (ステップ S08、 ステップ S 10)。異なって!/ヽれば TG2ENが不活性になる。
[0061] 図 12及び図 13は、図 9の第 1の実施の形態の動作における Vref、 Vi及び V0の関 係を示すグラフである。左側の図が Vref及び Viの時間変化の関係を示し、縦軸は電 圧の大きさ、横軸は時間（経過）を示す。右側の図が Viと VOとの関係 (インバータ 46 の特性)を示し、縦軸は Vi、横軸は VOを示す。図 12は選択参照セル 14rsに初期状 態（当初格納して 、たデータ）が「0」の場合を示し、図 13は「 1」の場合を示す。
[0062] 図 12の左側の図に示すように、 Vref (1st) =「0」（ステップ SOI— S03)は、トグル 動作 (ステップ S04)〖こより、 Vref (2nd) =「1」となり、 dV= Vref (1st)— Vref (2nd) >0分だけ電圧が変化 (dVだけ上昇)する (ステップ S05)。それに伴い、 Viの電圧も 同じ dV>0分だけ電圧が変化する。その結果、右図のようにインバータ 46は、ローレ ベノレの V0 ( =「0」）を出力する（ステップ S06)。
[0063] 図 13の左側の図に示すように、 Vref (1st) =「1」（ステップ S01— S03)は、トグル 動作 (ステップ S04)〖こより、 Vref (2nd) =「0」となり、 dV= Vref (1st)— Vref (2nd) く 0分だけ電圧が変化（ I dV Iだけ減少）する (ステップ S05)。それに伴い、 Viの電 圧も同じ dVく 0分だけ電圧が変化する。その結果、右図のようにインバータ 46は、ハ ィレベルの V0 ( =「1」）を出力する（ステップ S06)。
[0064] このような第 2のセンスアンプ 3を用いることで、トグル MRAMにおける参照セルに 参照情報を高い信頼性でプログラムすることが可能となる。
[0065] 図 14は、本発明のトグル MRAMの第 1の実施の形態の動作を示すフローチャート である。この図では、トグル MRAMの参照セルのセンス方法（読み出し方法）を示し ている。
[0066] (1)ステップ S21
Xデコーダ 8は、選択読み出しワード線 24sを選択する。 Yデコーダ 6は、参照ビット 線 21rを選択する。それにより、選択参照セル 14rsが選択される。選択参照セル 14r sの MOSトランジスタ 26はオンになる。
(2)ステップ S22
選択参照セル 14rsについて、読み出し動作 (第 1のセンス動作)を行う。すなわち、 第 2のセンスアンプ 3 (の抵抗 電圧変換部 31)は、第 2のセンスアンプ 3と選択参照 セル 14rs (接地）との間に所定の電圧を印加し、メイン参照ビット線 28— Yデコーダ 6 -参照ビット線 21r "選択参照セル 14rsの経路に、参照読み出し電流 Irを流す。この 結果、第 2のセンスアンプ 3 (の抵抗 電圧変換部 31)は、選択参照セル 14rsの磁気 抵抗素子 25rの抵抗値 Rref (1st)を検出する。
(3)ステップ S23
第 2のセンスアンプ 3 (の記憶部 32)は、抵抗値 Rref (1st)を一時的に記憶する。
(4)ステップ S 24
選択参照セル 14rsについて、書き込み動作 (第 1のトグル動作)を行う。書き込み動 作（トグル動作）っ 、ては、図 4一図 6の説明に記載の通りである。
(5)ステップ S25
選択参照セル 14rsについて、第 2のセンスアンプ 3 (の抵抗 電圧変換部 31)は、 再び、読み出し動作 (第 2のセンス動作)を行う。それにより、第 2のセンスアンプ 3 (の 抵抗-電圧変換部 31)は、選択参照セル 14rsの磁気抵抗素子 25rの抵抗値 Rref (2 nd)を検出する。
(6)ステップ S26
第 2のセンスアンプ 3 (の判定部 33)は、 Rref (1st)と Rref (2nd)との大小を比較す る。
(7)ステップ S27
低抵抗の場合を「0」、高抵抗の場合を「1」とすれば、 Rref (1st)く Rref (2nd)であ れば (ステップ S06 :yes)、読み出し結果 (センス結果）は「0」である。すなわち、元々 (ステップ S04の書き込み動作より前）の選択参照セル 14rsのデータは「0」と読み出 すことができる。ただし、ステップ S27時点では、選択参照セル 14rsのデータは「1」 である。
(8)ステップ S28
Rref (1st) >Rref (2nd)であれば (ステップ S06 : no)、読み出し結果（センス結果 )は「1」である。すなわち、元々（ステップ S04の書き込み動作より前）の選択参照セ ル 14rsのデータは「1」と読み出すことができる。ただし、ステップ S28時点では、選択 参照セル 14rsのデータは「0」である。 (9)ステップ S29
選択参照セル 14rsについて、再び、書き込み動作 (第 2のトグル動作)を行う。書き 込み動作（トグル動作）ついては、図 4一図 6の説明に記載の通りである。これにより、 選択参照セル 14rsのデータは、元々のデータに戻る。
[0067] 図 10に示す第 2のセンスアンプにおいて、図 14の読み出し動作の場合、ステップ S 27又はステップ S28の読み出しデータとして、ラッチ回路 47のセンス結果 DOUTを 用いることができる。すなわち、このような第 2のセンスアンプ 3を用いることで、他のセ ルのデータと比較すること無ぐトグル MRAMにおける参照セルのデータを読み出 すことができる。
[0068] (第 2の実施の形態）
次に、本発明のトグル MRAMの第 2の実施の形態について、添付図面を参照して 説明する。
[0069] まず、本発明のトグル MRAMの第 2の実施の形態の構成について、添付図面を参 照して説明する。
図 15は、本発明のトグル MRAMの第 2の実施の形態による構成を示すブロック図 である。この本発明のトグル MRAMの第 2の実施の形態による構成は図 8に示すも のと同様である。ただし、本実施の形態では、第 2のセンスアンプ 3の構成と参照セル プログラムの方法が第 1の実施の構成とは異なる。トグル動作を検出する回路を設け て参照セル 14rへのトグル動作が実行できたか否かをモニタし、否の場合はさらに書 き込み電流値を増大させる。それにより、より高い信頼性で参照セルのプログラムが 可能となる。
[0070] 第 2のセンスアンプ 3は、第 1の抵抗 電圧変換部 31a、第 1の記憶部 32a、第 1の 判定部 33a、第 2の抵抗 -電圧変換部 3 lb、第 2の記憶部 32b、第 2の判定部 33b、 判定回路 48aとを具備している。第 1及び第 2の抵抗-電圧変換部 31a及び 31bは、 参照セル 14rの磁気抵抗素子 25rの抵抗値 (電流値)を検出して電圧に変換し、所 定の正オフセット電圧及び負オフセット電圧を加える。第 1及び第 2の記憶部 32a及 び 32bは、対応する抵抗 電圧変換部 31 (31a及び 31b)の出力電圧を一時的に保 持する。第 1及び第 2の判定部 33a及び 33bは、対応する抵抗 -電圧変換部 31の今 回の出力電圧と対応する記憶部 32 (32a及び 32b)の出力電圧 (抵抗 電圧変換部 31の前回の出力電圧）とを比較する。判定回路 48aは、比較結果に基づいて、参照 セル 14rに格納されて 、た情報を判定する。
[0071] 他の構成については、第 1の実施の構成と同じであるのでその説明を省略する。通 常のメモリセル 14の読み出し動作及び書き込み動作については従来のトグル MRA Mと同様（図 4一図 6の説明と同様)であるためここでは説明を省略する。
[0072] 次に、本発明のトグル MRAMの第 2の実施の形態の動作について、添付図面を参 照して説明する。
図 16は、本発明のトグル MRAMの第 2の実施の形態の動作を示すフローチャート である。この図では、トグル MRAMの参照セルのプログラム方法（書き込み方法）を 示している。
[0073] (1)ステップ S41
Xデコーダ 8は、選択読み出しワード線 24sを選択する。 Yデコーダ 6は、参照ビット 線 21rを選択する。それにより、選択参照セル 14rsが選択される。選択参照セル 14r sの MOSトランジスタ 26はオンになる。
(2)ステップ S42
選択参照セル 14rsについて、読み出し動作 (第 1のセンス動作)を行う。すなわち、 第 2のセンスアンプ 3 (の第 1及び第 2の抵抗 電圧変換部 31a及び 31b)は、第 2の センスアンプ 3と選択参照セル 14rs (接地）との間に所定の電圧を印加し、メイン参照 ビット線 28-Yデコーダ 6-参照ビット線 21r-選択参照セル 14rsの経路に、参照読み 出し電流 Irを流す。この結果、第 2のセンスアンプ 3の第 1及び第 2の抵抗 電圧変換 部 31a及び 31bは、それぞれ、選択参照セル 14rsの磁気抵抗素子 25rの抵抗値 Rr efl (lst)及び Rref2 (lst)を検出する。
(3)ステップ S43
第 2のセンスアンプ 3の第 1及び第 2の記憶部 32a及び 32bは、それぞれ、抵抗値 R refl (l st)及び Rref 2 ( 1 st)を一時的に記憶する。
(4)ステップ S44
選択参照セル 14rsについて、書き込み動作 (第 1のトグル動作)を行う。書き込み動 作（トグル動作）っ 、ては、図 4一図 6の説明に記載の通りである。
(5)ステップ S45
選択参照セル 14rsについて、第 2のセンスアンプ 3の第 1及び第 2の抵抗 電圧変 換部 31a及び 31bは、それぞれ、再び、読み出し動作 (第 2のセンス動作)を行う。そ れにより、第 2のセンスアンプ 3の第 1及び第 2の抵抗 電圧変換部 31a及び 31bは、 それぞれ、選択参照セル 14rsの磁気抵抗素子 25rの抵抗値 Rrefl (2nd)及び Rref 2 (2nd)を検出する。
(6)ステップ S46
第 2のセンスアンプ 3の第 1の判定部 33aは、抵抗値 Rref 1 (1st)と抵抗値 Rref 1 (2 nd)との大小関係を示す信号 Qlを出力する。第 2の判定部 33bは、抵抗値 Rref2 (l st)と抵抗値 Rref 2 (2nd)との大小関係を示す信号 Q2を出力する。判定回路 48aは 、信号 Q1と信号 Q2とが一致するか否かを判定する。一致する場合 (ステップ S46 :y es)、第 1のトグル動作が正常に実行されているので、ステップ S48へ進む。一致して Vヽな 、場合 (ステップ S46： no)、第 1のトグル動作が正常に実行されて ヽな 、ので、 ステップ S47へ進む。
(7)ステップ S47
第 1のトグル動作が正常に実行されていないので、書き込み電流 I 及び書き込み
WL
電流 I S42
BLを所定の大きさだけ増加し、ステップ から再度実行する。
(8)ステップ S48
第 2のセンスアンプ 3の判定回路 48aは、 Rref (1st)と Rref (2nd)との大小関係（= Rrefl (1st)と Rrefl (2nd)との大小関係 =Rref2 (lst)と Rref2 (2nd)との大小関 係）を求める。すなわち、互いに一致している信号 Q1と信号 Q2とが、「0」か「1」かを 判定する。
(9)ステップ S49
低抵抗の場合を「0」、高抵抗の場合を「1」とすれば、 Rref (1st)く Rref (2nd)であ れば (ステップ S48 :yes)、読み出し結果 (センス結果）は「0」である。すなわち、元々 (ステップ S44の書き込み動作前）の選択参照セル 14rsのデータは「0」である。ただ し、ステップ S49時点では、選択参照セル 14rsのデータは「1」である。 次に、第 2のセンスアンプ 3の判定回路 48aは、参照セル 14rに格納すべき参照情 報が「0」である場合に第 2のトグル動作を実行する力否かを判定する。参照セル 14r に格納すべき参照情報が「1」の場合 (ステップ S49 :no)、このまま動作を終了する。
(10)ステップ S 50
参照セル 14rに格納すべき参照情報が「0」の場合 (ステップ S49 :yes)、選択参照 セル 14rsについて、再び、書き込み動作 (第 2のトグル動作)を行う。書き込み動作（ トグル動作)ついては、図 4一図 6の説明に記載の通りである。これにより、選択参照 セル 14rsのデータは、元々の「0」に戻る。
( 11)ステップ S 51
Rref (lst) >Rref (2nd)であれば (ステップ S48 : no)、読み出し結果（センス結果 )は「1」である。すなわち、元々（ステップ S44の書き込み動作前）の選択参照セル 14 rsのデータは「1」である。ただし、ステップ S51時点では、選択参照セル 14rsのデー タは「0」である。
次に、第 2のセンスアンプ 3の判定回路 48aは、参照セル 14rに格納すべき参照情 報が「1」である場合に第 2のトグル動作を実行する力否かを判定する。参照セル 14r に格納すべき参照情報が「0」の場合 (ステップ S51： no)、このまま動作を終了する。
( 12)ステップ S 52
参照セル 14rに格納すべき参照情報が「1」の場合 (ステップ S51： yes)、選択参照 セル 14rsについて、再び、書き込み動作 (第 2のトグル動作)を行う。書き込み動作（ トグル動作)ついては、図 4一図 6の説明に記載の通りである。これにより、選択参照 セル 14rsのデータは、元々の「1」に戻る。
[0074] 本発明より、トグル MRAMにおける参照セルに参照情報を高い信頼性でプロダラ ムすることが可能となる。
[0075] 以上説明した参照セル 14rの読み出し (センス)動作及び書き込み (プログラム)動 作に使用される第 2のセンスアンプ回路の具体例について説明する。
[0076] 図 17は、第 2のセンスアンプの構成を示す回路図である。第 1の抵抗 電圧変換部 31aは、トランジスタ 41aと負荷 42aと加算部 49aとを含むゲート接地増幅回路により 構成されている。トランジスタ 41aのゲートにはノィァス電圧 Vbが供給されており、ド レインを負荷 42aに、ソースをメイン参照ビット線 28に接続されている。バイアス電圧 Vbにより、トランジスタ 41aのソース、即ちメイン参照ビット線 28には MTJ (磁気抵抗 素子 25r)の破壊電圧以上の電圧が印加されないように作用する。負荷 42aは、一方 の端子を電圧源 VCに、他方の端子をトランジスタ 41aのドレインに接続されている。 加算部 49aは、ドレインと正オフセット電圧 Voffを供給する配線と第 1のスィッチ部 43 aとに接続している。第 1の読み出し動作 (センス動作）時に、参照セル 14rの磁気抵 抗素子 25rの抵抗値 Rrefと負荷 42aとで定電圧 VCを分圧し、抵抗値 Rrefに比例す る電圧 Vref ( = k'Rref)に、オフセット電圧 Voffをカ卩えた Vref 1 =k'Rref +Voffを 出力する。 Vrefは、トランジスタ 41aのドレイン側の電圧である。
[0077] 第 1の記憶部 32aは、第 1のスィッチ部 43aとキャパシタ 44aとを含む。第 1のスイツ チ部 43aは、一方の端子を加算部 49aに、他方の端子をキャパシタ 44aの一方の端 子に接続されている。オン Zオフのタイミングは制御信号 Φ 1により制御される。キヤ パシタ 44aは、一方の端子を第 1のスィッチ 43aの他方の端子に、他方の端子をイン バータ 46aの入力側端子に接続されている。第 1のスィッチ部 43aの、第 1の読み出 し動作 (センス動作）時に出力された Vref 1に対応する電荷をキャパシタ 44aに蓄積 することにより、 Vreflを記憶する。
[0078] 第 1の判定部 33aは、第 2のスィッチ部 45aとインバータ 46aとラッチ回路 47aとを含 む。第 2のスィッチ部 45aは、一方の端子をインバータ 46aの入力側端子に、他方の 端子をインバータ 46aの出力側端子に接続されている。オン Zオフのタイミングは制 御信号 φ 2により制御される。インバータ 46aは、入力側端子をキャパシタ 44aの他方 の端子に、出力側端子をラッチ回路 47aの入力側端子に接続されている。ラッチ回 路 47aは、入力側端子をインバータ 46aの出力側端子に接続され、出力側端子は、 出力信号 Q1として出力すると共に、判定回路 48aの一つの入力側端子に接続され ている。データ出力のタイミングは制御信号 φ 3により制御される。
[0079] 第 2の抵抗-電圧変換部 3 lbは、トランジスタ 41bと負荷 42bと加算部 49bとを含む ゲート接地増幅回路により構成されている。トランジスタ 41bのゲートにはノ ィァス電 圧 Vbが供給されており、ドレインを負荷 42b〖こ、ソースをメイン参照ビット線 28に接続 されている。バイアス電圧 Vbにより、トランジスタ 41bのソース、即ちメイン参照ビット 線 28には MTJ (磁気抵抗素子 25r)の破壊電圧以上の電圧が印加されないように作 用する。負荷 42bは、一方の端子を電圧源 VCに、他方の端子をトランジスタ 41bのド レインに接続されている。加算部 49bは、ドレインと負オフセット電圧- Voffを供給す る配線と第 2のスィッチ部 43bとに接続している。第 1の読み出し動作 (センス動作）時 に、参照セル 14rの磁気抵抗素子 25rの抵抗値 Rrefと負荷 42bとで定電圧 VCを分 圧し、抵抗値 Rrefに比例する電圧 Vref ( = k'Rref)に、オフセット電圧 Voffを加え た Vref2=k'Rref— Voffを出力する。 Vrefは、トランジスタ 41bのドレイン側の電圧 である。
[0080] 第 2の記憶部 32bは、第 3のスィッチ部 43bとキャパシタ 44bとを含む。第 3のスイツ チ部 43bは、一方の端子を加算部 49bに、他方の端子をキャパシタ 44bの一方の端 子に接続されている。オン Zオフのタイミングは制御信号 Φ 1により制御される。キヤ パシタ 44bは、一方の端子を第 1のスィッチ 43bの他方の端子に、他方の端子をイン バータ 46bの入力側端子に接続されている。第 1のスィッチ部 43bの、第 1の読み出 し動作 (センス動作）時に出力された Vref 2に対応する電荷をキャパシタ 44aに蓄積 することにより、 Vref 2を記憶する。
[0081] 第 2の判定部 33bは、第 4のスィッチ部 45bとインバータ 46bとラッチ回路 47bとを含 む。第 4のスィッチ部 45bは、一方の端子をインバータ 46bの入力側端子に、他方の 端子をインバータ 46bの出力側端子に接続されている。オン Zオフのタイミングは制 御信号 φ 2により制御される。インバータ 46bは、入力側端子をキャパシタ 44bの他 方の端子に、出力側端子をラッチ回路 47bの入力側端子に接続されている。ラッチ 回路 47bは、入力側端子をインバータ 46bの出力側端子に接続され、出力側端子は 、出力信号 Q2として出力すると共に、判定回路 48aの一つの入力側端子に接続さ れている。データ出力のタイミングは制御信号 φ 3により制御される。
[0082] 判定回路 48aは、第 1の判定部 33a及び第 2の判定部 33bに共通であり、第 1の入 力側端子をラッチ回路 47aの出力側端子に、第 2の入力側端子をラッチ回路 47bの 出力端子に、第 3の入力側端子を参照セル 14rにプログラムしょうとする（記憶される べき)参照情報を供給する信号線にそれぞれ接続されている。そして、第 1のトグル 動作が実行されたカゝ否かを判定し、且つ、第 2のトグル動作を実行するか否かを判定 し、判定結果として出力信号 DOUT、第 2トグルィネーブル信号 TG2EN、グルエラ 一信号 TGERRを出力する。
[0083] 次に、図 16と図 17との関係について説明する
選択参照セル 14rsを選択する。（ステップ S41)
その後、第 1のセンス動作時では、制御信号 φ 1がハイレベルとなり、第 1のスィッチ 43aがオン状態となる。この時、第 1の抵抗 電圧変換部 31aから、参照セルの抵抗 値に比例する電圧にオフセット電圧 Voffが加えられた電圧 Vref 1 (1st) =k-Rref+ Voffが出力される。ここで、 Voffは「0」状態と「1」状態における Vrefの差電圧よりも 小さいとする。キャパシタ 44aの両端電圧は Vref 1 (1st)となる。
一方、制御信号 φ 1がハイレベルとなり、第 3のスィッチ 43bがオン状態となる。この 時、第 1の抵抗 電圧変換部 31bから、参照セルの抵抗値に比例する電圧にオフセ ット電圧 Voffが加えられた電圧 Vref 2 (1st) =k'Rref— Voffが出力される。キャパ シタ 44bの両端電圧は Vref2 (1st)となる（ステップ S42)。
第 1のセンス動作が終了し、制御信号 φ 1がローレベルとなり、第 1のスィッチ 43a及 び第 3のスィッチ 43bがオフ状態となる。これにより、キャパシタ 44a及びキャパシタ 44 bの両端電圧は保持される。（ステップ S43)。
[0084] 第 1のトグル動作を実施する (ステップ S44)。
その後、第 2のセンス動作時では、第 1の抵抗 電圧変換部 31a及び第 2の抵抗 電圧変換部 3 lbから共に Voffを加減しない電圧 Vref 1 (2nd) = Vref 2 (2nd) =k-R refをそれぞれ出力する (ステップ S45)。
第 2のスィッチ 45aをオフ状態 (制御信号 φ 2 :ローレベル）にして力 第 1のスィッチ 43aをオン状態（制御信号 φ 1：ハイレベル）にすると、キャパシタ 44aのカップリング 作用により、 Vrefl (1st)から Vref 1 (2nd)へシフトする。
同様に、第 4のスィッチ 45bをオフ状態 (制御信号 φ 2 :ローレベル）にして力も第 3 のスィッチ 43bをオン状態（制御信号 φ 1：ハイレベル）にすると、キャパシタ 44bの力 ップリング作用により、 Vref 2 (1st)力も Vref 2 (2nd)へシフトする。
[0085] このときの状況を更に説明する。
図 19は、図 16の第 2の実施の形態の動作における Vrefl (1st)及び Vref 1 (2nd)の関係を示すグラフである。縦軸は電圧の大きさ、横軸は時間（経過）を示す 。上側の図は、初期状態が「0」の場合、下側の図は、初期状態が「1」の場合を示す
[0086] 初期状態が「0」の場合（上側の図）、第 1のセンスの段階では、 Vrefl (lst) =k-Rr ef+Voffである。第 2のセンスの段階において、トグル動作が成功していれば、ステ ップ S44の第 1のトグル動作で「1」へトグルされるので、 Vrefl (1st) <Vrefl (2nd) となるはずである。この場合、第 1のラッチ回路 47aの出力信号 Q1は「0」を出力（図 1 2と同様）となる。し力し、トグル動作が失敗していれば、逆の Vrefl (1st) > Vrefl (2 nd)となるはずである。この場合、第 1のラッチ回路 47aの出力信号 Q1は「1」を出力（ 図 13と同様)となる。
[0087] ただし、初期状態が「1」の場合 (下側の図）には、事情が異なる。トグル動作が成功 していれば、ステップ S44の第 1のトグル動作で「0」へトグルされるので、 Vrefl (1st) > Vrefl (2nd)となるはずである。この場合、第 1のラッチ回路 47aの出力信号 Q1は 「1」を出力（図 13と同様）となる。カロえて、トグル動作が失敗していても、 Vrefl (1st) > Vrefl (2nd)となってしまう。この場合も、第 1のラッチ回路 47aの出力信号 Q1は「 1」を出力（図 13と同様)となる。
[0088] 図 20は、図 16の第 2の実施の形態の動作における Vref2 (lst)及び Vref2 (2nd) の関係を示すグラフである。縦軸は電圧の大きさ、横軸は時間（経過）を示す。上側 の図は、初期状態が「0」の場合、下側の図は、初期状態が「1」の場合を示す。
[0089] 初期状態が「1」の場合（下側の図）、第 1のセンスの段階では、 Vref2 (lst) =k-Rr ef— Voffである。第 2のセンスの段階において、トグル動作が成功していれば、ステツ プ S44の第 1のトグル動作で「0」へトグルされるので、 Vref2 (lst) >Vref2 (2nd)と なるはずである。この場合、第 1のラッチ回路 47bの出力信号 Q2は「1」を出力（図 13 と同様）となる。し力し、トグル動作が失敗していれば、逆の\^^£2 (151;) <¥ £2 (211 d)となるはずである。この場合、第 1のラッチ回路 47bの出力信号 Q2は「0」を出力（ 図 12と同様)となる。
[0090] ただし、初期状態が「0」の場合 (上側の図）には、事情が異なる。トグル動作が成功 していれば、ステップ S44の第 1のトグル動作で「1」へトグルされるので、 Vref2 (lst) <Vref2 (2nd)となるはずである。この場合、第 1のラッチ回路 47bの出力信号 Q2は 「0」を出力（図 12と同様）となる。カロえて、トグル動作が失敗していても、 Vref2 (lst) <Vref2 (2nd)となってしまう。この場合も、第 1のラッチ回路 47bの出力信号 Q2は「 0」を出力（図 12と同様)となる。
[0091] 図 19及び図 20の説明に示すように、第 1のラッチ回路 47aの出力信号 Q1及び第 1 のラッチ回路 47aの出力信号 Q2から、ステップ S44の第 1のトグル動作が正常に行 われた力否かを判定できる。すなわち、判定回路 48aにより、出力信号 Q1及び Q2が 一致した場合、正常に行われたと判定される (ステップ S46 : yes)。そして、判定回路 48aにより、トグルエラー信号 TGERRが「0」が出力される。一方、出力信号 Q1及び Q2がー致しなかった場合、正常に行われなかったと判定される（ステップ S46 :no)。 そして、判定回路 48aにより、トグルエラー信号 TGERR力 S「l」が出力される。
[0092] 続いて、判定回路 48aにより、 Rref (1st)と Rref (2nd)との大小関係（=Rref 1 (Is t)と Rref 1 (2nd)との大小関係 =Rref2 (1st)と Rref2 (2nd)との大小関係）が求め られる。すなわち、互いに一致している出力信号 Q1と信号 Q2と力 「0」 (Rref (1st) <Rref (2nd) )力 「1」 (Rref (1st) > Rref (2nd) )かを判定する（ステップ S48)。 初期状態「0」から「1」にトグルされた場合、 Vref (1st)く Vref (2nd)である（ステツ プ S48 :yes)。従って、出力信号 Q1と信号 Q2は「0」レベルになる。逆に、初期状態 「1」から「0」にトグルされた場合、 Vref (1st) >Vref (2nd)である（ステップ S06 :no) 。従って、出力信号 Q1と信号 Q2は「1」レベルとなる。
[0093] (記憶されるべき）参照信号と出力信号 Q 1と信号 Q2が等しければ (ステップ S49： y es、ステップ S51： yes)、判定回路 48aにより第 2のトグル動作を実行する信号 TG2E Nが活性ィ匕される。それにより、第 2のトグル動作が実行される (ステップ S50、ステツ プ S52)。異なって!/ヽれば TG2ENが不活性になる。
[0094] 図 18は、判定回路 48aの真理値表を示す。出力信号 Ql、 Q2及び参照セルが記 憶すべきデータを示す参照信号の状態に対応して、出力信号 DOUT、第 2トグルィ ネーブル信号 TG2EN、トグルエラー信号 TGERRを出力する。
ID2、 3、 6、 7は、ステップ S46における第 1のトグル動作のエラーの判定を示して いる。 ID1は、参照情報が「0」、初期状態が「0」、第 1のトグル動作のエラーが無ぐ 第 2のトグル動作が必要な場合を示している。 ID4は、参照情報が「0」、初期状態が「 1」、第 1のトグル動作のエラーが無ぐ第 2のトグル動作が不必要な場合を示している 。 ID5は、参照情報が「1」、初期状態が「0」、第 1のトグル動作のエラーが無ぐ第 2 のトグル動作が不必要な場合を示している。 ID8は、参照情報が「1」、初期状態が「1 」、第 1のトグル動作のエラーが無ぐ第 2のトグル動作が必要な場合を示している。
[0095] このような第 2のセンスアンプ 3を用いることで、トグル MRAMにおける参照セルに 参照情報を高い信頼性でプログラムすることが可能となる。
[0096] 図 21は、本発明のトグル MRAMの第 2の実施の形態の動作を示すフローチャート である。この図では、トグル MRAMの参照セルのセンス方法（読み出し方法）を示し ている。
[0097] (1)ステップ S61
Xデコーダ 8は、選択読み出しワード線 24sを選択する。 Yデコーダ 6は、参照ビット 線 21rを選択する。それにより、選択参照セル 14rsが選択される。選択参照セル 14r sの MOSトランジスタ 26はオンになる。
(2)ステップ S62
選択参照セル 14rsについて、読み出し動作 (第 1のセンス動作)を行う。すなわち、 第 2のセンスアンプ 3 (の第 1及び第 2の抵抗 電圧変換部 31a及び 31b)は、第 2の センスアンプ 3と選択参照セル 14rs (接地）との間に所定の電圧を印加し、メイン参照 ビット線 28-Yデコーダ 6-参照ビット線 21r-選択参照セル 14rsの経路に、参照読み 出し電流 Irを流す。この結果、第 2のセンスアンプ 3の第 1及び第 2の抵抗 電圧変換 部 31a及び 31bは、それぞれ、選択参照セル 14rsの磁気抵抗素子 25rの抵抗値 Rr efl (lst)及び Rref2 (lst)を検出する。
(3)ステップ S63
第 2のセンスアンプ 3の第 1及び第 2の記憶部 32a及び 32bは、それぞれ、抵抗値 R refl (l st)及び Rref 2 ( 1 st)を一時的に記憶する。
(4)ステップ S64
選択参照セル 14rsについて、書き込み動作 (第 1のトグル動作)を行う。書き込み動 作（トグル動作）っ 、ては、図 4一図 6の説明に記載の通りである。 (5)ステップ S65
選択参照セル 14rsについて、第 2のセンスアンプ 3の第 1及び第 2の抵抗 電圧変 換部 31a及び 31bは、それぞれ、再び、読み出し動作 (第 2のセンス動作)を行う。そ れにより、第 2のセンスアンプ 3の第 1及び第 2の抵抗 電圧変換部 31a及び 31bは、 それぞれ、選択参照セル 14rsの磁気抵抗素子 25rの抵抗値 Rrefl (2nd)及び Rref 2 (2nd)を検出する。
(6)ステップ S66
第 2のセンスアンプ 3の第 1の判定部 33aは、抵抗値 Rref 1 (1st)と抵抗値 Rref 1 (2 nd)との大小関係を示す信号 Qlを出力する。第 2の判定部 33bは、抵抗値 Rref2 (l st)と抵抗値 Rref 2 (2nd)との大小関係を示す信号 Q2を出力する。判定回路 48aは 、信号 Q1と信号 Q2とが一致するか否かを判定する。一致する場合 (ステップ S66 :y es)、第 1のトグル動作が正常に実行されているので、ステップ S68へ進む。一致して Vヽな 、場合 (ステップ S66： no)、第 1のトグル動作が正常に実行されて 、な 、ので、 ステップ S47へ進む。
(7)ステップ S67
第 1のトグル動作が正常に実行されていないので、書き込み電流 I 及び書き込み
WL
電流 I
BLを所定の大きさだけ増加し、ステップ S42から再度実行する。
(8)ステップ S68
第 2のセンスアンプ 3の判定回路 48aは、 Rref (1st)と Rref (2nd)との大小関係（= Rrefl (1st)と Rrefl (2nd)との大小関係 =Rref2 (lst)と Rref2 (2nd)との大小関 係）を求める。すなわち、互いに一致している信号 Q1と信号 Q2とが、「0」か「1」かを 判定する。
(9)ステップ S69
低抵抗の場合を「0」、高抵抗の場合を「1」とすれば、 Rref (1st)く Rref (2nd)であ れば (ステップ S68 :yes)、読み出し結果 (センス結果）は「0」である。すなわち、元々 (ステップ S64の書き込み動作より前）の選択参照セル 14rsのデータは「0」である。 ただし、ステップ S69時点では、選択参照セル 14rsのデータは「1」である。
(10)ステップ S 70 Rref (lst) >Rref (2nd)であれば (ステップ S68 : no)、読み出し結果（センス結果 )は「1」である。すなわち、元々（ステップ S64の書き込み動作より前）の選択参照セ ル 14rsのデータは「1」である。ただし、ステップ S70時点では、選択参照セル 14rsの データは「0」である。
(11)ステップ S 71
選択参照セル 14rsについて、再び、書き込み動作 (第 2のトグル動作)を行う。書き 込み動作（トグル動作）ついては、図 4一図 6の説明に記載の通りである。これにより、 選択参照セル 14rsのデータは、元々のデータに戻る。
[0098] 図 16に示す第 2のセンスアンプにおいて、図 21の読み出し動作の場合、ステップ S 69又はステップ S70の読み出しデータとして、判定回路 48aのセンス結果 DOUTを 用いることができる。すなわち、このような第 2のセンスアンプ 3を用いることで、他のセ ルのデータと比較すること無ぐトグル MRAMにおける参照セルのデータを読み出 すことができる。
[0099] 以上、本発明の実施の形態を図面により詳述してきたが、具体的な構成は上記の 実施の形態に限られたものではなぐこの発明の要旨を逸脱しない範囲の設計の変 更を行うことも可能である。例えば、メモリセルの構成は図 8で示したものに限られず、 当業者にはよく知られた選択トランジスタを有しないクロスポイント型のメモリセルであ つても良い。また、第 2の実施の形態において、第 1及び第 2の抵抗 電圧変換回路 は第 2のセンス動作時においてオフセット電圧をそれぞれ加減しても良い。

Claims

請求の範囲
[1] 第 1方向に延伸する複数の第 1配線と、
前記第 1方向に実質的に垂直な第 2方向に延伸する複数の第 2配線と、 前記複数の第 1配線と前記複数の第 2配線とが交差する位置のそれぞれに対応し て設けられた複数のメモリセルと、
前記複数のメモリセルのうち、前記複数の第 2配線のうちの参照配線に対応して設 けられた複数の参照セル力 の出力に基づいて、前記参照セルの状態を検出する 第 2センスアンプと、
前記参照セルと異なる前記メモリセルからの出力と前記参照セルからの出力とに基 づいて、当該メモリセルの状態を検出する第 1センスアンプと
を具備し、
前記複数のメモリセルの各々は、
記憶されるデータに応じて磁化方向が反転される積層フリー層を有する磁気抵抗 素子含み、
前記磁気抵抗素子は、磁化容易軸方向が前記第 1及び第 2の方向とは異なる 磁気ランダムアクセスメモリ。
[2] 請求項 1に記載の磁気ランダムアクセスメモリにお 、て、
前記複数の第 1配線から選択される選択第 1配線と前記複数の第 2配線から選択さ れる選択第 2配線とに対応するメモリセルとしての選択セルについて、前記積層フリ 一層の磁化を反転させるトグル動作は、
前記選択第 1配線に第 1書き込み電流を供給し、次に、前記選択第 2配線に第 2書 き込み電流を供給し、その後、前記第 1書き込み電流を停止し、次に、前記第 2書き 込み電流を停止する一連の電流制御により実行される
磁気ランダムアクセスメモリ。
[3] 請求項 2に記載の磁気ランダムアクセスメモリにおいて、
前記第 1書き込み電流及び前記第 2書き込み電流は、前記参照セルに対して前記 トグル動作を行う場合の方力 S、前記参照セルと異なる前記メモリセルに対して前記ト ダル動作を行う場合よりも大き 、 磁気ランダムアクセスメモリ。
[4] 請求項 2に記載の磁気ランダムアクセスメモリにおいて、
前記参照セルの記憶情報の読み出しは、
前記参照セルの最初の状態としての第 1状態を検出する第 1読み出し動作と、 前記参照セルを前記トグル動作により第 2状態にする第 1トグル動作と、 前記参照セルの前記第 2状態を検出する第 2読み出し動作と、
前記参照セルを前記トグル動作により前記第 1状態に戻す第 2トグル動作と を実行し、
前記第 1状態と前記第 2状態との比較結果に基づいて、前記参照セルの記憶情報 を読み出す
磁気ランダムアクセスメモリ。
[5] 請求項 2に記載の磁気ランダムアクセスメモリにおいて、
前記参照セルの記憶情報の書き込みは、
前記参照セルの最初の状態としての第 1状態を検出する第 1読み出し動作と、 前記参照セルを前記トグル動作により第 2状態にする第 1トグル動作と、 前記参照セルの前記第 2状態を検出する第 2読み出し動作と、
前記第 1状態と前記第 2状態との比較結果に基づいて、前記第 1状態又は前記第 2 状態を判定する判定動作と
を実行し、
前記第 2状態が前記参照セルに書き込もうとしている記憶情報と同じ場合、前記第 2状態を維持し、異なる場合、前記参照セルを前記トグル動作により前記第 1状態に 戻すことで書き込みを行う
磁気ランダムアクセスメモリ。
[6] 請求項 4に記載の磁気ランダムアクセスメモリにおいて、
第 2センスアンプは、
前記参照セルの前記磁気抵抗素子の抵抗値を検出して出力電圧に変換する抵抗 電圧変換部と、
前記出力電圧を一時的に保持する記憶部と、 前記トグル動作後の前記出力電圧と、前記記憶部に格納されている前記トグル動 作前の前記出力電圧とに基づ 、て、前記参照セルに格納されて 、た記憶情報を判 定する判定部と
を備える
磁気ランダムアクセスメモリ。
[7] 請求項 6に記載の磁気ランダムアクセスメモリにお 、て、
前記記憶部は、
入力側を前記抵抗電圧変換部の出力側に接続された第 1スィッチ部と、 入力側を前記第 1スィッチ部の出力側に接続されたキャパシタと
を備え、
前記判定部は、
入力側を前記キャパシタの出力側に接続されたインバータと、
前記インバータの入出力間に並列に接続された第 2スィッチ部と
を備える
磁気ランダムアクセスメモリ。
[8] 請求項 7に記載の半導体記憶装置にお 、て、
前記第 1読み出し動作時に前記第 1スィッチ部及び前記第 2スィッチ部が共にオン の状態であり、
前記第 2読み出し動作開始前に前記第 1スィッチ部がオフの状態であり、 前記第 2読み出し動作時に前記第 2スィッチ部をオフの状態にし、その直後に前記 第 1スィッチ部を再びオンの状態にし、
前記第 2読み出し動作時における前記インバータの出力が前記参照セルの記憶情 報である
磁気ランダムアクセスメモリ。
[9] 請求項 4に記載の磁気ランダムアクセスメモリにおいて、
前記第 2センスアンプは、前記第 1トグル動作が行われたか否かを検出し、前記第 1 トグル動作が行われな力 たと判定さえた場合は、前記第 1書き込み電流及び前記 第 2書き込み電流を増大させ、再度、第 1読み出し動作から実行する 磁気ランダムアクセスメモリ。
[10] 請求項 9に記載の磁気ランダムアクセスメモリにおいて、
第 2センスアンプは、
前記参照セルの前記磁気抵抗素子の抵抗値を検出して、第 1出力電圧とする第 1 抵抗電圧変換部と、
前記第 1出力電圧を一時的に保持する第 1記憶部と、
前記トグル動作後の前記第 1出力電圧と、前記第 1記憶部に格納されている前記ト ダル動作前の前記第 1出力電圧とに基づ 、て、前記参照セルに格納されて 、た記憶 情報を判定して、判定結果を示す第 1信号とする第 1判定部と、
前記参照セルの前記磁気抵抗素子の抵抗値を検出して、第 2出力電圧とする第 2 抵抗電圧変換部と、
前記第 2出力電圧を一時的に保持する第 2記憶部と、
前記トグル動作後の前記第 2出力電圧と、前記第 2記憶部に格納されている前記ト ダル動作前の前記第 2出力電圧とに基づ 、て、前記参照セルに格納されて 、た記憶 情報を判定して、判定結果を示す第 2信号とする第 2判定部と、
前記第 1信号と前記第 2信号とに基づいて、前記第 1トグル動作が行われたか否か を判定する判定部と
を備える
磁気ランダムアクセスメモリ。
[11] 請求項 10に記載の磁気ランダムアクセスメモリにお ヽて、
前記第 1出力電圧は、前記第 1読み出し動作時では、前記磁気抵抗素子の抵抗値 を検出して電圧に変換した後、第 1オフセット電圧を加算したものであり、前記第 2読 み出し動作時では、前記磁気抵抗素子の抵抗値を検出して電圧に変換したもので あり、
前記第 2出力電圧は、前記第 1読み出し動作時では、前記磁気抵抗素子の抵抗値 を検出して電圧に変換した後、第 2オフセット電圧を加算したものであり、前記第 2読 み出し動作時では、前記磁気抵抗素子の抵抗値を検出して電圧に変換したもので あり、 前記第 1オフセット電圧の符号と前記第 2オフセット電圧の符号とは逆である 磁気ランダムアクセスメモリ。
[12] 請求項 10に記載の磁気ランダムアクセスメモリにおいて、
前記第 1出力電圧は、前記第 1読み出し動作時では、前記磁気抵抗素子の抵抗値 を検出して電圧に変換した後、第 1オフセット電圧を加算したものであり、前記第 2読 み出し動作時では、前記磁気抵抗素子の抵抗値を検出して電圧に変換したもので あり、
前記第 2出力電圧は、前記第 1読み出し動作時では、前記磁気抵抗素子の抵抗値 を検出して電圧に変換したものであり、前記第 2読み出し動作時では、前記磁気抵 抗素子の抵抗値を検出して電圧に変換した後、第 2オフセット電圧を加算したもので あり、
前記第 1オフセット電圧の符号と前記第 2オフセット電圧の符号とは同じである 磁気ランダムアクセスメモリ。
[13] 請求項 11に記載の磁気ランダムアクセスメモリにお ヽて、
前記第 1記憶部は、
入力側を前記第 1抵抗電圧変換部の出力側に接続された第 1スィッチ部と、 入力側を前記第 1のスィッチの出力側に接続された第 1キャパシタと
を備え、
前記第 1判定部は、
入力側を前記第 1キャパシタの出力側に接続された第 1インバータと、 前記第 1インバータの入出力間に並列に接続された第 2スィッチ部と
を備え、
前記第 2記憶部は、
入力側を前記第 1抵抗電圧変換部の出力側に接続された第 3スィッチ部と、 入力側を前記第 3のスィッチの出力側に接続された第 2キャパシタと
を備え、
前記第 2判定部は、
入力側を前記第 2キャパシタの出力側に接続された第 2インバータと、 前記第 2インバータの入出力間に並列に接続された第 4スィッチ部と
を備える
磁気ランダムアクセスメモリ。
請求項 13に記載の磁気ランダムアクセスメモリにお 、て、
前記第 1読み出し動作時に前記第 1スィッチ部、前記第 2スィッチ部、前記第 3スイツ チ部及び前記第 4スィッチ部が共にオンの状態であり、
前記第 2読み出し動作開始前に前記第 1スィッチ部及び第 3スィッチ部がオフの状 態であり、
前記第 2読み出し動作時に前記第 2スィッチ部及び第 4スィッチ部をオフの状態にし 、その直後に前記第 1スィッチ部及び第 3スィッチ部を再びオンの状態にし、
前記第 2読み出し動作時における前記判定部の出力が前記参照セルの記憶情報 である
磁気ランダムアクセスメモリ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008217842A (ja) * 2007-02-28 2008-09-18 Renesas Technology Corp 不揮発性記憶装置
US8116117B2 (en) * 2006-11-29 2012-02-14 Samsung Electronics Co., Ltd. Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
JP2012216861A (ja) * 2005-10-03 2012-11-08 Nec Corp 磁気ランダムアクセスメモリ及びその動作方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5181672B2 (ja) * 2005-03-29 2013-04-10 日本電気株式会社 磁気ランダムアクセスメモリ
US8084835B2 (en) * 2006-10-20 2011-12-27 Avalanche Technology, Inc. Non-uniform switching based non-volatile magnetic based memory
US7453740B2 (en) * 2007-01-19 2008-11-18 International Business Machines Corporation Method and apparatus for initializing reference cells of a toggle switched MRAM device
WO2008154519A1 (en) * 2007-06-12 2008-12-18 Grandis, Inc. Method and system for providing a magnetic element and magnetic memory being unidirectional writing enabled
JP5485816B2 (ja) * 2010-06-28 2014-05-07 ラピスセミコンダクタ株式会社 不揮発性半導体メモリ
KR101676809B1 (ko) * 2010-08-13 2016-11-16 삼성전자주식회사 발진기 및 그 동작방법
KR101676808B1 (ko) * 2010-08-25 2016-11-17 삼성전자 주식회사 발진기 및 그 동작방법
KR101701979B1 (ko) 2010-09-02 2017-02-03 삼성전자 주식회사 발진기 및 그 동작방법
KR101740485B1 (ko) 2010-09-16 2017-05-29 삼성전자 주식회사 발진기와 그 제조 및 동작방법
KR101777264B1 (ko) 2010-11-09 2017-09-12 삼성전자 주식회사 발진기 및 상기 발진기의 동작 방법
US8570797B2 (en) * 2011-02-25 2013-10-29 Qualcomm Incorporated Magnetic random access memory (MRAM) read with reduced disturb failure
WO2012140903A1 (ja) * 2011-04-13 2012-10-18 パナソニック株式会社 参照セル回路とそれを用いた抵抗変化型不揮発性記憶装置
US9293182B2 (en) * 2011-12-15 2016-03-22 Everspin Technologies, Inc. Random access memory architecture for reading bit states
WO2018148327A1 (en) * 2017-02-08 2018-08-16 Crocus Technology Inc. Mram reference cell with shape anisotropy to establish a well-defined magnetization orientation

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001184857A (ja) * 1999-10-29 2001-07-06 Hewlett Packard Co <Hp> Ｍｒａｍデバイス内のメモリセルの抵抗状態を感知する回路
JP2001250999A (ja) * 1999-12-17 2001-09-14 Motorola Inc 二重磁気状態を有する磁気エレメントおよびその製造方法
JP2002140889A (ja) * 2000-11-01 2002-05-17 Canon Inc 強磁性体メモリおよびその情報再生方法
WO2003034437A2 (en) * 2001-10-16 2003-04-24 Motorola, Inc. Writing to a mram element comprising a synthetic antiferromagnetic layer
WO2003043018A1 (en) * 2001-10-16 2003-05-22 Motorola, Inc. Magnetoresistance random access memory for improved scalability
JP2003151262A (ja) * 2001-11-15 2003-05-23 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004039150A (ja) * 2002-07-04 2004-02-05 Nec Corp 磁気ランダムアクセスメモリ

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6104633A (en) * 1998-02-10 2000-08-15 International Business Machines Corporation Intentional asymmetry imposed during fabrication and/or access of magnetic tunnel junction devices
DE19914489C1 (de) * 1999-03-30 2000-06-08 Siemens Ag Vorrichtung zur Bewertung der Zellenwiderstände in einem magnetoresistiven Speicher
US6438025B1 (en) * 1999-09-08 2002-08-20 Sergei Skarupo Magnetic memory device
US6317376B1 (en) * 2000-06-20 2001-11-13 Hewlett-Packard Company Reference signal generation for magnetic random access memory devices
JP4818519B2 (ja) * 2001-02-06 2011-11-16 ルネサスエレクトロニクス株式会社 磁気記憶装置
US6392923B1 (en) * 2001-02-27 2002-05-21 Motorola, Inc. Magnetoresistive midpoint generator and method
JP4088954B2 (ja) 2002-03-04 2008-05-21 日本電気株式会社 半導体記憶装置の読み出し回路
US6744663B2 (en) * 2002-06-28 2004-06-01 Motorola, Inc. Circuit and method for reading a toggle memory cell

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001184857A (ja) * 1999-10-29 2001-07-06 Hewlett Packard Co <Hp> Ｍｒａｍデバイス内のメモリセルの抵抗状態を感知する回路
JP2001250999A (ja) * 1999-12-17 2001-09-14 Motorola Inc 二重磁気状態を有する磁気エレメントおよびその製造方法
JP2002140889A (ja) * 2000-11-01 2002-05-17 Canon Inc 強磁性体メモリおよびその情報再生方法
WO2003034437A2 (en) * 2001-10-16 2003-04-24 Motorola, Inc. Writing to a mram element comprising a synthetic antiferromagnetic layer
WO2003043018A1 (en) * 2001-10-16 2003-05-22 Motorola, Inc. Magnetoresistance random access memory for improved scalability
JP2003151262A (ja) * 2001-11-15 2003-05-23 Toshiba Corp 磁気ランダムアクセスメモリ
JP2004039150A (ja) * 2002-07-04 2004-02-05 Nec Corp 磁気ランダムアクセスメモリ

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012216861A (ja) * 2005-10-03 2012-11-08 Nec Corp 磁気ランダムアクセスメモリ及びその動作方法
US8116117B2 (en) * 2006-11-29 2012-02-14 Samsung Electronics Co., Ltd. Method of driving multi-level variable resistive memory device and multi-level variable resistive memory device
JP2008217842A (ja) * 2007-02-28 2008-09-18 Renesas Technology Corp 不揮発性記憶装置

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