JP2002140889A - 強磁性体メモリおよびその情報再生方法 - Google Patents
強磁性体メモリおよびその情報再生方法Info
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- JP2002140889A JP2002140889A JP2000334492A JP2000334492A JP2002140889A JP 2002140889 A JP2002140889 A JP 2002140889A JP 2000334492 A JP2000334492 A JP 2000334492A JP 2000334492 A JP2000334492 A JP 2000334492A JP 2002140889 A JP2002140889 A JP 2002140889A
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Abstract
(57)【要約】
【課題】 １Ｔ１Ｒ型ＭＲＡＭにおいてセル面積が小さ
く、かつ、記憶した情報を安定的に検出できるメモリ構
造およびその再生方法を提供する。 【解決手段】 ビット線ＢＬ１〜３と、強磁性体の磁化
の方向を選択することで電気抵抗値を選択可能な可変抵
抗器ｒ１１〜１３，２１〜２３，３１〜３３と、可変抵
抗器に接続された電界効果型トランジスタＴ１１〜１
３，２１〜２３，３１〜３３と、所定のビット線に接続
され読み出し動作時に強磁性体の磁化方向が反転する前
後のビット線の信号を検知するセンスアンプＳＡ１〜３
とを備えた強磁性体メモリの読み出し動作時、可変抵抗
器ｒの電気抵抗値を取得、保持してソフト層の強磁性体
の磁化方向を反転させ、その後再び電気抵抗値を取得
し、保持された電気抵抗値と磁化方向が反転した後の電
気抵抗値をセンスアンプＳＡで比較した結果からハード
層に記憶された情報を判別する。
く、かつ、記憶した情報を安定的に検出できるメモリ構
造およびその再生方法を提供する。 【解決手段】 ビット線ＢＬ１〜３と、強磁性体の磁化
の方向を選択することで電気抵抗値を選択可能な可変抵
抗器ｒ１１〜１３，２１〜２３，３１〜３３と、可変抵
抗器に接続された電界効果型トランジスタＴ１１〜１
３，２１〜２３，３１〜３３と、所定のビット線に接続
され読み出し動作時に強磁性体の磁化方向が反転する前
後のビット線の信号を検知するセンスアンプＳＡ１〜３
とを備えた強磁性体メモリの読み出し動作時、可変抵抗
器ｒの電気抵抗値を取得、保持してソフト層の強磁性体
の磁化方向を反転させ、その後再び電気抵抗値を取得
し、保持された電気抵抗値と磁化方向が反転した後の電
気抵抗値をセンスアンプＳＡで比較した結果からハード
層に記憶された情報を判別する。
Description
【０００１】
【発明の属する技術分野】本発明は、情報を記憶する記
憶メモリに関し、特に、強磁性体を用いた不揮発性メモ
リに係るものである。
憶メモリに関し、特に、強磁性体を用いた不揮発性メモ
リに係るものである。
【０００２】
【従来の技術】一般に、強磁性体は外部から印加された
磁場によって強磁性体内に発生した磁化が外部磁場を取
り除いた後にも残留する（これを残留磁化という）とい
う特性を有している。また、強磁性体は磁化の方向や磁
化の有無などによってその電気抵抗が変化する。これは
磁気抵抗効果と呼ばれており、そのときの電気抵抗値の
変化率を磁気抵抗比（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａ
ｎｃｅ Ｒａｔｉｏ；ＭＲ比）という。磁気抵抗比が大
きい材料としては巨大磁気抵抗（ＧＭＲ；Ｇｉａｎｔ
Ｍａｇｎｅｔｏ−Ｒｓｉｓｔａｎｃｅ）材料や超巨大磁
気抵抗（ＣＭＲ；Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ−
Ｒｅｓｉｓｔａｎｃｅ）材料があり、金属、合金、複合
酸化物などである。例えば、Ｆｅ、Ｎｉ、Ｃｏ、Ｇｄ、
Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9、Ｌ
ａXＣａ1-XＭｎＯ9などの複合酸化物などの材料があ
る。磁気抵抗材料の残留磁化を利用すれば、磁化方向や
磁化の有無により電気抵抗値を選択して情報を記憶する
不揮発性メモリを構成することができる。このような不
揮発性メモリは磁気メモリ（ＭＲＡＭ；Ｍａｇｎｅｔｉ
ｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ば
れている。
磁場によって強磁性体内に発生した磁化が外部磁場を取
り除いた後にも残留する（これを残留磁化という）とい
う特性を有している。また、強磁性体は磁化の方向や磁
化の有無などによってその電気抵抗が変化する。これは
磁気抵抗効果と呼ばれており、そのときの電気抵抗値の
変化率を磁気抵抗比（Ｍａｇｎｅｔｏ−Ｒｅｓｉｓｔａ
ｎｃｅ Ｒａｔｉｏ；ＭＲ比）という。磁気抵抗比が大
きい材料としては巨大磁気抵抗（ＧＭＲ；Ｇｉａｎｔ
Ｍａｇｎｅｔｏ−Ｒｓｉｓｔａｎｃｅ）材料や超巨大磁
気抵抗（ＣＭＲ；Ｃｏｌｏｓｓａｌ Ｍａｇｎｅｔｏ−
Ｒｅｓｉｓｔａｎｃｅ）材料があり、金属、合金、複合
酸化物などである。例えば、Ｆｅ、Ｎｉ、Ｃｏ、Ｇｄ、
Ｔｂおよびこれらの合金や、ＬａXＳｒ1-XＭｎＯ9、Ｌ
ａXＣａ1-XＭｎＯ9などの複合酸化物などの材料があ
る。磁気抵抗材料の残留磁化を利用すれば、磁化方向や
磁化の有無により電気抵抗値を選択して情報を記憶する
不揮発性メモリを構成することができる。このような不
揮発性メモリは磁気メモリ（ＭＲＡＭ；Ｍａｇｎｅｔｉ
ｃＲａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）と呼ば
れている。
【０００３】近年、開発が進められているＭＲＡＭの多
くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を
記憶しており、磁化方向の違いによって生じる電気抵抗
値の変化を電圧に変換して記憶した情報が読み出される
方式を採用している。また、書込み用配線に電流を流し
て誘起される磁場により強磁性体メモリセルの磁化方向
を変化させることで、メモリセルに情報を書き込み、ま
た、その情報を書き換えることができる。
くは、巨大磁気抵抗材料の強磁性体の残留磁化で情報を
記憶しており、磁化方向の違いによって生じる電気抵抗
値の変化を電圧に変換して記憶した情報が読み出される
方式を採用している。また、書込み用配線に電流を流し
て誘起される磁場により強磁性体メモリセルの磁化方向
を変化させることで、メモリセルに情報を書き込み、ま
た、その情報を書き換えることができる。
【０００４】ＭＲＡＭのセル構造やその駆動方法は、
Ｒ．Ｅ．Ｓｃｈｅｕｅｒｌｅｉｎ（１９９８ Ｐｒｏ
ｃ． ｏｆ Ｉｎｔ ＮｏｎＶｏｌａｔｉｌｅ Ｍｅｍ
ｏｒｙＣｏｎｆ． Ｐ４７）に示されている。そこで
は、互いに交差した１対の書込み線および１対の読み出
し線を配したものや、互いに交差した１対の配線で書込
み線と読み出し線を兼ねた巨大磁気抵抗薄膜を含むメモ
リセルと、これに直列に接続されたダイオードからなる
もの（マトリックス型）が提案されている。
Ｒ．Ｅ．Ｓｃｈｅｕｅｒｌｅｉｎ（１９９８ Ｐｒｏ
ｃ． ｏｆ Ｉｎｔ ＮｏｎＶｏｌａｔｉｌｅ Ｍｅｍ
ｏｒｙＣｏｎｆ． Ｐ４７）に示されている。そこで
は、互いに交差した１対の書込み線および１対の読み出
し線を配したものや、互いに交差した１対の配線で書込
み線と読み出し線を兼ねた巨大磁気抵抗薄膜を含むメモ
リセルと、これに直列に接続されたダイオードからなる
もの（マトリックス型）が提案されている。
【０００５】また、特開平６−８４３４７号公報におい
て、互いに交差した１対の配線が書込み線と読み出し線
を兼ねており、セル選択用の電界効果型トランジスタと
巨大磁気抵抗薄膜を含む抵抗素子とを組み合わせたメモ
リセル（１Ｔ１Ｒ型；単位セルが１つのトランジスタと
１つの磁気抵抗素子からなる構造である）が開示されて
いる。巨大磁気抵抗薄膜を含むメモリセルは、磁化の方
向によって電気抵抗値が異なる磁気抵抗効果を示す。ま
た、特開平６−８４３４７号公報には１Ｔ１Ｒ型のメモ
リにおいて記憶情報を読み出す方法も開示されている。
て、互いに交差した１対の配線が書込み線と読み出し線
を兼ねており、セル選択用の電界効果型トランジスタと
巨大磁気抵抗薄膜を含む抵抗素子とを組み合わせたメモ
リセル（１Ｔ１Ｒ型；単位セルが１つのトランジスタと
１つの磁気抵抗素子からなる構造である）が開示されて
いる。巨大磁気抵抗薄膜を含むメモリセルは、磁化の方
向によって電気抵抗値が異なる磁気抵抗効果を示す。ま
た、特開平６−８４３４７号公報には１Ｔ１Ｒ型のメモ
リにおいて記憶情報を読み出す方法も開示されている。
【０００６】また、２０００ Ｐｒｏｃ． ｏｆ Ｉｎ
ｔ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏ
ｎｆ． Ｐ１２８では、２つの電界効果型トランジスタ
と２つのＴＭＲ素子を組み合わせた２Ｔ２Ｒ型の構成の
メモリセルが提案されている。これによれば、２つのＴ
ＭＲ素子の抵抗値を相補的に設定することで信号強度を
大きくすることができる。
ｔ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏ
ｎｆ． Ｐ１２８では、２つの電界効果型トランジスタ
と２つのＴＭＲ素子を組み合わせた２Ｔ２Ｒ型の構成の
メモリセルが提案されている。これによれば、２つのＴ
ＭＲ素子の抵抗値を相補的に設定することで信号強度を
大きくすることができる。
【０００７】
【発明が解決しようとする課題】Ｒ．Ｅ．Ｓｃｈｅｕｅ
ｒｌｅｉｎ（１９９８ Ｐｒｏｃ． ｏｆ Ｉｎｔ Ｎ
ｏｎＶｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｏｎｆ． Ｐ
４７）に示されているよなマトリックス型においては、
信号強度が小さいため、安定的に記憶情報を検出するこ
とが困難である。
ｒｌｅｉｎ（１９９８ Ｐｒｏｃ． ｏｆ Ｉｎｔ Ｎ
ｏｎＶｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｃｏｎｆ． Ｐ
４７）に示されているよなマトリックス型においては、
信号強度が小さいため、安定的に記憶情報を検出するこ
とが困難である。
【０００８】特開平６−８４３４７号公報において開示
された１Ｔ１Ｒ型のメモリセルは、比較的大きな磁気抵
抗変化を示すトンネル磁気抵抗素子（ＴＭＲ（Ｔｕｎｎ
ｅｌＭａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）素子）を
用いた場合でも、０．３Ｖ程度の印加電圧による抵抗値
の変化は２０〜３０％以下であり、さらに印加電圧が大
きくなると磁気抵抗変動率が急激に小さくなるため、正
常に読み出しを行うことが困難である。また、特開平６
−８４３４７号公報に開示された読み出し方法では、Ｔ
ＭＲ素子の抵抗のばらつきやトランジスタのオン時の抵
抗のばらつきなどの影響を低減させるために、きわめて
大きな磁気抵抗比が必要となる。
された１Ｔ１Ｒ型のメモリセルは、比較的大きな磁気抵
抗変化を示すトンネル磁気抵抗素子（ＴＭＲ（Ｔｕｎｎ
ｅｌＭａｇｎｅｔｏ Ｒｅｓｉｓｔａｎｃｅ）素子）を
用いた場合でも、０．３Ｖ程度の印加電圧による抵抗値
の変化は２０〜３０％以下であり、さらに印加電圧が大
きくなると磁気抵抗変動率が急激に小さくなるため、正
常に読み出しを行うことが困難である。また、特開平６
−８４３４７号公報に開示された読み出し方法では、Ｔ
ＭＲ素子の抵抗のばらつきやトランジスタのオン時の抵
抗のばらつきなどの影響を低減させるために、きわめて
大きな磁気抵抗比が必要となる。
【０００９】また、２０００ Ｐｒｏｃ． ｏｆ Ｉｎ
ｔ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏ
ｎｆ． Ｐ１２８で提案された２Ｔ２Ｒ型の構成では１
Ｔ１Ｒ型と比較してセル面積が２倍程度と大きくなる。
ｔ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ Ｃｏ
ｎｆ． Ｐ１２８で提案された２Ｔ２Ｒ型の構成では１
Ｔ１Ｒ型と比較してセル面積が２倍程度と大きくなる。
【００１０】上記したように、強磁性体の磁化方向を選
択することで磁気抵抗値を可変とした可変抵抗器を用い
た１Ｔ１Ｒ型ＭＲＡＭにおいて、セル面積を小さくする
ことと、安定的に動作させることとを両立させることは
困難である。
択することで磁気抵抗値を可変とした可変抵抗器を用い
た１Ｔ１Ｒ型ＭＲＡＭにおいて、セル面積を小さくする
ことと、安定的に動作させることとを両立させることは
困難である。
【００１１】本発明は、このような従来の技術が有する
未解決の課題を解決するべくなされたものであり、１Ｔ
１Ｒ型ＭＲＡＭにおいてセル面積が小さく、かつ、記憶
した情報を安定的に検出できるメモリ構造およびその駆
動方法を提供することを目的としている。
未解決の課題を解決するべくなされたものであり、１Ｔ
１Ｒ型ＭＲＡＭにおいてセル面積が小さく、かつ、記憶
した情報を安定的に検出できるメモリ構造およびその駆
動方法を提供することを目的としている。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、本発明の方法は、磁性体からなり、磁化の向きによ
り情報を記憶するハード層、非磁性層、ハード層より保
磁力が小さな磁性体からなるソフト層を有する可変抵抗
器を備えた強磁性体メモリからの情報再生方法におい
て、先ず、ソフト層を初期化すると共に可変抵抗器の抵
抗値を検出、保持し、次いで、ソフト層の磁化を反転さ
せ、そのとき検出された可変抵抗器の抵抗値と保持して
おいた抵抗値とを比較し、抵抗値の増減によりハード層
に記憶された情報を再生する。
に、本発明の方法は、磁性体からなり、磁化の向きによ
り情報を記憶するハード層、非磁性層、ハード層より保
磁力が小さな磁性体からなるソフト層を有する可変抵抗
器を備えた強磁性体メモリからの情報再生方法におい
て、先ず、ソフト層を初期化すると共に可変抵抗器の抵
抗値を検出、保持し、次いで、ソフト層の磁化を反転さ
せ、そのとき検出された可変抵抗器の抵抗値と保持して
おいた抵抗値とを比較し、抵抗値の増減によりハード層
に記憶された情報を再生する。
【００１３】したがって、ソフト層の磁化方向を反転さ
せて可変抵抗器の抵抗値を変化させ、保持された反転前
の抵抗値と反転後の抵抗値の差からハード層に記憶され
た情報を読み取るので、記憶された情報を保持したまま
で正確に読み取ることができ、読み出し動作の後に再書
き込みを行う必要がない。
せて可変抵抗器の抵抗値を変化させ、保持された反転前
の抵抗値と反転後の抵抗値の差からハード層に記憶され
た情報を読み取るので、記憶された情報を保持したまま
で正確に読み取ることができ、読み出し動作の後に再書
き込みを行う必要がない。
【００１４】本発明の実施態様によれば、非磁性層は、
絶縁体である。
絶縁体である。
【００１５】また、非磁性層は、導電体であってもよ
い。
い。
【００１６】本発明の実施態様によれば、磁性体は膜面
に対し垂直な磁化を持っている。
に対し垂直な磁化を持っている。
【００１７】本発明の実施態様によれば、磁性体は膜面
に水平な磁化を持っている。
に水平な磁化を持っている。
【００１８】また、本発明の強磁性体メモリは、磁性体
からなり、磁化の向きにより情報を記憶するハード層、
非磁性層、ハード層より保磁力が小さな磁性体からなる
ソフト層を有する可変抵抗器と、ソフト層の磁化を初期
化し、また、初期化状態から反転させる磁界発生手段
と、初期化状態における抵抗値を保持する保持回路と、
反転後の可変抵抗器の抵抗値と保持回路に保持された抵
抗値とを比較し、再生信号を出力する信号検出回路とを
有することを特徴とする。
からなり、磁化の向きにより情報を記憶するハード層、
非磁性層、ハード層より保磁力が小さな磁性体からなる
ソフト層を有する可変抵抗器と、ソフト層の磁化を初期
化し、また、初期化状態から反転させる磁界発生手段
と、初期化状態における抵抗値を保持する保持回路と、
反転後の可変抵抗器の抵抗値と保持回路に保持された抵
抗値とを比較し、再生信号を出力する信号検出回路とを
有することを特徴とする。
【００１９】したがって、磁化発生手段によりソフト層
を初期化した状態における可変抵抗器の抵抗値を保持回
路で保持し、磁化発生手段でソフト層の磁化方向を反転
させて可変抵抗器の抵抗値を変化させ、信号検出回路で
反転の前後の抵抗値からハード層に記憶された情報を読
み取るので、記憶された情報を保持したままで正確に読
み取ることができ、読み出し動作の後に再書き込みを行
う必要がない。
を初期化した状態における可変抵抗器の抵抗値を保持回
路で保持し、磁化発生手段でソフト層の磁化方向を反転
させて可変抵抗器の抵抗値を変化させ、信号検出回路で
反転の前後の抵抗値からハード層に記憶された情報を読
み取るので、記憶された情報を保持したままで正確に読
み取ることができ、読み出し動作の後に再書き込みを行
う必要がない。
【００２０】本発明の実施態様によれば、互いに平行な
複数のビット線と、互いに平行で前記ビット線に直交す
る複数のワード線と、半導体基板上に形成され制御端子
が近接するワード線に接続され、一方の端子が接地され
たスイッチング素子とを備え、可変抵抗器とスイッチン
グ素子はビット線とワード線の各交点に対応して設けら
れ、可変抵抗器の一方の端子はスイッチング素子の他方
の端子に接続され、他方の端子は近接するビット線に接
続されていることを特徴とする。
複数のビット線と、互いに平行で前記ビット線に直交す
る複数のワード線と、半導体基板上に形成され制御端子
が近接するワード線に接続され、一方の端子が接地され
たスイッチング素子とを備え、可変抵抗器とスイッチン
グ素子はビット線とワード線の各交点に対応して設けら
れ、可変抵抗器の一方の端子はスイッチング素子の他方
の端子に接続され、他方の端子は近接するビット線に接
続されていることを特徴とする。
【００２１】本発明の実施態様によれば、信号検出回路
及び保持回路はビット線毎に設けられている。
及び保持回路はビット線毎に設けられている。
【００２２】本発明の実施態様によれば、信号検出回路
はセンスアンプを含み、センスアンプの２つの入力端子
の一方に初期化状態におけるビット線の電位を入力し、
他方に反転後のビット線の電位を入力し、２つの入力端
子の電位を比較することで情報を検出する。
はセンスアンプを含み、センスアンプの２つの入力端子
の一方に初期化状態におけるビット線の電位を入力し、
他方に反転後のビット線の電位を入力し、２つの入力端
子の電位を比較することで情報を検出する。
【００２３】本発明の実施態様によれば、保持回路はコ
ンデンサであり、センスアンプの２つの入力端子のうち
の少なくとも初期化状態におけるビット線の電位が入力
される方と接地電位との間に設けられている。
ンデンサであり、センスアンプの２つの入力端子のうち
の少なくとも初期化状態におけるビット線の電位が入力
される方と接地電位との間に設けられている。
【００２４】したがって、コンデンサでセンスアンプの
入力を安定させることができるので、情報をより正確に
読み取ることができる。
入力を安定させることができるので、情報をより正確に
読み取ることができる。
【００２５】本発明の実施態様によれば、センスアンプ
の他方の入力端子と設置電位との間にもコンデンサが設
けられている。
の他方の入力端子と設置電位との間にもコンデンサが設
けられている。
【００２６】したがって、コンデンサでセンスアンプの
他方の入力を安定させることができるので、情報をより
正確に読み取ることができる。
他方の入力を安定させることができるので、情報をより
正確に読み取ることができる。
【００２７】本発明の実施態様によれば、コンデンサの
容量は、センスアンプの配線の寄生容量より大きい。
容量は、センスアンプの配線の寄生容量より大きい。
【００２８】本発明の実施態様によれば、スイッチング
素子は、電界効果トランジスタであり、ゲート端子を制
御端子、ソース端子をスイッチング素子の一方の端子、
ドレイン端子をスイッチング素子の他方の端子としてい
る。
素子は、電界効果トランジスタであり、ゲート端子を制
御端子、ソース端子をスイッチング素子の一方の端子、
ドレイン端子をスイッチング素子の他方の端子としてい
る。
【００２９】本発明の実施態様によれば、スイッチング
素子は薄膜トランジスタである。
素子は薄膜トランジスタである。
【００３０】本発明の実施態様によれば、半導体基板は
シリコン単結晶基板である。
シリコン単結晶基板である。
【００３１】本発明の実施態様によれば、非磁性層は、
絶縁体である。
絶縁体である。
【００３２】また、非磁性層は、導電体であってもよ
い。
い。
【００３３】本発明の実施態様によれば、磁性体は膜面
に対し垂直な磁化を持っている。
に対し垂直な磁化を持っている。
【００３４】本発明の実施態様によれば、磁性体は膜面
に水平な磁化を持っている。
に水平な磁化を持っている。
【００３５】本発明の実施態様によれば、ワード線に平
行に設けられた複数の書き込み線を有し、磁界発生手段
は書き込み線に電流を流すことにより所望の可変抵抗器
に対して磁界を印加する。
行に設けられた複数の書き込み線を有し、磁界発生手段
は書き込み線に電流を流すことにより所望の可変抵抗器
に対して磁界を印加する。
【００３６】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。
を参照して詳細に説明する。
【００３７】図１は、本発明の一実施形態の強磁性体メ
モリの構成を示す回路構成図である。
モリの構成を示す回路構成図である。
【００３８】本実施形態の強磁性体メモリは、３×３の
マトリクス状に配置されたメモリセルＣ１１，Ｃ１２，
Ｃ１３，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ３１，Ｃ３２，Ｃ
３３と、ワード線ＷＬ１，２，３と、ビット線ＢＬ１，
２，３と、書き込み線ＷｒｉｔＬ１，２，３と、電界効
果型トランジスタＴＷＬ１，２，３、ＴＷＬ１′，
２′，３′、Ｔｂ１，２，３、Ｔｂ１０，２０，３０、
Ｔｂ１１，２１，３１と、センスアンプＳＡ１，２，３
を有している。
マトリクス状に配置されたメモリセルＣ１１，Ｃ１２，
Ｃ１３，Ｃ２１，Ｃ２２，Ｃ２３，Ｃ３１，Ｃ３２，Ｃ
３３と、ワード線ＷＬ１，２，３と、ビット線ＢＬ１，
２，３と、書き込み線ＷｒｉｔＬ１，２，３と、電界効
果型トランジスタＴＷＬ１，２，３、ＴＷＬ１′，
２′，３′、Ｔｂ１，２，３、Ｔｂ１０，２０，３０、
Ｔｂ１１，２１，３１と、センスアンプＳＡ１，２，３
を有している。
【００３９】ビット線ＢＬ１，２，３は互いに平行に配
置されている。
置されている。
【００４０】ワード線ＷＬ１，２，３は互いに平行であ
り、ビット線ＢＬ１，２，３と交差して配置されてい
る。
り、ビット線ＢＬ１，２，３と交差して配置されてい
る。
【００４１】書き込み線ＷｒｉｔＬ１，２，３は、ワー
ド線ＷＬ１，２，３と同様に、互いに平行でありビット
線ＢＬ１，２，３と交差して配置されている。
ド線ＷＬ１，２，３と同様に、互いに平行でありビット
線ＢＬ１，２，３と交差して配置されている。
【００４２】メモリセルＣ１１は、電界効果型トランジ
スタＴ１１と、強磁性体の磁化方向を選択することによ
り電気抵抗値を可変とした可変抵抗器として機能するＴ
ＭＲ素子ｒ１１とを有しており、電界効果型トランジス
タＴ１１のドレインとＴＭＲ素子ｒ１１の一方の端子が
接続されている。
スタＴ１１と、強磁性体の磁化方向を選択することによ
り電気抵抗値を可変とした可変抵抗器として機能するＴ
ＭＲ素子ｒ１１とを有しており、電界効果型トランジス
タＴ１１のドレインとＴＭＲ素子ｒ１１の一方の端子が
接続されている。
【００４３】同様に、メモリセルＣ１２，Ｃ１３，Ｃ２
１，Ｃ２２，Ｃ２３，Ｃ３１，Ｃ３２，Ｃ３３は、電界
効果型トランジスタＴ１２，Ｔ１３，Ｔ２１，Ｔ２２，
Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３と、対応するＴＭＲ素
子ｒ１２，ｒ１３，ｒ２１，ｒ２２，ｒ２３，ｒ３１，
ｒ３２，ｒ３３とがそれぞれ接続された構成である。
１，Ｃ２２，Ｃ２３，Ｃ３１，Ｃ３２，Ｃ３３は、電界
効果型トランジスタＴ１２，Ｔ１３，Ｔ２１，Ｔ２２，
Ｔ２３，Ｔ３１，Ｔ３２，Ｔ３３と、対応するＴＭＲ素
子ｒ１２，ｒ１３，ｒ２１，ｒ２２，ｒ２３，ｒ３１，
ｒ３２，ｒ３３とがそれぞれ接続された構成である。
【００４４】電界効果型トランジスタＴ１１，Ｔ２１，
Ｔ３１のゲート端子はワード線ＷＬ１に接続されてお
り、ソース端子は接地されている。同様に、電界効果型
トランジスタＴ１２，Ｔ２２，Ｔ３２のゲート端子はワ
ード線ＷＬ２に接続され、電界効果型トランジスタＴ１
３，Ｔ２３，Ｔ３３のゲート端子はワード線ＷＬ３に接
続されており、ソース端子は接地されている。
Ｔ３１のゲート端子はワード線ＷＬ１に接続されてお
り、ソース端子は接地されている。同様に、電界効果型
トランジスタＴ１２，Ｔ２２，Ｔ３２のゲート端子はワ
ード線ＷＬ２に接続され、電界効果型トランジスタＴ１
３，Ｔ２３，Ｔ３３のゲート端子はワード線ＷＬ３に接
続されており、ソース端子は接地されている。
【００４５】また、ＴＭＲ素子ｒ１１，ｒ１２，ｒ１３
の他方の端子はビット線ＢＬ１に接続されている。同様
に、ＴＭＲ素子ｒ２１，ｒ２２，ｒ２３の他方の端子は
ビット線ＢＬ２に接続され、ＴＭＲ素子ｒ３１，ｒ３
２，ｒ３３の他方の端子はビット線ＢＬ３に接続されて
いる。
の他方の端子はビット線ＢＬ１に接続されている。同様
に、ＴＭＲ素子ｒ２１，ｒ２２，ｒ２３の他方の端子は
ビット線ＢＬ２に接続され、ＴＭＲ素子ｒ３１，ｒ３
２，ｒ３３の他方の端子はビット線ＢＬ３に接続されて
いる。
【００４６】電界効果型トランジスタＴＷＬ１，２，
３、ＴＷＬ１′，２′，３′はスイッチング素子であ
り、対応する電界効果型トランジスタ同士（例えば、Ｔ
ＷＬ１とＴＷＬ１′）が同時にオンすると対応する書き
込み線（例えば、ＷｒｉｔＬ１）に電流が流れる。
３、ＴＷＬ１′，２′，３′はスイッチング素子であ
り、対応する電界効果型トランジスタ同士（例えば、Ｔ
ＷＬ１とＴＷＬ１′）が同時にオンすると対応する書き
込み線（例えば、ＷｒｉｔＬ１）に電流が流れる。
【００４７】電界効果型トランジスタＴｂ１，２，３
は、オンするとそれぞれ対応するビット線ＢＬ１，２，
３に電圧ＶDDを印加するスイッチング素子である。
は、オンするとそれぞれ対応するビット線ＢＬ１，２，
３に電圧ＶDDを印加するスイッチング素子である。
【００４８】電界効果型トランジスタＴｂ１０，２０，
３０は、オンするとそれぞれ対応するセンスアンプＳＡ
１，ＳＡ２，ＳＡ３の一方の入力端子にビット線ＢＬ
１，２，３の電圧レベルを入力するスイッチング素子で
ある。
３０は、オンするとそれぞれ対応するセンスアンプＳＡ
１，ＳＡ２，ＳＡ３の一方の入力端子にビット線ＢＬ
１，２，３の電圧レベルを入力するスイッチング素子で
ある。
【００４９】電界効果型トランジスタＴｂ１１，２１，
３１は、オンするとそれぞれ対応するセンスアンプＳＡ
１，ＳＡ２，ＳＡ３の他方の入力端子にビット線ＢＬ
１，２，３の電圧レベルを入力するスイッチング素子で
ある。
３１は、オンするとそれぞれ対応するセンスアンプＳＡ
１，ＳＡ２，ＳＡ３の他方の入力端子にビット線ＢＬ
１，２，３の電圧レベルを入力するスイッチング素子で
ある。
【００５０】センスアンプＳＡ１，ＳＡ２，ＳＡ３は、
２つの入力電圧のレベルを比較した結果により“１”ま
たは“０”を出力する信号検出回路である。
２つの入力電圧のレベルを比較した結果により“１”ま
たは“０”を出力する信号検出回路である。
【００５１】なお、各センスアンプの各入力端子と電界
効果型トランジスタＴｂ１０，１１，２０，２１，３
０，３１の間には、図８で示すように入力電圧レベルを
保持する、センスアンプＳＡ１，ＳＡ２，ＳＡ３の配線
の寄生容量より大きな容量のコンデンサが設けられてい
る。このコンデンサの機能は２つあり、ひとつは後述さ
れる読み出し動作において、ソフト層の磁化の反転前後
の入力電圧レベルをセンスアンプＳＡ１，ＳＡ２，ＳＡ
３で比較可能とするために反転前の入力電圧レベルを反
転後の入力電圧レベルが検出されるまで保持する機能で
ある。２つめは、センスアンプＳＡ１，ＳＡ２，ＳＡ３
の入力電位を配線の寄生容量に比較して大きな容量で保
持することにより、センスアンプ駆動時などに発生する
ノイズの影響を受けにくくし、ノイズに強い読み出しを
可能とする機能である。また、このコンデンサはセンス
アンプＳＡ１，ＳＡ２，ＳＡ３の各入力端子のうち、ソ
フト層の磁化の反転前の電圧レベルが入力される入力端
子側だけに設けられていても構わない。
効果型トランジスタＴｂ１０，１１，２０，２１，３
０，３１の間には、図８で示すように入力電圧レベルを
保持する、センスアンプＳＡ１，ＳＡ２，ＳＡ３の配線
の寄生容量より大きな容量のコンデンサが設けられてい
る。このコンデンサの機能は２つあり、ひとつは後述さ
れる読み出し動作において、ソフト層の磁化の反転前後
の入力電圧レベルをセンスアンプＳＡ１，ＳＡ２，ＳＡ
３で比較可能とするために反転前の入力電圧レベルを反
転後の入力電圧レベルが検出されるまで保持する機能で
ある。２つめは、センスアンプＳＡ１，ＳＡ２，ＳＡ３
の入力電位を配線の寄生容量に比較して大きな容量で保
持することにより、センスアンプ駆動時などに発生する
ノイズの影響を受けにくくし、ノイズに強い読み出しを
可能とする機能である。また、このコンデンサはセンス
アンプＳＡ１，ＳＡ２，ＳＡ３の各入力端子のうち、ソ
フト層の磁化の反転前の電圧レベルが入力される入力端
子側だけに設けられていても構わない。
【００５２】強磁性体メモリへの情報の書き込みは、所
望のビット線および書込み線の両方に電流を流すことで
行われる。また、読み出しは、センスアンプに接続され
たペアの電界効果トランジスタ（例えば、Ｔｂ１０とＴ
ｂ１１）を切り替えてオンして、そのときのビット線の
電圧変動をセンスアンプで検知することで行われる。
望のビット線および書込み線の両方に電流を流すことで
行われる。また、読み出しは、センスアンプに接続され
たペアの電界効果トランジスタ（例えば、Ｔｂ１０とＴ
ｂ１１）を切り替えてオンして、そのときのビット線の
電圧変動をセンスアンプで検知することで行われる。
【００５３】これらの回路は半導体基板上に形成されて
いる。
いる。
【００５４】図２は、水平磁化（ａ）および垂直磁化
（ｂ）の場合のＴＭＲ素子の磁化の一例を説明するため
の説明図である。水平磁化とは強磁性体膜面に対して水
平に磁化することをいい、垂直磁化とは強磁性体膜面に
対して垂直に磁化することをいう。そして何れの場合
も、強磁性体膜の磁化は配線に流れる電流によって誘起
された磁場によって反転する。本実施形態では水平磁化
あるいは垂直磁化のいずれを用いてもよい。
（ｂ）の場合のＴＭＲ素子の磁化の一例を説明するため
の説明図である。水平磁化とは強磁性体膜面に対して水
平に磁化することをいい、垂直磁化とは強磁性体膜面に
対して垂直に磁化することをいう。そして何れの場合
も、強磁性体膜の磁化は配線に流れる電流によって誘起
された磁場によって反転する。本実施形態では水平磁化
あるいは垂直磁化のいずれを用いてもよい。
【００５５】図２を参照すると、ＴＭＲ素子は水平磁
化、垂直磁化のいずれの場合でも、大きな保磁力を持つ
強磁性体膜（ハード層）１６と、それより小さい保磁力
を持つ強磁性体膜（ソフト層）１８によってトンネル絶
縁膜１７が挟まれた構造であり、ハード層１６とソフト
層１７の磁化方向が平行かつ同一方向である場合（以
下、平行と称する）と、平行かつ反対方向である場合
（以下、反平行と称する）とで流れるトンネル電流量が
大きく異なり、ＴＭＲ素子の抵抗値が異なる。
化、垂直磁化のいずれの場合でも、大きな保磁力を持つ
強磁性体膜（ハード層）１６と、それより小さい保磁力
を持つ強磁性体膜（ソフト層）１８によってトンネル絶
縁膜１７が挟まれた構造であり、ハード層１６とソフト
層１７の磁化方向が平行かつ同一方向である場合（以
下、平行と称する）と、平行かつ反対方向である場合
（以下、反平行と称する）とで流れるトンネル電流量が
大きく異なり、ＴＭＲ素子の抵抗値が異なる。
【００５６】記憶を保持するための層としてはハード層
１６が用られる。記憶した情報を書き換えるときはハー
ド層１６の磁化方向を変更する。このため、情報の書き
換えには比較的大きな外部磁場を必要とし、本実施形態
では書き込み線（ＷｒｉｔｅＬ）とビット線（ＢＬ）両
方に書き込み電流を流し、その交点における合成磁場に
よりハード層１６の磁化方向を決定する。一方、ソフト
層１７は保磁力が小さく、情報の記憶を長時間に渡り保
証できなくてもよく、読み出し動作時に比較的小さな外
部磁場により磁化が反転する。読み出し時にソフト層１
７の磁化を反転させてもハード層１６の磁化は反転しな
い。
１６が用られる。記憶した情報を書き換えるときはハー
ド層１６の磁化方向を変更する。このため、情報の書き
換えには比較的大きな外部磁場を必要とし、本実施形態
では書き込み線（ＷｒｉｔｅＬ）とビット線（ＢＬ）両
方に書き込み電流を流し、その交点における合成磁場に
よりハード層１６の磁化方向を決定する。一方、ソフト
層１７は保磁力が小さく、情報の記憶を長時間に渡り保
証できなくてもよく、読み出し動作時に比較的小さな外
部磁場により磁化が反転する。読み出し時にソフト層１
７の磁化を反転させてもハード層１６の磁化は反転しな
い。
【００５７】例えば、ハード層１６およびソフト層１７
の強磁性体膜には金属材料や合金などが用いられ、トン
ネル絶縁膜１８にはＡｌ2Ｏ3のような酸化物絶縁材料が
用いられることが多い。一般に、ＴＭＲ素子は反平行の
とき抵抗値が大きく、平行のとき抵抗値が小さい。
の強磁性体膜には金属材料や合金などが用いられ、トン
ネル絶縁膜１８にはＡｌ2Ｏ3のような酸化物絶縁材料が
用いられることが多い。一般に、ＴＭＲ素子は反平行の
とき抵抗値が大きく、平行のとき抵抗値が小さい。
【００５８】水平磁化（図２（ａ））の場合、図３のよ
うに書き込み配線９をＴＭＲ素子１２の下に配置し、書
き込み電流により誘起された磁場がＴＭＲ素子１２に対
して水平となるようにする。
うに書き込み配線９をＴＭＲ素子１２の下に配置し、書
き込み電流により誘起された磁場がＴＭＲ素子１２に対
して水平となるようにする。
【００５９】これに対して、垂直磁化（図２（ｂ））の
場合は、ＴＭＲ素子に書き込み磁場を垂直にかける必要
があるため、ＴＭＲ素子の横に書き込み配線を配置する
構造となる。
場合は、ＴＭＲ素子に書き込み磁場を垂直にかける必要
があるため、ＴＭＲ素子の横に書き込み配線を配置する
構造となる。
【００６０】本発明における電界効果型トランジスタは
スイッチング素子の一例であり、スイッチング回路は回
路のオン、オフを電気信号により選択できる素子であ
り、電界効果型トランジスタの他に薄膜トランジスタ
（ＴＦＴ；Ｔｈｉｎ ＦｉｌｍＴｒａｎｓｉｓｔｏｒ）
などが使用可能である。
スイッチング素子の一例であり、スイッチング回路は回
路のオン、オフを電気信号により選択できる素子であ
り、電界効果型トランジスタの他に薄膜トランジスタ
（ＴＦＴ；Ｔｈｉｎ ＦｉｌｍＴｒａｎｓｉｓｔｏｒ）
などが使用可能である。
【００６１】本実施形態における半導体基板は、例え
ば、シリコン、ゲルマニウム、ガリウム、インジウム、
ダイヤモンドなど半導体特性を持つ材料を主原料とし、
これらを単体または混合、結晶化、不純物混入するなど
をしたものである。
ば、シリコン、ゲルマニウム、ガリウム、インジウム、
ダイヤモンドなど半導体特性を持つ材料を主原料とし、
これらを単体または混合、結晶化、不純物混入するなど
をしたものである。
【００６２】次に、本実施形態の強磁性体メモリの動作
について説明する。
について説明する。
【００６３】まず、一例としてＴＭＲ素子ｒ２２に情報
を書き込む場合の動作について説明する。
を書き込む場合の動作について説明する。
【００６４】図４に示すように、書き込み線ＷｒｉｔＬ
２とビット線ＢＬ２に電流を流し、誘起された磁場によ
ってＴＭＲ素子ｒ２２のハード層の磁化方向が決まる。
このハード層の磁化の方向によって“１”または“０”
の情報がＴＭＲ素子ｒ２２に記憶される。
２とビット線ＢＬ２に電流を流し、誘起された磁場によ
ってＴＭＲ素子ｒ２２のハード層の磁化方向が決まる。
このハード層の磁化の方向によって“１”または“０”
の情報がＴＭＲ素子ｒ２２に記憶される。
【００６５】次に、ＴＭＲ素子ｒ２２に書き込まれた情
報を読み出すときの動作について説明する。
報を読み出すときの動作について説明する。
【００６６】まず、図５（ａ）に示すように、書き込み
線ＷｒｉｔｅＬ２に電流を流し、所定の方向にソフト層
を磁化させる。これによりソフト層の磁化方向は初期化
されるが、書き込み時に比べて磁場が小さいためハード
層の磁化方向は変化しない。ここでは一例として、初期
化された状態においてＴＭＲ素子ｒ２２の磁化状態が反
平行であり、抵抗が大きい状態であるとする。
線ＷｒｉｔｅＬ２に電流を流し、所定の方向にソフト層
を磁化させる。これによりソフト層の磁化方向は初期化
されるが、書き込み時に比べて磁場が小さいためハード
層の磁化方向は変化しない。ここでは一例として、初期
化された状態においてＴＭＲ素子ｒ２２の磁化状態が反
平行であり、抵抗が大きい状態であるとする。
【００６７】次に、図５（ｂ）に示すように、ワード線
ＷＬ２の電圧を上げて電界効果型トランジスタＴ２２を
オンし、電界効果型トランジスタＴｂ２をオンし、ＢＬ
２を経由してＴＭＲ素子ｒ２２に電流を流す。このと
き、電界効果型トランジスタＴｂ２０をオンしてセンス
アンプＳＡ２の一方の端子に電圧を入力し、コンデンサ
で電位を保持する。この操作でビット線ＢＬ２上のＡ点
の電圧がセンスアンプＳＡ２の一方の端子に入力され
る。このときビット線ＢＬ２に接続された他のＴＭＲ素
子ｒ２１，ｒ２３に電流が流れないようにワード線ＷＬ
１、ＷＬ３を接地する。
ＷＬ２の電圧を上げて電界効果型トランジスタＴ２２を
オンし、電界効果型トランジスタＴｂ２をオンし、ＢＬ
２を経由してＴＭＲ素子ｒ２２に電流を流す。このと
き、電界効果型トランジスタＴｂ２０をオンしてセンス
アンプＳＡ２の一方の端子に電圧を入力し、コンデンサ
で電位を保持する。この操作でビット線ＢＬ２上のＡ点
の電圧がセンスアンプＳＡ２の一方の端子に入力され
る。このときビット線ＢＬ２に接続された他のＴＭＲ素
子ｒ２１，ｒ２３に電流が流れないようにワード線ＷＬ
１、ＷＬ３を接地する。
【００６８】次に、図６（ｃ）に示すように、書き込み
線ＷｒｉｔｅＬ２に初期化の際（図５（ａ））とは逆方
向に電流を流し、ソフト層の磁化方向を反転させる。こ
の結果、ＴＭＲ素子ｒ２２は平行に磁化されたことにな
り、抵抗値は小さくなる。
線ＷｒｉｔｅＬ２に初期化の際（図５（ａ））とは逆方
向に電流を流し、ソフト層の磁化方向を反転させる。こ
の結果、ＴＭＲ素子ｒ２２は平行に磁化されたことにな
り、抵抗値は小さくなる。
【００６９】次に、図６（ｄ）に示すように、ワード線
ＷＬ２の電圧を上げて電界効果型トランジスタＴ２２を
オンし、電界効果型トランジスタＴｂ２をオンして、ビ
ット線ＢＬ２を経由してＴＭＲ素子ｒ２２に電流を流
す。このとき図５（ｂ）と異なり、Ｔｂ２１をオンにし
てセンスアンプＳＡ２の他方の端子に電圧を入力し、コ
ンデンサで電位を保持する。この操作でビット線ＢＬ２
上のＡ点の電圧がセンスアンプＳＡ２の他方の入力端子
に入力される。
ＷＬ２の電圧を上げて電界効果型トランジスタＴ２２を
オンし、電界効果型トランジスタＴｂ２をオンして、ビ
ット線ＢＬ２を経由してＴＭＲ素子ｒ２２に電流を流
す。このとき図５（ｂ）と異なり、Ｔｂ２１をオンにし
てセンスアンプＳＡ２の他方の端子に電圧を入力し、コ
ンデンサで電位を保持する。この操作でビット線ＢＬ２
上のＡ点の電圧がセンスアンプＳＡ２の他方の入力端子
に入力される。
【００７０】この結果センスアンプＳＡ２は、一方の入
力端子（Ｔｂ２側）に比べて他方の入力端子（Ｔｂ２０
側）に高い電圧が入力されることとなり、両者の電圧を
比較した結果、例えば“１”を出力する。
力端子（Ｔｂ２側）に比べて他方の入力端子（Ｔｂ２０
側）に高い電圧が入力されることとなり、両者の電圧を
比較した結果、例えば“１”を出力する。
【００７１】図７は、本実施形態の強磁性体メモリの上
記した情報の読み出し動作を示すタイミングチャートで
ある。
記した情報の読み出し動作を示すタイミングチャートで
ある。
【００７２】図７を参照すると、ワード線ＷＬ１〜ＷＬ
３の電位変化、電界効果型トランジスタＴｂ２０，２１
のゲート電極電位およびＡ点の電位変化が示されてい
る。電界効果トランジスタＴｂ２０，２１はそれぞれの
ゲート電極電位が“Ｈｉ”のときにオン状態となる。ま
た、磁化反転前後のＡ点の電圧差ΔＶがセンスアンプＳ
Ａ２が検知すべき信号となる。ここでは、センスアンプ
ＳＡ２は電圧差ΔＶを検出して“１”を出力するが、ハ
ード層に記憶された磁化方向が上記とは逆方向であった
場合、Ａ点の信号は点線のようになりセンスアンプＳＡ
２の出力は“０”となる。
３の電位変化、電界効果型トランジスタＴｂ２０，２１
のゲート電極電位およびＡ点の電位変化が示されてい
る。電界効果トランジスタＴｂ２０，２１はそれぞれの
ゲート電極電位が“Ｈｉ”のときにオン状態となる。ま
た、磁化反転前後のＡ点の電圧差ΔＶがセンスアンプＳ
Ａ２が検知すべき信号となる。ここでは、センスアンプ
ＳＡ２は電圧差ΔＶを検出して“１”を出力するが、ハ
ード層に記憶された磁化方向が上記とは逆方向であった
場合、Ａ点の信号は点線のようになりセンスアンプＳＡ
２の出力は“０”となる。
【００７３】すなわち、本実施形態における読み出し動
作は、ソフト層の強磁性体の磁化方向が反転する前のＡ
点の電位を保持し、その電位と反転した後のＡ点の電位
を比較することで、磁化方向が反転する前後の磁気抵抗
値を得るという動作を含む点に特徴の一つがある。その
ためにソフト層の磁化方向をあらかじめ確定しておくこ
とが望ましく、読み出し動作のはじめに、ソフト層の磁
化方向を特定の方向に初期化している。
作は、ソフト層の強磁性体の磁化方向が反転する前のＡ
点の電位を保持し、その電位と反転した後のＡ点の電位
を比較することで、磁化方向が反転する前後の磁気抵抗
値を得るという動作を含む点に特徴の一つがある。その
ためにソフト層の磁化方向をあらかじめ確定しておくこ
とが望ましく、読み出し動作のはじめに、ソフト層の磁
化方向を特定の方向に初期化している。
【００７４】図８には上述したコンデンサの具体的な配
置を示す。コンデンサは、センスアンプＳＡ１，２，３
の各入力端子と接地電位の間に配置され、ソフト層１７
の磁化方向が反転する前後のＡ点の電位により充電され
る。
置を示す。コンデンサは、センスアンプＳＡ１，２，３
の各入力端子と接地電位の間に配置され、ソフト層１７
の磁化方向が反転する前後のＡ点の電位により充電され
る。
【００７５】本実施形態における読み出し動作によれ
ば、ソフト層の磁化方向を反転させて可変抵抗器の電気
抵抗値を変化させ、保持された反転前のＡ点の電位（抵
抗値）と反転後のＡ点の電位（抵抗値）の差からハード
層に記憶された情報を読み取るので、記憶された情報を
保持したままで正確に読み取ることができ、読み出し動
作の後に再書き込みを行う必要がない。また、ノイズに
強い読み出しが可能となる。したがって、簡単な構造と
動作で正確に情報を読み出すことが可能となる。これは
本発明の大きな特徴の一つである。
ば、ソフト層の磁化方向を反転させて可変抵抗器の電気
抵抗値を変化させ、保持された反転前のＡ点の電位（抵
抗値）と反転後のＡ点の電位（抵抗値）の差からハード
層に記憶された情報を読み取るので、記憶された情報を
保持したままで正確に読み取ることができ、読み出し動
作の後に再書き込みを行う必要がない。また、ノイズに
強い読み出しが可能となる。したがって、簡単な構造と
動作で正確に情報を読み出すことが可能となる。これは
本発明の大きな特徴の一つである。
【００７６】次に、本実施形態の強磁性体メモリの具体
例を示す。 （第１の具体例）第１の具体例では、トンネル絶縁膜を
２つの強磁性体薄膜で挟んだ構造をもつＴＭＲ素子を、
強磁性体の磁化方向を変更可能に選択することで電気抵
抗値を可変とした可変抵抗器として用いたものである。
例を示す。 （第１の具体例）第１の具体例では、トンネル絶縁膜を
２つの強磁性体薄膜で挟んだ構造をもつＴＭＲ素子を、
強磁性体の磁化方向を変更可能に選択することで電気抵
抗値を可変とした可変抵抗器として用いたものである。
【００７７】ここでは可変抵抗器（ＴＭＲ層）は保磁力
の大きいハード層と、それよりも保磁力の小さいソフト
層によってトンネル絶縁膜を挟んだ構造であり、図３
（ａ）のように水平磁化するものである。ＴＭＲ層はハ
ード層とソフト層の磁化方向が平行の場合と反平行の場
合で抵抗値が異なる。そして、この磁化方向は外部から
磁場を与えない限り持続されるため不揮発性メモリを実
現できる。
の大きいハード層と、それよりも保磁力の小さいソフト
層によってトンネル絶縁膜を挟んだ構造であり、図３
（ａ）のように水平磁化するものである。ＴＭＲ層はハ
ード層とソフト層の磁化方向が平行の場合と反平行の場
合で抵抗値が異なる。そして、この磁化方向は外部から
磁場を与えない限り持続されるため不揮発性メモリを実
現できる。
【００７８】まず、第１の具体例のメモリの試作工程に
ついて説明する。
ついて説明する。
【００７９】図９に示すように、ｐ型シリコン基板１９
上に、ＳｉＯ2からなる埋め込み型素子分離領域３３
と、スイッチング素子として機能する電界効果型トラン
ジスタのドレインおよびソースとなるｎ型拡散領域２１
およびｎ型拡散領域２０、ＳｉＯ2ゲート絶縁膜２２と
ポリシリコンゲート電極２３を形成する。
上に、ＳｉＯ2からなる埋め込み型素子分離領域３３
と、スイッチング素子として機能する電界効果型トラン
ジスタのドレインおよびソースとなるｎ型拡散領域２１
およびｎ型拡散領域２０、ＳｉＯ2ゲート絶縁膜２２と
ポリシリコンゲート電極２３を形成する。
【００８０】また、Ｃｏ／Ａｌ2Ｏ3／ＮｉＦｅの積層構
造のＴＭＲ層３０を用い、これをＴｉＮローカル配線２
８を介して、電界効果型トランジスタのドレインに接続
するとともに、Ｔｉ／ＡｌＳｉＣｕ／Ｔｉで構成された
ビット線３１に接続する。
造のＴＭＲ層３０を用い、これをＴｉＮローカル配線２
８を介して、電界効果型トランジスタのドレインに接続
するとともに、Ｔｉ／ＡｌＳｉＣｕ／Ｔｉで構成された
ビット線３１に接続する。
【００８１】なお、ＴＭＲ層３０を水平磁化させるため
に書き込み線２７はＴＭＲ層３０の下部に設けられてい
る。
に書き込み線２７はＴＭＲ層３０の下部に設けられてい
る。
【００８２】このような構造のメモリを０．５μｍルー
ル（最小可能寸法が０．５μｍ）で設計し、３×３個の
セルを有するテストサンプルをマトリックス状に作製し
た。
ル（最小可能寸法が０．５μｍ）で設計し、３×３個の
セルを有するテストサンプルをマトリックス状に作製し
た。
【００８３】また、センスアンプＳＡ１，２，３を周辺
回路として作製した。センスアンプＳＡ１，２，３の入
力端子と接地電位の間には５ｐＦ程度のコンデンサを接
続した。
回路として作製した。センスアンプＳＡ１，２，３の入
力端子と接地電位の間には５ｐＦ程度のコンデンサを接
続した。
【００８４】外部から０Ｖ、３．３Ｖのパルス信号を入
力し、差動動作させた結果、ビット線に約±２０ｍＶの
電位差（図７のΔＶに相当する）が観測された。このこ
とから、正常に読み出し動作が行われたことを確認でき
た。また、ビット線と書き込み線に書き込み電流を流す
ことで、読み出し動作を行うとΔＶで示される符号が変
化し、正常に書き込み動作が行われたことを確認でき
た。 （第２の具体例）第１の具体例と同様な試作工程によ
り、図１０に示すようなメモリセルを試作した。第１の
具体例と異なる点は、ＧｄＦｅ／Ｃｏ／Ａｌ2Ｏ3／Ｃｏ
／ＧｄＦｅ積層膜からなるＴＭＲ層３４が形成されてお
り、書き込み線２７をＴＭＲ層３４の横に設けて垂直磁
化させる構造を採った点である。
力し、差動動作させた結果、ビット線に約±２０ｍＶの
電位差（図７のΔＶに相当する）が観測された。このこ
とから、正常に読み出し動作が行われたことを確認でき
た。また、ビット線と書き込み線に書き込み電流を流す
ことで、読み出し動作を行うとΔＶで示される符号が変
化し、正常に書き込み動作が行われたことを確認でき
た。 （第２の具体例）第１の具体例と同様な試作工程によ
り、図１０に示すようなメモリセルを試作した。第１の
具体例と異なる点は、ＧｄＦｅ／Ｃｏ／Ａｌ2Ｏ3／Ｃｏ
／ＧｄＦｅ積層膜からなるＴＭＲ層３４が形成されてお
り、書き込み線２７をＴＭＲ層３４の横に設けて垂直磁
化させる構造を採った点である。
【００８５】このメモリセルについて、第１の具体例と
同様の動作試験を行った結果、読み出し、書き込みとも
正常に動作することが確認できた。
同様の動作試験を行った結果、読み出し、書き込みとも
正常に動作することが確認できた。
【００８６】
【発明の効果】本発明によれば、記憶された情報を保持
したままで正確に読み取ることができ、小さいセル面積
の１Ｔ１Ｒ型ＭＲＡＭにおいて、安定的に情報を読み出
すことができる。
したままで正確に読み取ることができ、小さいセル面積
の１Ｔ１Ｒ型ＭＲＡＭにおいて、安定的に情報を読み出
すことができる。
【図１】本発明の一実施形態の強磁性体メモリの構成を
示す回路構成図である。
示す回路構成図である。
【図２】水平磁化（ａ）および垂直磁化（ｂ）の場合の
ＴＭＲ素子の磁化の一例を説明するための説明図であ
る。
ＴＭＲ素子の磁化の一例を説明するための説明図であ
る。
【図３】書き込み配線をＴＭＲ素子の下に配置したメモ
リ構造の一例を示す断面図である。
リ構造の一例を示す断面図である。
【図４】本実施形態における書き込み動作を説明するた
めの説明図である。
めの説明図である。
【図５】書き込み線に電流を流して所定の方向にソフト
層を磁化させる動作（ａ）およびワード線の電界効果型
トランジスタとビット線の電界効果型トランジスタをオ
ンしてＴＭＲ素子に電流を流す動作（ｂ）を説明するた
めの説明図である。
層を磁化させる動作（ａ）およびワード線の電界効果型
トランジスタとビット線の電界効果型トランジスタをオ
ンしてＴＭＲ素子に電流を流す動作（ｂ）を説明するた
めの説明図である。
【図６】ソフト層の磁化方向を反転させる動作（ｃ）お
よびワード線の電界効果型トランジスタとビット線の電
界効果型トランジスタをオンしてＴＭＲ素子に電流を流
す動作（ｄ）を説明するための説明図。
よびワード線の電界効果型トランジスタとビット線の電
界効果型トランジスタをオンしてＴＭＲ素子に電流を流
す動作（ｄ）を説明するための説明図。
【図７】本実施形態の強磁性体メモリの読み出し動作を
示すタイミングチャートである。
示すタイミングチャートである。
【図８】センスアンプの入力端子に充電用のコンデンサ
を設けた場合の構成を示す回路図である。
を設けた場合の構成を示す回路図である。
【図９】第１の具体例のメモリ構造を示す断面図であ
る。
る。
【図１０】第２の具体例のメモリ構造を示す断面図であ
る。
る。
１ 半導体基板 ２ ソース ３ ドレイン ４ ゲート絶縁膜 ５ ゲート電極 ６ コンタクトプラグ ７ コンタクトプラグ ８ 接地線 ９ 書き込み配線 １０ ローカル配線 １１ 可変抵抗器下部電極 １２ 可変抵抗器 １３ ビット線 １４ 保護絶縁膜 １５ 素子分離領域 １６ ハード層 １７ ソフト層 １８ トンネル絶縁膜 １９ ｐ型シリコン基板 ２０ ｎ型拡散領域 ２１ ｎ型拡散領域 ２２ ＳｉＯ2ゲート絶縁膜 ２３ ポリシリコンゲート電極 ２４ タングステンプラグ ２５ タングステンプラグ ２６ ＡｌＳｉＣｕ接地線 ２７ 書き込み配線 ２８ ＴｉＮローカル配線 ２９ ＡｌＳｉＣｕ下部電極層 ３０ ＴＭＲ層 ３１ ビット線 ３２ ＳｉＮ／ＳｉＯ2保護層 ３３ 素子分離領域 ３４ ＴＭＲ層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 43/08 Ｈ０１Ｌ 27/10 ４４７
Claims (20)
- 【請求項１】 磁性体からなり、磁化の向きにより情報
を記憶するハード層、非磁性層、前記ハード層より保磁
力が小さな磁性体からなるソフト層を有する可変抵抗器
を備えた強磁性体メモリからの情報再生方法において、 先ず、前記ソフト層を初期化すると共に前記可変抵抗器
の抵抗値を検出、保持し、 次いで、前記ソフト層の磁化を反転させ、 そのとき検出された前記可変抵抗器の抵抗値と前記保持
しておいた抵抗値とを比較し、抵抗値の増減により前記
ハード層に記憶された情報を再生する情報再生方法。 - 【請求項２】 前記非磁性層は、絶縁体である請求項１
に記載の情報再生方法。 - 【請求項３】 前記非磁性層は、導電体である請求項１
の情報再生方法。 - 【請求項４】 前記磁性体は膜面に対し垂直な磁化を持
つ請求項１に記載の情報再生方法。 - 【請求項５】 前記磁性体は膜面に水平な磁化を持つ請
求項１に記載の情報再生方法。 - 【請求項６】 磁性体からなり、磁化の向きにより情報
を記憶するハード層、非磁性層、前記ハード層より保磁
力が小さな磁性体からなるソフト層を有する可変抵抗器
と、 前記ソフト層の磁化を初期化し、また、初期化状態から
反転させる磁界発生手段と、 前記初期化状態における抵抗値を保持する保持回路と、 前記反転後の前記可変抵抗器の抵抗値と前記保持回路に
保持された抵抗値とを比較し、再生信号を出力する信号
検出回路とを有することを特徴とする強磁性体メモリ。 - 【請求項７】 互いに平行な複数のビット線と、互いに
平行で前記ビット線に直交する複数のワード線と、半導
体基板上に形成され制御端子が近接する前記ワード線に
接続され、一方の端子が接地されたスイッチング素子と
を備え、 前記可変抵抗器と前記スイッチング素子は前記ビット線
と前記ワード線の各交点に対応して設けられ、 前記可変抵抗器の一方の端子は前記スイッチング素子の
他方の端子に接続され、他方の端子は近接する前記ビッ
ト線に接続されていることを特徴とする請求項６記載の
強磁性体メモリ。 - 【請求項８】 前記信号検出回路及び前記保持回路は前
記ビット線毎に設けられている請求項７記載の強磁性体
メモリ。 - 【請求項９】 前記信号検出回路はセンスアンプを含
み、前記センスアンプの２つの入力端子の一方に前記初
期化状態における前記ビット線の電位を入力し、他方に
前記反転後の前記ビット線の電位を入力し、前記２つの
入力端子の電位を比較することで前記情報を検出する請
求項８記載の強磁性体メモリ。 - 【請求項１０】 前記保持回路はコンデンサであり、前
記センスアンプの２つの入力端子のうちの少なくとも前
記初期化状態における前記ビット線の電位が入力される
方と接地電位との間に設けられている請求項９記載の強
磁性体メモリ。 - 【請求項１１】 前記センスアンプの他方の入力端子と
設置電位との間にもコンデンサが設けられている請求項
１０記載の強磁性体メモリ。 - 【請求項１２】 前記コンデンサの容量は、前記センス
アンプの配線の寄生容量より大きい、請求項１０或は１
１記載の強磁性体メモリ。 - 【請求項１３】 前記スイッチング素子は、電界効果ト
ランジスタであり、ゲート端子を前記制御端子、ソース
端子を前記スイッチング素子の一方の端子、ドレイン端
子を前記スイッチング素子の他方の端子としている請求
項７記載の強磁性体メモリ。 - 【請求項１４】 前記スイッチング素子は薄膜トランジ
スタである請求項７記載の強磁性体メモリ。 - 【請求項１５】 前記半導体基板はシリコン単結晶基板
である請求項７記載の強磁性体メモリ。 - 【請求項１６】 前記非磁性層は、絶縁体である請求項
６記載の強磁性体メモリ。 - 【請求項１７】 前記非磁性層は、導電体である請求項
６記載の強磁性体メモリ。 - 【請求項１８】 前記磁性体は膜面に対し垂直な磁化を
持つ請求項６記載の強磁性体メモリ。 - 【請求項１９】 前記磁性体は膜面に水平な磁化を持つ
請求項６記載の強磁性体メモリ。 - 【請求項２０】 前記ワード線に平行に設けられた複数
の書き込み線を有し、前記磁界発生手段は前記書き込み
線に電流を流すことにより所望の前記可変抵抗器に対し
て磁界を印加する請求項７記載の強磁性体メモリ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000334492A JP2002140889A (ja) | 2000-11-01 | 2000-11-01 | 強磁性体メモリおよびその情報再生方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000334492A JP2002140889A (ja) | 2000-11-01 | 2000-11-01 | 強磁性体メモリおよびその情報再生方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2002140889A true JP2002140889A (ja) | 2002-05-17 |
Family
ID=18810399
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000334492A Pending JP2002140889A (ja) | 2000-11-01 | 2000-11-01 | 強磁性体メモリおよびその情報再生方法 |
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| Country | Link |
|---|---|
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Cited By (12)
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2000
- 2000-11-01 JP JP2000334492A patent/JP2002140889A/ja active Pending
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