CN100345300C - 共用位/源极线高密度一晶体管/一电阻型r－ram阵列及其操作方法 - Google Patents

共用位/源极线高密度一晶体管/一电阻型r－ram阵列及其操作方法 Download PDF

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Abstract

本发明提供一种共用位线/共用源极线的高密度1T1R(一个晶体管/一个电阻)型R-RAM阵列，以及提供用于操作所述阵列的方法。该R-RAM阵列包括第一晶体管，其漏极连接到具有第一存储电阻的非-共享位线。第一、第二、第三和第四晶体管的栅极顺序地连接到一条共用字线。该R-RAM阵列包括至少一个共用位线。第二存储电阻插在第二晶体管的漏极与共用位线之间。同样地，第三存储电阻插在第三晶体管漏极与共用位线之间。共用源极线连接到第三和第四晶体管的源极。该R-RAM阵列包括m行n个连续的晶体管。

Description

共用位/源极线高密度一晶体管/一电阻型R-RAM阵列及其操作方法
技术领域
本发明通常涉及到集成电路(IC)的制造，尤其是，涉及到一种利用共用源极和共用位线来增加阵列单元密度的R-RAM存储器。
背景技术
存储器阵列的密度受互联线路的分辨能力和晶体管特性所限制。R-RAM存储器阵列通常需要字线、位线、信号源或等效线路，以便读、写和复位特定的晶体管。因此，即使晶体管可以通过高分辨率工艺制造的较小，阵列的尺寸受大量互联线路所限制，其具有的线宽度同样地限制了工艺的分辨率。
Liu、Wu和Ignatiev，2000年5月发表在应用物理文集(76卷编号19)中的“磁致电阻性薄膜中电脉冲感应可逆电阻变化的影响”，揭示了他们利用磁致电阻性薄膜(例如在YBCO(YBa2Cu3O7)底板电极上的Pr0.7Ca0.3MnO3)的电脉冲可逆电阻的新发现。所公开的电阻的电脉冲可逆特性在大规模非易失性存储器阵列的制造中有应用。
图1是一个具有共用源极线路的R-RAM存储器阵列示意图(已有技术)。注意，图1电路使用了一种具有电脉冲可逆特性的电阻。位相邻的晶体管源极连接到一条共用源极线，以便减小存储单元的面积。共用源极线的使用，与非共用源极(参考文献)线路相比，导致在密度上得到一些改善。
图2是图1中共用源极存储器阵列的部分横截面视图(已有技术)。如果栅极线的宽度、接触孔、浅-沟绝缘(STI)和金属线路都具有最小特性尺寸，那么就能够使得金属线路作为共用源极互连。然而，长金属线路的间距(线路宽度外加两个线路之间的间隔)比最小特性尺寸的两倍还大。因此，即使金属线路形成在附加的(覆盖层)金属层上，它也不可能使其具有接触每个源极的金属线而又不增加存储单元的尺寸。
如果通过减少互联线的数量能够增加R-RAM存储器阵列的密度将是有利的。
如果高密度R-RAM阵列的互联线能够用金属制造以便改善阵列的响应时间和效率，这是有利的。
发明内容
本发明描述一种减少存储单元尺寸而增加芯片制造产量的共用位线/共用源极R-RAM的结构。因为位线总数大致是非共享(不共用)位线结构的一半，所以这种结构消除了相邻位线短路的问题。
因此，提供一种共用位/共用源极线高密度的1T1R(一个晶体管/一个电阻)型R-RAM阵列。R-RAM阵列包括：第一晶体管，其漏极与具有第一存贮器电阻的非共享位线连接，第二晶体管、第三晶体管和第四晶体管。第一、第二、第三和第四晶体管的栅极都与共用字线连接。R-RAM阵列包括至少一条共用位线。第二存储电阻插在第二晶体管漏极与共用位线之间。同样地，第三存储电阻插在第三晶体管漏极与共用位线之间。在某些情况下，共用源极线与第三和第四晶体管的源极连接。
更具体地说，R-RAM阵列包括m行n个连续的晶体管，n是偶数，具有(n-2)个内部晶体管。R-RAM阵列包括n个存贮器电阻，每个连接到n个晶体管的漏极中的相对应的一个漏极。该阵列包括m条字线，每个字线连接到相应行中n个晶体管中的每个晶体管的栅极。R-RAM阵列包括((n/2)-1)条共用位线，其中每条共用位线经过相应的存贮器电阻与每行中相应的一对邻接内部晶体管有效的连接。有(n/2)条共用源极线，其中每条共用源极线连接到每行中相应的成对的邻接晶体管的源极。
下面将描述上述R-RAM阵列的其它细节以及用于读取、写入和复位该R-RAM阵列的相关方法。
附图说明
图1是一个具有共享源极线的R-RAM存储器阵列的原理图(已有技术)。
图2是图1的共用源极存储器阵列的部分横断面视图(已有技术)。
图3是本发明的共用位线/共用源极线高密度1T1R型R-RAM阵列的原理图，仅显示了单独一行。
图4是本发明的共用位线/共用源极线高密度1T1R型R-RAM阵列的原理示意图。
图5是本发明的其中n是奇数情况下R-RAM阵列的原理图。
图6是图3和4所示本发明的共用位/共用源极线高密度1T1R型R-RAM阵列的局部横断面视图。
图7是图5所示本发明的共用位/共用源极线高密度1T1R型R-RAM阵列的局部横断面视图。
图8是图解说明本发明用于擦除共用位/共用源极线高密度1T1R型m乘nR-RAM阵列中的存贮器的方法流程图。
图9是说明本发明用于写入共用位/共用源极线的高密度1T1R型m乘nR-RAM阵列的方法流程图。
图10是说明图9中的方法的一种替代方法的流程图，用于写入高阻存储状态。
图11是说明本发明的用于复位共用位/共用源极线的高密度1T1R型m乘nR-RAM阵列的方法流程图。
图12是说明图11所示方法的替代方法的流程图，用于复位共用位/共用源极线的高密度1T1R型m乘nR-RAM阵列。
图13是说明本发明用于读取共用位/共用源极线的高密度1T1R型m乘nR-RAM阵列的方法流程图。
图14是说明用于读取具有共用位/共用源极线的高密度1T1R型m乘nR-RAM阵列的一种变换的方法的流程图。
具体实施方式
图3是根据本发明的共用位线/共用源极线的高密度1T1R型R-RAM阵列原理图，仅显示单独一行。因此将注意力集中在一条单独的字线上，例如字线W1(m＝1)，该R-RAM阵列400包括第一晶体管402(T1)、第二晶体管404(T2)、第三晶体管406(T3)和第四晶体管408(T4)。每个晶体管具有源极、漏极和栅极。R-RAM阵列400包含至少一条共用位线，例如位线B2，3。R-RAM阵列400还至少包含一条非共享位线，例如位线B1。
第一存贮器电阻410插在第一晶体管402(T1)的漏极与位线B1之间。第二存贮器电阻412是插在第二晶体管404(T2)的漏极与共用位线B2、3之间。第三存贮器电阻414插在第三晶体管406(T3)的漏极与共用位线B2、3之间。如图所示，这里六个晶体管的栅极与字线W1连接(n＝6)。共用位线B4、5经过相应的存贮器电阻与晶体管T4和T5的漏极起作用地连接，而非共享位线B6经过一个存贮器电阻与晶体管T6的漏极起作用地连接。短语“起作用地连接”在此使用作为意指间接地连接或者经过一个或多个插入元件的连接。注意图4的阵列是示范性的而且n的数值不局限于任何特定值。
共用源极线S3、4连接到第三晶体管406(T3)和第四晶体管408(T4)的源极。如图所示，共用源极线S1、2连接到第一晶体管402(T1)和第二晶体管404(T2)的源极。共用源极线S5、6连接到晶体管T5和T6的源极。
所显示R-RAM阵列400的例子是n为偶数的一种情况。其次，该RAM阵列400包括一行n个连续的具有栅极、源极和漏极的晶体管。“行”被认为是一组连接到相同字线的晶体管。每行包含(n-2)个内部晶体管。如图所示，内部晶体管是T2、T3、T4和T5。包括(n)个存储电阻，每个存储电阻连接到n个晶体管的漏极中的相应的一个漏极。既，第一存储电阻410连接到第一晶体管402(T1)的漏极而第n个存储电阻连接到第n个晶体管的漏极。如上所述，在W1这种情况下，字线是连接到n个晶体管中的每一个的栅极。
R-RAM阵列400包括((n/2)-1)条共用位线。每条共用位线经过相应的存储电阻起作用地连接到相对应的一对邻接的内部晶体管。例如，位线B2、3经过第二存储电阻412连接到第二晶体管404(T2)以及经过第三存储电阻414连接到第三晶体管406(T3)。
R-RAM阵列400包含(n/2)条共用源极线。每条共用源极线连接到相应的成对的邻接晶体管的源极。例如，共用源极S1、2连接到第一晶体管402(T1)和第二晶体管404(T2)的源极。
第一外部位线(B1)经过相应的存储电阻起作用地被连接到第一晶体管(n＝1)。如图所示，位线B1经过第一存储电阻410连接到第一晶体管402(T1)。第二外部位线(Bn)经过相应的存储电阻起作用地连接到第n个晶体管。如图所示，第二外部位线是B6。
图4是本发明的共用位线/共用源极线的高密度1T1R型R-RAM阵列原理图。现在对于单一行(图3)的一般原则已经得到发展，应该考虑整个阵列。该R-RAM阵列400包括m行n个连续的具有栅极、源极和漏极的晶体管。如上所述，每行晶体管包含(n-2)个内部晶体管。如图4所示，m是一个等于4的典型值。然而，本发明不局限于m的任何特殊值。先前，已经针对字线W1(m＝1)进行讨论。m行中的每一行有n个存储电阻，每个存储电阻连接到每一行中n个晶体管的漏极中的相对应的一个漏极。换个说法，每个晶体管具有一个其漏极连接的相对应的存储电阻。这里有m条字线，每条字线连接到相应行中的n个晶体管中的每个晶体管的栅极。换句话说，一条字线连接到再它这一行中的所有晶体管的栅极。
((n/2)-1)条共用位线，其中每条共用位线经过相应的存贮器电阻起作用地连接到每行中相应的成对的邻接内部晶体管。例如，位线B2、3起作用地连接到每行中T2和T3的漏极。(n/2)条共用源极线，其中每条共用源极线连接到每行中相应的成对的邻接晶体管的源极。例如，源极线S1、2连接到每行中的T1和T2的源极。
第一外部位线(B1)经过相应的存储电阻起作用地被连接到每行中的第一晶体管。第2条外部位线(Bn)经过相应的存储电阻起作用地被连接到每行中的第n个晶体管。
图5是本发明的R-RAM阵列中n是奇数情况的原理图。如图所示，n等于5，但是再一次说明本发明不局限于任何n的特殊值。任一行，例如与W1有关的行，都包含n个连续相接的具有栅极、源极和漏极的晶体管，包含(n-1)个内部晶体管。在这种情况下，内部晶体管T2经过Tn。当n是奇数时，内部晶体管被确定是起作用地与共用位线连接的晶体管。这里有n个存储电阻，每个存储电阻连接到n个晶体管的漏极中的相对应的一个漏极。如上所述，字线W1(例如)连接到第一行中n个晶体管中的每一个的栅极。这里有((n-1)/2)条共用位线，其中每条共用位线经过相应的存贮器电阻起作用地连接到相应的一对邻接的内部晶体管。这里有((n-1)/2)条共用源极线，其中每条共用源极线连接到相应的成对邻接晶体管的源极。
第一外部位线(B1)经过相应的存储电阻起作用地连接到第一(n＝1)晶体管。第一外部源极线(Sn)连接到第n个晶体管的源极。
将阵列作为整体考虑，这里有m行n个连续的具有栅极、源极和漏极的晶体管，其中每行晶体管包含(n-1)个内部晶体管。对于m行中的每一行有n个存储电阻。每个存储电阻与每行中n个晶体管的漏极中的相应的一个漏极连接。这里有m条字线，每条字线连接到相应行中的n个晶体管中的每一个的栅极。((n-1)/2)条共用位线，其中每条共用位线经过相应的存贮器电阻起作用地连接到每行中相应的成对邻接的内部晶体管。((n-1)/2)条共用源极线中的每条连接到每行中相应的成对邻接晶体管的源极。
第一外部位线(B1)经过相应的存储电阻起作用地连接到每行中的第一晶体管。第一外部源极线(Sn)连接到每行中的第n个晶体管的源极。
图6是本发明图3和4中共用位线/共用源极线的高密度1T1R型R-RAM阵列的横截面视图。结合图3和4，例如，该图描绘了与W1有关的阵列结构的横截面。显示的是具有漏极600、源极602和栅极604的第一晶体管402。第二晶体管404具有漏极606、源极602和栅极610。第三晶体管406具有漏极612、源极614和栅极616。第四晶体管408具有漏极618、源极614和栅极620。每个源极和漏极都是在第一层，而栅极形成在覆盖层。
对于一对内部晶体管，绝缘体630形成在第一层，并且插在第二晶体管漏极606与第三晶体管漏极612之间，而且一第二层覆盖在第一层上面。在某些情况，如图所示，绝缘体630是以分离工艺形成的层间绝缘体。第二存储电阻412形成在第二层中并且连接到第二晶体管404的漏极606。第三存储电阻414形成在第二层中并且连接到第三晶体管406的漏极612。共用位线632(B2，3)连接到第二和第三存储电阻412和414。存储电阻412和414可以由庞大的磁致电阻性(CMR)薄膜构成，例如Pr0.3Ca0.7MnO3(PCMO)、La0.7Ca0.3MnO3(LCMO)或者Y1-xCaxMnO3(YCMO)，或者由高温超导体(HTSC)材料构成。
如图所示，第二存储电阻412覆盖在第二晶体管404的漏极606上面，而第三存储电阻414覆盖在第三晶体管406的漏极612上面。也可以是变换的结构，但是直接覆盖结构显示提高了存储单元密度。
共用源极线634(S3、4)连接到第三晶体管406和第四晶体管408的源极614。在某些方面，如图所示，邻接的晶体管实际上公用一个共用源极。即，邻接晶体管的源极是一单个的共用源极。在某些方面，共用源极线形成在覆盖第三和第四晶体管源极614的第二层。在其它方面如图所示，共用源极线634也形成在覆盖第二层的第三层。或者说，在第二层中形成一个通孔以便将源极连接到第三层的共用源极线。
共用位线和共用源极线可以形成在一个公共层。如图所示，共用位线线632和共用源极线634形成在第三层。根据本发明共用位线的概念，致使位线总数减少，从而允许源极和位线两者用金属制造，虽然金属线路具有的宽度比由诸如硅化物或者掺杂硅材料制成的非金属位线和源极线更宽。例如，共用源极和共用位线可以由金属材料例如铝(Al)、钛(Ti)、硅掺杂铝(AlSi)，或者铜(Cu)等制造。然而，本发明互联线路不局限于任何特定类型的金属。
共用字线形成在覆盖第一层的一层中，并且连接到第一晶体管402的栅极604、第二晶体管404的栅极610、第三晶体管406的栅极616和第四晶体管408的栅极620(以及在该共用行中所有其它晶体管的栅极)。这条共用字线没有显示在图6中，但是如果提供该阵列不同的横截面是可以看见的。
上面已详细描述了一条共用位线632，以及与它有关的晶体管和存储电阻的结构。同样地，已经描述了一条共用源极线634，以及与其相关晶体管的结构。这些描述通常将说明了在本发明的R-RAM阵列中的其它共用位线和共用源极线的结构。为了简化，省略这些结构的多余描述。
一般来说，一行具有栅极、源极和漏极的n个连续的晶体管包含有(n-2)个内部晶体管。这些内部晶体管是晶体管404、406、408和650。包括(n)个存储电阻，每个存储电阻连接到n个晶体管的漏极中的相对应的一个漏极。如图所示，存储电阻410连接到漏极600，存储电阻412是连接到漏极606，存储电阻414是连接到漏极612，存储电阻652连接到晶体管408的漏极618、存储电阻654连接到晶体管650的漏极656，而存储电阻658连接到晶体管662的漏极660。
R-RAM阵列包含((n/2)-1)条共用位线，其中每条共用位线经过相应的存贮器电阻起作用地连接到相应的一对邻接的内部晶体管。所显示的共用位线是632和664。这里有(n/2)条共用源极线，其中每条连接到相应的成对邻接晶体管的源极。所显示的是共用源极线634、666和668。第一外部位线670(B1)经过相应的(第一)存储电阻410起作用地连接到第一晶体管402。第二外部位线672经过相应的(第n个)存储电阻658起作用地连接到第n个晶体管662。
连同图4一起考虑，可以推断出R-RAM阵列400可以包含m行n个连续的晶体管，其中每一行与图6中实际描述的行相同。其次，该R-RAM阵列400中m行的每一行可以包含n个存储电阻，每个电阻连接到每行中n个晶体管的漏极中的相对应的一个漏极。该R-RAM阵列将包含m条字线，每个字线连接到相应行中n个晶体管中的每个晶体管的栅极。这里有((n/2)-1)条共用位线，其中每条共用位线经过相应的存贮器电阻起作用地连接到每行中相应的成对邻接的内部晶体管。共有(n/2)条共用源极线，其中每条连接到每行中相应的成对邻接的晶体管的源极。第一外部位线670将会经过相应的存储电阻起作用地连接到每一行中的第一晶体管。同样地，第二条外部位线672将会经过相应的存储电阻起作用地被连接到每行中的第n个晶体管。
图7是根据本发明的图5中共用位线/共用源极线的高密度1T1R型R-RAM阵列的局部横截面视图。图6的大部分描述适用于图7具有同样的参考价值。与图6的不同，图7中的行不包含晶体管662，由于n是奇数。因此，图7中不包含存储电阻658和第二外部位线672。
当n是奇数时，n个连续晶体管的这一行包含(n-1)个内部晶体管，内部晶体管已经在上面定义。即，晶体管404、406、408和650都是内部晶体管。其次，这里有((n-1)/2)条共用位线，其中每条共用位线经过相应的存贮器电阻起作用地连接到相应的一对邻接的内部晶体管。所显示的共用位线是632和664。这里有((n-1)/2)条共用源极线，其中每条共用源极线连接到相应的成对邻接的晶体管的源极。显示出了共用源极线634和666。
第一外部位线670(B1)经过相应的(第一)存储电阻410起作用地连接到第一(n＝1)晶体管402。第一外部源极线700(S5)连接到第n个晶体管650的源极。
连同图5一起考虑，可以推断R-RAM阵列400可以包含m行n个连续的晶体管，其中每行晶体管包含(n-1)个内部晶体管。该R-RAM阵列400中的m行中的每一行包含n个存储电阻，每个存储电阻连接到每行中n个晶体管的漏极中的相对应的一个漏极。该R-RAM阵列可能包含m条字线，每条字线连接到相应行中n个晶体管中的每一个的栅极。((n-1)/2)条共用位线经过相应的存储电阻，将起作用地连接到每行中相应的成对邻接的内部晶体管。((n-1)/2)条共用源极线将会连接到每行中相应的成对邻接的晶体管的源极。第一外部位线670将经过相应的存储电阻起作用地连接到每行中的第一晶体管。第一外部源极线700将连接到每行中的第n个晶体管的源极。
功能描述
返回参照图4或者图5，图中显示的是沿着一条字线的位存储单元。相邻的位共享一条共用位线。例如，位线B4、5是位4和5共享的位线。位1和2共享共用源极线S1、2。因此，在给定阵列中位线的实际数目大约是图1所示的一半。此外，共用源极线可以是与这些位线并行的低电阻金属线。这种金属共用源极线是一种在常规共用源极线路结构中存储器尺寸不增加30％的情况下，所达不到的选择。
返回参照图6和7，可以看出本发明的共用位线/共用源极线的结构增加了足够的空间以便与位线平行地布置金属线路，以便连接到每一个位的晶体管的源极。共用源极金属线路即可以在与共用位线相同的金属层中，也可以在与共用位线不同的金属层中。
图8是本发明用于擦除存储器的方法流程图，该存储器处于具有共用位线/共用源极线的高密度1T1R型m乘n个R-RAM阵列中。虽然为了清晰，该方法(和下面描述的方法)被描写成一序列编号的步骤，但是除非明确地说明的之外，并没有指定顺序应该按编号排列。应该明白到，一些步骤是可以跳过的，平行地执行，或者在没有任何严格的序列次序的要求下执行。该方法在步骤800开始。步骤802施加一个参考电压给所有源极线。步骤804施加一个编程电压(Vp)到所有字线。步骤806施加一个编程脉冲电压给所有位线。步骤808响应外加的电压擦除R-RAM阵列的存储内容。
在某些方面，在施加参考电压给所有源极线的步骤802包括是地电压的参考电压。那么，在步骤804施加给所有字线的编程电压(Vp)包括在2和6伏特范围之内的Vp。在步骤806施加给所有位线的编程脉冲电压包括脉冲宽度是在1到1000毫微秒(ns)范围内，而脉冲幅度是在-3和-6伏范围内的脉冲。或者，在步骤806施加给所有位线的编程脉冲电压包括脉冲宽度比1微秒长，而脉冲幅度是在2到6伏范围内的脉冲。
图9是本发明用于写入具有共用位线/共用源极线的高密度1T1R型m乘n个R-RAM阵列的方法流程图。该方法在步骤900开始。步骤902施加参考电压给选择的源极线S(n-1，n)。步骤904施加编程脉冲电压给选择的位线B(n，n+1)。步骤906施加编程电压(Vp)到选择的字线Wm。步骤908施加参考电压给所有未被选择的字线。步骤910让未被选择的源极线与位线处于浮动状态。步骤912响应施加的电压将位Bnm设置成高阻存储状态。
在某些方面，在步骤902与908施加的参考电压包括接地参考电压。在步骤906施加给选择字线的编程电压(Vp)包括在2到6伏特范围之内的Vp。在步骤904施加给选择的位线B(n+1，n)的编程脉冲电压包括脉冲宽度在1到300毫微秒(ns)范围内而幅度在3到6伏范围内的脉冲电压。
图10是说明替代图9方法的一种用于写入高阻存储状态的方法流程图。该方法在步骤1000开始。步骤1002施加参考电压给选择的源极线S(n，n+1)。步骤1004施加编程脉冲电压给选择的位线B(n-1，n)。步骤1006施加编程电压(Vp)到选择的字线Wm。步骤1008施加参考电压给所有未被选择的字线。步骤1010让未被选择的源极线与位线处于浮动状态。步骤1012响应施加的电压将位Bnm设置成高阻存储状态。
在某些方面，在步骤1002与1008施加的参考电压包括接地的参考电压。在步骤1006施加给选择字线的编程电压(Vp)包括在2到6伏特范围之内的Vp。在步骤1004施加给选择的位线B(n-1，n)的编程脉冲电压包括脉冲宽度在1到300毫微秒(ns)范围内而幅度在3到6伏范围内的脉冲电压。
图11是本发明用于复位具有共用位线/共用源极线的高密度1T1R型m乘n个R-RAM阵列的方法流程图。该方法在步骤1100开始。步骤1102施加参考电压给选择的源极线S(n，n+1)。步骤1104施加编程脉冲电压给选择的位线B(n-1，n)。步骤1106施加编程电压(Vp)到选择的字线Wm。步骤1108施加参考电压给所有未被选择的字线。步骤1110让未被选择的源极线与位线处于浮动状态。步骤1112响应施加的电压将位Bnm设置成低阻存储状态。
在某些方面，在步骤1102与1108施加的参考电压包括接地的参考电压。在步骤1106施加给选择字线的编程电压(Vp)包括在2到6伏特范围之内的Vp。在步骤1104施加给选择位线B(n-1，n)的编程脉冲电压包括脉冲宽度大于100ns而幅度在2到6伏范围内的脉冲电压。
图12是说明本发明的图11的方法的一种变换的方法的流程图，其用于复位具有共用位线/共用源极线的高密度1T1R型m乘n个R-RAM阵列。该方法在步骤1200开始。步骤1202施加参考电压给选择的源极线S(n-1，n)。步骤1204施加编程脉冲电压给选择的位线B(n，n+1)。步骤1206施加编程电压(Vp)到选择的字线Wm。步骤1208施加参考电压给所有未被选择的字线。步骤1210让未被选择的源极线与位线处于浮动状态。步骤1212响应施加的电压将位Bnm设置成低阻存储状态。
在某些方面，在步骤1202与1208施加的参考电压包括接地的参考电压。在步骤1206施加编程电压(Vp)包含在2到6伏之间的Vp。在步骤1204施加给选择位B(n，n+1)的程序脉冲电压包含脉冲宽度大于100ns和幅度在2到6伏范围内的脉冲电压。
图13是说明本发明的用于读取具有共用位线/共用位/共用源极线的高密度1T1R型m乘n个R-RAM阵列的方法流程图。该方法在步骤1300开始。步骤1302施加参考电压到选择源极线S(n，n+1)。步骤1304施加读脉冲电压到选择的位线B(n-1，n)。步骤1306施加读取电压(Vr)给选择的字线Wm。步骤1308施加参考电压到所有未被选择的字线。步骤1310让未被选择的源极线与位线处于浮动状态。步骤1312响应施加的电压读取位Bnm。
在某些情况下，在步骤1302和1308施加的参考电压包含为地电压的参考电压。在步骤1304施加给选择位B(n-1，n)的读脉冲电压包含脉冲宽度在1到100毫微秒(ns)和幅度在0.1到1.5伏范围内的读脉冲。在步骤1306施加到选择字线Wm的读取电压(Vr)包含在1到3伏范围内的Vr。
图14是说明用于读取具有共用位线/共用位/共用源极线的高密度1T1R型m乘n个R-RAM阵列的替代方法的流程图。该方法在步骤1400开始。步骤1402施加参考电压到选择的源极线S(n-1，n)。步骤1404施加读脉冲电压到选择的位线B(n+1，n)。步骤1406施加读取电压(Vr)给选择的字线Wm。步骤1408施加参考电压到所有未被选择的字线。步骤1410让未被选择的源极线与位线处于浮动状态。步骤1412响应施加的电压读取位Bnm。
在某些情况下，在步骤1402和1408施加的参考电压包含接地的参考电压。在步骤1404施加给选择位B(n，n+1)的读脉冲电压包含脉冲宽度在1到100毫微秒(ns)和幅度在0.1到1.5伏范围内的读脉冲。在步骤1406施加到选择字线Wm的读取电压(Vr)包含在1到3伏范围内的Vr。
因此，提供了一种共用位/共用源极线高密度1T1R型R-RAM阵列，以及用于操作上述阵列的方法。已经给出n值是5或者6，以及m值是4的R-RAM的具体例子。然而，本发明不局限于任何特定的n或者m值。同样地，作为举例说明，已经给出了操作方法中的具体的电压值。通过在工作电压之间的保持所揭示出的关系，本发明的R-RAM阵列可以变换地采用不同的绝对电压工作。对于本领域的熟练技术人员来说，是能够在不脱离本发明范围的情况下，对本发明的实施方式作出其它的各种变化的。

Claims (46)

1.一种共用位线和共用源极线的高密度一个晶体管和一个电阻型R-RAM阵列，其中包括：
具有栅极、源极和漏极的第二晶体管；
具有栅极、源极和漏极的第三晶体管；
共用位线；
插在第二晶体管漏极与共用位线之间的第二存储电阻；
插在第三晶体管漏极与共用位线之间的第三存储电阻；和
与第二和第三晶体管的栅极相连的共用字线。
2.根据权利要求1所述的R-RAM阵列，其特征在于还包括：
具有栅极、源极和漏极的第四晶体管；和
连接到第三和第四晶体管的源极的共用源极线。
3.根据权利要求2所述的R-RAM阵列，其特征在于
所述共用字线连接到第二、第三和第四晶体管的栅极。
4.根据权利要求3所述的R-RAM阵列，其特征在于所述R-RAM阵列还包括：
一行n个连续的具有栅极、源极和漏极的晶体管，其包括第二、第三和第四晶体管，这一行晶体管包括n-2个内部晶体管；
n个存储电阻，其包括第二和第三存储电阻，每个存储电阻连接到n个晶体管的漏极中的相对应的一个漏极；
其中字线连接到n晶体管中的每个晶体管的栅极；
(n/2)-1条共用位线，每条共用位线经过相应的存储电阻连接到相应的一对邻接的内部晶体管；和
n/2条共用源极线，每条共用源极线连接到相应的成对邻接的晶体管的源极，
其中n是偶数。
5.根据权利要求4所述的R-RAM阵列，其特征在于还包括：
第一外部的位线(B1)，它经过相应的存储电阻连接到第一晶体管；和
第二外部的位线(Bn)，它经过相对应的存储电阻连接到第n个晶体管。
6.根据权利要求5所述的R-RAM阵列，其特征在于还包括：
m行n个连续的具有栅极、源极和漏极的晶体管，每行晶体管包括n-2个内部晶体管；
用于m行中每一行的n个存储电阻，每个存储电阻连接到每行中n个晶体管的漏极中的相对应的一个漏极；
m条字线，每条字线连接到相应行中n个晶体管中的每个晶体管的栅极；
其中(n/2)-1条共用位线，每条共用位线经过相应的存储电阻连接到每一行中的相对应的成对邻接的内部晶体管；以及
其中n/2条共用源极线，每条共用源极线被连接到每行中相应成对的邻接晶体管的源极。
7.根据权利要求6所述的R-RAM阵列，其特征在于第一外部位线经过相应的存储电阻连接到每行中的第一晶体管；以及
其中第二外部位线经过相应存储电阻连接到每行中的第n个晶体管。
8.根据权利要求3所述的R-RAM阵列，其特征在于所述R-RAM阵列还包括：
一行n个连续的具有栅极、源极和漏极的晶体管，其包括第二、第三和第四晶体管，这一行晶体管包括n-1个内部晶体管；
n个存储电阻，其包括第二和第三存储电阻，每个连接到n个晶体管的漏极中的相对应的一个漏极，
其中字线连接到n个晶体管中的每一个的栅极；
(n-1)/2条共用位线，每条共用位线经过相应的存储电阻连接到相应的一对邻接的内部晶体管；和
(n-1)/2条共用源极线，每条共用源极线连接到相应的成对邻接的晶体管的源极，
其中n是奇数。
9.根据权利要求8所述的R-RAM阵列，其特征在于还包括：
第一外部位线(B1)，它经过相应的存储电阻连接到第一晶体管；和
连接到第n个晶体管的源极的第一外部的源极线(Sn)。
10.根据权利要求9所述的R-RAM阵列，其特征在于还包括：
m行n个连续的具有栅极、源极和漏极的晶体管，每行晶体管包括n-1个内部晶体管；
用于m行中每一行的n个存储电阻，每个存储电阻连接到每行中n个晶体管的漏极中的相对应的一个漏极；
m条字线，每条字线连接到相对应行中n个晶体管中的每个晶体管的栅极；
其中(n-1)/2条共用位线，每条共用位线经过相应的存储电阻连接到每行中相对应的成对邻接的内部晶体管；以及
其中(n-1)/2条共用源极线，每条共用源极线连接到每行中相对应的成对邻接的晶体管的源极。
11.根据权利要求10所述的R-RAM阵列，其特征在于第一外部位线经过相应的存储电阻连接到每一行中的第一晶体管；以及
其中第一外部源极线连接到每一行中的第n个晶体管的源极。
12.根据权利要求1所述的R-RAM阵列，其特征在于第二和第三存储电阻是由高温超导体材料、或者从由Pr0.3Ca0.7MnO3、La0.7Ca0.3MnO3和Y1-xCaxMnO3构成的组中选择出的任一种庞大的磁致电阻性薄膜制成的。
13.一种共用位线和共用源极线的高密度一个晶体管和一个电阻型R-RAM阵列，其中包括：
第二晶体管，其具有形成在第一层的漏极和源极，以及形成在覆盖层的栅极；
第三晶体管，其具有形成在第一层的漏极和源极，以及形成在覆盖层的栅极；
一个形成在第一层的绝缘体，其插在第二和第三晶体管的漏极之间，并且形成在覆盖层第一层的第二层中；
形成在第二层并且连接到第二晶体管漏极的第二存储电阻；
形成在第二层并且连接到第三晶体管漏极的第三存储电阻；
连接到第二和第三存储电阻的共用位线；和
与第二和第三晶体管的栅极相连的共用字线。
14.根据权利要求13所述的R-RAM阵列，其特征在于第二存储电阻覆盖第二晶体管的漏极；
其中第三存储电阻覆盖第三晶体管的漏极。
15.根据权利要求14所述的R-RAM阵列，其特征在于还包括：
第四晶体管，其具有形成在第一层的漏极和源极，以及形成在覆盖层的栅极；
连接到第三和第四晶体管源极的共用源极线。
16.根据权利要求15所述的R-RAM阵列，其特征在于所述共用源极线形成在覆盖第三和第四晶体管源极的第二层。
17.根据权利要求16所述的R-RAM阵列，其特征在于共用源极线也形成在第三层，覆盖第二层。
18.根据权利要求17所述的R-RAM阵列，其特征在于共用源极线是从由铝、钛、硅铝合金和铜组成的族中选择的一种金属材料。
19.根据权利要求18所述的R-RAM阵列，其特征在于共用位线是从由铝、钛、硅铝合金和铜组成的族中选择的一种金属材料。
20.根据权利要求19所述的R-RAM阵列，其特征在于共用位线和共用源极线形成在公用层。
21.根据权利要求17所述的R-RAM阵列，其特征在于
所述共用字线形成在覆盖第一层的一层中并且连接到第二、第三和第四晶体管栅极。
22.根据权利要求21所述的R-RAM阵列，其特征在于所述R-RAM阵列还包括：
一行n个连续的具有栅极、源极和漏极的晶体管，其包括第二、第三和第四晶体管，这一行晶体管包括n-2个内部晶体管；
n个存储电阻，其包括第二和第三存储电阻，每个连接到n个晶体管的漏极中的相对应的一个漏极，
其中字线连接到n个晶体管中的每个晶体管的栅极；
(n/2)-1条共用位线，每条共用位线经过相应的存储电阻连接到相对应的一对邻接的内部晶体管；和
n/2条共用源极线，每条共用源极线连接到相应的成对的邻接晶体管的源极，
其中n是偶数。
23.根据权利要求22所述的R-RAM阵列，其特征在于还包括：
第一外部的位线(B1)，它经过相应的存储电阻连接到第一晶体管；和
第二外部的位线(Bn)，它经过相应的存储电阻有效的连接到第n个晶体管。
24.根据权利要求23所述的R-RAM阵列，其特征在于还包括：
m行n个连续的具有栅极、源极和漏极的晶体管，每行晶体管包括n-2个内部晶体管；
用于m行中每一行的n个存储电阻，每个存储电阻连接到每行中n个晶体管的漏极中的相对应的一个漏极；
m条字线，每条字线连接到相应行中的n个晶体管中的每个晶体管的栅极；
其中(n/2)-1条共用位线中，每条共用位线经过相应的存储电阻连接到每一行中相对应的成对的邻接内部晶体管；以及
其中n/2条共用源极线中，每条被连接到每一行中相对应的成对的邻接晶体管的源极。
25.根据权利要求24所述的R-RAM阵列，其特征在于第一外部位线经过相应的存储电阻连接到每一行中的第一晶体管；以及
其中第二外部位线经过相应存储电阻连接到每一行中的第n个晶体管。
26.根据权利要求21所述的R-RAM阵列，其特征在于所述R-RAM阵列还包括：
.一行n个连续的具有栅极、源极和漏极的晶体管，其包括第二、第三和第四晶体管，这一行晶体管包括n-1个内部晶体管；
n个存储电阻，其包括第二和第三存储电阻，每个连接到n个晶体管的漏极中的相对应的一个漏极，
其中字线连接到n个晶体管中的每一个的栅极；
(n-1)/2条共用位线，每条共用位线经过相应的存储电阻连接到相对应的一对邻接的内部晶体管；和
(n-1)/2条共用源极线，每条共用源极线连接到相应的成对的邻接晶体管的源极，
其中n是奇数。
27.根据权利要求26所述的R-RAM阵列，其特征在于还包括：
第一外部位线(B1)，它经过相对应的存储电阻连接到第一晶体管，以及
第一外部源极线(Sn)，它连接到第n个晶体管的源极。
28.根据权利要求27所述的R-RAM阵列，其特征在于还包括：
m行n个连续的具有栅极、源极和漏极的晶体管，每一行晶体管包括n-1个内部晶体管；
用于m行中每一行的n个存储电阻，每个存储电阻连接到每一行中的n个晶体管的漏极中的相对应的一个漏极；
m条字线，每条字线连接到相应行中n个晶体管中的每个晶体管的栅极；
其中(n-1)/2条共用位线中，每条共用位线经过相应的存储电阻连接到每一行中相应的成对邻接的内部晶体管；以及
其中(n-1)/2条共用源极线，每条共用源极线被连接到每一行中相应的成对的邻接晶体管的源极。
29.根据权利要求28所述的R-RAM阵列，其特征在于第一外部位线经过相对应的存储电阻连接到每一行中的第一晶体管；和
其中第一外部源极线连接到每一行中的第n个晶体管的源极。
30.根据权利要求14所述的R-RAM阵列，其特征在于共用源极线也形成在覆盖第二层的第三层中。
31.根据权利要求13所述的R-RAM阵列，其特征在于存储电阻是由高温超导体材料、或者从由Pr0.3Ca0.7MnO3、La0.7Ca0.3MnO3和Y1-xCaxMnO3构成的组中选择出的任一种庞大的磁致电阻性薄膜制成的。
32.一种用于擦除存储器的方法，该存储器处于具有共用位线和共用源极线的高密度一个晶体管和一个电阻型m乘n个R-RAM阵列中，其中，共用字线与R-RAM阵列的每一行中的第二和第三晶体管的栅极相连，所述方法包括：
施加参考电压到所有源极线；
施加编程电压到所有字线；
施加编程脉冲电压到所有位线；以及
响应外加的电压擦除R-RAM阵列的存储内容。
33.根据权利要求32所述的方法，其特征在于所述施加参考电压到所有源极线包括是地电压的参考电压；
其中施加给所有字线的编程电压包括在2到6伏特范围之内的编程电压；以及
其中施加给所有位线的编程脉冲电压包括脉冲宽度在1到1000毫微秒范围内，而脉冲幅度是在-3到-6伏范围内的脉冲。
34.根据权利要求32所述的方法，其特征在于施加到所有源极线的参考电压包括是地电压的参考电压；
其中施加给所有字线的编程电压包括在2到6伏特范围之内的编程电压；和
其中施加给所有位线的编程脉冲电压包括脉冲宽度比1微秒长，而脉冲幅度是在2到6伏范围内的脉冲。
35.一种用于对如权利要求1所述的具有共用位线和共用源极线的高密度一个晶体管和一个电阻型n乘m个R-RAM阵列进行写入的方法，所述方法包括：
施加参考电压给选择的源极线；
施加编程脉冲电压给选择的位线；
施加编程电压到选择的字线Wm；
施加所述参考电压给所有未被选择未被选择的字线；
让未被选择未被选择的源极线和位线处于浮动状态；以及
响应施加的电压将位Bnm设置成高阻存储状态。
36.根据权利要求35所述的方法，其特征在于施加的参考电压包括是地电压的参考电压；
其中施加给选择字线的编程电压包括在2到6伏特范围之内的编程电压；和
其中施加给选择位线的编程脉冲电压包括脉冲宽度在1到300毫微秒范围内而幅度在3到6伏范围内的脉冲电压。
37.一种用于对如权利要求1所述的具有共用位线和共用源极线的高密度的一个晶体管和一个电阻型m乘n个R-RAM阵列进行写入的方法，所述方法包括：
施加参考电压给选择的源极线；
施加编程脉冲电压给选择的位线；
施加编程电压到选择的字线Wm；
施加所述参考电压给所有未被选择的字线；
让未被选择的源极线和位线处于浮动状态；以及
响应施加的电压将位Bnm设置成高阻存储状态。
38.根据权利要求37所述的方法，其特征在于施加的参考电压包括是地电压的参考电压；
其中施加给选择字线的编程电压包括在2到6伏特范围之内的编程电压；和
其中施加给选择位线的编程脉冲电压包括脉冲宽度在1到300毫微秒范围内而幅度在3到6伏范围内的脉冲电压。
39.一种用于复位如权利要求1所述的具有共用位线和共用源极线的高密度一个晶体管和一个电阻型m乘n个R-RAM阵列的方法，所述方法包括：
施加参考电压给选择的源极线；
施加编程脉冲电压给选择的位线；
施加编程电压到选择的字线Wm；
施加所述参考电压给所有未被选择的字线；
让未被选择的源极线和位线处于浮动状态；以及
响应施加的电压将位Bnm设置成低阻存储状态。
40.根据权利要求39所述的方法，其特征在于施加的参考电压包括是地电压的参考电压；
其中施加给选择字线的编程电压包括在2到6伏特范围之内的编程电压；和
其中施加给选择位线的编程脉冲电压包括脉冲宽度大于100ns而幅度在2到6伏范围内的脉冲电压。
41.一种用于复位如权利要求1所述的具有共用位线和共用源极线的高密度一个晶体管和一个电阻型m乘n个R-RAM阵列的方法，所述方法包括：
施加参考电压给选择的源极线；
施加编程脉冲电压给选择的位线；
施加编程电压到选择的字线Wm；
施加所述参考电压给所有未被选择的字线；
让未被选择的源极线和位线处于浮动状态；以及
响应施加的电压将位Bnm设置成低阻存储状态。
42.根据权利要求41所述的方法，其特征在于施加的参考电压包括是地电压的参考电压；
其中施加给选择字线的编程电压包括在2到6伏特范围之内的编程电压；和
其中施加给选择位线的编程脉冲电压包括脉冲宽度大于100ns而幅度在2到6伏范围内的脉冲电压。
43.一种用于读出如权利要求1所述的具有共用位线和共用源极线的高密度一个晶体管和一个电阻型m乘n个R-RAM阵列的方法，所述方法包括：
施加参考电压给选择的源极线；
施加读脉冲电压给选择的位线；
施加读电压到选择的字线Wm；
施加所述参考电压给所有未被选择的字线；
让未被选择的源极线和位线处于浮动状态；以及
响应施加的电压读出所述位Bnm。
44.根据权利要求43所述的方法，其特征在于施加的参考电压包括是地电压的参考电压；
其中施加给选择位线的读脉冲电压包括宽度在1到100毫微秒范围内而幅度在0.1到1.5伏范围内的读脉冲；以及
其中施加给选择字线Wm的读出电压包括在1到3伏特范围之内的读出电压；
45.一种用于读出如权利要求1所述的具有共用位线和共用源极线的高密度一个晶体管和一个电阻型m乘n个R-RAM阵列的方法，所述方法包括：
施加参考电压给选择的源极线；
施加读脉冲电压给选择的位线；
施加读电压到选择的字线Wm；
施加所述参考电压给所有未被选择的字线；
让未被选择的源极线和位线处于浮动状态；以及
响应施加的电压读出所述位Bnm。
46.根据权利要求45所述的方法，其特征在于施加的参考电压包括是地电压的参考电压；
其中施加给选择位线的读脉冲电压包括脉冲宽度在1到100毫微秒范围内而幅度在0.1到1.5伏范围内的读脉冲；以及
其中施加给选择字线Wm的读出电压包括在1到3伏特范围之内的读出电压。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11475949B2 (en) 2017-12-17 2022-10-18 Huazhong University Of Science And Technology Computing array based on 1T1R device, operation circuits and operating methods thereof

Families Citing this family (44)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040011016A (ko) * 2002-07-26 2004-02-05 동부전자 주식회사 알에프 반도체소자 제조방법
US6962648B2 (en) * 2003-09-15 2005-11-08 Global Silicon Net Corp. Back-biased face target sputtering
EP1755165A4 (en) * 2004-05-25 2010-11-03 Renesas Electronics Corp SEMICONDUCTOR DEVICE
DE102004044413A1 (de) * 2004-09-14 2006-03-16 Infineon Technologies Ag Halbleiterspeicherbauelement
US7339813B2 (en) * 2004-09-30 2008-03-04 Sharp Laboratories Of America, Inc. Complementary output resistive memory cell
US7425504B2 (en) * 2004-10-15 2008-09-16 4D-S Pty Ltd. Systems and methods for plasma etching
US20060081466A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima High uniformity 1-D multiple magnet magnetron source
US20060081467A1 (en) * 2004-10-15 2006-04-20 Makoto Nagashima Systems and methods for magnetron deposition
US7345907B2 (en) * 2005-07-11 2008-03-18 Sandisk 3D Llc Apparatus and method for reading an array of nonvolatile memory cells including switchable resistor memory elements
US7362604B2 (en) * 2005-07-11 2008-04-22 Sandisk 3D Llc Apparatus and method for programming an array of nonvolatile memory cells including switchable resistor memory elements
US20070084717A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile caching data storage
US20070084716A1 (en) * 2005-10-16 2007-04-19 Makoto Nagashima Back-biased face target sputtering based high density non-volatile data storage
US8395199B2 (en) 2006-03-25 2013-03-12 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
KR101213702B1 (ko) * 2006-04-21 2012-12-18 삼성전자주식회사 비휘발성 메모리 소자, 그 동작 방법, 및 그 제조 방법
US7932548B2 (en) * 2006-07-14 2011-04-26 4D-S Pty Ltd. Systems and methods for fabricating self-aligned memory cell
US20080011603A1 (en) * 2006-07-14 2008-01-17 Makoto Nagashima Ultra high vacuum deposition of PCMO material
US8454810B2 (en) 2006-07-14 2013-06-04 4D-S Pty Ltd. Dual hexagonal shaped plasma source
US8279704B2 (en) * 2006-07-31 2012-10-02 Sandisk 3D Llc Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same
US7542337B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Apparatus for reading a multi-level passive element memory cell array
US7542338B2 (en) * 2006-07-31 2009-06-02 Sandisk 3D Llc Method for reading a multi-level passive element memory cell array
KR100755409B1 (ko) * 2006-08-28 2007-09-04 삼성전자주식회사 저항 메모리 소자의 프로그래밍 방법
US8308915B2 (en) 2006-09-14 2012-11-13 4D-S Pty Ltd. Systems and methods for magnetron deposition
JP4894859B2 (ja) * 2006-11-30 2012-03-14 富士通株式会社 不揮発性半導体記憶装置並びにその書き込み方法、読み出し方法及び消去方法
US20080137396A1 (en) * 2006-12-07 2008-06-12 Jan Boris Philipp Spin glass memory cell
KR100868101B1 (ko) * 2007-01-08 2008-11-11 삼성전자주식회사 반도체 메모리 장치
US7787294B2 (en) * 2008-02-14 2010-08-31 Macronix International Co., Ltd. Operating method of memory
WO2009141857A1 (ja) * 2008-05-22 2009-11-26 パナソニック株式会社 抵抗変化型不揮発性記憶装置
KR101043384B1 (ko) * 2009-06-24 2011-06-21 주식회사 하이닉스반도체 고온 초전도체를 이용한 자기저항 램
US8233309B2 (en) * 2009-10-26 2012-07-31 Sandisk 3D Llc Non-volatile memory array architecture incorporating 1T-1R near 4F2 memory cell
US8723154B2 (en) * 2010-09-29 2014-05-13 Crossbar, Inc. Integration of an amorphous silicon resistive switching device
CN102157196B (zh) * 2010-12-15 2014-07-23 清华大学 基于自参考反相器的1t1r型阻变存储器及其读写方法
US8675390B2 (en) 2011-10-21 2014-03-18 Qualcomm Incorporated System and method for MRAM having controlled averagable and isolatable voltage reference
US8681529B2 (en) 2011-11-10 2014-03-25 Micron Technology, Inc. Apparatuses and operation methods associated with resistive memory cell arrays with separate select lines
US9286974B2 (en) 2013-10-23 2016-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Memory devices
US9178000B1 (en) * 2014-04-29 2015-11-03 Intermolecular, Inc. Resistive random access memory cells having shared electrodes with transistor devices
TWI549263B (zh) 2014-09-04 2016-09-11 國立交通大學 記憶體結構及其製備方法
TWI555246B (zh) * 2014-11-25 2016-10-21 力晶科技股份有限公司 電阻式隨機存取記憶體結構及電阻式隨機存取記憶體的操作方法
US9672907B2 (en) 2015-01-27 2017-06-06 Brocere Electronics company limited Controlling both current and voltage of resistive random access memory device
JP2018147546A (ja) * 2017-03-09 2018-09-20 ソニーセミコンダクタソリューションズ株式会社 制御回路、半導体記憶装置、情報処理装置及び制御方法
US11444124B2 (en) * 2017-07-26 2022-09-13 The Hong Kong University Of Science And Technology Hybrid memristor/field-effect transistor memory cell and its information encoding scheme
US10727275B2 (en) 2018-05-18 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Memory layout for reduced line loading
US11069616B2 (en) * 2019-05-16 2021-07-20 Tokyo Electron Limited Horizontal programmable conducting bridges between conductive lines
US11810854B2 (en) * 2019-05-15 2023-11-07 Tokyo Electron Limited Multi-dimensional vertical switching connections for connecting circuit elements
CN113707200B (zh) * 2021-09-08 2024-03-15 上海集成电路装备材料产业创新中心有限公司 存储器及其读、写、擦除方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684347A (ja) * 1992-09-02 1994-03-25 Mitsubishi Electric Corp 磁性薄膜メモリおよびその記録方法
JP2002140889A (ja) * 2000-11-01 2002-05-17 Canon Inc 強磁性体メモリおよびその情報再生方法
JP2002230965A (ja) * 2001-01-24 2002-08-16 Internatl Business Mach Corp <Ibm> 不揮発性メモリ装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4143297A (en) * 1976-03-08 1979-03-06 Brown, Boveri & Cie Aktiengesellschaft Information display panel with zinc sulfide powder electroluminescent layers
US6314014B1 (en) * 1999-12-16 2001-11-06 Ovonyx, Inc. Programmable resistance memory arrays with reference cells
US6717851B2 (en) * 2000-10-31 2004-04-06 Sandisk Corporation Method of reducing disturbs in non-volatile memory
JP4726292B2 (ja) * 2000-11-14 2011-07-20 ルネサスエレクトロニクス株式会社 薄膜磁性体記憶装置
JP4712204B2 (ja) * 2001-03-05 2011-06-29 ルネサスエレクトロニクス株式会社 記憶装置
JP2002279787A (ja) * 2001-03-16 2002-09-27 Hitachi Ltd 不揮発性半導体記憶装置
US6747899B2 (en) * 2001-05-14 2004-06-08 Nexflash Technologies, Inc. Method and apparatus for multiple byte or page mode programming of a flash memory array
US6569745B2 (en) * 2001-06-28 2003-05-27 Sharp Laboratories Of America, Inc. Shared bit line cross point memory array
JP4282314B2 (ja) * 2002-06-25 2009-06-17 シャープ株式会社 記憶装置
US6859382B2 (en) * 2002-08-02 2005-02-22 Unity Semiconductor Corporation Memory array of a non-volatile ram
US6856536B2 (en) * 2002-08-02 2005-02-15 Unity Semiconductor Corporation Non-volatile memory with a single transistor and resistive memory element

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0684347A (ja) * 1992-09-02 1994-03-25 Mitsubishi Electric Corp 磁性薄膜メモリおよびその記録方法
JP2002140889A (ja) * 2000-11-01 2002-05-17 Canon Inc 強磁性体メモリおよびその情報再生方法
JP2002230965A (ja) * 2001-01-24 2002-08-16 Internatl Business Mach Corp <Ibm> 不揮発性メモリ装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11475949B2 (en) 2017-12-17 2022-10-18 Huazhong University Of Science And Technology Computing array based on 1T1R device, operation circuits and operating methods thereof

Also Published As

Publication number Publication date
KR100563474B1 (ko) 2006-03-27
TWI248168B (en) 2006-01-21
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EP1424697B1 (en) 2011-05-04
US6801448B2 (en) 2004-10-05
DE60336973D1 (de) 2011-06-16
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KR20040047549A (ko) 2004-06-05
US20040100814A1 (en) 2004-05-27
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