DE69628674T2

DE69628674T2 - Auf eine logische anordnung gestapelte phasenwechselspeichermatrix

Info

Publication number: DE69628674T2
Application number: DE69628674T
Authority: DE
Inventors: R. Stanford OVSHINSKY; Guy Wicker
Original assignee: Energy Conversion Devices Inc
Current assignee: Energy Conversion Devices Inc
Priority date: 1995-10-24
Filing date: 1996-10-22
Publication date: 2004-04-29
Anticipated expiration: 2016-10-23
Also published as: CA2231377C; EP1326158B1; EP0888618A4; EP1326158A3; DE69628674D1; AU7519696A; CA2231377A1; KR100474530B1; US5714768A; KR19990067038A; WO1997015954A1; EP1326158A2; KR100433618B1; KR20040000440A; EP0888618B1; EP0888618A1; DE69636608T2; DE888618T1; JP4303317B2; DE69636608D1

Description

GEBIET DER ERFINDUNG
Diese Erfindung bezieht sich allgemein auf ein einzigartig ausgelegtes, elektrisch betriebenes, direkt überschreibbares, schnell schaltendes, nichtflüchtiges, analoges und einzelliges, operatives Mehrniveau-Festkörperspeicherelement niedriger Leistungsaufnahme und auf elektrische Speichermatrizen hoher Dichte, die aus diesen Elementen hergestellt werden. Konkret bezieht sich die vorliegende Erfindung auf die Abscheidung dieser Speichermatrix auf einer logischen Verarbeitungsanordnung, die aus Schwellenschaltern bestehen kann.
HINTERGRUND DER ERFINDUNG
Logische Verarbeitungsanordnungen wie die Zentraleinheit (CPU: central processing unit) eines Rechners umfassen logische Einheiten (wie arithmetische logische Einheiten, Addierglieder, Abrufeinheiten usw.), interne Speicher und Gerätetreiber (die Mittel der Kommunikation zwischen den logischen Einheiten und den Speichermatrizen liefern). Zum interen Speicher einer CPU gehören Register (die für die Datenspeicherung, Debugging und Speicherverwaltung verwendet werden), interne Cachespeicher (für die Speicherung von Befehlen und Daten, auf die durch die logischen Einheiten der CPU rasch zugegriffen werden kann) und ROM (für nichtflüchtige Anwendungen wie Microcode-Speicherung).
Ein wichtiges Ziel bei der Auslegung von CPU ist es, die Leistungsfähigkeits des Chips zu optimieren. Während die Leistungsfähigkeit einer CPU insgesamt von vielen Faktoren abhängt, ist die Menge von internem Speicherplatz, der auf einem CPU-Chip untergebracht wird, wichtig, da der Zugriff zum internen Speicher schneller als der Zugriff zu einem Speicher ist, der zur CPU extern ist. Wenn zum Beispiel Cachespeicher dicht bei den logischen Einheiten auf eine CPU aufgebracht werden, gibt dies den logischen Einheiten schnelleren Zugriff auf die erforderlichen Befehle und Daten.
Eingebettete Speicher sind eine herkömmliche Speichertechnologie (wie DRAM, SRAM und ROM), die zusammen mit den logischen Einheiten und den Gerätetreibern, aus denen eine logische Verarbeitungsanordnung aufgebaut ist, in der gleichen Siliciumschicht untergebracht werden. Herkömmliche Speichervorrichtungen bestehen aus den gleichen elektronischen Bausteinen (d. h. Transistoren, Widerständen, Kondensatoren, Metallkon takten usw.) wie die logischen Einheiten und Gerätetreiber einer CPU. Folglich werden die in einen CPU-Chip eingebetteten herkömmlichen Speicherelemente in der gleichen monolithischen integrierten Schaltung untergebracht und befinden sich in der gleichen Ebene des Siliciums wie die logischen Einheiten und Gerätetreiber. Daher erhöhts ich die von einer CPU beanspruchte Chipfläche mit der Menge des eingebetteten CPU-Speicherplatzes.
Während also die Unterbringung von Speicherplatz auf der CPU die Verarbeitungsleistung erhöht, steigt, wenn dafür herkömmliche Speicher eingesetzt werden, die Grösse der integrierten Schaltung, was dann die Herstellungskosten des Chips erhöht. Um CPU-Preise auf einem vernünftigen Niveau zu halten, wird daher die Menge des eingebetteten Speicherplatzes auf einem Minimalwert gehalten, was folglich die Leistung der CPU beeinträchtigt. Um bei niedrigeren Kosten die CPU-Leistung zu erhöhen, werden oft schnelle statische Speicherchips (SRAM) in einer sekundären Cache-Konfiguration verwendet, die extern zur CPU ist. Wegen der mit der Übertragung von Information zwischen dem CPU-Chip und den externen Speicherchips verbundenen Verzögerung liefert ein solcher sekundärer Cache jedoch nicht die gleiche Leistung wie ein primärer interner Cachespeicher. Weil der Einsatz herkömmlicher Speicher durch die Grösse des CPU-Chips und durch die Herstellungskosten begrenzt wird, ist daher die Leistungsfähigkeit von CPU begrenzt und eingeschränkt.
Es wird auf die US-Patentschrift Nr. 4 646 266 verwiesen, die eine Festkörper-Halbleiteranordnung beschreibt, die so programmiert werden kann, dass die Impedanz zwischen ihren beiden Polen verändert werden kann. Die Anordnung ist für jede von vier Bedingungen programmierbar: eine erste Bedingung, unter der die elektrische Impedanz in beiden Richtungen verhältnismässig hoch ist; eine zweite, unter der die Impedanz in der einen Richtung verhältnismässig hoch und in der entgegengesetzten Richtung verhältnismässig niedrig ist; eine dritte, unter der die Impedanz in der entgegengesetzten Richtung verhältnismässig hoch und in der ersten Richtung verhältnismässig niedrig ist; und eine vierte, unter der die Impedanz in beiden Richtungen verhältnismässig niedrig ist. Eine solche programmierbare Anordnung kann mit Halbleiterschichten hergestellt werden, die zwei in Reihe gegeneinander geschaltete Dioden bilden, deren jede nur einmal selektiv so programmiert werden kann, dass ihre gleichrichtende Eigenschaft zerstört wird. Strukturen werden offenbart, die eine Mehrzahl solcher programmierbarer Anordnungen in einer oder mehreren, getrennt programmierbaren Ebenen umfassen, jede mit ihren eigenen Adressiermitteln. Aus solchen mehrschichtigen Zellenstrukturen gebildete, programmierbare logische Matrizen werden offenbart, darunter solche, in denen die AND- und OR-Ebenen senkrecht übereinander angeordnet sind.
ZUSAMMENFASSUNG DER ERFINDUNG
Aspekte der Erfindung werden in den Ansprüchen definiert.
Ein Vorteil der Erfindung besteht darin, dass sie eine nichtflüchtige Speichermatrix hoher Geschwindigkeit und hoher Dichte zur Verfügung stellen kann, die als eine zweite Schicht auf den Gerätetreibern und logischen Einheiten einer logischen Verarbeitungsanordnung (wie einer Zentraleinheit) aufgebaut (darauf gestapelt) werden kann. Eine solche gestapelte oder „Zweitschicht"-Speichermatrix kann eine erhöhte Leistung der logischen Verarbeitungsanordnung bei verringerten Kosten ermöglichen, ohne die Grundfläche der CPU zu vermehren.
Ein weiterer Vorteil der vorliegenden Erfindung besteht darin, dass sie es ermöglichen kann, die gleiche, oben erörterte Speichermatrix hoher Geschwindigkeit auf einer logischen Verarbeitungseinheit unterzubringen, die Schwellenschaltlogik enthält.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
1 ist eine Querschnittsansicht eines einzelnen Speicherelements;
2 ist die Draufsicht einer möglichen Auslegung einer Vielzahl von Speicherelementen, die zeigt, wie die Elemente an einen Satz von X-Y-Adressierleitungen angeschlossen würden;
3 ist eine schematische Darstellung der Speicherelemente der 2, in der zusätzlich gezeigt wird, wie isolierende Elemente wie Dioden mit den Speicherelementen in Reihe geschaltet werden, um jede Anordnung von den anderen elektrisch zu isolieren;
4 ist ein ternäres Phasendiagramm des Ge-Sb-Te-Legierungssystems, aus dem die Speicherelemente der vorliegenden Erfindung hergestellt werden;
5 illustriert die Schaltzyklen eines Vierphasen-Taktgebungszyklus für den Aufbau einer Zweipol-Logik, konkret wird ein Vierphasen-Taktgebungszyklus gezeigt, bei dem jede nachfolgende Taktgebungswelle gegenüber der vorausgehenden Taktgebungswelle um 90 Grad phasenverschoben ist;
6 zeigt die Art und Weise, in der es eine Vierphasen-Taktgebung erlaubt, dass das logische Ausgangssignal der einen logischen Schaltung in einer logischen Kette zur nächsten logischen Schaltung weitergegeben wird, ohne dass andere logische Schaltungen in der logischen Kette beeinträchtigt werden;
7 illustriert einen invertiertenden Puffer mit einem einzigen Eingang, der das Eingangssignal invertiert und das verstärkte, invertierte Signal als Ausgangssignal liefert;
8 illustriert eine logische Schaltung mit mehreren Eingängen, die eine logische Operation unter Verwendung von zweipoligen Chalcogenidschaltern ausführt, wobei diese Schaltung ebenfalls eine Invertierung ausführt und Verstärkung liefert.
EINGEHENDE BESCHREIBUNG DER ERFINDUNG
Die vorliegende Erfindung ist eine Recheneinheit mit einer logischen Verarbeitungseinheit und einer Speichermatrix, die auf die logische Verarbeitungsanordnung aufgebracht (darauf gestapelt) ist und mit ihr in Kommunikation steht. Allgemein kann die logische Verarbeitungsanordnung jegliche integrierte Schaltung sein, die aus logischen Einheiten für die Daten- und Befehlsverarbeitung sowie aus Gerätetreibern besteht, die als Kommunikationsorgane zwischen der logischen Verarbeitungsanordnung und der Speichermatrix verwendet werden
Die logische Verarbeitungsanordnung kann aus einem Halbleitermaterial bestehen. Dieses schliesst elementare und Verbindungshalbleiter ein. Das bevorzugte Halbleitermaterial ist Silicium, aber andere Materialien wie Galliumarsenid sind auch brauchbar.
Die logische Verarbeitungsanordnung kann auch aus Zweipol-Chalcogenidschaltern bestehen. Ein Beispiel für einen zweipoligen Chalcogenidschalter ist der Ovonic-Schwellenschalter (OTS: Ovonic Threshold Switch). Der OTS wird eingehend in der US-Patentschrift Nr. 5 177 5 67 beschrieben. Die Anwendung von OTS auf Rechner-Logikschaltungen wird eingehend in der US-Patentanmeldung Nr. 08/386 902 beschrieben.
Die auf die logische Verarbeitungsanordnung aufgebrachte Speichermatrix ist eine „Zweitschicht"-Speichermatrix. Eine Zweitschicht-Speichermatrix kann allgemein jede Art von Speicher sein, der auf eine logische Verarbeitungsanordnung gestapelt werden kann, um eine zweite Schicht zu bilden. Das umfasst alle fachbekannten anorganischen und organischen Speicher. Bevorzugt besteht die Zweitschicht-Speichermatrix aus elektrisch löschbaren, direkt überschreibbaren Mehrbit-Einzelzellenspeicherelementen wie dem Ovo nic-Speicher. Ovonic-Speichervorrichtungen und daraus hergestellte Matrizen werden eingehend in den US-Patentschriften 5 166 758, 5 296 716, 5 335 219, 5 341 328, 5 359 205, 5 406 509, 5 414 271 und in den US-Patentanmeldungen 08/506 630 und 08/517 313 beschrieben.
Ovonic-Speicher sind elektrische Phasenumwandlungsspeicher, die löschbare elektronische Dünnschicht-Speichervorrichtungen hoher Leistung darstellen. Zu ihren Vorteilen gehören nichtflüchtige Speicherung von Daten, ein Potenzial für hohe Bitdichte, hohe Schaltgeschwindigkeit sowie ein Herstellungsverfahren, bei dem nur eine Abscheidung bei niedrigen Temperaturen erforderlich ist.
Im Gegensatz zu herkömmlichen Speichervorrichtungen wie DRAM, SRAM und ROM sind in Ovonic-Speichervorrichtungen keine Feldeffekttransistoranordnungen erforderlich. Die elektrisch löschbaren, direkt überschreibbaren Speicherelemente der OvonicSpeichermatrix stellen die einfachste elektrische Speichervorrichtung dar, die hergestellt werden kann und im Fach bekannt ist. Ovonic-Vorrichtungen umfassen lediglich zwei elektrische Kontakte zu einem monolithischen Körper aus Dünnschicht-Chalcogenidmaterial sowie einen Gleichrichter zur Isolation.
Ovonic-Speichermatrizen enthalten eine Mehrzahl von elektrisch aktivierten, direkt überschreibbaren Mehrbit-Einzelzellenspeicherelementen, die in Zeilen und Spalten auf der logischen Verarbeitungsanordnung angeordnet sind. Jedes der Speicherelemente belegt ein Volumen des Speichermaterials, durch das ein Einzelzellenspeicherelement definiert wird. Dieses Speichermaterial ist gekennzeichnet durch 1) einen grossen dynamischen Bereich von Werten des elektrischen Widerstandes, 2) die Fähigkeit, innerhalb des dynamischen Bereichs und auf ausgewählte elektrische Eingangssignale ansprechend auf einen aus einer Mehrzahl von Widerstandswerten eingestellt zu werden und dadurch der Einzelzelle Mehrbit-Speicherfähigkeiten zur Verfügung zu stellen, und 3) zumindest einen filament- oder fadenförmigen Abschnitt des Einzelzellen-Speicherelements, der durch das ausgewählte elektrische Signal auf jeden beliebigen Widerstandswert innerhalb des dynamischen Bereichs eingestellt werden kann, und zwar unabhängig vom vorherigen Widerstandswert des Materials. Jedes der Speicherelemente umfasst weiter ein Paar beabstandet angeordneter Kontakte für die Zuführung des elektrischen Eingangssignals, um das Speichermaterial auf einen innerhalb des dynamischen Bereichs gewählten Widerstandswert einzustellen.
Das Ovonic-Speichermaterial wird aus einer Mehrzahl von atomaren Elementarbestandteilen gebildet, deren jeder im ganzen Volumen des Speichermaterials vorhanden ist. Zur Mehrzahl der atomaren Elemente, die das Volumen des Speichermaterials erfüllen, gehören Elemente, die aus der Gruppe ausgewählt sind, die aus Te, Se, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O und deren Mischungen oder Legierungen besteht. Bevorzugt gehören zu den atomaren Elementarbestandteilen zumindest ein Chalcogenidelement sowie wahlweise zumindest ein Übergangsmetallelement. Der Begriff „Übergangsmetall", wie er hierin verwendet wird, umfasst die Elemente 21 bis 30, 39 bis 48, 57 und 72 bis 80.
Stärker bevorzugte Chalcogenidelemente sind Te und Se, stärker bevorzugte Übergangsmetallelemente sind Cr, Fe, Ni, Pd, Pt, Nb und Mischungen von Legierungen daraus. Das am meisten bevorzugte Übergangsmetall ist Pd. Konkrete Beispiele solcher Mehrelement-Systeme w erden hierunter bezüglich des Te-Ge-Sb-Systems mit oder ohne Pd und/oder Se dargelegt.
Es ist festgestellt worden, dass Zusammensetzungen in der Klasse der Te-Ge-Sb-Materialien im Zustand eines hohen Widerstands, die die Kriterien der vorliegenden Erfindung erfüllen, allgemein durch Te-Konzentrationen gekennzeichnet sind, die gegenüber den in elektrisch löschbaren Speichermaterialien des Standes der Technik vorliegenden erheblich verringert sind. In einer Zusammensetzung, die wesentlich verbesserte elektrische Schaltleistungseigenschaften aufweist, lag die durchschnittliche Te-Konzentration in den Materialien nach ihrer Abscheidung deutlich unter 70%, typischerweise unter etwa 60%, und reichte allgemein von einem niedrigen Wert von etwa 23% bis zu etwa 58% Te, am meisten bevorzugt von etwa 40% zu 58% Te. Die Konzentrationen von Ge lagen bei über etwa 5% und reichten von einem niedrigen Wert von e twa 8% bis zu einem Durchschnitt von etwa 30% im Material, sie blieben allgemein unterhalb von 50%. Der letzte unter den hauptsächlichen Elementarbestandteilen dieser Zusammensetzung war Sb. Die gegebenen Prozentzahlen sind Atomprozent, die sich zu 100% der atomaren Elementarbestandteile addieren. Die Zusammensetzung kann somit gekennzeichnet werden als Te_aGe_bSb_100-(a+b). Diese ternären Te-Ge-Sb-Legierungen sind nützliche Ausgangsmaterialien für die Entwicklung weiterer Speichermaterialien mit noch besseren elektrischen Eigenschaften.
Ein ternäres Diagramm des Te-Ge-Sb-Systems ist in 4 wiedergegeben. Schmelzen wurden aus verschiedenen Mischungen von Te, Ge und Sb hergestellt, sie segregierten bei rascher Erstarrung zu multiplen Phasen. Die Analyse dieser rasch erstarrten Schmelzen erwies das Vorliegen von zehn verschiedenen Phasen (die aber nicht alle in jeder beliebigen erstarrten Schmelze vorliegen). Diese Phasen sind: elementares Ge, Te und Sb, die binären Verbindungen GeTe und Sb₂Te₃ sowie fünf verschiedene ternäre Phasen. Die elementaren Zusammensetzungen aller ternären Phasen liegen auf der pseudobinären GeTe-Sb₂Te₃-Geraden und sind in dem in 4 gezeigten ternären Diagramm durch die Bezugsbuchstaben A, B, C, D und E bezeichnet. Die Atomverhältnisse der Elemente in diesen fünf ternären Phasen sind in Tabelle 1 aufgeführt. Eine eingehendere Beschreibung der 4 wird hierunter gegeben.
Tabelle 1 Beobachtete ternäre kristalline Phasen des Te-Ge-Sb-Systems
Die neuartigen Speicherelemente der vorliegenden Erfindung umfassen ein Volumen des Speichermaterials, das bevorzugt zumindest ein Chalcogen und wahlweise ein oder mehrere Übergangsmetalle enthält. Die Speichermaterialien, die Übergangsmetalle enthalten, sind elementar modifizierte Formen unserer Speichermaterialien im ternären Te-Ge-Sb-System. Das bedeutet, dass die elementar modifizierten Speichermaterialien modifizierte Formen der Te-Ge-Sb-Speicherlegierungen darstellen. Diese elementare Modifizierung wird durch den Einbau von Übergangsmetallen in das grundlegende ternäre Te-Ge-Sb-System erreicht, und zwar mit einem zusätzlichen Chalcogenelement wie zum Beispiel Se oder ohne ein solches. Allgemein zerfallen die elementar modifizierten Speichermaterialien in zwei Kategorien.
Die erste Kategorie sind Speichermaterialien, die Te, Ge, Sb und ein Übergangsmetall im Verhältnis (Te_aGe_bSb_100-(a+b)cTM_100-c enthalten, wo die Tiefzahlen atomare Prozentzahlen sind, die sich zu 100% der Elementarbestandteile addieren, und TM (transition metal) ein oder mehrere Übergangsmetalle bedeutet, a und b sind die oben angeführten Werte für das grundlegende ternäre Te-Ge-Sb-System, und c liegt zwischen etwa 90 und etwa 99,5%. Übergangsmetalle sind bevorzugt Cr, Fe, Ni, Pd, Pt, Nb und Mischungen von Legierungen daraus. Konkrete Beispiele für Speichermaterialien, die von diesem System erfasst werden, sind: (Te₅₆Ge₂₂Sb₂₂)₉₀Ni₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Ni₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Cr₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Cr₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Fe₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Fe₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Pd₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Pd₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Pt₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Pt₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Nb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₉₀Nb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₅Ni₅Cr₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Ni₅Fe₅Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Cr₅Fe₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₅Ni₅Pd₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Ni₅Pt₅Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Ni₅Nb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₅Pd₅Cr₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Pd₅Pt₅Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Ni₅Nb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₅Pt₅Nb₅Se₅ usw.
Die zweite Kategorie sind Speichermaterialien, die Te, Ge, Sb, Se sowie ein Übergangsmetall im Verhältnis (Te_aGe_bSb_100-(a+b))_cTM_dSe_100-(c+d) enthalten, wo die Tiefzahlen atomare Prozentzahlen sind, die sich zu 100% der Elementarbestandteile addieren, und TM (transition metal) ein oder mehrere Übergangsmetalle bedeutet, a und b sind die oben angeführten Werte für das grundlegeride ternäre Te-Ge-Sb-System, c liegt zwischen etwa 80 und 99%, und d liegt zwischen etwa 0,5 und 10%. Übergangsmetalle sind bevorzugt Cr, Fe, Ni, Pd, Pt, Nb und Mischungen von Legierungen daraus. Konkrete Beispiele für Speichermaterialien, die von diesem System erfasst werden, sind: (Te₅₆Ge₂₂Sb₂₂)₉₀Ni₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Ni₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Cr₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Cr₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Fe₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Fe₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Pd₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Pd₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Pt₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Pt₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₉₀Nb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Nb₁₀Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Ni₅Cr₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Ni₅Fe₅Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Cr₅Fe₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₅Ni₅Pd₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Pd₅Pt₅Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Ni₅Nb₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₅Pd₅Cr₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₀Pd₅Pt₅Se₁₀, (Te₅₆Ge₂₂Sb₂₂)₈₅Pd₅Cr₅Se₅, (Te₅₆Ge₂₂Sb₂₂)₈₅Pt₅Nb₅Se₅ usw.
Die Speicherelemente besitzen im Wesentlichen nichtflüchtige, festgelegte Widerstandswerte. Wenn jedoch der Widerstandswert der vorliegenden Speicherelemente unter Umständen von seinem ursprünglichen festgelegten Wert wegdriftet, kann eine „Modifizierung bezüglich der Zusammensetzung", wie sie hierunter beschrieben wird, vewendet werden, um diese Drift zu beseitigen. Der Begriff „nichtflüchtig", wie er hierin verwendet wird, bezieht sich auf den Zustand, in dem der festgelegte Widerstandswert über unbegrenzte Speicherzeiten hinweg im Wesentlichen konstant bleibt. Natürlich kann Software (einschliesslich des hierunter diskutierten Rückkopplungssystems) eingesetzt werden, um zu gewährleisten, dass absolut keine „Drift" auftritt, die über eine gewählte Fehlerspanne hinausgeht. Weil eine Drift des Widerstandswertes von Speicherelementen, die ungehindert fortschreitet, eine Grauskalen-Informationsspeicherung verhindern kann, ist es wünschenswert, die Drift zu minimieren.
„Modifizierung bezüglich der Zusammensetzung" ist hier so definiert, dass darin jegliche Mittel einer Modifizierung des Speichermaterialvolumens bezüglich der Zusammensetzung einbezogen sind, die zu im Wesentlichen stabilen Werten des Widerstands führen, einschliesslich einer Zugabe von Elementen, die die Bandlücke verbreitern, um den innewohnenden Widerstand des Materials zu erhöhen. Ein Beispiel für eine Modifizierung bezüglich der Zusammensetzung ist der Einbezug von graduellen Inhomogenitäten der Zusammensetzung über die Dicke des Materials. Zum Beispiel kann das Volumen des Speichermaterials von einer ersten Te-Ge-Sb-Legierung zu einer zweiten Te-Ge-Sb-Legierung anderer Zusammensetzung graduell verändert werden. Die graduelle Änderung bezüglich der Zusammensetzung kann jegliche Form annehmen, die eine Drift des festgelegten Widerstandswertes verringert. Zum Beispiel braucht die graduelle Änderung bezüglich der Zusammensetzung nicht auf eine erste und eine zweite Legierung des gleichen Legierungssystems beschränkt zu sein. Die graduelle Änderung kann auch mit mehr als zwei Legierungen erreicht werden. Die graduelle Änderung kann gleichförmig und ununterbrochen oder ungleichförmig und diskontinierlich erfolgen. Ein konkretes Beispiel einer graduellen Änderung bezüglich der Zusammensetzung, die zu einer verringerten Drift des Widerstandswertes führt, ist die gleichförmige, kontinuierliche Veränderung von Ge₁₄Sb₂₉Te₅₇ an der einen zu Ge₂₂Sb₂₂Te₅₆ an der entgegengesetzten Oberfläche.
Eine andere Möglichkeit, eine Modifizierung bezüglich der Zusammensetzung einzusetzen, um die Widerstandsdrift zu verringern, besteht in einem schichtweisen Aufbau des Volumens des Speichermaterials. Das bedeutet, dass das Volumen des Speichermaterials aus einer Mehrzahl von diskreten, verhältnismässig dünnen Schichten unterschiedlicher Zusammensetzung aufgebaut sein kann. Zum Beispiel kann das Volumen des Speichermaterials ein oder mehrere Paare von Schichten enthalten, deren jede aus einer anderen Te-Ge-Sb-Legierung gebildet ist. Wie im Falle von graduell veränderlichen Zusammensetzungen kann wiederum jegliche Kombination von Schichten eingesetzt werden, die zu einer wesentlich verringerten Drift des Widerstandswertes führt. Die Schichten können von ähnlicher Dicke oder von unterschiedlicher Dicke sein. Eine beliebige Anzahl von Schichten kann verwendet werden, und mehrere Schichten der gleichen Legierung können im Volumen des Speichermaterials vorhanden sein, entweder zusammenhängend oder voneinander getrennt. Auch können Schichten einer beliebigen Anzahl von verschiedenen Legierungszusammensetzungen verwendet werden. Ein konkretes Beispiel für schichtenweise unterschiedliche Zusammensetzung ist ein Speichermetallvolumen mit abwechselnden Paaren von Schichten aus Ge₁₄Sb₂₉Te₅₇ und Ge₂₂Sb₂₂Te₅₆.
Noch eine weitere Form von Inhomogenität bezüglich der Zusammensetzung zum Zweck einer verringerten Widerstandsdrift ergibt sich durch Kombination der graduellen und der schichtweisen Änderung der Zusammensetzung. Genauer kann die oben erwähnte graduelle Änderung. bezüglich der Zusammensetzung mit jeder beliebigen der oben beschriebenen Formen einer schichtweisen Änderung der Zusammensetzung kombiniert werden, um ein stabiles Speichermaterialvolumen zu schaffen. Beispielhafte Speichermaterialvolumina, in denen diese Kombinationen eingesetzt werden, sind: 1) ein Speichermaterialvolumen, das eine diskrete Schicht von Ge₂₂Sb₂₂Te₅₆, gefolgt von einer graduell veränderlichen Zusammensetzung von Ge₁₄Sb₂₉Te₅₇ und Ge₂₂Sb₂₂Te₅₆ enthält, und 2) ein Speichermaterialvolumen, das eine diskrete Schicht von Ge₁₄Sb₂₉Te₅₇ sowie eine graduell veränderliche Zusammensetzung von Ge₁₄Sb₂₉Te₅₇ und Ge₂₂Sb₂₂Te₅₆ enthält.
Auf 1 Bezugnehmend, wird dort eine Querschnittsansicht eines Speicherelements der vorliegenden Erfindung gezeigt, das auf einem Substrat 10 gebildet ist. Das Substrat kann die hier beschriebene logische Verarbeitungsanordnung sein. Das Speicherelement 30 enthält das Speichermaterial 36 und ein Paar beabstandet angeordneter Kontakte, 6 und 8, zur Zuführung des elektrischen Eingangssignals zum Speichermaterial.
Jeder der beabstandet angeordneten Kontakte kann aus zwei dünnen Schichten zusammengesetzt sein. Schichten 34 und 38, die an das Speichermaterial angrenzend darauf abgeschieden worden sind, haben ausgezeichnete Diffusionsbarriereeigenschaften, die eine Wanderung von Fremdmaterial in das Chalcogenid-Speichermaterial 36 hemmen. In einer Ausführungsform bestanden die angrenzenden dünnen Schichten 34 und 38 beide aus amorphem Kohlenstoff, amorphem Silicium oder einer Doppelstruktur aus amorphem Kohlenstoff und amorphem Silicium. In anderen Ausführungsformen bestand mindest eine der angrenzenden dünnen Kontaktschichten aus einer dünnen Schicht, die aus einer Verbindung gebildet war, die ein aus der Gruppe von Ti, V, Cr, Zr, Nb, M, Hf, Ta und W ausgewähltes Element sowie zwei aus der Gruppe von B, C, N, O, Al, Si, P, und S ausgewählte Elemente enthielt. In einer Ausführungsform besteht zumindest eine der angrenzenden dünnen Kontaktschichten aus Titancarbonitrid. In einer anderen Ausführungsform besteht zumindest eine der angrenzenden dünnen Schichten aus Titansiliconitrid. Das Titancarbonitrid und das Titansiliconitrid haben ausgezeichnete Barriereeigenschaften und verhindern sowohl die Diffusion als auch die Elektromigration von Fremdmaterial in das Chalcogenid-Speichermaterial.
Die Schichten aus Titansiliconitrid und Titancarbonitrid können durch Verfahren wie die physikalische Dampfphasenabscheidung einschliesslich Aufdampfen, Ionenplattieren, Gleichstrom- und HF-Sputtern, die chemische Dampfphasenabscheidung und die plasma-unterstützte chemische Dampfphasenabscheidung aufgebracht werden. Das genau verwendete Verfahren hängt von vielen Faktoren ab, zum Beispiel den Einschränkungen in der Abscheidungstemperatur, die durch die Zusammensetzung des Chalcogenid-Zielmaterials auferlegt werden. Die Schichten des Titancarbonitrids oder Titansiliconitrids werden bevorzugt in einer Dicke von etwa 100 × 10^–10 bis 2000 × 10^–10 m (100 bis 2000 Å) abgeschieden. Sie werden insbesondere in einer Dicke von etwa 200 × 10^–10 bis 1000 × 10^–10 m (200 bis 1000 ) abgeschieden.
Das Paar von beabstandet angeordneten Kontakten 6 und 8 enthält bevorzugt die zusätzlichen dünnen Schichten 32 und 40, die auf der dem Chalcogenid-Speichermaterial abgelegenen Seite aufgebracht werden. Jede dieser abgelegenen dünnen Schichten enthält ein oder mehrere Elemente aus der aus Ti, W und Mo bestehenden Gruppe. In einer Ausführungsform besteht jede der abgelegenen dünnen Schichten aus Ti und W. Die Ti-W-Legierungsschichten 32 und 40 werden bevorzugt durch Gleichstromsputtern aufgebracht. Sie werden bevorzugt in einer Stärke von etwa 100 × 10^–10 bis 4000 × 10^–10 m (100 bis 4000 Å) aufgebracht. Stärker bevorzugt werden sie in einer Stärke von etwa 200 × 10^–10 bis 2000 × 10^–10 m (200 bis 2000 Å) aufgebracht. Die Ti-W-Legierungsschichten 32 und 40 haben ausgezeichnete ohmsche Kontakteigenschaften. Weiter besitzen sie die Barriereeigenschaften, die erforderlich sind, um sowohl die Elektromigration als auch die Diffusion von fremdem Elektrodenmaterial in das Chalcogenid-Speichermaterial zu verhindern.
Die Schicht aus Speichermaterial 36 ist aus einem Mehrelement-Halbleitermaterial wie den hierin offenbarten Chalcogenidmaterialien gebildet. Die Schicht 36 kann durch Verfahren wie Sputtern, Aufdampfen oder chemische Dampfphasenabscheidung (CVD: chemical vapor deposition) aufgebracht werden, die durch Plasmatechniken wie HF-Glimmentladung verbessert werden können. Die Chalcogenid-Speichermaterialien der vorliegenden Erfindung werden am stärksten bevorzugt durch HF-Sputtern und Aufdampfen hergestellt. Typische Abscheidungsparameter für ein HF-Sputtern und Aufdampfen der C halcogenidschicht 36 sind hierunter in Tabellen 2 und 3 aufgeführt. Die Speichermaterialschicht 36 wird bevorzugt in einer Stärke von etwa 200 Å bis 5000 × 10^–10 m (5000 Å), stärker bevorzugt von etwa 250 × 10^–10 bis 2500 × 10^–10 m (250 bis 2500 Å) und am stärksten bevorzugt von etwa 400 × 10^–10 bis 1250 × 10^–10 m (400 bis 1250 Å) abgeschieden.
Tabelle 2 Abscheidungsparameter für HF-Sputtern
Tabelle 3 Abscheidungsparameter für Aufdampfen
Der Ausdruck „Porendurchmesser", wie er hierin verwendet wird, bedeutet allgemein den durchschnittlichen Querschnitt der kleinsten Berührungszone zwischen dem Speichermaterial 36 und den elektrischen Kontaktschichten 6 und B. Der Porendurchmesser des Speichermaterials 36 beträgt weniger als etwa ein bis zwei Mikrometer, obwohl für die seitliche Ausdehnung keine praktische Begrenzung existiert. Es wurde ermittelt, dass der Durchmesser des eigentlichen leitenden Pfades des hochleitenden Materials signifikant kleiner als ein Mikrometer ist. Der Porendurchmesser kann daher so klein sein, wie es die Grenzen der lithographischen Auflösung zulassen, und tatsächlich sind die Energieerfordernisse für das elektrische Schalten desto niedriger, je kleiner die Pore.
Es wird bevorzugt, dass der Porendurchmesser so gewählt wird, dass er im Wesentlichen mit dem Querschnitt des Speichermaterials übereinstimmt, dessen Widerstand wirklich verändert wird, wenn das Material entweder in den Zustand des hohen oder in den Zustand des niedrigen Widerstands geschaltet wird. Der Porendurchmesser des Speichermaterials 36 ist daher bevorzugt kleiner als etwa ein Mikrometer, so dass das Volumen des Speichermaterials 36 im Ausmass des lithographisch Möglichen auf das Volumen des Speichermaterials 36 beschränkt ist, das tatsächlich zwischen den verschiedenen Widerstandszuständen geschaltet wird. Dadurch werden die für die Einleitung der nachweisbaren Widerstandsänderung erforderliche Schaltzeit und elektrische Energie weiter verringert. Ideal sollte der Porendurchmesser dem Durchmesser des Fadens gleich sein, der gebildet wird, wenn sich das Schaltmaterial im dynamischen Zustand befindet.
Weiter wird bevorzugt, dass der Porenbereich des Speicherelements 30 thermisch isoliert und/oder kontrolliert ist, und zwar mit Ausnahme des elektrischen Kontakts mit der oberen und unteren Elektrode, wie er für den zweckdienlichen Betrieb erforderlich ist. Dadurch werden der Wärmeübergang vom geschalteten Volumen der Pore wie auch die für die Widerstandsübergänge erforderliche elektrische Energie eingegrenzt, begrenzt und gesteuert. Eine solche thermische Isolierung wird in der Ausführungsform der 1 durch das Isoliermaterial 39 erreicht, das die Aussenseiten des Speicherelements 30 umgibt.
Wir beobachten einen Trend in der Leistung der Speicherelemente; der allgemein in Beziehung zum Porendurchmesser steht. Wenn die Vorrichtung im binären Modus verwendet wird, sehen wir einen allgemeinen Anstieg des Aus-Ein-Widerstandsverhältnisses bei der Prüfung von Vorrichtungen über einen Wafer hinweg, in dem sich die Porendurchmesser systematisch von gerade über einem Mikrometer bis zu völlig geschlossen verändern. Wenn der Porendurchmesser so gesteuert wird, dass er sich zum Beispiel im Bereich von einem Mikrometer bis etwa einem sechstel Mikrometer befindet, besteht eine Möglichkeit zur Verbesserung der Leistung unserer Anordnungen. Da Faktoren wie die Strom- und Energiedichte für die Programmierung unserer Anordnungen wichtig sind, sollte eine Verringerung des Volumens der Anordnung, die sich aus einer Verringerung des Porendurchmessers ergibt, zu einem Anstieg der Empfindlichkeit und Geschwindigkeit führen.
Um die festgelegten Werte von Energie, Strom und Spannung auf ein Minimum zu reduzieren, können Porendurchmesser bis hinab zu 1500 × 10^–10 m (1500 Å) oder sogar bis hinab zu 100 × 10^–10 m (100 Å) verwendet werden.
Wenn in den Speicherelementen der vorliegenden Erfindung ein fadenbegrenzendes Organ 48 zwischen zumindest einem der beabstandet angeordneten Kontakte und dem Volumen des Speichermaterials eingesetzt wird, ergeben sich Speicherelemente mit einer besseren thermischen Stabilität, niedrigeren Erfordernissen für den Einsteil- und Rückstellstrom, einer längeren Zyklenlebensdauer und einem grösseren dynamischen Widerstandsbereich. Das fadenbegrenzende Organ ist typischerweise eine zwischen einem der beabstandet angeordneten Kontakte und dem Volumen des Speicherelements angeordnete dünne Schicht. Diese dünne Schicht hat bevorzugt eine Stärke zwischen 10 × 10^–10 und 100 × 10^–10 m (10 und 100 Å). Diese dünne Schicht besteht aus einem Material hohen Widerstands und besitzt zumindest einen hindurchgehenden Pfad niedrigen Widerstands, dem die elektrischen Signale zwischen dem elektrischen Kontakt und dem Volumen des Speichermaterials folgen. Die Fläche des Pfades niedrigen Wiederstands in der dünnen Schicht von hohem Widerstand kann weniger als etwa 2% der Gesamtfläche des Kontakts zwischen der dünnen Schicht und dem Volumen des Speichermaterials betragen. Eine beispielhafte dünne Schicht wird aus einem Siliciumnitridmaterial gebildet, das aus Silicium, Stickstoff und Wasserstoff besteht. Die Zusammensetzung dieser Schicht in Atomprozent beträgt bevorzugt zwischen etwa 30 und 40% Silicium, zwischen 40 und 50% Stickstoff und bis zu 30% H.
Das in 1 gezeigte Speicherelement kann in einem Mehrschrittprozess gebildet werden. Schichten 32, 34 und 46 werden zuerst abgeschieden, und die isolierende Schicht 46 wird geätzt, um die Pore zu bilden. Die übrigen Schichten 48, 36, 38 und 40 werden abgeschieden, und der ganze Stapel von Schichten 32, 34, 46, 48, 36, 38 und 40 wird zur gewählten Abmessung geätzt. Auf dieser ganzen Struktur wird eine Schicht 39 aus isolierendem SiO₂- oder Si₃N₄-Material aufgebracht. Diese wird geätzt, und eine Schicht aus Aluminium wird, wie in 2 gezeigt, abgeschieden, um die zweite Elektrodennetzstruktur 42 zu schaffen, die sich senkrecht zur Richtung der Leiter 12 erstreckt, um die X-Y-Netzverbindungen zu den einzelnen Speicherelementen zu vervollständigen. Über die fertige integrierte Struktur wird eine verkapselnde Deckschicht aus einem geeigneten Verkapselungsmaterial wie Si₃N₄ oder einem Kunststoffmaterial wie Polyamid aufgebracht, die die Struktur gegen Feuchtigkeit und andere äussere Elemente, die eine Verschlechterung und einen Abfall der Leistung verursachen könnten, versiegelt. Das Si₃N₃-Verkapselungsmaterial kann zum Beispiel unter Verwendung eines Tieftemperatur-Plasmaabscheidungsprozesses aufgebracht werden. Polyamidmaterial kann aufgesponnen und nach der Abscheidung gemäss den bekannten Methoden eingebrannt werden, um die Verkapselungsschicht zu bilden.
Herkömmliche CMOS-Technologie kann nicht verwendet werden, um diesen Typ einer gestapelten Speicherkonfiguration herzustellen, da mit der CMOS-Technologie die erforderlichen Halbleitervorrichtungen in das Volumen von Halbleiter-Einkristallwafern eingebaut werden und deshalb nur eine einzige Schicht von Vorrichtungen hergestellt werden kann. Des Weiteren kann CMOS, 1) keine genügend kleine Grundfläche (die wirkliche Abmessung des Elements) erzeugen, um grosse Matrizen bei vergleichsweise geringen Kosten mit hohem Wirkungsgrad zu erzeugen, 2) können CMOS-Anordnungen, da sie in einer einzigen Ebene existieren, nicht in der Z-Richtung integriert werden. Daher können CMOS-Anordnungen nicht mit der komplexen dreidimensionalen Zusammenschaltbarkeit hergestellt werden, die für fortgeschrittene parallel verarbeitende Rechner erforderlich ist. Die dreidimensionalen Dünnschicht-Speichermatrixstrukturen der vorliegenden Erfindung andererseits sind sowohl zur herkömmlichen seriellen Datenverarbeitung als auch zur parallelen Datenverarbeitung befähigt.
Parallele Verarbeitung und daher mehrdimensionale Speichermatrixstrukturen sind für die rasche Erledigung komplexer Aufgaben wie die Mustererkennung, die Klassifizierung oder das assoziative Lernen erforderlich. Weitere Anwendungen der Parallelverarbeitung und eine Beschreibung der Parallelverarbeitung werden in der US-Patentschrift Nr. 5 159 661 dargelegt, die dem Eigentümer der vorliegenden Anmeldung übertragen wurde. Mit der in der Ausführungsform von 1 gezeigten, integrierten Struktur kann jedoch eine vertikal völlig integrierte Speicherstruktur gebildet werden, wodurch die auf dem Substrat besetzte Fläche auf ein Minimum beschränkt bleibt. Dies bedeutet, dass die Dichte der Speicherelemente auf dem Chip im Wesentlichen nur durch die lithographischen Auflösungsmöglichkeiten begrenzt wird: Die Draufsicht einer möglichen Konfiguration für multiple Speicherelemente wird in 2 gezeigt. Wie gezeigt, bilden die Vorrichtungen eine X-Y-Matrix von S peicherelementen. Die waagerechten Bänder 12 ergeben den X-Satz eines X-Y-Elektrodennetzes für die Adressierung der einzelnen Elemente. Die senkrechten Bänder 42 ergeben den Y-Satz der Adressierleitungen.
Es i st natürlich möglich und m achbar, andere Schaltungskonfigurationen für den elektrisch löschbaren Speicher zu implementieren. Eine besonders nützliche Konfiguration ist eine dreidimensionale Mehrniveau-Matrix, in der eine Mehrzahl von Ebenen von Speicher- oder Steuerelementen und ihre entsprechenden Isoliervorrichtungen aufeinandergestapelt sind. Jede Ebene von Speicherelementen ist als eine Mehrzahl von Zeilen und Spalten von Speicherelementen angeordnet, wodurch eine X-Y-Adressierung möglich wird. Diese Stapelung von Ebenen erlaubt nicht nur eine Steigerung der Speicherplatzdichte, sondern ermöglicht auch eine zusätzliche Z-Dimension für die gegenseitige Verbindung. Diese Anordnung ist besonders nützlich, um ein neuronales Netzwerk für einen wirklich intelligenten Rechner zu simulieren.
Jedes Speicherelement ist von den anderen durch irgendeinen Typ von isolierendem Element elektrisch isoliert. 3 ist eine schematische Darstellung der Auslegung der Speicheranordnung und zeigt, wie die elektrische Isolierung durch Dioden erreicht werden kann. Die Schaltung umfasst ein X-Y-Netz, wobei die Speicherelemente 30 elektrisch mit isolierenden Dioden 26 in Reihe geschaltet sind. Adressierleitungen 12 und 42 sind in einer Art und Weise, die dem Fachmann wohl bekannt ist, an die äusseren Adressierschaltungen angeschlossen. Die isolierenden Elemente haben den Zweck zu ermöglichen, dass jedes diskrete Speicherelement gelesen und geschrieben werden kann, ohne die in benachbarten oder weiter entfernten Speicherelementen der Matrix gespeicherte Information zu beeinflussen.
In Halbleiterspeichern des Standes der Technik, die die verhältnismässig hohen Schaltgeschwindigkeiten und niedrigen Schaltenergien besitzen, die für die meisten ihrer Anwendungen für notwendig gehalten werden, sind mindestens ein Transistor und ein Ladungsspeicherungselement for jedes Speicherelement erforderlich. Die Ausbildung solcher Speicher als integrierte Schaltkreise verlangt mindestens drei Anschlüsse, und weitere Komplikationen treten auf, die ein bestimmtes Minimum an Substratfläche einnehmen, und zwar ohne Rücksicht darauf, wie der integrierte Schaltkreis ausgelegt ist. Die Konfiguration des integrierten Schaltkreises des elektrisch löschbaren Speichers der vorliegenden Erfindung verlangt nur zwei Anschlüsse für jedes Speicherelement, und diese können in einer senkrechten Beziehung zueinander realisiert werden. Des Weiteren ist jedes komplette Speicherelement einschliesslich seiner isolierenden Diode und seines Paares von Kontakten selbst völlig vertikal integriert, so dass eine signifikant höhere Bitdichte möglich ist. Der Speicher der vorliegenden Erfindung ergibt tatsächlich eine Bitdichte, die grösser als selbst die mit dynamischen Festkörperspeichern mit wahlfreiem Zugriff (DRAM) erreichbare ist, die aber flüchtig sind und daher die weiteren Vorteile nicht besitzen, die durch die Nichtflüchtigkeit erlangt werden, die mit der vorliegenden Erfindung erreicht werden kann. Die mit der vorliegenden Erfindung erreichbare Erhöhung der Bitdichte führt zu einer entsprechenden Abnahme der Herstellungskosten, und zwar wegen der kleineren Waferflächen, die je Bit der integrierten Schaltkreiskonfiguration besetzt werden. Dadurch kann der Speicher der vorliegenden Erfindung bei einem breiteren Bereich von Anwendungen mit allen anderen verfügbaren Speichern konkurrieren und diese überbieten, und zwar nicht nur in der elektrischen Leistung und in der Speicherkapazität, sondern auch beim Preis. Im Vergleich mit Halbleiterspeichern des Standes der Technik, die aus mindestens einem Transistor und einem Kondensator je Bit gebildet werden, können die integrierten Schaltkreiskonfigurationen der vorliegenden Erfindung, wie in 1 gezeigt, bei Verwendung der gleichen photolithographischen Auflösung auf einem Chip mit einer grösseren Bitdichte ausgebildet werden als im Stande der Technik. Zusätzlich zu den Preisvorteilen, die die höhere Bitdichte ermöglicht, liegen die Elemente näher beieinander und Leiterlängen, Kapazitäten und andere, verwandte Parameter werden weiter minimiert, wodurch die Leistung verbessert wird.
Wegen der oben diskutierten Kennzeichen und im Unterschied zu herkömmlichen Speichern, die in viele der logischen Verarbeitungseinheiten des Standes der Technik eingebettet sind, sind Ovonic-Speicher nicht auf die gleiche Siliciumschicht begrenzt, in der sich die logischen Einheiten und die Gerätetreiber befinden. So sind Ovonic-Speicher besonders geeignet, auf die Siliciumschicht einer logischen Verarbeitungsanordnung gestapelt zu werden. Insbesondere können Ovonic-Speicher in der vorliegenden Erfindung auf einem Siliciumchip aufgebaut werden, weil Ovonic-Speichermatrizen unter Verwendung von Tieftemperatur-Abscheidungsverfahren wie physikalische Dampfphasenabscheidung einschliesslich Aufdampfen und Ionenplattieren sowie Gleichstrom- und HF-Sputtern, chemische Dampfphasenabscheidung und plasma-gestützte chemische Dampfphasenabscheidung hergestellt werden können. Durch die Verwendung von Tieftemperatur-Abscheidungsverfahren können Ovonic-Speicher auf eine vorhandene Siliciumlogik aufgebracht werden, ohne die darunterliegenden logischen Anordnungen zu zerstören. Das genaue Verfahren, das verwendet wird, um die O vonic-Speichermatrix der vorliegenden Erfindung auf eine logischen Verarbeitungsanordnung aufzubringen, hängt von vielen Faktoren wie den Zwängen bezüglich der Abscheidungstemperatur ab, die durch die Zusammensetzung der verwendeten logischen Verarbeitungsanordnung auferlegt werden.
Die Ovonic-Dünnschicht-Speichermatrizen können auch auf logischen Verarbeitungsanordnungen aufgebaut werden, die eine Logikfamilie umfassen, in der Zweipol-Chalcogenidschalter als Logikgatter verwendet werden. Bevorzugtermassen sind die Zweipol-Chalcogenidschalter Chalcogenid-Schwellenschalter. Eine Logikfamilie ist als ein Satz aller möglichen logischen Schaltkreise definiert, die unter Benutzung eines bestimmten Logikgatters oder Schaltelements gebildet werden kann.
Eine Logikfamilie besitzt eine Anzahl von grundsätzlichen Anforderungen, die für den Einsatz in logischen Verarbeitungsanordnungen verlangt werden. Erstens muss sie in der Lage sein, eine binäre „Eins" in eine binäre „Null" umzuwandeln und umgekehrt. Dies wird Invertierung genannt. Zweitens muss sie in der Lage sein, gewöhnliche Logikoperationen wie AND, OR, NAND, NOR usw. auszuführen. Drittens muss die Logikfamilie die Fähigkeit besitzen, Verstärkung zu erzeugen. Das bedeutet, dass das Ausgangssignal von einem Logikkreis in der Lage sein muss, Eingangssignale für mehr als einen weiteren Kreis gleichzeitig zu liefern. Wenn schliesslich das Logikgatter oder das Schaltelement eine Halte-(Latch-) Eigenschaft besitzt (d. h. die Vorrichtung schaltet nicht automatisch ab, sondern muss abgeschaltet werden), müssen Mittel vorhanden sein, um das Gatter/den Schalter für nachfolgende Schaltvorgänge zurückzustellen. Die auf Zweipol-Chalcogenidschaltern beruhende Logikfamilie erfüllt die obigen Erfordernisse für den Einsatz in logischen Verarbeitungsanordnungen.
Die Latch-Eigenschaft eines Gatters oder Schalters ist einer der oben erwähnten Gesichtspunkte. E in Zweipol-Chalcogenid-Schwellenschalter wie der O vonic-Schwellenschalter (OTS) besitzt eine solche Latch-Eigenschaft. Tatsächlich unterscheidet sich die Ovonic-Logik von der herkömmlichen Transistorlogik dadurch, dass der OTS eine wirkliche Schaltvorrichtung ist. Das bedeutet, dass nach Erreichen der Schwellenspannung ein OTS einschaltet und Strom durchgehen kann. Einmal eingeschaltet, bleibt ein OTS eingeschaltet, bis der durchfliessende Strom unter einen als Haltestrom bekannten kritischen Wert absinkt. Dies erfordert eine getaktete Stromversorgung für das Logikgatter.
Damit ein solches System wirksam eingesetzt werden kann, muss der Takt für eine Logikstufe aktiviert werden, ehe die Logik in den gewünschten Zustand schaltet. Die nächste Stufe der Logik verlangt Signale von dieser Stufe, daher muss der Takt aktiv bleiben, während der Takt der zweiten Stufe aktiviert wird. Danach ist das Signal nicht länger erforderlich, und der Takt der ersten Stufe kann abgeschaltet werden, bis die erste Logikstufe wiederum verlangt wird.
Es gibt mindestens drei Logikphasen, die für das System erforderlich sind (d. h. für Dreiphasentaktgebung). Diese Phasen sind: 1) das Gatter zu schalten, 2) das Signal zur nächsten Stufe zu übermitteln, und 3) das Gatter zurückzustellen. Weitere Taktgebungsphasen können hinzugefügt werden, und es kann wünschenswert sein, das Einschaltverhältnis der Logikgatter zu verringern.
Um sicherzustellen, das das Logikgatter/der OTS abschaltet, wenn dies verlangt wird, muss der durchfliessende Strom unterbrochen werden. Dies wird erreicht durch ein System der Vierphasen-Taktgebung. 5 zeigt die Speisesignale für ein System der Vierphasen-Taktgebung. Es ist ersichtlich, dass die vier Stufen des Taktgebungssystems gegenüber der Phase der vorangehenden Stufe je 90° phasenverschoben sind. Dieses System der Vierphasen-Taktgebung sorgt für die korrekte Übertragung von Daten von einem Logikkreis zum nächsten. Um sich zu vergegenwärtigen, wie dies erreicht wird, betrachte man das in 6 gezeigte Ablaufdiagramm. Der Taktzyklus befindet sich an einem Punkt, an dem sowohl der Taktgeber der Stufe 0 als auch der Taktgeber der Stufe 1 mit Energie versorgt wird, während die Taktgeber der Stufen 3 und 4 nicht mit Energie versorgt werden. An diesem Punkt hat der Logikkreis, der durch den Taktgeber 0 versorgt wird, seine Logikfunktion erfüllt und überträgt sein Ausgangssignal zum (zu den) nächsten Logikkreis(en) in seinem Logikpfad, die durch den Taktgeber der Stufe 1 erregt werden. Daher wird gesagt, dass die durch den Taktgeber der Stufe 1 erregten Logikkreise „eingestellt werden". Man bemerke, dass angesichts der Tatsache, dass die Taktgeber der Stufen 2 und 3 beide während dieser Zeit nicht mit Energie versorgt werden, jeder Logikkreis und sein OTS geschlossen ist und keine Information in diese Kreise eintreten oder aus diesen Kreisen austreten kann (was mithilft, für Rauschimmunität zu sorgen). Nachdem die Logikkreise des Taktgebers der Stufe 1 eingestellt worden sind, wird der Taktgeber der Stufe 1 abgeschaltet, der Taktgeber der Stufe 2 wird eingeschaltet. Jetzt wird das logische Ausgangssignal der Logikkreise des Taktgebers der Stufe 1 an d ie L ogikkreise des Taktgebers der Stufe 2 weitergegeben. Dann wird der Taktgeber der Stufe 1 abgeschaltet, der Taktgeber der Stufe 3 wird eingeschaltet. Der Zyklus wird dann vervollständigt durch Abschalten des Taktgebers der Stufe 2 und erneutes Einschalten des Taktgebers der Stufe 0. Obwohl 5 eine Vierphasen-Taktgebung von gleichen Ein- und Auszeiten illustriert (also ein 50-%iges Einschaltverhältnis), wobei jede Phase gegenüber dem vorhergehenden Taktgeber um 90° phasenverschoben ist, gibt es viele andere Möglichkeiten, um Vierphasen-Taktgebung zu implementieren. Vierphasen-Taktgebung ist in der Technik der Zweipollogik wohlbekannt und wird von W. F. Chow in „Principles of Tunnel Diode Circuits" (Prinzipien der Tunneldioden-Schaltkreise), John Wiley & Sons, Inc., 1964, Seiten 253–254, beschrieben.
Ein weiteres technisches Erfordernis ist die Fähigkeit, eine binäre „Eins" in eine binäre „Null" umzuwandeln und umgekehrt. Dies ist als Invertierung bekannt. 7 illustriert einen Schaltkreis, der die vorliegende Logikfamilie mit der Befähigung zur Invertierung ausstattet. Dieser Schaltkreis kann auch als ein invertierender Puffer betrachtet werden, da das Signal lediglich invertiert und zum nächsten Schaltkreis weitergegeben wird, ohne dass eine Logikoperation an ihm ausgeführt würde. Der Schaltkreis enthält zwei OTS, den OTS1 und den OTS2, die in Reihe geschaltet sind. Der Dateneingangspunkt A ist an einen Eingangswiderstand R1 angeschlossen, der seinerseits zwischen die beiden OTS geschaltet ist. Das Energie-Taktgebungssignal wird am Pol CLK des OTS1 eingegeben, das dem Verbindungspunkt von R1, OTS1 und OTS2 entgegengesetzt ist. Der Pol des zweiten Schalters OTS2, der dem Verbindungspunkt von R1-OTS1-OTS2 entgegengesetzt ist, ist über einen Widerstand R2 an Erde (GND: ground) gelegt. Ein Datenausgangspunkt ist zwischen dem zweiten Schalter OTS2 und dem Widerstand R2 angeschlossen. Allgemein ist der Wert des Widerstands von R1 viel grösser als der Wert des Widerstands von R2. Während des Betriebs dieses Schaltkreises ist der Taktgeber hoch, d. h. der Schaltkreis ist mit Energie versorgt und das Potential bei CLK ist hoch. Entsprechend gibt es, wenn das Eingangssignal bei A ebenfalls hoch ist, nicht genug Potential über OTS1, um diesen Schalter zum Schalten zu veranlassen, d. h. um seine Schwellenspannung zu übersteigen. Auch über OTS2 gibt es kein genügend hohes Potential, um diesen Schalter zum Schalten zu veranlassen. Daher ist das Potential des Ausgangs bei OUT niedrig. Wenn umgekehrt das Eingangssignal bei A niedrig ist, gibt es ein genügend grosses Potential über OTS1, um seine Schwelle zu übersteigen, und die Impedanz des Schalters fällt ab. Dadurch wird dann ein genügend grosses Potential über OTS2 geschaffen, damit dieser Schalter schalten kann, und das Potential des Ausgangssignals wird hochgezogen.
Noch ein weiteres technisches Erfordernis für eine Logikfamilie ist ihre Befähigung, eine logische Operation auszuführen. 8 illustriert einen Schaltkreis der vorliegenden Logikfamilie, der dieses Erfordernis erfüllt. Der Schaltkreis ist grundsätzlich der gleiche wie der invertierende Schaltkreis der 7, ausser dass es einen zusätzlichen Eingang B mit dem zugehörigen Eingangswiderstand gibt. Daher gibt es zwei Eingänge, A und B, jeder mit seinem Eingangsresistor, R1 bzw. R2. Der Erdungswiderstand ist in diesem Schaltkreis mit R3 bezeichnet worden. Wie im Invertierungsschaltkreis sind die Werte der Widerstände R1 und R2 viel höher als der Wert des Erdungswiderstands R3. Dieser Schaltkreis funktioniert weitgehend in der gleichen Art und Weise wie der invertierende Schaltkreis der 7, der Hauptunterschied besteht dann, dass jetzt zwei Eingänge vorhanden sind und an den Eingangssignalen eine Logikoperation ausgeführt wird. Beim Betrieb dieses Schaltkreises ist wiederum das Potential bei CLK hoch. Wenn das Eingangssignal entweder bei A oder bei B hoch ist, oder wenn das Eingangssignal sowohl bei A als auch bei B hoch ist, schaltet OTS1 nicht. Daher schaltet auch OTS2 nicht, und das Ausgangssignal ist niedrig. Wenn jedoch das Eingangssignal sowohl bei A als auch bei B niedrig ist, schaltet OTS1. Dies bewirkt, dass das Potential über OTS2 hoch ist, und veranlasst diesen Schalter, zu schalten und das Ausgangssignal bei OUT hochzuziehen.
Je nach der verwendeten Nomenklatur ist dies daher entweder ein NOR-Gatter oder ein NAND-Gatter. Das heisst, wenn ein niedriges Potential eine logische „0" und ein hohes Potential eine logische „1" ist, dann wirkt der Schaltkreis als ein NOR-Gatter. Wenn umgekehrt ein niedriges Potential eine „1" und ein hohes Potential eine „0" ist, dann wirkt der Schaltkreis als ein NAND-Gatter.
Das letzte technische Erfordernis besteht darin, dass die Logikfamilie die Befähigung besitzen muss, Verstärkung zu erzeugen. Die oben beschriebenen Schaltkreise liefern Verstärkung von Natur aus. Das bedeutet, dass das Ausgangssignal bei OUT jedes der zuvor beschriebenen Schaltkreise auf nahezu das Potential des den Taktgeber mit Energie versorgenden Signals, d. h. das Potential bei CLK, hochgezogen wird, und zwar mit einer Impedanz, die wesentlich niedriger als die Eingangsimpedanz ist. Keine spezielle zusätzliche Verstärkungselektronik ist erforderlich.
Daher sind alle grundsätzlichen Anforderungen an eine Logikfamilie erfüllt. Während die vorliegende Offenbarung konkrete Schaltkreise vorgelegt hat, die zur gegenwärtigen Logikfamilie gehören, sind diese aber lediglich beispielhaft, und es ist nicht beabsichtigt, den Umfang der Erfindung dadurch einzuschränken. Der Fachmann wird erkennen, dass es innerhalb der gegenwärtigen Logikfamilie eine Vielzahl weiterer Schaltkreise gibt, die konstruiert werden können, um Aufgaben zu erfüllen, die den offenbarten ähnlich sind.
Der Aufbau eines Ovonic-Dünnschichtspeichers zu einem Zweitschichtspeicher auf logischen Verarbeitungseinheiten bietet enorme Vorteile. Wie an früherer Stelle erwähnt, werden Zentraleinheiten des Standes der Technik mit steigenden Mengen an Speicherplatz auf dem gleichen Chip wie die logischen Einheiten und Gerätetreiber konstruiert. Dies geschieht, um so viel schnellen Speicherplatz wie möglich in enger Nachbarschaft mit den logischen Einheiten unterzubringen, die raschen Zugriff zu Befehlen und Daten brauchen. Zu den auf dem Chip der Zentraleinheit untergebrachten Arten von Speichern gehören Register, Daten- und Befehlscaches sowie Microcode-ROM.
Der Aufbau von Ovonic-Speichermatrizen hoher Dichte auf dem Chip einer Zentraleinheit bringt Register, Caches und Microcodes in enge Nachbarschaft mit der Logik, ohne die Grösse und den Preis des Chips zu vermehren. Die Nichtflüchtigkeit der Ovonic-Speicher insbesondere wird es ermöglichen, dass Microcode entweder permanent gespeichert oder aber dynamisch verändert wird, um den Befehlssatz der CPU zu revidieren. Die Unterscheidung von Registern, Cache und Microcode in der CPU kann durch Unterbringung aller dieser Funktionen in der gleichen Speichermatrix eliminiert werden. Wenn die Unterscheidung zwischen getrennten Niveaus der Speicherhierarchie eliminiert wird, können wirksamere Programme mit weiteren Gewinnen an Leistung geschrieben werden.
Die hier beschriebenen Zweitschichtspeicher werden es auch ermöglichen, grosse und dichte assoziative Matrizen für eine Steuerung der Cachespeicher wirksam zu implementieren. Für diese Funktion ist derzeit entweder eine grosse Fläche auf den CPU oder aber ein getrennter Cachesteuerchip erforderlich. Die Implementierung von assoziativen Speicherfunktionen in einer Ovonic-Speichermatrix wird durch das Hinzufügen von assoziativen Steuerbefehlen zum Befehlssatz der CPU erleichtert. Solche Befehle sind im Verwaltungscode für Datenbanken sehr wertvoll und würden bei bestimmten Operationen die Fähigkeiten von CPUs um Grössenordnungen verbessern.
Allgemein ist die vorliegende Erfindung auf alle logischen Verarbeitungseinheiten anwendbar, die auf Speicher zugreifen. Die Anwendung auf Zentraleinheiten, die oben beschrieben wurde, ist nur ein einzelnes Beispiel. Zweitschicht-Ovonic-Speicher sind auch dafür geeignet, den Diskzugriff zu beschleunigen. Eine Art von Cachesystem für ein Festplattenlaufwerk ist ein Hardwarecache, der aus einem reservierten Speicher auf einer Disk-Schnittstellenkarte sowie einer reservierten logischen Verarbeitungsanordnung, die Diskcontroller genannt wird und die Cachingoperationen steuert, besteht. Wie bei CPU kann der Ovonic-Speicher als zweite Schicht auf die Diskcontrollerlogik aufgebracht wer den, um dem Diskcontroller raschen Zugriff auf nichtflüchtige Speicher hoher Geschwindigkeit und hoher Dichte zu verschaffen.
Die vorliegende Erfindung ist auch auf das Videoanzeigen-Subsystem eines Rechners anwendbar, das aus Anzeigenadapter-Hardware, einer Anzeigenvorrichtung (wie CRT oder LCD) und Anzeigen-Subsystemsoftware besteht. Die Adapter-Hardware umfasst weiter einen Steuerchip, einen Anzeigenadapter-RAM-Speicher sowie ROM-Speicher. Die Merkmale des Anzeigen-Subsystems, die die Anzeigeleistung eines Anzeigen-Subsystems des Standes der Technik diktieren, sind Anzeigenspeichergrösse, Speichertyp und Speicherleistung. Da die Leistung des Anzeigenspeichers mit der Geschwindigkeit gemessen wird, mit der auf Daten zugegriffen werden kann (d. h. Bytes pro Sekunde oder Bandbreite), bringt der Aufbau eines nichtflüchtigen Ovonic-Zweitschichtspeichers hoher Geschwindigkeit und hoher Dichte auf einem Videocontrollerchip einen erheblichen Nutzen für die Videofähigkeiten des Rechners und erfüllt die Bedürfnisse zukünftiger Hochleistungssysteme.
Ovonic-Zweitschichtspeicher, sind auch auf das Motherboard eines Rechners anwendbar. Die Motherboards oder Mutterplatinen enthalten getrennte Speicher für die Systemkonfiguration. Typischerweise werden SRAM mit Notstrombatterie dafür verwendet. Motherboards enthalten auch den BIOS-Betriebscode in einem EPROM, der langsamen Zugriff aufweist. Probleme mit ausgefallenen Batterien sind bei Motherboards üblich, und das Aktualisieren von BIOS erfordert ein Einstecken neuer Chips. Mit Ovonic-Speichern könnten diese Funktionen in einem nichtflüchtigen, wiederschreibbaren Speicher hoher Geschwindigkeit und hoher Dichte implementiert werden, der keine Batterie benötigt. Der für Konfiguration und BIOS erforderliche Speicher kann daher vom Motherboard genommen und auf der CPU untergebracht werden.
Bei Ausfall der Stromversorgung ist der Zustand der CPU verloren, das System muss neu gebootet werden, und alle Programme, die zu diesem Zeitpunkt liefen, müssen neu gestartet werden. Wenn alle Speicher im System nichtflüchtig sind, können die Schaltkreise für die Handhabung eines Stromausfalls leicht die Taktgebung anhalten, wenn ein Problem auftritt, und weiterlaufen, wenn die Stromversorgung wieder hergestellt ist. Daher wird keine Zeit für eine erneute Initialisierung des Systems verschwendet, und lange Programme brauchen nicht erneut abzulaufen. Ovonic-Speicher sind die einzigen nichtflüchtigen Speicher, die die erforderliche Geschwindigkeit besitzen, um alle Speicher- und Registerfunktionen im System zu ersetzen. Durch die nichtflüchtige Natur der Ovonic-Speicher wird es daher den Schaltkreisen für die Handhabung eines Stromausfalls ermöglicht, wirkungsvoller zu arbeiten, und eine Wiederherstellung nach einem Stromausfall ist ohne erneutes Booten möglich.
Zusammengefasst lassen sich die elektrisch löschbaren Ovonic-Phasenumwandlungsspeicher an die vorliegende Erfindung anpassen, weil Ovonic-Speicher nichtflüchtige Speicher hoher Geschwindigkeit und hoher Dichte sind, die auf einer logischen Verarbeitungsanordnung als Zweitschichtspeicher aufgebaut werden können. Wegen der einfachen Speicherauslegung und der Tieftemperaturabscheidung können diese Ovonic-Speichermatrizen auf existierende Siliciumlogik oder auf Ovonic-Chalcogenid-Schwellenschalterlogik aufgebracht werden. Durch Aufbringen eines Ovonic-Speichers auf einen CPU-Chip kann die normalerweise mit eingebetteten Speichern verbundene Grundfläche eliminiert werden. Auf Grund der hohen Dichte von Ovonic-Speichern kann auf einen logischen Verarbeitungschip eine grössere Menge von schnellem Speicherplatz aufgebracht werden. Wegen der verkleinerten Chipfläche führt dies zu einem kleineren, billigeren Chip. Die Leistung dieses Chips wird durch die grössere Menge an Speicherplatz auf dem Chip selbst gesteigert. Zusätzliche Vorteile ergeben sich aus der nichtflüchtigen Natur des Speichers.
Es versteht sich, dass die hier vorgelegte Offenbarung in Gestalt detaillierter Ausführungsformen dargeboten wird, die beschrieben werden, um eine volle und vollständige Offenbarung der vorliegenden Erfindung zu liefern, und dass diese Details nicht als Einschränkung des wahren Rahmen dieser Erfindung, wie sie in den beigefügten Ansprüchen dargelegt und definiert wird, zu verstehen ist.

Claims

Recheneinheit mit einer logischen Verarbeitungsanordnung (10); und einer auf diese logische Verarbeitungsanordnung gestapelte und mit ihr in Verbindung stehende Speichermatrix, worin diese Speichermatrix dadurch gekennzeichnet ist, dass sie weiter umfasst: eine Mehrzahl von elektrisch aktivierten, direkt überschreibbaren Speicherelementen (30), die voneinander beabstandet auf dieser logischen Verarbeitungsanordnung (10) angeordnet sind, wobei jedes dieser Speicherelemente ein Speichermaterial (36) enthält, das auf ausgewählte elektrische Eingangssignale ansprechend von jedem beliebigen von mehreren Widerstandszuständen zu jedem beliebigen anderen dieser Widerstandszustände programmiert werden kann, und ein Paar von beabstandet angeordneten Kontakten (6, 8) zur Zuführung dieser elektrischen Eingangssignale.
Recheneinheit des Anspruchs 1, worin diese mehreren Widerstandszustände genügen, um jedes dieser Speicherelemente mit Mehrbitspeichervermögen zu versehen.
Speicherelement des Anspruchs 1 oder 2, worin dieses Speichermaterial (36) aus der aus Te, Se, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O und deren Mischungen oder Legierungen bestehenden Gruppe ausgewählt ist.
Speicherelement des Anspruchs 3, worin dieses Speichermaterial (36) Te, Ge und Sb im Verhältnis von Te_aGe_bSb_100(a+b) enthält, wobei die Tiefzahlen Atomprozente sind, die sich zu 100% der konstituierenden Elemente summieren und 40 ≤ a ≤ 5,8 ≤ b ≤ 40 ist.
Recheneinheit des Anspruchs 1 oder 2, worin diese logische Verarbeitungseinheit (10) ein integrierter Schaltkreis ist.
Recheneinheit des Anspruchs 5, worin diese logische Verarbeitungseinheit (10) umfasst: logische Einheiten; und Gerätetreiber.
Recheneinheit des Anspruchs 6, worin diese logische Verarbeitungseinheit (10) ein Halbleitermaterial umfasst.
Recheneinheit des Anspruchs 7, worin dieses Halbleitermaterial Silicium ist.
Recheneinheit des Anspruchs 1 oder 2, worin diese logische Verarbeitungseinheit (10) eine Logikfamilie umfasst, in der eine Mehrzahl von Zweipol-Chalcogenidschaltern (OTS1, OTS2) als Logikgatter eingesetzt werden.
Recheneinheit des Anspruchs 9, worin diese Zweipol-Chalcogenidschalter (OTS1, OTS2) Chalcogenid-Schwellenschalter sind.
Recheneinheit des Anspruchs 9, worin diese Logikfamilie Mehrphasentaktgebung einsetzt.
Recheneinheit des Anspruchs 11, worin diese Logikfamilie Dreiphasentaktgebung einsetzt.
Recheneinheit des Anspruchs 11, worin diese Logikfamilie Vierphasentaktgebung einsetzt.
Recheneinheit des Anspruchs 13, worin diese Vierphasentaktgebung ein 50-%iges Einschaltverhältnis hat.
Recheneinheit des Anspruchs 9, worin diese Logikfamilie einen logischen Verknüpfungskreis enthält, der umfasst: einen ersten Chalcogenid-Schwellenschalter (OTS1), in Reihe geschaltet mit einem zweiten Chalcogenid-Schwellenschalter (OTS2); einen oder mehrere Eingangswiderstände (R1, R2), jeder mit einem ersten und einem zweiten Pol, wobei der erste Pol jedes dieser ein oder mehreren Eingangswiderstände eindeutig an einen oder mehrere Eingangspunkte (A, B) und der zweite Pol jedes dieser ein oder mehreren Eingangswiderstände an einen Verbindungspunkt zwischen diesem ersten und zweiten Schwellenschalter (OTS1, OTS2) angeschlossen ist; einen Schaltkreis-Einspeisungspunkt (CLK), der an den Pol dieses ersten Schwellenschalters (OTS1) angeschlossen ist, der zu diesem Verbindungspunkt zwischen diesem ersten und zweiten Schwellenschalter (OTS1, OTS2) entgegengesetzt ist; einen geerdeten Widerstand (R3) mit einem ersten und zweiten Pol, wobei dieser erste Pol dieses geerdeten Widerstands an einen Pol dieses zweiten Schwellenschalters (OTS2) angeschlossen ist, der zu diesem Verbindungspunkt zwischen diesem ersten und zweiten Schwellenschalter (OTS1, OTS2) entgegengesetzt ist und dieser zweite Pol dieses geerdeten Widerstands an Erde liegt; und einen Signalausgangspol (OUT), der an einen Verbindungspunkt zwischen diesem zweiten Schwellenschalter (OTS2) und diesem geerdeten Widerstand (R3) angeschlossen ist.
Recheneinheit des Anspruchs 15, worin diese ein oder mehrere Eingangspunkte ein einziger Eingangspunkt (A) sind.