DE102021122555A1 - Phasenänderungsspeicher (pcm) mit einem die widerstandsdrift reduzierenden liner - Google Patents

Phasenänderungsspeicher (pcm) mit einem die widerstandsdrift reduzierenden liner Download PDF

Info

Publication number
DE102021122555A1
DE102021122555A1 DE102021122555.8A DE102021122555A DE102021122555A1 DE 102021122555 A1 DE102021122555 A1 DE 102021122555A1 DE 102021122555 A DE102021122555 A DE 102021122555A DE 102021122555 A1 DE102021122555 A1 DE 102021122555A1
Authority
DE
Germany
Prior art keywords
dielectric layer
pcm
phase change
disposed
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021122555.8A
Other languages
English (en)
Inventor
Ning Li
Joel P. de Souza
Kevin W. Brew
Devendra K. Sadana
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE102021122555A1 publication Critical patent/DE102021122555A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5678—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using amorphous/crystalline phase transition storage elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/021—Formation of the switching material, e.g. layer deposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/063—Patterning of the switching material by etching of pre-deposited switching material layers, e.g. lithography
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Patterning of the switching material
    • H10N70/066—Patterning of the switching material by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices without a potential-jump barrier or surface barrier, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides
    • H10N70/8833—Binary metal oxides, e.g. TaOx

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)

Abstract

Eine Phasenänderungsspeicher(PCM)-Einheit weist auf: eine dielektrische Schicht, eine untere Elektrode, die in der dielektrischen Schicht angeordnet ist, ein Liner-Material, das auf der unteren Elektrode angeordnet ist, ein Phasenänderungsmaterial, das auf dem Liner-Material angeordnet ist, sowie eine obere Elektrode, die auf dem Phasenänderungsmaterial und in der dielektrischen Schicht angeordnet ist.

Description

  • HINTERGRUND
  • Die vorliegende Erfindung bezieht sich auf Speichereinheiten und spezieller auf verbesserte Phasenänderungsspeicher(PCM)-Einheiten.
  • Neuromorphic Engineering, auch bekannt als neuromorphe Datenverarbeitung, ist ein Konzept, das die Verwendung von Systemen mit sehr hoher Integration (VLSI-Systeme, Very-Large-Scale-Integration systems) beschreibt, die analoge elektronische Schaltungen enthalten, um neuro-biologische Architekturen zu imitieren, die im Nervensystem vorliegen.
  • Anwendungen dieser neuro-biologischen Architekturen auf maschinelle Lernprozesse können beschleunigt werden, indem analoge Chips verwendet werden, die einen Phasenänderungsspeicher (PCM) enthalten. Ein PCM beruht auf einem Chalcogenid-Glas-Material, das seine Phase von kristallin zu amorph und wieder zurück ändert, wenn geeignete elektrische Ströme eingesetzt werden. Jede Phase weist ein anderes Widerstandsniveau auf, das stabil ist, bis sich die Phase ändert. Das maximale und das minimale Widerstandsniveau in einer PCM-Einheit sind die Basis für binäre Eins- oder Null-Werte.
  • PCM-Einheiten sind nicht-flüchtig, und die Zugriffs-Latenzzeiten liegen auf DRAM-Niveaus, so dass sie ein Beispiel für einen Speicher der Speicherkategorie sind. Bei der Intel-Micron-3D-XPoint-Technologie handelt es sich um einen binären Speicher auf Grundlage eines PCM. Ein PCM kann in Abhängigkeit von dem vorliegenden Verhältnis von amorpher zu kristalliner Phase mit variierenden Widerstandszuständen zwischen dem maximalen und dem minimalen Widerstandszustand programmiert werden, wobei für eine neuromorphe Berechnung ein analoger Zustand bereitgestellt wird.
  • KURZDARSTELLUNG
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist eine Phasenänderungsspeicher(PCM)-Einheit auf: eine dielektrische Schicht, eine untere Elektrode, die in der dielektrischen Schicht angeordnet ist, ein Liner-Material, das auf der unteren Elektrode angeordnet ist, ein Phasenänderungsmaterial, das auf dem Liner-Material angeordnet ist, sowie eine obere Elektrode, die auf dem Phasenänderungsmaterial und in der dielektrischen Schicht angeordnet ist.
  • Gemäß einigen Ausführungsformen weist ein Verfahren zur Herstellung einer Phasenänderungsspeicher(PCM)-Einheit auf: Bereitstellen eines Substrats, Bilden einer ersten Struktur, die eine erste dielektrische Schicht und eine untere Elektrode aufweist, wobei die untere Elektrode in der ersten dielektrischen Schicht angeordnet wird und die untere Elektrode und die ersten dielektrischen Schichten auf dem Substrat angeordnet werden, Bilden eines Liner-Materials, das auf der unteren Elektrode und in einer zweiten dielektrischen Schicht angeordnet wird, Bilden eines Phasenänderungsmaterials auf dem Liner-Material und in einer dritten dielektrischen Schicht sowie Bilden einer oberen Elektrode, die auf dem Phasenänderungsmaterial und in einer vierten dielektrischen Schicht angeordnet wird.
  • Gemäß einigen Ausführungsformen weist eine Phasenänderungsspeicher(PCM)-Einheit auf: eine dielektrische Schicht, eine erste Elektrode, die auf einer ersten Seite der dielektrischen Schicht angeordnet ist, eine zweite Elektrode, die auf einer zweiten Seite der dielektrischen Schicht angeordnet ist, die der ersten Elektrode gegenüberliegt, ein Phasenänderungsmaterial, das auf der dielektrischen Schicht und der ersten und der zweiten Elektrode angeordnet ist, sowie ein Liner-Material, das auf dem Phasenänderungsmaterial angeordnet ist.
  • Wie hierin verwendet, umfasst ein „Vereinfachen“ einer Maßnahme: Durchführen der Maßnahme, Erleichtern der Maßnahme, Helfen bei der Ausführung der Maßnahme oder Veranlassen der Ausführung der Maßnahme. Somit können, beispielhaft und nicht darauf beschränkt, Anweisungen, die auf einem Prozessor ausgeführt werden, eine Maßnahme erleichtern, die durch Anweisungen durchgeführt wird, die auf einem entfernt angeordneten Prozessor ausgeführt werden, indem geeignete Daten oder Befehle gesendet werden, um die durchzuführende Maßnahme zu bewirken oder zu unterstützen. Zur Vermeidung eines Zweifels, ob eine ausführende Person eine Maßnahme durch etwas anderes vereinfacht als durch ein Durchführen der Maßnahme, wird die Maßnahme nichtsdestoweniger durch irgendeine Entität oder eine Kombination von Entitäten durchgeführt.
  • Eine oder mehrere Ausführungsformen der Erfindung oder Elemente derselben können in Form eines Computerprogrammprodukts realisiert werden, das ein computerlesbares Speichermedium mit einem durch einen Computer nutzbaren Programmcode zur Durchführung der angezeigten Verfahrensschritte aufweist. Des Weiteren können eine oder mehrere Ausführungsformen der Erfindung oder Elemente derselben in Form eines Systems (oder einer Vorrichtung) realisiert werden, die einen Speicher und zumindest einen Prozessor aufweist, der mit dem Speicher gekoppelt ist und dahingehend wirkt, exemplarische Verfahrensschritte durchzuführen. Noch weiter können eine oder mehrere Ausführungsformen der Erfindung oder Elemente derselben bei einem weiteren Aspekt in Form von Mitteln zum Ausführen von einem oder mehreren der hierin beschriebenen Verfahrensschritte realisiert werden; die Mittel können (i) ein Hardware-Modul (Hardware-Module), (ii) ein Software-Modul (Software-Module), das (die) in einem computerlesbaren Speichermedium (oder mehreren derartigen Medien) gespeichert ist (sind) und in einem Hardware-Prozessor implementiert ist (sind), oder (iii) eine Kombination von (i) und (ii) aufweisen; jeder von (i) bis (iii) realisiert die spezifischen Techniken, die hierin dargelegt sind.
  • Techniken der vorliegenden Erfindung können wesentliche vorteilhafte technische Effekte bereitstellen. Zum Beispiel können eine oder mehrere Ausführungsformen bereitstellen:
    • eine reduzierte Widerstands-Drift in PCM-Einheiten; und
    • einen reduzierten Programmierstrom in diesen Einheiten.
  • Diese und weitere Merkmale und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung illustrativer Ausführungsformen derselben ersichtlich, die in Verbindung mit den beigefügten Zeichnungen zu lesen ist.
  • Figurenliste
  • Im Folgenden werden bevorzugte Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen detaillierter beschrieben:
    • 1 ist ein exemplarisches Kreuzschienen-Array für PCM-Kreuzungspunkt-Speicher und die neuromorphe Datenverarbeitung gemäß einigen Ausführungsformen der vorliegenden Erfindung;
    • 2 ist eine PCM-Zelle, die einen aus einem leitfähigen Oxid gebildeten Liner aufweist, gemäß einigen Ausführungsformen der vorliegenden Erfindung;
    • 3 ist eine PCM-Zelle, die einen aus einem Metall und einem leitfähigen Oxid gebildeten Liner aufweist, gemäß einigen Ausführungsformen der vorliegenden Erfindung;
    • 4 ist eine PCM-Zelle, die einen aus einem Metall gebildeten Liner aufweist, gemäß einigen Ausführungsformen der vorliegenden Erfindung;
    • 5 ist eine graphische Darstellung eines Widerstands über die Zeit hinweg für verschiedene Liner gemäß einigen Ausführungsformen der vorliegenden Erfindung;
    • 6 ist ein Flussdiagramm eines Verfahrens zur Herstellung einer PCM-Einheit gemäß einigen Ausführungsformen der vorliegenden Erfindung;
    • 7 ist eine als eine Brücken-Zelle konfigurierte PCM-Zelle gemäß einigen Ausführungsformen der vorliegenden Erfindung; und
    • 8 ist eine als eine eingegrenzte Zelle konfigurierte PCM-Zelle gemäß einigen Ausführungsformen der vorliegenden Erfindung.
  • DETAILLIERTE BESCHREIBUNG
  • Die vorliegende Anmeldung wird nunmehr unter Bezugnahme auf die folgende Erörterung und die Zeichnungen, die der vorliegenden Anmeldung beigefügt sind, detaillierter beschrieben. Es ist anzumerken, dass die Zeichnungen der vorliegenden Anmeldung nur zu illustrativen Zwecken bereitgestellt sind und die Zeichnungen als solche nicht maßstabsgetreu gezeichnet sind. Es ist außerdem anzumerken, dass gleiche und entsprechende Element mit den gleichen Bezugszeichen bezeichnet sind.
  • In der folgenden Beschreibung sind zahlreiche spezifische Details dargelegt, wie beispielsweise besondere Strukturen, Komponenten, Materialien, Abmessungen, Prozessschritte und Techniken, um ein Verständnis der verschiedenen Ausführungsformen der vorliegenden Anmeldung bereitzustellen. Für einen Fachmann ist jedoch ersichtlich, dass die verschiedenen Ausführungsformen der vorliegenden Anmeldung ohne diese spezifischen Details ausgeführt werden können. In anderen Fällen wurden allgemein bekannte Strukturen oder Prozessschritte nicht im Detail beschrieben, um zu vermeiden, die vorliegende Anmeldung zu verschleiern.
  • Mit Back-End-Of-Line (BEOL) kompatible Kreuzschienen-Arrays (siehe 1) für Phasenänderungsspeicher(PCM)-Kreuzungspunktspeicher sowie die neuromorphe Datenverarbeitung von nicht-flüchtigen Speichern können das Training von vollständig verbundenen neuralen Netzwerken beschleunigen, indem Berechnungen an der Stelle der Daten durchgeführt werden. Bei der Widerstands-Drift handelt es sich um ein Problem bei der Verwendung eines Phasenänderungsspeichers (PCM) als analoger Speicher in Einheiten für die neuromorphe Datenverarbeitung. Ausführungsformen der vorliegenden Erfindung beziehen sich auf eine verbesserte PCM-Struktur.
  • Bezugnehmend auf 1 weist die Einheit 100 eine Bit-Leitung 101, einen PCM 102, einen Liner 103 sowie eine Wortleitung 104 auf. Gemäß zumindest einer Ausführungsform weist der PCM 102 der Reihe nach eine obere Elektrode, eine Schicht aus einem Phasenänderungsmaterial, wie beispielsweise GST (Germanium-Antimon-Tellur oder Ge2Sb2Te5), ein Liner-Material sowie eine untere Elektrode auf. Gemäß einigen Ausführungsformen der vorliegenden Erfindung weist das Liner-Material eine Dünnschicht aus einem leitfähigen Oxid auf (z.B. mit Aluminium (Al) dotiertes Zinkoxid (ZnO), im Folgenden AZO). Das Liner-Material kann zum Beispiel durch Dotieren von ZnO mit Al (AZO), durch Dotieren von Indiumoxid mit Zinn (ITO) oder durch Dotieren von anderen Metalloxiden zur Herstellung eines leitfähigen Oxids oder durch Abscheiden eines leitfähigen Oxids gebildet werden.
  • Gemäß einigen Ausführungsformen der vorliegenden Erfindung wirkt der Liner als eine inerte Abdeckung. Gemäß einigen Ausführungsformen der vorliegenden Erfindung wirkt der Liner als eine thermische Barriere, die einen Wärmeverlust an die darunterliegende untere Elektrode während einer elektrischen Programmierung (einer Amorphisierung oder einer Kristallisation) des PCM reduziert. Gemäß einer oder gemäß mehreren Ausführungsformen der vorliegenden Erfindung handelt es sich bei ZnO um ein Halbleitermaterial, und dessen Widerstand kann durch eine Dotierung mit Al präzise gesteuert werden.
  • Bezugnehmend auf 2 weist der PCM 102 gemäß einigen Ausführungsformen auf: eine obere Elektrode 201 (die z.B. aus einem Metall oder einem Metallnitrid gebildet ist (aus XN, wobei es sich bei X um irgendein Übergangsmetall handeln kann, das ein stabiles Nitrid bildet, wie beispielsweise Tantal (Ta), Titan (Ti) oder Wolfram (W)), ein Phasenänderungsmaterial 202/205 (z.B. GST), ein Liner-Material 203 aus einem leitfähigen Oxid sowie eine untere Elektrode 204 (die z.B. aus einem Metall oder einem Metallnitrid gebildet ist (aus XN, wobei es sich bei X um irgendein Übergangsmetall handeln kann, das ein stabiles Nitrid bildet, wie beispielsweise Ta, Ti oder W)).
  • Das Phasenänderungsmaterial 202/205 kann einen ersten Bereich 202 und/oder einen zweiten Bereich 205 aufweisen. Es versteht sich, dass GST als ein Medium eines Speichers oder als ein Speicher nutzbar ist, das die Fähigkeit aufweist, Auswirkungen auf eine reversible Phasenänderung zu haben, wenn es schnell erwärmt und abgekühlt oder langsam erwärmt wird, wobei ein Wechsel zwischen einem amorphen Zustand und einem kristallinen Zustand erfolgt. Gemäß einer oder gemäß mehreren Ausführungsformen handelt es sich bei dem ersten Bereich 202 des GST um ein GST im amorphen Zustand, und bei dem zweiten Bereich 205 des GST handelt es sich um ein GST im kristallinen Zustand. Der Bereich 202 kann zu einem GST im kristallinen Zustand elektrisch programmiert werden. Es versteht sich, dass es sich bei den Bereichen 202 und 205 um das gleiche Material handelt und dass das Vorhandensein des Bereichs 202 von dem Zustand der Einheit abhängig ist (d.h., wenn das GST zu RESET (hoher Widerstand) amorphisiert ist, dann ist der Bereich 202 vorhanden).
  • Gemäß einigen Ausführungsformen ist der PCM 102 in einer dielektrischen Schicht 206 angeordnet. Gemäß einigen Ausführungsform kann es sich bei der dielektrischen Schicht 206 um Siliciumdioxid (SiO2), Siliciumnitrid (SiNx), Aluminiumoxid (Al2O3) etc. handeln.
  • Gemäß einigen Ausführungsformen weist der PCM 102 eine Dicke (A-A') von etwa 20 Nanometern (nm) bis 100 nm und eine laterale Abmessung (B-B') von etwa 40 nm bis 500 nm sowie eine Abmessung des unteren Kontakts von etwa 10 nm bis 50 nm auf.
  • Gemäß einigen Ausführungsformen oxidiert das Liner-Material 203 aus einem leitfähigen Oxid an Luft nicht signifikant und wirkt daher als eine inerte Abdeckung. Darüber hinaus hält das Liner-Material 203 aus einem leitfähigen Oxid seinen Widerstand aufrecht, auch wenn es (z.B. zu der Umgebung hin) freiliegt. Gemäß einigen Ausführungsformen wirkt der Liner als eine thermische Barriere zwischen dem PCM und der unteren Elektrode. Innerhalb des Liner-Materials 203 aus einem leitfähigen Oxid handelt es sich bei der Schicht, die aus einem Metalloxid besteht (z.B. aus InOx, ZnOx), um einen Halbleiter, und dessen Widerstand kann durch Dotierung mit einem Metall (z.B. mit Zinn (Sn), AI) präzise gesteuert werden. Das Liner-Material 203 aus einem leitfähigen Oxid kann mittels atomarer Schichtabscheidung (ALD) oder physikalischer Gasphasenabscheidung (PVD) abgeschieden werden. Gemäß einigen Ausführungsformen weist das Liner-Material 203 aus einem leitfähigen Oxid eine Dicke von etwa 1 Nanometer (nm) bis 15 nm auf. Gemäß einigen Ausführungsformen ist eine Dicke des Liners aus einem leitfähigen Oxid proportional zu einer Dicke der PCM-Schicht eingestellt, um gute reversible Phasenänderungs-Charakteristika zu erzielen. Zum Beispiel kann diese für die Einheiten von 4 und 8 in Abhängigkeit von der Dicke des Liners aus einem leitfähigen Oxid einen spezifischen elektrischen Widerstand aufweisen, der gleich etwa dem 0,1-fachen bis 10-fachen des spezifischen elektrischen Widerstands des kristallinen Widerstands des PCM ist.
  • Bezugnehmend auf 3 weist der PCM 102 gemäß einigen Ausführungsformen die obere Elektrode 201, die Schicht 202/205 aus GST, eine Schicht 301 aus AI über dem Liner-Material 203 aus einem leitfähigen Oxid sowie die untere Elektrode 204 auf. Der PCM 102 ist in der Schicht 206 angeordnet.
  • Bezugnehmend auf 4 weist der PCM 102 gemäß einigen Ausführungsformen die obere Elektrode 201, die Schicht 202/205 aus GST, eine Schicht 401 aus AI sowie die untere Elektrode 204 auf. Der PCM 102 ist in der Schicht 206 angeordnet.
  • Gemäß einigen Ausführungsformen kann das Metall-Liner-Material 401 aus AI bestehen und weist eine Dicke von etwa 10 Nanometern (nm) auf. Das Metall-Liner-Material 401 kann durch Sputtern, Aufdampfung, chemische Gasphasenabscheidung (CVD) etc. abgeschieden werden. Gemäß einigen Ausführungsformen kann das Metall-Liner-Material 401 nach der Abscheidung getempert werden, zum Beispiel mittels einer Formiergas(FG)-Temperung etc. Tabelle 1 listet einen Prozess für eine herkömmliche Steuerstruktur auf (Steuerung). Tabelle 1 listet des Weiteren exemplarische Liner und Strukturen und deren mittlere Widerstands-Drift bei einem Reset (d.h. des PCM) gemäß Ausführungsformen der vorliegenden Erfindung auf. In Tabelle 1 sind die Liner mit einer Temperatur wie abgeschieden (wie abgesch.) angegeben.
  • 5 ist eine graphische Darstellung 500 des Widerstands über die Zeit hinweg für verschiedene Liner gemäß einigen Ausführungsformen der vorliegenden Erfindung. Der Widerstand der herkömmlichen Einheit 501 nur mit GST ist höher als jeder von dem GST mit einem Liner 502 aus einem leitfähigen Oxid oder dem GST mit einem Liner 503 aus einem leitfähigen Oxid/AI. Tabelle 1
    Liner Struktur mittlerer Rdrift Reset
    Steuerung 200 °C, 250 °C, 300 °C TiN / GST/TaN 0,07 @ 200 °C/15 Min. Temperung 0,16 @ 250 °C/15 Min. Temperung 0,08 @ 300 °C/100 Sek. Temperung
    leitfähiges Oxid wie abgesch., 400 °C (Formiergas(FG)-Temperung) TiN (untere Elektrode) / LEITFÄHIGES OXID /GST/TaN (obere Elektrode) ~ 0,006
    Al wie abgesch., 400 °C TiN/Al/GST/TaN ~ 0,023 - 0,03
    leitfähiges Oxid / AI wie abgesch., 400 °C (FG) TiN / leitfähiges Oxid / AI /GST/TaN ∼ 0,01
  • Bezugnehmend auf 6 weist ein Verfahren zur Herstellung einer PCM-Einheit gemäß einigen Ausführungsformen auf: in Block 601 Bereitstellen eines Front-End-Of-Line(FEOL)- oder BEOL-Zwischenwafers, der eine Wortleitung und einen Liner aufweist (siehe 1), in Block 602 Bilden der dielektrischen Schicht 206, in Block 603 Bilden der unteren Elektrode 204, in Block 604 Bilden des Liner-Materials 203, in Block 605 Bilden des Phasenänderungsmaterials 202/205, in Block 606 Bilden der oberen Elektrode 201 und in Block 607 Integrieren der PCM-Einheit in einer Computer-Einheit (z.B. einschließlich des Bildens der Bit-Leitung 101).
  • Wie nachstehend beschrieben, kann die dielektrische Schicht 206 als eine Schicht oder als mehrere Schichten gebildet werden, wobei die Bildung einer Komponente, wie beispielsweise des Liner-Materials in Block 604, des Weiteren die Abscheidung und die Strukturierung einer Schicht aus dem Dielektrikum aufweisen kann.
  • Gemäß einer Ausführungsform oder gemäß mehreren Ausführungsformen wird die untere Elektrode 204 in der dielektrischen Schicht 206 eingebettet. Auch wenn eine einzelne untere Elektrode 204 beschrieben und dargestellt ist, kann eine Mehrzahl von unteren Elektroden in der dielektrischen Schicht 206 gebildet werden.
  • Gemäß einigen Ausführungsformen wird die dielektrische Schicht 206 zum Beispiel aus SiO2, Si3N4, Siliciumoxynitrid (N2OSi2), Silsesquioxanen oder mit Kohlenstoff dotierten Oxiden (d.h. Organosilicaten) gebildet, die Si-, C- und H-Atome aufweisen. Bei einigen Ausführungsformen ist die dielektrische Schicht 206 nicht porös. Bei weiteren Ausführungsformen ist die dielektrische Schicht 206 porös. Bei einigen Ausführungsformen kann ein einzelnes dielektrisches Material für die dielektrische Schicht 206 verwendet werden. Bei einer weiteren Ausführungsform kann eine Mehrzahl von dielektrischen Materialien für die dielektrische Schicht 206 verwendet werden.
  • Gemäß einigen Ausführungsformen wird die dielektrische Schicht 206 auf einem (nicht gezeigten) Basissubstrat gebildet. Das Basissubstrat kann ein Halbleitermaterial, ein Isolatormaterial und/oder ein leitfähiges Material (z.B. eine Wortleitung) aufweisen. Die dielektrische Schicht 206 kann unter Verwendung eines Abscheidungsprozesses gebildet werden, der zum Beispiel CVD, plasmaunterstützte chemische Gasphasenabscheidung (PECVD), Aufschleudern, Aufdampfung, Abscheidung aus einer chemischen Lösung etc. umfasst.
  • Bei einigen Ausführungsformen wird eine erste Öffnung in der dielektrischen Schicht 206 gebildet, und dann wird die untere Elektrode 204 innerhalb der ersten Öffnung 603 gebildet. Die erste Öffnung kann unter Verwendung von Lithographie und Ätzen gebildet werden. Ein Lithographie-Prozess weist auf: Bereitstellen eines (nicht gezeigten) Photoresist-Materials auf einer oberen Oberfläche der dielektrischen Schicht 206, Belichten des Photoresist-Materials mit einem gewünschten Strahlungsmuster, und anschließend Entwickeln des belichteten Photoresist-Materials unter Verwendung eines herkömmlichen Resist-Entwicklers. Dann wird ein Ätzprozess verwendet, um die Struktur von dem strukturierten Photoresist-Material in die darunterliegende dielektrische Schicht 206 zu transferieren. Ein Ätzprozess kann einen Trocken-Ätzprozess (wie beispielsweise reaktives lonenätzen (RIE), Ionenstrahlätzen, Plasma-Ätzen und/oder Laser-Ablation) und/oder einen nasschemischen Ätzprozess umfassen. Bei einer Ausführungsform wird RIE dazu verwendet, die Öffnung in der dielektrischen Schicht 206 bereitzustellen. Bei einigen Ausführungsformen wird ein anisotroper Ätzprozess verwendet, der eine Öffnung mit vertikalen Seitenwänden bereitstellt. Bei weiteren Ausführungsformen wird ein isotroper Ätzprozess verwendet, der eine Öffnung mit nicht vertikalen (d.h., mit schrägen) Seitenwänden bereitstellt. Im Anschluss an den Struktur-Transfer kann das Photoresist-Material unter Verwendung eines Resist-Ablöseprozesses entfernt werden, wie zum Beispiel eines Veraschungs-Prozesses.
  • Nach dem Bilden der Öffnung innerhalb der dielektrischen Schicht 206 wird die untere Elektrode 204 in Block 603 durch Abscheidung eines leitfähigen metallischen Materials in der Öffnung gebildet. Gemäß einigen Ausführungsformen handelt es sich bei dem leitfähigen metallischen Material, das die untere Elektrode 204 bereitstellt, zum Beispiel um Titannitrid (TiN), Wolfram (W), Silber (Ag), Gold (Au), Aluminium (Al) oder einen mehrschichtigen Stapel aus denselben. Das leitfähige metallische Material kann durch einen Abscheidungsprozess gebildet werden, wie zum Beispiel durch CVD, PECVD, physikalische Gasphasenabscheidung (PVD), Sputtern, atomare Schichtabscheidung (ALD) oder Plattieren. Auf die Abscheidung des metallischen Materials, das die untere Elektrode 204 bereitstellt, kann in einem Fall, in dem die dielektrische Schicht 206 in mehreren Schichten abgeschieden wird, ein Planarisierungsprozess oder ein Zurückätzprozess folgen.
  • Gemäß einigen Ausführungsformen wird die untere Elektrode 204 durch Abscheidung eines leitfähigen metallischen Materials gefolgt von einer Strukturierung des abgeschiedenen leitfähigen metallischen Materials durch Lithographie und Ätzen auf einer Oberfläche eines (nicht gezeigten) Basissubstrats gebildet. Die dielektrische Schicht 206 kann dann durch Abscheidung eines dielektrischen Materials gefolgt von einem Planarisierungs- oder einem Zurückätzprozess gebildet werden.
  • Gemäß einer Ausführungsform oder gemäß mehreren Ausführungsformen der vorliegenden Erfindung wird eine zweite Öffnung in der dielektrischen Schicht 206 gebildet (z.B. in einem zweiten Bereich der dielektrischen Schicht 206, der über der unteren Elektrode 204 ausgebildet ist), und in Block 604 wird das Liner-Material 203 in der zweiten Öffnung gebildet. Gemäß einigen Ausführungsformen kann das Liner-Material 203 durch atomare Schichtabscheidung (ALD) oder durch Sputtern abgeschieden werden. Gemäß zumindest einer Ausführungsform wird das Liner-Material 203 unter Verwendung ähnlicher Prozessschritte wie jenen in Verbindung mit der unteren Elektrode 204 beschriebenen nach der Abscheidung planarisiert.
  • Gemäß einer Ausführungsform oder gemäß mehreren Ausführungsformen der vorliegenden Erfindung wird eine dritte Öffnung in der dielektrischen Schicht 206 gebildet (z.B. in einem dritten Bereich der dielektrischen Schicht 206, der über dem Liner-Material 203 ausgebildet ist), und in Block 605 wird das Phasenänderungsmaterial 202/205 in der dritten Öffnung gebildet. Das Phasenänderungsmaterial 202/205 kann den ersten und/oder den zweiten Bereich 202/205 aus GST aufweisen. Gemäß zumindest einer Ausführungsform wird das Phasenänderungsmaterial 202/205 nach der Abscheidung ähnlich wie bei den in Verbindung mit der unteren Elektrode 204 beschriebenen Prozessschritten planarisiert.
  • Gemäß einer Ausführungsform oder gemäß mehreren Ausführungsformen der vorliegenden Erfindung wird eine vierte Öffnung in der dielektrischen Schicht 206 gebildet (z.B. in einem dritten Bereich der dielektrischen Schicht 206, der über dem Phasenänderungsmaterial 202/205 ausgebildet ist), und in Block 606 wird die obere Elektrode 201 in der vierten Öffnung gebildet. Diese Ausführungsform weist Prozessschritte für ein Planarisieren der oberen Elektrode 201 ähnlich jenen in Verbindung mit der unteren Elektrode 204 beschriebenen auf.
  • Rekapitulation:
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist eine Phasenänderungsspeicher(PCM)-Einheit auf: eine dielektrische Schicht 206, eine untere Elektrode 204, die in der dielektrischen Schicht angeordnet ist, ein Liner-Material 203, das auf der unteren Elektrode und in der dielektrischen Schicht angeordnet ist, ein Phasenänderungsmaterial 202/205, das auf dem Liner-Material und in der dielektrischen Schicht angeordnet ist, sowie eine obere Elektrode 201, die auf dem Phasenänderungsmaterial und in der dielektrischen Schicht angeordnet ist.
  • Gemäß einigen Ausführungsformen weist ein Verfahren zur Herstellung einer Phasenänderungsspeicher(PCM)-Einheit auf: Bereitstellen eines Substrats 601, Bilden einer ersten Struktur 602/603, die eine erste dielektrische Schicht und eine untere Elektrode aufweist, wobei die untere Elektrode in der ersten dielektrischen Schicht angeordnet wird und die untere Elektrode und die ersten dielektrischen Schichten auf dem Substrat angeordnet werden, Bilden eines Liner-Materials 604, das auf der unteren Elektrode und in einer zweiten dielektrischen Schicht angeordnet wird, Bilden eines Phasenänderungsmaterials 605 auf dem Liner-Material und in einer dritten dielektrischen Schicht sowie Bilden einer oberen Elektrode 606, die auf dem Phasenänderungsmaterial und in einer vierten dielektrischen Schicht angeordnet wird.
  • Gemäß einer Ausführungsform oder gemäß mehreren Ausführungsformen kann eine PCM-Einheit verschiedene weitere Konfigurationen aufweisen (siehe zum Beispiel 7 und 8). Eine PCM-Einheit gemäß einigen Ausführungsformen ist zum Beispiel als eine Brücken-Zelle 700 konfiguriert (siehe 7), die ein über einem dünnen PCM 704 angeordnetes Liner-Material 705 aus einem leitfähigen Oxid aufweist. Der PCM 704 ist auf einer ersten und einer zweiten Metall-Elektrode 701 und 702 ausgebildet, die durch ein Zwischendielektrikum (ILD) 703 getrennt sind.
  • Gemäß einigen Ausführungsformen ist eine PCM-Einheit als eine eingegrenzte Zelleneinheit 800 konfiguriert (siehe 8), die ein leitfähiges Oxid 805 aufweist, das einen in einer Zwischenschicht 807 ausgebildeten Durchkontakt 806 auskleidet und den PCM 804 umgibt. Die eingegrenzte Zelleneinheit weist eine obere Elektrode 801 und eine untere Elektrode 802 auf, die jeweils in einem Dielektrikum, z.B. 803, angeordnet sind. Die obere Elektrode 801 ist über dem Durchkontakt angeordnet und befindet sich in Kontakt mit oberen Oberflächen des leitfähigen Oxids 805 und des PCM 804. Die untere Elektrode 802 ist unter dem Durchkontakt angeordnet und befindet sich in Kontakt mit einer unteren Oberfläche des leitfähigen Oxids 805.
  • Gemäß einigen Ausführungsformen können die Seitenwände des Durchkontakts 806 unterschiedliche Konfigurationen aufweisen, bei denen es sich zum Beispiel um vertikale Seitenwände handelt. Gemäß einigen Ausführungsformen kann der Liner 805 nur auf den Seitenwänden des Durchkontakts 806 derart angeordnet sein, dass sich eine untere Oberfläche des PCM 804 direkt in Kontakt mit der oberen Elektrode 801 und der unteren Elektrode 802 befindet. Gemäß einer Ausführungsform oder gemäß mehreren Ausführungsformen ist der PCM 804 durch den Liner 805 von einer oder mehreren der Elektroden 801 bis 802 getrennt.
  • Wie in 7 und 8 dargestellt und wie hierin beschrieben, ist das Vorhandensein des amorphen PCM(a-PCM)-Bereichs 202 des PCM von dem Zustand der Einheit abhängig.
  • Rekapitulation:
  • Gemäß einer Ausführungsform der vorliegenden Erfindung weist eine Phasenänderungsspeicher(PCM)-Einheit 102 auf: eine dielektrische Schicht 206, eine untere Elektrode 204, die in der dielektrischen Schicht angeordnet ist, ein Liner-Material 203, das auf der unteren Elektrode angeordnet ist, ein Phasenänderungsmaterial 205, das auf dem Liner-Material angeordnet ist, sowie eine obere Elektrode 201, die auf dem Phasenänderungsmaterial und in der dielektrischen Schicht angeordnet ist.
  • Gemäß einigen Ausführungsformen weist ein Verfahren zur Herstellung einer Phasenänderungsspeicher(PCM)-Einheit auf: Bereitstellen eines Substrats 601, Bilden einer ersten Struktur, die eine erste dielektrische Schicht 602 und eine untere Elektrode 603 aufweist, wobei die untere Elektrode in der ersten dielektrischen Schicht angeordnet wird und die untere Elektrode und die ersten dielektrischen Schichten auf dem Substrat angeordnet werden, Bilden eines Liner-Materials 604, das auf der unteren Elektrode und in einer zweiten dielektrischen Schicht angeordnet wird, Bilden eines Phasenänderungsmaterials 605 auf dem Liner-Material und in einer dritten dielektrischen Schicht sowie Bilden einer oberen Elektrode 606, die auf dem Phasenänderungsmaterial und in einer vierten dielektrischen Schicht angeordnet wird.
  • Gemäß einigen Ausführungsformen weist eine Phasenänderungsspeicher(PCM)-Einheit auf: eine dielektrische Schicht 703, eine erste Elektrode 701, die auf einer ersten Seite der dielektrischen Schicht angeordnet ist, eine zweite Elektrode 702, die auf einer zweiten Seite der dielektrischen Schicht angeordnet ist, die der ersten Elektrode gegenüberliegt, ein Phasenänderungsmaterial 704, das auf der dielektrischen Schicht und der ersten und der zweiten Elektrode angeordnet ist, sowie ein Liner-Material 705, das auf dem Phasenänderungsmaterial angeordnet ist.
  • Es versteht sich, dass die vorliegende Erfindung in Bezug auf eine gegebene illustrative Architektur beschrieben wird; weitere Architekturen, Strukturen, Substratmaterialien und Prozessmerkmale und -schritte können jedoch innerhalb des Umfangs der vorliegenden Erfindung variiert werden.
  • Es versteht sich außerdem, dass, wenn auf ein Element, wie beispielsweise eine Schicht, einen Bereich oder ein Substrat, als „auf“ oder „über“ einem anderen Element liegend Bezug genommen wird, sich dieses direkt auf dem anderen Element befinden kann oder auch dazwischenliegende Elemente vorhanden sein können. Wenn auf ein Element als „direkt auf“ oder „direkt über“ einem anderen Element liegend Bezug genommen wird, sind dagegen keine dazwischenliegenden Elemente vorhanden. Es versteht sich außerdem, dass, wenn auf ein Element als „verbunden“ oder „gekoppelt“ mit einem anderen Element Bezug genommen wird, dieses direkt mit dem anderen Element verbunden oder gekoppelt sein kann oder dazwischenliegende Elemente vorhanden sein können. Wenn auf ein Element als „direkt verbunden“ oder „direkt gekoppelt“ mit einem anderen Element Bezug genommen wird, sind dagegen keine dazwischenliegenden Elemente vorhanden.
  • Die vorliegenden Ausführungsformen können einen Entwurf für einen integrierten Schaltkreis-Chip aufweisen, der in einer graphischen Computer-Programmiersprache erzeugt werden kann und in einem Computerspeichermedium gespeichert werden kann (wie beispielsweise auf einer Diskette, einem Band, in einem physischen Festplattenlaufwerk oder in einem virtuellen Festplattenlaufwerk, wie beispielsweise in einem Speicherzugriffs-Netzwerk). Wenn der Konstrukteur keine Chips oder photolitographischen Masken herstellt, die für eine Herstellung von Chips verwendet werden, kann der Konstrukteur den resultierenden Entwurf durch physische Mittel (z.B. durch Bereitstellen einer Kopie des Speichermediums, das den Entwurf speichert) oder auf elektronischem Weg (z.B. durch das Internet) an derartige Unternehmen direkt oder indirekt übermitteln. Der gespeicherte Entwurf wird dann in ein geeignetes Format (z.B. GDSII) für die Herstellung von photolithographischen Masken umgewandelt, die typischerweise mehrere Kopien des fraglichen Chip-Entwurfs aufweisen, die auf einem Wafer zu bilden sind. Die photolithographischen Masken werden dazu verwendet, Bereiche des Wafers (und/oder der Schichten auf diesem) zu definieren, die geätzt oder auf andere Weise bearbeitet werden sollen.
  • Für die Herstellung von integrierten Schaltkreis-Chips können Verfahren verwendet werden, wie sie hierin beschrieben sind. Die resultierenden integrierten Schaltkreis-Chips können von dem Hersteller in Form von Roh-Wafern (das heißt, als ein einzelner Wafer, der mehrere ungepackt Chips aufweist), als ein blanker Einzelchip oder in einer gepackten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzel-Chip-Packung (wie beispielsweise einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Mehrfach-Chip-Packung montiert (wie beispielsweise einem Keramikträger, der entweder Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen oder beide aufweist). In jedem Fall wird der Chip dann mit anderen Chips, diskreten Schaltungselementen und/oder anderen signalverarbeitenden Einheiten als Teil entweder (a) eines Zwischenprodukts, wie beispielsweise einer Hauptplatine, oder (b) eines Endprodukts integriert. Bei dem Endprodukt kann es sich um irgendein Produkt, das integrierte Schaltkreischips aufweist, in einem Bereich von Spielzeug und anderen Low-End-Anwendungen bis zu hochentwickelten Computer-Produkten handeln, die eine Anzeige, eine Tastatur oder eine andere Eingabe-Vorrichtung sowie einen Zentralprozessor aufweisen.
  • Es versteht sich außerdem, dass Materialverbindungen in Bezug auf aufgelistete Elemente beschrieben werden, z.B. SiGe. Diese Verbindungen weisen unterschiedliche Anteile der Elemente innerhalb der Verbindung auf, z.B. weist SiGe SixGe1-x etc. auf, wobei x kleiner als oder gleich 1 ist. Darüber hinaus können weitere Elemente in der Verbindung enthalten sein und weiter gemäß den vorliegenden Grundgedanken funktionieren. Auf die Verbindungen mit zusätzlichen Elementen wird hierin als Legierungen Bezug genommen.
  • Eine Bezugnahme in der Beschreibung auf „die eine Ausführungsform“ oder „eine Ausführungsform“ der vorliegenden Grundgedanken ebenso wie auf weitere Variationen derselben bedeutet, dass ein spezielles Merkmal, eine spezielle Struktur, eine spezielle Eigenschaft und so weiter, die in Verbindung mit der Ausführungsform beschrieben sind, in zumindest der einen Ausführungsform der vorliegenden Grundgedanken enthalten ist. Somit beziehen sich die Erscheinungsformen des Begriffs „in der einen Ausführungsform“ oder „in einer Ausführungsform“ ebenso wie irgendwelche weitere Variationen, die an verschiedenen Stellen überall in der Beschreibung auftauchen, nicht zwangsläufig alle auf die gleiche Ausführungsform.
  • Das Flussdiagramm und die Blockschaubilder in den Figuren stellen die Architektur, die Funktionalität sowie den Betrieb möglicher Ausführungen von Systemen, Verfahren und Computer-Programmprodukten gemäß verschiedenen Ausführungsformen der vorliegenden Erfindung dar. In dieser Hinsicht kann jeder Block in dem Flussdiagramm oder den Blockschaubildern ein Modul, ein Segment oder einen Bereich von Anweisungen repräsentieren, das oder der eine oder mehrere ausführbare Anweisungen für eine Implementierung der spezifizierten logischen Funktion(en) aufweist. Bei einigen alternativen Ausführungen können die in den Blöcken vermerkten Funktionen in einer anderen Reihenfolge als in den Figuren vermerkt auftreten. Zum Beispiel können zwei Blöcke, die aufeinanderfolgend gezeigt sind, in Wirklichkeit im Wesentlichen gleichzeitig ausgeführt werden, oder die Blöcke können mitunter in Abhängigkeit von der involvierten Funktionalität in der umgekehrten Reihenfolge ausgeführt werden. Es ist außerdem anzumerken, dass jeder Block der Blockschaubilder und/oder der Flussdiagramm-Darstellung und Kombinationen von Blöcken in den Blockschaubildern und/oder der Flussdiagramm-Darstellung durch auf einer Hardware für spezielle Zwecke beruhende Systeme realisiert werden können, welche die spezifizierten Funktionen oder Handlungen durchführen oder Kombinationen von Hardware für einen speziellen Zweck und Computer-Anweisungen ausführen.
  • Die hierin verwendete Terminologie dient nur dem Zweck, spezielle Ausführungsformen zu beschreiben, und soll die Erfindung nicht beschränken. Wie hierin verwendet, sollen die Singularformen „einer/eine/eines“, „einer/eine/eines“ sowie „der/die/das“ auch die Pluralformen enthalten, wenn nicht der Kontext klar etwas anderes anzeigt. Es versteht sich des Weiteren, dass die Begriffe „weist auf“ und/oder „aufweisend“, wenn sie in dieser Beschreibung verwendet werden, das Vorhandensein von angegebenen Merkmalen, ganzen Zahlen, Schritten, Vorgängen, Elementen und/oder Komponenten spezifizieren, das Vorhandensein oder die Hinzufügung von einem/einer oder mehreren anderen Merkmalen, ganzen Zahlen, Schritten, Vorgängen, Elementen, Komponenten und/oder Gruppen derselben nicht ausschließen.
  • Die entsprechenden Strukturen, Materialien, Handlungen und Äquivalente sämtlicher Mittel oder Schritt-plus-Funktion-Elementen in den nachstehenden Ansprüchen sollen jegliche Struktur, jegliches Material oder jegliche Handlung für ein Durchführen der Funktion in Kombination mit anderen beanspruchten Elementen umfassen, wie spezifisch beansprucht. Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zu Zwecken der Darstellung präsentiert, sollen jedoch nicht erschöpfend oder beschränkt auf die offenbarten Ausführungsformen sein. Für den Fachmann sind viele Modifikationen und Variationen ersichtlich, ohne von dem Umfang und Inhalt der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Grundgedanken der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber auf dem Markt zu findenden Technologien am besten zu erläutern oder andere Fachleute in die Lage zu versetzen, die hierin offenbarten Ausführungsformen zu verstehen.

Claims (16)

  1. Phasenänderungsspeicher(PCM)-Einheit, die aufweist: eine dielektrische Schicht; eine untere Elektrode, die in der dielektrischen Schicht angeordnet ist; ein Liner-Material, das auf der unteren Elektrode angeordnet ist; ein Phasenänderungsmaterial, das auf dem Liner-Material angeordnet ist; und eine obere Elektrode, die auf dem Phasenänderungsmaterial und in der dielektrischen Schicht angeordnet ist.
  2. PCM nach Anspruch 1, wobei die untere Elektrode aus einem von einem ersten Metall und einem ersten Metallnitrid gebildet ist und die obere Elektrode aus einem von einem zweiten Metall und einem zweiten Metallnitrid gebildet ist, wobei die untere Elektrode und die obere Elektrode aus einem von einem gleichen Material und einem unterschiedlichen Material gebildet sind.
  3. PCM nach Anspruch 1, wobei das Liner-Material und das Phasenänderungsmaterial in der dielektrischen Schicht angeordnet sind.
  4. PCM nach Anspruch 1, wobei die dielektrische Schicht eine erste dielektrische Schicht und eine zweite dielektrische Schicht umfasst und die untere Elektrode in der ersten dielektrischen Schicht ausgebildet ist und die obere Elektrode in der zweiten dielektrischen Schicht ausgebildet ist, wobei das Liner-Material und das Phasenänderungsmaterial in einem Durchkontakt angeordnet sind, der in einer Zwischenschicht zwischen der ersten dielektrischen Schicht und der zweiten dielektrischen Schicht ausgebildet ist, und wobei sich das Liner-Material des Weiteren in Kontakt mit der oberen Elektrode und der unteren Elektrode befindet.
  5. PCM nach Anspruch 1, wobei das Liner-Material eine Dünnschicht aus einem leitfähigen Oxid aufweist.
  6. PCM nach Anspruch 5, wobei es sich bei der Dünnschicht aus einem leitfähigen Oxid um eines von mit AI dotiertem ZnO (AZO), dotiertem Indiumoxid mit Zinn (ITO) und einem dotierten Metalloxid handelt.
  7. PCM nach Anspruch 1, wobei das Liner-Material des Weiteren eine aus Al gebildete Metallschicht aufweist, die über einer Dünnschicht aus einem leitfähigen Oxid angeordnet ist.
  8. PCM nach Anspruch 7, wobei es sich bei der Dünnschicht aus einem leitfähigen Oxid um mit Al dotiertes ZnO (AZO) handelt.
  9. PCM nach Anspruch 1, wobei es sich bei dem Liner-Material um eine AI-Schicht handelt.
  10. PCM nach Anspruch 1, wobei die dielektrische Schicht eine Mehrzahl von dielektrischen Schichten aufweist.
  11. Verfahren zum Herstellen einer Phasenänderungsspeicher(PCM)-Einheit, das aufweist: Bereitstellen eines Substrats; Bilden einer ersten Struktur, die eine erste dielektrische Schicht und eine untere Elektrode aufweist, wobei die untere Elektrode in der ersten dielektrischen Schicht angeordnet ist und die untere Elektrode und die ersten dielektrischen Schichten auf dem Substrat angeordnet sind; Bilden eines Liner-Materials, das auf der unteren Elektrode und in einer zweiten dielektrischen Schicht angeordnet wird; Bilden eines Phasenänderungsmaterials auf dem Liner-Material und in einer dritten dielektrischen Schicht; und Bilden einer oberen Elektrode, die auf dem Phasenänderungsmaterial und in einer vierten dielektrischen Schicht angeordnet wird.
  12. Verfahren nach Anspruch 11, wobei das Bilden des Liner-Materials des Weiteren aufweist: Bilden einer Dünnschicht aus einem leitfähigen Oxid auf der unteren Elektrode; und Bilden einer Metallschicht auf der Dünnschicht aus einem leitfähigen Oxid.
  13. Verfahren nach Anspruch 12, wobei die Metallschicht aus Al gebildet wird.
  14. Verfahren nach Anspruch 12, wobei es sich bei der Dünnschicht aus einem leitfähigen Oxid um eines von mit Al dotiertem ZnO (AZO), dotiertem Indiumoxid mit Zinn (ITO) oder einem dotierten Metalloxid handelt.
  15. Verfahren nach Anspruch 11, das des Weiteren ein aufeinanderfolgendes Abscheiden und Strukturieren der ersten, der zweiten, der dritten und der vierten dielektrischen Schicht aufweist.
  16. Phasenänderungsspeicher(PCM)-Einheit, die aufweist: eine dielektrische Schicht; eine erste Elektrode, die auf einer ersten Seite der dielektrischen Schicht angeordnet ist; eine zweite Elektrode, die auf einer zweiten Seite der dielektrischen Schicht angeordnet ist, die der ersten Elektrode gegenüberliegt; ein Phasenänderungsmaterial, das auf der dielektrischen Schicht und der ersten und der zweiten Elektrode angeordnet ist; und ein Liner-Material, das auf dem Phasenänderungsmaterial angeordnet ist.
DE102021122555.8A 2020-09-28 2021-08-31 Phasenänderungsspeicher (pcm) mit einem die widerstandsdrift reduzierenden liner Pending DE102021122555A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/034,057 2020-09-28
US17/034,057 US11805711B2 (en) 2020-09-28 2020-09-28 Phase-change memory (PCM) including liner reducing resistance drift

Publications (1)

Publication Number Publication Date
DE102021122555A1 true DE102021122555A1 (de) 2022-03-31

Family

ID=80624624

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021122555.8A Pending DE102021122555A1 (de) 2020-09-28 2021-08-31 Phasenänderungsspeicher (pcm) mit einem die widerstandsdrift reduzierenden liner

Country Status (5)

Country Link
US (1) US11805711B2 (de)
JP (1) JP2022055333A (de)
CN (1) CN114284429A (de)
DE (1) DE102021122555A1 (de)
GB (1) GB2600544B (de)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220037000A (ko) * 2020-09-16 2022-03-24 삼성전자주식회사 정보 저장 물질 패턴을 포함하는 반도체 장치
US11430954B2 (en) * 2020-11-30 2022-08-30 International Business Machines Corporation Resistance drift mitigation in non-volatile memory cell
US11957069B2 (en) * 2021-10-22 2024-04-09 International Business Machines Corporation Contact resistance of a metal liner in a phase change memory cell

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200633193A (en) 2004-12-02 2006-09-16 Koninkl Philips Electronics Nv Non-volatile memory
EP2034536B1 (de) 2007-09-07 2010-11-17 STMicroelectronics Srl Phasenwechsel-Speichervorrichtung für Multibit-Speicherung
KR101168977B1 (ko) 2007-11-19 2012-07-26 삼성전자주식회사 콘택홀에 인접한 층간절연막 상에 성장 방지막을 갖는집적회로 메모리 소자의 제조 방법
US8284596B2 (en) 2008-06-09 2012-10-09 Qimonda Ag Integrated circuit including an array of diodes coupled to a layer of resistance changing material
US8648326B2 (en) 2011-07-27 2014-02-11 International Business Machines Corporation Phase change memory electrode with sheath for reduced programming current
US8686389B1 (en) 2012-10-16 2014-04-01 Intermolecular, Inc. Diffusion barrier layer for resistive random access memory cells
US8912518B2 (en) 2012-11-08 2014-12-16 Intermolecular, Inc. Resistive random access memory cells having doped current limiting layers
US9627612B2 (en) 2014-02-27 2017-04-18 International Business Machines Corporation Metal nitride keyhole or spacer phase change memory cell structures
TWI548127B (zh) 2014-09-19 2016-09-01 華邦電子股份有限公司 電阻式隨機存取記憶體
US9627055B1 (en) 2015-12-26 2017-04-18 Intel Corporation Phase change memory devices and systems having reduced voltage threshold drift and associated methods
US10256406B2 (en) * 2016-05-16 2019-04-09 Micron Technology, Inc. Semiconductor structures including liners and related methods
US10373679B1 (en) 2016-05-24 2019-08-06 SK Hynix Inc. Electronic device and method for reading data of resistive memory cell including drift recovery
US11289647B2 (en) 2017-10-19 2022-03-29 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive random access memory device
KR102496377B1 (ko) 2017-10-24 2023-02-06 삼성전자주식회사 저항변화 물질층을 가지는 비휘발성 메모리소자
US10297312B1 (en) 2017-12-06 2019-05-21 Sandisk Technologies Llc Resistive memory cell programmed by metal alloy formation and method of operating thereof
US11158788B2 (en) 2018-10-30 2021-10-26 International Business Machines Corporation Atomic layer deposition and physical vapor deposition bilayer for additive patterning
US10741756B1 (en) * 2019-05-29 2020-08-11 International Business Machines Corporation Phase change memory with a patterning scheme for tantalum nitride and silicon nitride layers

Also Published As

Publication number Publication date
CN114284429A (zh) 2022-04-05
GB2600544A (en) 2022-05-04
JP2022055333A (ja) 2022-04-07
US20220102626A1 (en) 2022-03-31
US11805711B2 (en) 2023-10-31
GB2600544B (en) 2023-01-11

Similar Documents

Publication Publication Date Title
DE60320373T2 (de) Herstellungsverfahren für nichtflüchtige widerstandsveränderbare bauelemente und herstellungsverfahren für silber-selenide beinhaltende strukturen
DE102021122555A1 (de) Phasenänderungsspeicher (pcm) mit einem die widerstandsdrift reduzierenden liner
US7432206B2 (en) Self-aligned manufacturing method, and manufacturing method for thin film fuse phase change ram
DE102008028802B4 (de) Verfahren zur Herstellung einer Speicherzelle, die eine vertikale Diode einschliesst
DE602005001924T2 (de) Verfahren zur Herstellung eines nicht-flüchtigen Speicherbauelements aus elektrischem Widerstandsmaterial
DE10339070B4 (de) Herstellungsverfahren für einen Lateralen Phasenwechsel-Speicher
DE60310452T2 (de) Speicher mit zugriffsbauelement sowie herstellungsverfahren dafür
DE60307214T2 (de) Verfahren zur Herstellung eines resistiven 1T1R Speicherzellenfeldes
DE102008008679A1 (de) Verfahren zum Herstellen einer Phasenänderungs-Speichervorrichtung mit säulenförmiger Bottom-Elektrode
DE102005025209B4 (de) Halbleiterspeicherbauelement, elektronisches System und Verfahren zur Herstellung eines Halbleiterspeicherbauelements
DE102004052611A1 (de) Verfahren zur Herstellung einer mit einem Füllmaterial mindestens teilweise gefüllten Öffnung, Verfahren zur Herstellung einer Speicherzelle und Speicherzelle
DE112011101925T5 (de) Integration eines Phasenwechselspeicherprozesses mit einer Maske
DE102007040826A1 (de) Integrierter Schaltkreis mit einer Zelle mit einer Schicht veränderbarer Resistivität
DE102008045963A1 (de) Mehrpegelspeicher und Verfahren zum Betreiben derselben
DE102008018741A1 (de) Integrierte Schaltung, die eine Spacer-Materialschicht einschliesst
DE112021001020T5 (de) Phasenwechselspeicher mit mehrfachstapeln von pcm-materialien
DE102007017252A1 (de) Phasenwechselspeicher
DE112021005997T5 (de) Magnetoresistive zwei-bit-direktzugriffsspeicher-zelle
DE112021006731T5 (de) Mehrschichtige phasenwechsel-speichereinheit
DE102007037245A1 (de) Integrierte Schaltung, Widerstandsänderungsspeichervorrichtung, Speichermodul sowie Verfahren zum Herstellen einer integrierten Schaltung
DE112021005571T5 (de) Phasenwechselspeicherzelle mit einem projektions-liner
DE102020133522A1 (de) Speicherarray-source-/drain-elektrodenstrukturen
DE112022003125T5 (de) Magnetoresistives spin-orbit-torque-direktzugriffsspeicher-array
DE112021005680T5 (de) Phasenwechselspeicherzelle
DE112021005520T5 (de) Widerstands-drift-abschwächung in einer nicht-flüchtigen speicherzelle

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R016 Response to examination communication
R079 Amendment of ipc main class

Free format text: PREVIOUS MAIN CLASS: H01L0045000000

Ipc: H10N0070000000