DE102008028802B4

DE102008028802B4 - Verfahren zur Herstellung einer Speicherzelle, die eine vertikale Diode einschliesst

Info

Publication number: DE102008028802B4
Application number: DE102008028802.0A
Authority: DE
Inventors: Jan Boris Philipp; Dr. Happ Thomas
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2007-06-21
Filing date: 2008-06-17
Publication date: 2015-02-05
Anticipated expiration: 2028-06-18
Also published as: DE102008028802A1; US20080315359A1; US7838860B2

Abstract

Verfahren zur Herstellung einer Speicherzelle, wobei das Verfahren umfasst: Bereitstellen eines Wafers, der eine Schicht aus einer hoch dotierten ersten Polaritätsregion, eine Schicht aus einer niedrig dotierten ersten Polaritätsregion über der Schicht aus einer hoch dotierten ersten Polaritätsregion, eine Schicht aus einer zweiten Polaritätsregion über der Schicht aus einer niedrig dotierten ersten Polaritätsregion, eine Silicidschicht über der Schicht aus einer zweiten Polaritätsregion und ein Elektrodenmaterial über der Silicidschicht umfasst; Ätzen des Elektrodenmaterials, um eine Säule aus Elektrodenmaterial zu bilden; Ausbilden von Spacern an Seitenwänden der Säule aus Elektrodenmaterial; Ätzen der Silicidschicht, der Schicht aus einer zweiten Polaritätsregion und der Schicht aus einer niedrig dotierten ersten Polaritätsregion selbstausrichtend an den Seitenwänden des Spacers, um einen Silicidkontakt und eine Diode zu bilden; Erzeugen eines resistiven Speicherelements, das die erste Elektrode berührt; und Erzeugen einer zweiten Elektrode, die das resistive Speicherelement berührt.

Description

Hintergrund
Eine Art von Speicher ist ein resistiver Speicher. Ein resistiver Speicher nutzt den Widerstandswert eines Speicherelements, um eines oder mehrere Datenbits zu speichern. Beispielsweise kann ein Speicherelement, das so programmiert ist, dass es einen hohen Widerstandswert aufweist, einen logischen Datenbitwert „1” darstellen, und ein Speicherelement, das so programmiert ist, dass es einen niedrigen Widerstandswert aufweist, kann eine logischen Datenbitwert „0” darstellen. Der Widerstandswert des Speicherelements wird in der Regel elektrisch durch Anlegen eines Spannungsimpulses oder eines Stromimpulses an das Speicherelement geändert.
Eine Art von resistivem Speicher ist ein Phasenwechselspeicher. Ein Phasenwechselspeicher verwendet ein Phasenwechselmaterial in dem resistiven Speicherelement. Das Phasenwechselmaterial zeigt mindestens zwei unterschiedliche Zustände. Die Zustände des Phasenwechselmaterials können als der amorphe Zustand und der kristalline Zustand bezeichnet werden, wobei der amorphe Zustand eine weniger geordnete Atomstruktur beinhaltet und der kristalline Zustand ein stärker geordnetes Gitter beinhaltet. Der amorphe Zustand zeigt üblicherweise eine höhere Resistivität als der kristalline Zustand. Einige Phasenwechselmaterialien zeigen auch mehrere kristalline Zustände, z. B. einen flächenzentriert kubischen (face-centered cubic, FCC) Zustand und einen hexagonal dichtest gepackten (hexagonal closest packing, HCP) Zustand, die unterschiedliche Resistivitäten aufweisen und verwendet werden können, um Datenbits zu speichern. In der folgenden Beschreibung bezeichnet der amorphe Zustand allgemein den Zustand mit der höheren Resistivität, und der kristalline Zustand bezeichnet allgemein den Zustand mit der niedrigeren Resistivität.
Phasenwechsel in Phasenwechselmaterialien können reversibel induziert werden. Auf diese Weise kann der Speicher ansprechend auf Temperaturänderungen vom amorphen Zustand in den kristallinen Zustand und vom kristallinen Zustand in den amorphen Zustand wechseln. Die Temperaturänderungen des Phasenwechselmaterials können dadurch erreicht werden, dass man Strom durch das Phasenwechselmaterial selbst schickt oder Strom durch einen Widerstandsheizer schickt, der dem Phasenwechselmaterial benachbart ist. Anhand von beiden Verfahren bewirkt eine gesteuerte Erwärmung des Phasenwechselmaterials einen steuerbaren Phasenwechsel im Phasenwechselmaterial.
Ein Phasenwechselspeicher, der ein Speicherfeld bzw. Speicher-Array mit einer Vielzahl von Speicherzellen, die aus Phasenwechselmaterial bestehen, aufweist, kann unter Ausnutzung der Speicherzustände des Phasenwechselmaterials so programmiert werden, dass es Daten speichert. Eine Möglichkeit, Daten aus einer solchen Phasenwechsel-Speichervorrichtung auszulesen bzw. in diese zu schreiben, besteht darin, einen Strom- und/oder einen Spannungsimpuls, der an das Phasenwechselmaterial angelegt wird, zu steuern. Der Pegel des Stroms und/oder der Spannung entspricht im Allgemeinen der Temperatur, die im Phasenwechselmaterial der einzelnen Speicherzellen induziert wird.
Um Phasenwechselspeicher mit höherer Dichte zu erhalten, kann eine Phasenwechsel-Speicherzelle mehrere Datenbits speichern. Eine Multibit-Speicherung in einer Phasenwechsel-Speicherzelle kann dadurch erreicht werden, dass das Phasenwechselmaterial so programmiert wird, dass es Zwischenwiderstandswerte oder -zustände aufweist, wo die Multibit- oder Mehrpegel-Phasenwechsel-Speicherzelle auf mehr als zwei Zustände geschrieben werden kann. Wenn die Phasenwechsel-Speicherzelle auf einen von drei unterschiedlichen Widerstandspegeln programmiert wird, können 1,5 Datenbits pro Zelle gespeichert werden. Wenn die Phasenwechsel-Speicherzelle auf einen von vier unterschiedlichen Widerstandspegeln programmiert wird, können zwei Datenbits pro Zelle gespeichert werden, und so weiter. Um eine Phasenwechsel-Speicherzelle auf einen Zwischenwiderstandswert zu programmieren, wird die Menge an kristallinem Material, das neben amorphem Material vorhanden ist, und somit der Zellenwiderstand über eine geeignete Schreibstrategie gesteuert.
Phasenwechsel-Speicherzellen mit höherer Dichte können auch dadurch erreicht werden, dass man die physische Größe jeder Speicherzelle verringert. Die Erhöhung der Dichte einer Phasenwechsel-Speicherzelle erhöht die Datenmenge, die auf einmal innerhalb der Speicherzelle gespeichert werden kann, was die Kosten für den Speicher senkt.
Diese Aufgabe wird gelöst durch die Verfahren zur Herstellung einer Speicherzelle gemäß den Ansprüchen 1 und 7.
Weitere Ausgestaltungen
US 2006/0 237 756 A1 zeigt ein Phasenwechsel-Speicherelement, das ein Halbleiter-Substrat eines ersten Leitungstyps und eine erste Zwischenisolierschicht umfasst, die auf dem Halbleitersubstrat aufgebracht ist.
EP 1 793 424 A1 zeigt einen nichtflüchtigen Speicher, bei dem ein Kontaktbereich zwischen einem Material mit veränderbarem Widerstand und einer unteren Elektrode und ein Kontaktbereich zwischen dem Material mit veränderbarem Widerstand und einer oberen Elektrode zueinander gleich sind, wodurch ein Strompfad vereinheitlicht wird.
US 2006/0 261 380 A1 zeigt eine Speicherzelle, bei der ein Spacer in einem Fenster geformt wird, das in der Größenordnung des litographischen Limits liegt, wobei eine Pore in einer dielektrischen Schicht geformt wird, die kleiner ist als das litographische Limit.
Zusammenfassung
Ein Ausführungsbeispiel umfasst die Herstellung einer Speicherzelle. Die integrierte Schaltung schließt eine vertikale Diode, eine erste Elektrode, die mit der vertikalen Diode gekoppelt ist, und ein seine Resistivität änderndes Material, das mit der ersten Elektrode gekoppelt ist, ein. Die integrierte Schaltung schließt eine zweite Elektrode ein, die mit dem seine Resistivität ändernden Material gekoppelt ist, und einen Spacer mit einer ersten Seitenwand, die eine erste Seitenwand der ersten Elektrode und eine Seitenwand des seine Resistivität ändernden Materials berührt.
Kurze Beschreibung der Zeichnung
Die begleitende Zeichnung ist eingeschlossen, um ein weitergehendes Verstehen der vorliegenden Erfindung zu ermöglichen, und ist in diese Schrift aufgenommen und bildet einen Teil von ihr. Die Zeichnung stellt Beispiele und Ausführungsformen der vorliegenden Erfindung dar und dient zusammen mit der Beschreibung dazu, die Grundlagen der Erfindung zu erläutern. Andere Ausführungsformen der vorliegenden Erfindung und viele der angestrebten Vorteile der vorliegenden Erfindung werden ohne Weiteres zu erkennen sein, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnung sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
1 ist ein Blockschema, das ein Beispiel eines Systems darstellt.
2 ist ein Schema, das ein Beispiel einer Speichervorrichtung darstellt.
3 ist eine Schnittansicht einer beispielhaften Speicherzelle.
4 ist eine Schnittansicht einer anderen beispielhaften Speicherzelle.
5 ist eine Schnittansicht einer anderen beispielhaften Speicherzelle.
6 ist eine Schnittansicht einer anderen beispielhaften Speicherzelle.
7 ist eine Schnittansicht einer anderen beispielhaften Speicherzelle.
8 ist eine Schnittansicht einer anderen beispielhaften Speicherzelle.
9 ist eine Schnittansicht einer Ausführungsform eines Wafers.
10 ist eine Draufsicht auf eine Ausführungsform des Wafers nach Ausbilden der Wortleitungen.
11 ist eine Draufsicht auf eine Ausführungsform des Wafers nach Ausbilden einer N–-Regionsschicht und einer P+-Regionsschicht.
12 ist eine Schnittansicht einer Ausführungsform des Wafers nach Ausbilden einer Silicidschicht.
13A ist eine Schnittansicht einer Ausführungsform des Wafers nach Abscheiden einer Schicht aus Elektrodenmaterial.
13B ist eine Schnittansicht einer Ausführungsform des Wafers nach Abscheiden einer ersten Schicht aus Elektrodenmaterial, einer Schicht aus Ätzstoppmaterial und einer zweiten Schicht aus Elektrodenmaterial.
13C ist eine Schnittansicht einer Ausführungsform des Wafers nach Abscheiden einer ersten Schicht aus Elektrodenmaterial, einer Schicht aus Ätzstoppmaterial und einer zweiten Schicht aus Elektrodenmaterial.
13D ist eine Schnittansicht einer Ausführungsform des Wafers nach Abscheiden einer ersten Schicht aus Elektrodenmaterial und einer zweiten Schicht aus Elektrodenmaterial.
14 ist eine Schnittansicht einer Ausführungsform des Wafers nach Ausbilden einer Maske.
15 ist eine Schnittansicht einer Ausführungsform des Wafers nach Ätzen der Schicht aus Elektrodenmaterial.
16 ist eine Schnittansicht einer Ausführungsform des Wafers nach Abscheiden einer Schicht aus Spacer-Material.
17 ist eine Schnittansicht einer Ausführungsform des Wafers nach Ätzen der Schicht aus Spacer-Material.
18 ist eine Schnittansicht einer Ausführungsform des Wafers nach dem Ätzen von Öffnungen.
19 ist eine Schnittansicht einer Ausführungsform des Wafers nach Abscheiden von dielektrischem Material in den Öffnungen.
20A ist eine Schnittansicht einer Ausführungsform des Wafers nach dem Ätzen von Gräben.
20B ist eine Schnittansicht einer Ausführungsform des Wafers nach dem Ätzen der Gräben senkrecht zur Schnittansicht von 20A.
21A ist eine Schnittansicht einer Ausführungsform des Wafers nach Abscheiden von dielektrischem Material in den Gräben.
21B ist eine Schnittansicht einer Ausführungsform des Wafers nach Abscheiden von dielektrischem Material in den Gräben senkrecht zu der Schnittansicht von 21A.
22 ist eine Schnittansicht einer Ausführungsform des Wafers nach Abscheiden einer Schicht aus Phasenwechselmaterial und einer Schicht aus Elektrodenmaterial.
23 ist eine Schnittansicht einer Ausführungsform des Wafers nach Ätzen der Schicht aus Elektrodenmaterial und der Schicht aus Phasenwechselmaterial.
24 ist eine Schnittansicht einer Ausführungsform des Wafers nach Abscheiden einer Schicht aus Verkapselungsmaterial und einer Schicht aus dielektrischem Material.
25 ist ein Schnittansicht einer Ausführungsform des Wafers nach Abscheiden einer ersten Schicht aus Elektrodenmaterial, einer Schicht aus Phasenwechselmaterial und einer zweiten Schicht aus Elektrodenmaterial.
26 ist ein Schnittansicht einer Ausführungsform des Wafers nach Ausbilden einer Maske.
27 ist ein Schnittansicht einer Ausführungsform des Wafers nach Ätzen der zweiten Schicht aus Elektrodenmaterial, der Schicht aus Phasenwechselmaterial und der ersten Schicht aus Elektrodenmaterial.
28 ist ein Schnittansicht einer Ausführungsform des Wafers nach Abscheiden einer Schicht aus Spacer-Material.
29 ist ein Schnittansicht einer Ausführungsform des Wafers nach Ätzen der Schicht aus Spacer-Material.
30 ist ein Schnittansicht einer Ausführungsform des Wafers nach Ätzen von Öffnungen.
31 ist ein Schnittansicht einer Ausführungsform des Wafers nach Abscheiden von dielektrischem Material in den Öffnungen.
Ausführliche Beschreibung
In der folgenden ausführlichen Beschreibung wird auf die begleitende Zeichnung Bezug genommen, die einen Teil von ihr bildet und in der zur Erläuterung bestimmte Ausführungsformen dargestellt sind, in denen die Erfindung verwirklicht werden kann. In diesem Zusammenhang wird Richtungsterminologie, wie „oben”, „unten”, „vorne”, „hinten”, „vorangehend”, „nachgehend” usw. mit Bezug auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen der vorliegenden Erfindung mit einer Reihe von unterschiedlichen Ausrichtungen angeordnet werden können, wird die Richtungsterminologie für die Zwecke der Darstellung verwendet und ist in keiner Weise beschränkend. Die folgende ausführliche Beschreibung soll daher nicht beschränkend aufgefasst werden, und der Bereich der vorliegenden Erfindung wird in den beigefügten Ansprüchen definiert.
1 ist ein Blockschema, das ein Beispiel eines Systems 90 darstellt. Das System 90 weist einen Host 92 und eine Speichervorrichtung 100 auf. Der Host 92 ist über eine Kommunikationsverbindung 94 kommunikativ mit einer Speichervorrichtung 100 verkoppelt. Der Host 92 schließt einen Computer (z. B. Desktop, Laptop, Handheld), eine tragbare elektronische Vorrichtung (z. B. ein Mobiltelefon, einen Personal Digital Assistant (PDA), einen MP3-Spieler, einen Videospieler) oder irgendein anderes geeignetes Gerät, das einen Speicher nutzt, ein. Die Speichervorrichtung 100 stellt Speicher für den Host 92 bereit. In einem Beispiel umfasst die Speichervorrichtung 100 eine Phasenwechsel-Speichervorrichtung oder eine andere resistive oder ihre Resistivität ändernde Speichervorrichtung.
2 ist ein Schema, das ein Beispiel einer Speichervorrichtung 100 darstellt. In einem Beispiel weist die Speichervorrichtung 100 eine Schreibschaltung 124, einen Controller 120, ein Speicherfeld 102 und eine Leseschaltung 126 auf. Das Speicherfeld 102 schließt eine Vielzahl von resistiven Speicherzellen 104a–104d (gemeinsam als resistive Speicherzellen 104 bezeichnet), eine Vielzahl von Bitleitungen (BLs) 112a–112b (gemeinsam als Bitleitungen 112 bezeichnet) und eine Vielzahl von Wortleitungen (WLs) 110a–110b (gemeinsam als Wortleitungen 110 bezeichnet) ein. In einem Beispiel handelt es sich bei den resistiven Speicherzellen 104 um Phasenwechsel- Speicherzellen. In anderen Beispielen handelt es sich bei den resistiven Speicherzellen 104 um eine andere geeignete Art von resistiven Speicherzellen oder ihre Resistivität ändernden Speicherzellen.
Jede Speicherzelle 104 schließt ein Phasenwechselelement 106 und eine Diode 108 ein. Durch Verwenden von Dioden 108, um auf Bits innerhalb des Speicherfeldes 102 zuzugreifen, wird eine Speicherzellengröße von 4F² erreicht, wobei „F” die Mindestgröße eines lithographischen Merkmals ist. Speicherzellen 104 werden unter Verwendung von kontaktartiger Lithographie hergestellt. Spacer, die an Seitenwänden einer Elektrode ausgebildet sind, werden verwendet, um sich selbst ausrichtende vertikale Dioden 108 für einen Zugriff auf die Phasenwechselelemente 106 zu definieren. In einem anderen Beispiel ist die Polarität der Dioden 108 umgekehrt.
Wie hierin verwendet, soll der Ausdruck „elektrisch verkoppelt” nicht bedeuten, dass die Elemente direkt miteinander verkoppelt sein müssen, und es können Zwischenelemente zwischen den „elektrisch verkoppelten” Elementen vorgesehen sein.
Das Speicherfeld 102 ist über einen Signalweg 125 elektrisch mit der Schreibschaltung 124 verkoppelt, über einen Signalweg 121 mit einem Controller 120 und über einen Signalweg 127 mit einer Leseschaltung 126. Der Controller 120 ist über einen Signalweg 128 elektrisch mit der Schreibschaltung 124 verkoppelt und über einen Signalweg 130 mit der Leseschaltung 126. Jede Phasenwechsel-Speicherzelle 104 ist elektrisch mit einer Wortleitung 110 und einer Bitleitung 112 verkoppelt. Die Phasenwechsel-Speicherzelle 104a ist elektrisch mit einer Bitleitung 112a und einer Wortleitung 110a verkoppelt, und die Phasenwechsel-Speicherzelle 104b ist elektrisch mit einer Bitleitung 112a und einer Wortleitung 110b verkoppelt. Die Phasenwechsel-Speicherzelle 104c ist elektrisch mit einer Bitleitung 112b und einer Wortleitung 110a verkoppelt, und die Phasenwechsel-Speicherzelle 104d ist elektrisch mit einer Bitleitung 112b und einer Wortleitung 110b verkoppelt.
Jede Phasenwechsel-Speicherzelle 104 schließt ein Phasenwechselelement 106 und eine Diode 108 ein. Die Phasenwechsel-Speicherzelle 104a schließt ein Phasenwechselelement 106a und eine Diode 108a ein. Eine Seite des Phasenwechselelements 106a ist elektrisch mit der Bitleitung 112a verkoppelt, und die andere Seite des Phasenwechselelements 106a ist elektrisch mit einer Seite der Diode 108a verkoppelt. Die andere Seite der Diode 108a ist elektrisch mit einer Wortleitung 110a verkoppelt.
Die Phasenwechsel-Speicherzelle 104b schließt ein Phasenwechselelement 106b und eine Diode 108b ein. Eine Seite des Phasenwechselelements 106b ist elektrisch mit der Bitleitung 112a verkoppelt, und die andere Seite des Phasenwechselelements 106b ist elektrisch mit einer Seite der Diode 108b verkoppelt. Die andere Seite der Diode 108b ist elektrisch mit der Wortleitung 110b verkoppelt.
Die Phasenwechsel-Speicherzelle 104c schließt ein Phasenwechselelement 106c und eine Diode 108c ein. Eine Seite des Phasenwechselelements 106c ist elektrisch mit der Bitleitung 112b verkoppelt, und die andere Seite des Phasenwechselelements 106c ist elektrisch mit einer Seite der Diode 108c verkoppelt. Die andere Seite der Diode 108c ist elektrisch mit der Wortleitung 110a verkoppelt.
Die Phasenwechsel-Speicherzelle 104d schließt ein Phasenwechselelement 106d und eine Diode 108d ein. Eine Seite des Phasenwechselelements 106d ist elektrisch mit der Bitleitung 112b verkoppelt, und die andere Seite des Phasenwechselelements 106d ist elektrisch mit einer Seite der Diode 108d verkoppelt. Die andere Seite der Diode 108d ist elektrisch mit der Wortleitung 110b verkoppelt.
In einem anderen Beispiel ist jedes Phasenwechselelement 106 elektrisch mit einer Wortleitung 110 verkoppelt, und jede Diode 108 ist elektrisch mit einer Bitleitung 112 verkoppelt. Beispielsweise ist in der Phasenwechsel-Speicherzelle 104a eine Seite des Phasenwechselelements 106a elektrisch mit einer Wortleitung 110a verkoppelt. Die andere Seite des Phasenwechselelements 106a ist elektrisch mit einer Seite einer Diode 108a verkoppelt. Die andere Seite der Diode 108a ist elektrisch mit einer Bitleitung 112a verkoppelt.
In einem Beispiel handelt es sich bei jedem Phasenwechselelement 106 um ein Phasenwechselelement, das ein Phasenwechselmaterial aufweist, das gemäß der vorliegenden Erfindung aus einer Reihe von Materialien bestehen kann. Im Allgemeinen sind Chalkogenid-Legierungen, die eines oder mehrere Elemente der Gruppe VI des Periodensystems enthalten, als solche Materialien geeignet. In einem Beispiel besteht das Phasenwechselmaterial aus einer Chalkogenid-Verbindung, wie GeSbTe, SbTe, GeTe oder AgInSbTe. In einer anderen Ausführungsform ist das Phasenwechselmaterial frei von Chalkogen, wie GeSb, GaSb, InSb oder GeGalnSb. In anderen Beispielen besteht das Phasenwechselmaterial aus irgendeinem geeigneten Material, das eines oder mehrere der Elemente Ge, Sb, Te, Ga, As, In, Se und S einschließt.
Jedes Phasenwechselelement 106 kann unter dem Einfluss einer Temperaturänderung aus einem amorphen Zustand in einen kristallinen Zustand oder aus einem kristallinen Zustand in einen amorphen Zustand wechseln. Die Menge an kristallinem Material, die im Phasenwechselmaterial eines der Phasenwechselelemente neben amorphem Material vorliegt, definiert dadurch zwei oder mehr Zustände zum Speichern von Daten in der Speichervorrichtung 100. Im amorphen Zustand zeigt ein Phasenwechselmaterial eine wesentlich höhere Resistivität als im kristallinen Zustand. Daher unterscheiden sich die zwei oder mehr Zustände der Phasenwechselelemente in ihrer elektrischen Resistivität. In einem Beispiel handelt es sich bei den zwei oder mehr Zuständen um zwei Zustände, und ein binäres System wird verwendet, wobei den beiden Zuständen Bitwerte „0” und „1” zugewiesen werden. In einem anderen Beispiel handelt es sich bei den zwei oder mehr Zuständen um drei Zustände, und ein ternäres System wird verwendet, wobei den drei Zustanden Bitwerte ”0”, ”1” und ”2” zugewiesen werden. In einem anderen Beispiel handelt es sich bei den zwei oder mehr Zuständen um vier Zustände, denen Multibitwerte zugewiesen werden, wie ”00”, ”01”, ”10” und ”11”. In anderen Beispielen kann es sich bei den zwei oder mehr Zuständen um jede geeignete Zahl von Zuständen im Phasenwechselmaterial eines Phasenwechselelements handeln.
Der Controller 120 schließt einen Mikroprozessor, einen Mikrocontroller oder eine andere geeignete logische Schaltung zum Steuern des Betriebs der Speichervorrichtung 100 ein. Der Controller 120 steuert Lese- und Schreiboperationen der Speichervorrichtung 100 einschließlich der Anlegung von Steuerdaten und Datensignalen an das Speicherfeld 102 über eine Schreibschaltung 124 und eine Leseschaltung 126. In einem Beispiel liefert die Schreibschaltung 124 Spannungsimpulse über einen Signalweg 125 und Bitleitungen 112 zu Speicherzellen 104, um die Speicherzellen zu programmieren. In anderen Beispielen liefert die Schreibschaltung 124 Stromimpulse über einen Signalweg 125 und Bitleitungen 112 an Speicherzellen 104, um die Speicherzellen zu programmieren.
Die Leseschaltung 126 liest jeden der zwei oder mehr Zustände der Speicherzellen 104 über Bitleitungen 112 und einen Signalweg 127 aus. In einer Ausführungsform liefert die Leseschaltung 126 einen Strom, der durch eine der Speicherzellen 104 fließt, um den Widerstand einer der Speicherzellen 104 zu lesen. Die Leseschaltung 126 liest dann die Spannung über dieser einen von den Speicherzellen 104. In einem Beispiel liefert die Leseschaltung 126 eine Spannung über einer der Speicherzellen 104 und liest den Strom, der durch diese eine von den Speicherzellen 104 fließt. In einem Beispiel liefert die Schreibschaltung 124 eine Spannung über einer der Speicherzellen 104 und die Leseschaltung liest den Strom, der durch diese eine von den Speicherzellen 104 fließt. In einem anderen Beispiel liefert die Schreibschaltung 124 einen Strom, der durch eine von den Speicherzellen 104 fließt und die Leseschaltung 126 liest die Spannung über dieser einen von den Speicherzellen 104.
In einem Beispiel wird während einer ”Set”- bzw. ”Setz”-Operation der Phasenwechsel-Speicherzelle 104a ein Strom- oder Spannungsimpuls von der Schreibschaltung 124 selektiv freigegeben und durch eine Bitleitung 112a zu einem Phasenwechselelement 106a geschickt, wodurch das Phasenwechselelement 106a über seine Kristallisationstemperatur (aber üblicherweise nicht bis auf seine Schmelztemperatur) erwärmt wird. Auf diese Weise erreicht das Phasenwechselelement 106a während dieser Setzoperation seinen kristallinen Zustand oder seinen teils kristallinen und teils amorphen Zustand.
Während einer „Reset”- bzw. „Rücksetz”-Operation der Phasenwechsel-Speicherzelle 104a wird ein Rücksetzstrom- oder Rücksetzspannungsimpuls selektiv von der Schreibschaltung 124 zugelassen und durch die Bitleitung 112a an ein Phasenwechselelement 106a geschickt. Der Rücksetzstrom oder die Rücksetzspannung erwärmt das Phasenwechselelement schnell über seine Schmelztemperatur hinaus. Nach Abstellen des Stromoder Spannungsimpulses wird das Phasenwechselelement 106a schnell auf seinen amorphen oder teils amorphen und teils kristallinen Zustand abgeschreckt.
Die Phasenwechsel-Speicherzellen 104b–104d und andere Phasenwechsel-Speicherzellen 104 im Speicherfeld 102 werden auf ähnliche Weise wie die Phasenwechsel-Speicherzelle 104a anhand eines ähnlichen Strom- oder Spannungsimpulses gesetzt und zurückgesetzt. In einem anderen Beispiel für andere Arten von resistiven Speicherzellen liefert die Schreibschaltung 124 geeignete Programmierimpulse, um die resistiven Speicherzellen 104 auf den gewünschten Zustand zu programmieren.
3 ist eine Querschnittsdarstellung eines Beispiels einer Speicherzelle 200a. In einem Beispiel ähnelt jede Speicherzelle 104 der Speicherzelle 200a. In einem Beispiel ist die Speicherzelle 200a eine Pilz-Speicherzelle. Die Speicherzelle 200a schließt ein P-Substrat 202, eine N+-Wortleitung 204, eine N–-Region 206, eine P+-Region 208, einen Silicidkontakt 210, eine untere Elektrode 212a, ein Phasenwechselelement 218, eine obere Elektrode 220, Spacer 224, dielektrisches Material 222, ein Verkapselungsmaterial 228 und dielektrisches Material 226 ein. Die P+-Region 208 und die N–-Region 206 bilden eine Diode 108. In einem anderen Beispiel ist die Polarität der Diode 108 und der zugehörigen Dotierungen umgekehrt. Die untere Elektrode 212a schließt einen ersten Abschnitt 214 und einen zweiten Abschnitt 216 ein. Der erste Abschnitt 214 weist eine größere Querschnittsbreite auf als der zweite Abschnitt 216.
Die Wortleitung 204 schließt eine N+-Region ein, die mittels Epitaxie, Ionenimplantation in das P-Substrat oder einer Kombination aus Epitaxie und Ionenimplantation ausgebildet wird. Die Oberseite der Wortleitung 204 berührt die Unterseite der N–-Region 206. Die N–-Region 206 wird mittels Epitaxie, Ionenimplantation in das P-Substrat oder eine Kombination aus Epitaxie und Ionenimplantation ausgebildet. Die Oberseite der N–-Region 206 berührt die Unterseite der P+-Region 208. Die P+-Region 208 wird mittels Epitaxie, Ionenimplantation in das P-Substrat oder eine Kombination aus Epitaxie und Ionenimplantation ausgebildet. In einem Beispiel wird in das P-Substrat 202 ein N-Implantat implantiert, um eine N+-Wortleitung 204 zu bilden. In einer anderen Ausführungsform ist das P-Substrat 202 Teil eines Silicon-on-Insulator(SOI)-Wafers. Die Oberseite der P+-Region 208 berührt die Unterseite des Silicidkontakts 210. Der Silicidkontakt 210 schließt CoSi, TiSi, NiSi, NiPtSi, WSi_x, TaSi oder ein anderes geeignetes Silicid ein.
Die Oberseite des Silicidkontakts 210 berührt die Unterseite eines ersten Abschnitts 214 der unteren Elektrode 212a. Die untere Elektrode 212a schließt TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial ein. Der zweite Abschnitt 216 der unteren Elektrode 212a ist seitlich von Spacer bzw. Spacern 224 umgeben. Die Spacer 224 schließen SiN, SiO₂, SiO_xN, TaO_x, Al₂O₃ oder ein anderes geeignetes Spacermaterial ein. Die Seitenwände der Spacer 224 richten sich von selbst an Seitenwänden des ersten Abschnitts 214 der unteren Elektrode 212a, den Seitenwänden des Silicidkontakts 210, den Seitenwänden der P+-Region 208 und den Seitenwänden der N–-Region 206 aus.
Die Oberseite des zweiten Abschnitts 216 der unteren Elektrode 212a berührt die Unterseite eines Phasenwechselelements 218. Das Phasenwechselelement 218 stellt einen Speicherort zum Speichern eines oder mehrerer Datenbits bereit. Die aktive oder Phasenwechselregion des Phasenwechselelements 218 befindet sich an der Schnittstelle zwischen dem Phasenwechselelement 218 und der unteren Elektrode 212a. Die Oberseite des Phasenwechselelements 218 berührt die Unterseite der oberen Elektrode 220. Die obere Elektrode 220 schließt TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial ein.
Dielektrisches Material 222 umgibt seitlich die N–-Region 206, die P+-Region 208, den Silicidkontakt 210, die untere Elektrode 212a und die Spacer 224. In einem Beispiel reicht das dielektrische Material 222 etwas in die N+-Wortleitung hinein, wie bei 205 angegeben. Das dielektrische Material 222 schließt SiO₂, SiO_x, SiN, fluoriertes Silica-Glas (FSG), Borphosphorsilicatglas (BPSG), Borsilicatglas (BSG) oder ein anderes geeignetes dielektrisches Material ein. Verkapselungsmaterial 228 umgibt seitlich das Phasenwechselelement 218 und die obere Elektrode 220. Das Verkapselungsmaterial 228 schließt SiN, SiON, TaO_x, Al₂O₃ oder ein anderes geeignetes Verkapselungsmaterial ein. In einer Ausführungsform umgibt mehr als eine Schicht aus Verkapselungsmaterial seitlich das Phasenwechselelement 218 und die obere Elektrode 220. In einer Ausführungsform berührt das Verkapselungsmaterial 228 einen Abschnitt der oberen Elektrode 220. Das dielektrische Material 226 umgibt seitlich das Verkapselungsmaterial 228. Das dielektrische Material schließt SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material ein.
Der Stromweg durch die Speicherzelle 200a verläuft von der oberen Elektrode 220 durch das Phasenwechselelement 218 zur unteren Elektrode 212a. Von der unteren Elektrode 212a fließt der Strom durch den Silicidkontakt 210 und die Diode, die aus der P+-Region 208 und der N–-Region 206 gebildet ist. Von der N–-Region 206 fließt der Strom durch die N+-Wortleitung 204. Die Querschnittsbreite des Grenzbereichs zwischen dem Phasenwechselelement 218 und der unteren Elektrode 212a definiert die Stromdichte durch den Grenzbereich und somit die Leistung, die nötig ist, um die Speicherzelle 200a zu programmieren. Durch Verringern der Querschnittsbreite des Grenzbereichs wird die Stromdichte erhöht, wodurch die Leistung, die verwendet wird, um die Speicherzelle 200a zu programmieren, verringert wird.
Während des Betriebs der Speicherzelle 200a werden Strom- oder Spannungsimpulse zwischen der oberen Elektrode 220 und der Wortleitung 204 angelegt, um die Speicherzelle 200a zu programmieren. Während einer Setzoperation der Speicherzelle 200a wird ein Setzstrom- oder Setzspannungsimpuls selektiv von der Schreibschaltung 124 zugelassen und durch eine Bitleitung zur oberen Elektrode 220 geschickt. Von der oberen Elektrode 220 läuft der Setzstrom- oder Setzspannungsimpuls durch das Phasenwechselelement, 218, wodurch das Phasenwechselmaterial über seine Kristallisationstemperatur hinaus (aber üblicherweise nicht bis auf seine Schmelztemperatur) erwärmt wird. Auf diese Weise erreicht das Phasenwechselmaterial während der Setzoperation einen kristallinen Zustand oder einen teils kristallinen und teils amorphen Zustand.
Während einer Rücksetzoperation der Speicherzelle 200a wird ein Setzstrom- oder Setzspannungsimpuls selektiv von der Schreibschaltung 124 zugelassen und durch eine Bitleitung zur oberen Elektrode 220 geschickt. Von der oberen Elektrode 220 läuft der Setzstrom- oder Setzspannungsimpuls durch das Phasenwechselelement 218. Der Rücksetzstrom oder die Rücksetzspannung erwärmt das Phasenwechselmaterial rasch über seine Schmelztemperatur hinaus. Nachdem der Strom- oder Spannungsimpuls abgestellt wurde, wird das Phasenwechselmaterial schnell auf einen amorphen Zustand oder einen teils kristallinen und teils amorphen Zustand gequencht.
4 zeigt einen Querschnitt eines anderen Beispiels einer Speicherzelle 200b. In einer Ausführungsform ist jede Speicherzelle 104 der Speicherzelle 200b ähnlich. Die Speicherzelle 200b ist der zuvor mit Bezug auf 3 beschriebenen und dargestellten Speicherzelle 200a ähnlich, abgesehen davon, dass in der Speicherzelle 200b die untere Elektrode 212a durch die untere Elektrode 212b ersetzt ist.
In diesem Beispiel ist die untere Elektrode 212b seitlich von Spacern 224 umgeben. Die Oberseite des Silicidkontakts 210 berührt die Unterseite der Spacer 224 und die Unterseite der untere Elektrode 212b. Die Speicherzelle 200b wird auf ähnliche Weise programmiert wie die zuvor mit Bezug auf 3 beschriebene und dargestellte Speicherzelle 200a.
5 zeigt einen Querschnitt eines anderen Beispiels einer Speicherzelle 200c. In einem Beispiel ist jede Speicherzelle 104 der Speicherzelle 200c ähnlich. Die Speicherzelle 200c ist der zuvor mit Bezug auf 3 beschriebenen und dargestellten Speicherzelle 200a ähnlich, abgesehen davon, dass in der Speicherzelle 200c die untere Elektrode 212a durch die untere Elektrode 212c ersetzt ist.
In diesem Beispiel schließt die untere Elektrode 212c einen ersten Abschnitt 230, einen zweiten Abschnitt 232 und einen dritten Abschnitt 216 ein. Der erste Abschnitt 230 und der zweite Abschnitt 232 weisen die gleiche Querschnittsbreite auf. Der erste Abschnitt 230 und der zweite Abschnitt 232 weisen eine größere Querschnittsbreite auf als der dritte Abschnitt 216. Der erste Abschnitt 230 und der dritte Abschnitt 216 schließen das gleiche Elektrodenmaterial ein. Der zweite Abschnitt 232 schließt ein Ätzstoppmaterial ein.
Die Oberseite des Silicidkontakts 210 berührt die Unterseite des ersten Abschnitts 230. Die Oberseite des ersten Abschnitts 230 berührt die Unterseite des zweiten Abschnitts 232. Die Oberseite des zweiten Abschnitts 232 berührt die Unterseite der Spacer 224 und die Unterseite des dritten Abschnitts 216. Der Ätzstoppabschnitt 232 liefert einen Ätzendpunkt für das Ätzen der Schicht aus Elektrodenmaterial, die verwendet wird, um den dritten Abschnitt 216 der unteren Elektrode 212c während des Herstellungsverfahrens der Speicherzelle 200c zu bilden. Die Speicherzelle 200c wird auf ähnliche Weise programmiert wie die zuvor mit Bezug auf 3 beschriebene und dargestellte Speicherzelle 200a.
6 zeigt einen Querschnitt eines anderen Beispiels einer Speicherzelle 200d. In einer Ausführungsform ist jede Speicherzelle 104 der Speicherzelle 200d ähnlich. Die Speicherzelle 200d ist der zuvor mit Bezug auf 3 beschriebenen und dargestellten Speicherzelle 200a ähnlich, abgesehen davon, dass in der Speicherzelle 200d die untere Elektrode 212a durch die untere Elektrode 212d ersetzt ist.
In diesem Beispiel schließt die untere Elektrode 212d einen ersten Abschnitt 234 und einen zweiten Abschnitt 216 ein. Der erste Abschnitt 234 weist eine größere Querschnittsbreite auf als der zweite Abschnitt 216. Der erste Abschnitt 234 schließt ein erstes Elektrodenmaterial ein, und der zweite Abschnitt 216 schließt ein zweites Elektrodenmaterial ein, das sich vom ersten Elektrodenmaterial unterscheidet. Die Oberseite des Silicidkontakts 210 berührt die Unterseite des ersten Abschnitts 234. Die Oberseite des ersten Abschnitts 234 berührt die Unterseite der Spacer 224 und die Unterseite des zweiten Abschnitts 216. Der erste Abschnitt 234 liefert einen Ätzendpunkt für das Ätzen der Schicht aus Elektrodenmaterial, die verwendet wird, um den zweiten Abschnitt 216 der unteren Elektrode 212d während des Herstellungsverfahrens der Speicherzelle 200d zu bilden. Außerdem werden durch Auswahl von Elektrodenmaterialien mit unterschiedlichen Resistivitäten für den ersten Abschnitt 234 und den zweiten Abschnitt 216 die Wärmeerzeugung in der unteren Elektrode 212d und die Wärmeleitung durch die untere Elektrode 212d optimiert. Die Speicherzelle 200d wird auf ähnliche Weise programmiert wie die zuvor mit Bezug auf 3 beschriebene und dargestellte Speicherzelle 200a.
7 zeigt einen Querschnitt eines anderen Beispiels einer Speicherzelle 200e. In einer Ausführungsform ist jede Speicherzelle 104 der Speicherzelle 200e ähnlich. Die Speicherzelle 200e ist der zuvor mit Bezug auf 3 beschriebenen und dargestellten Speicherzelle 200a ähnlich, abgesehen davon, dass in der Speicherzelle 200e die untere Elektrode 212a durch die untere Elektrode 212e ersetzt ist.
In diesem Beispiel schließt die untere Elektrode 212e einen ersten Abschnitt 234, einen zweiten Abschnitt 232 und einen dritten Abschnitt 216 ein. Der erste Abschnitt 234 und der zweite Abschnitt 232 weisen die gleiche Querschnittsbreite auf. Der erste Abschnitt 234 und der zweite Abschnitt 232 weisen eine größere Querschnittsbreite auf als der dritte Abschnitt 216. Der erste Abschnitt 234 und der dritte Abschnitt 216 schließen unterschiedliche Elektrodenmaterialien ein. Der zweite Abschnitt 232 schließt ein Ätzstoppmaterial ein.
Die Oberseite des Silicidkontakts 210 berührt die Unterseite des ersten Abschnitts 234. Die Oberseite des ersten Abschnitts 234 berührt die Unterseite des zweiten Abschnitts 232. Die Oberseite des zweiten Abschnitts 232 berührt die Unterseite der Spacer 224 und die Unterseite des dritten Abschnitts 216. Der Ätzstoppabschnitt 232 liefert einen Ätzendpunkt für das Ätzen der Schicht aus Elektrodenmaterial, die verwendet wird, um den dritten Abschnitt 216 der unteren Elektrode 212e während des Herstellungsverfahrens der Speicherzelle 200e zu bilden. Außerdem wird durch Auswahl von Elektrodenmaterialien mit unterschiedlichen Resistivitäten für den ersten Abschnitt 234 und den zweiten Abschnitt 216 die Wärmeerzeugung in der unteren Elektrode 212e optimiert. Die Speicherzelle 200e wird auf ähnliche Weise programmiert wie die zuvor mit Bezug auf 3 beschriebene und dargestellte Speicherzelle 200a.
8 zeigt einen Querschnitt eines anderen Beispiels einer Speicherzelle 200f. In einer Ausführungsform ist jede Speicherzelle 104 der Speicherzelle 200f ähnlich. In einer Ausführungsform ist die Speicherzelle 200f eine Säulen-Speicherzelle. Die Speicherzelle 200f ist der zuvor mit Bezug auf 3 beschriebenen und dargestellten Speicherzelle 200a ähnlich, abgesehen davon, dass in der Speicherzelle 200f das Phasenwechselelement 218 und die obere Elektrode 220 seitlich von Spacers 224 umgeben sind. Außerdem werden kein Verkapselungsmaterial 228 und kein dielektrisches Material 226 verwendet.
In diesem Beispiel weisen der zweite Abschnitt 216 der unteren Elektrode 212a, das Phasenwechselelement 218 und die obere Elektrode 220 die gleiche Querschnittsbreite auf. Erste Seitenwände der Spacer 224 berühren die Seitenwände des zweiten Abschnitts 216 der unteren Elektrode 212a, die Seitenwände des Phasenwechselelements 218 und die Seitenwände der oberen Elektrode 220. Die zweiten Seitenwände der Spacer 224 berühren das dielektrische Material 222.
In einem Beispiel ist die untere Elektrode 212a durch die zuvor mit Bezug auf 4 beschriebene und dargestellte untere Elektrode 212b ersetzt. In einer anderen Ausführungsform ist die untere Elektrode 212a durch die zuvor mit Bezug auf 5 beschriebene und dargestellte untere Elektrode 212c ersetzt. In einem anderen Beispiel ist die untere Elektrode 212a durch die zuvor mit Bezug auf 6 beschriebene und dargestellte untere Elektrode 212d ersetzt. In einem anderen Beispiel ist die untere Elektrode 212a durch die zuvor mit Bezug auf 7 beschriebene und dargestellte untere Elektrode 212e ersetzt. Die Speicherzelle 200f wird ähnlich programmiert wie die zuvor mit Bezug auf 3 beschriebene und dargestellte Speicherzelle 200a.
Die folgenden 9–24 zeigen Ausführungsformen für die Erzeugung von Speicherzellen 200a–200e, die zuvor mit Bezug auf die 3–7 dargestellt und erläutert wurden.
9 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240. Der Wafer 240 weist ein P-Substrat 202 und eine N+-Regionsschicht 204a auf. In einer Ausführungsform ist ein N-Implantat in das P-Substrat implantiert, um eine N+-Regionsschicht 204a zu bilden. In einer anderen Ausführungsform ist der Wafer 240 ein Silicon-on-Insulator(SOI)-Wafer.
10 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ausbilden von Wortleitungen 204. Eine Maske wird über der N+-Regionsschicht 240a abgeschieden, um eine Schicht aus Maskenmaterial zu bilden. Die Schicht aus Maskenmaterial wird anhand von Linienlithographie gemustert, um Linien der N+-Regionsschicht 204a freizulegen. Die freigelegten Abschnitte der N+-Regionsschicht 204a werden geätzt, um Teile des P-Substrats freizulegen und um Wortleitungen 204 zu bilden.
Ein dielektrisches Material, wie SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material, wird über freiliegenden Abschnitten von Wortleitungen 204 und dem P-Substrat 204 abgeschieden. Die Schicht aus dielektrischem Material wird anhand von chemischer Dampfabscheidung (CVD), hochdichter plasmachemischer Dampfabscheidung (HDP-CVD), Atomschichtabscheidung (ALD), metallorganischer chemischer Dampfabscheidung (MOCVD), physikalischer Dampfabscheidung (PVD), Strahldampfabscheidung (JVD) oder irgendeiner anderen geeigneten Abscheidungstechnik aufgebracht. Die Schicht aus dielektrischem Material wird dann planarisiert, um Wortleitungen 204 freizulegen und um ein dielektrisches Material 203 zu bilden. Die Schicht aus dielektrischem Material wird anhand von chemisch-mechanischer Planarisierung (CMP) oder einer anderen geeigneten Planarisierungstechnik planarisiert.
In einer anderen Ausführungsform werden die Wortleitungen 204 später in dem Herstellungsverfahren erzeugt. Obwohl die folgenden 11–19 eine N+-Regionsschicht 204 vor der Ausbildung der Wortleitungen 204 enthalten, gelten die 11–19 und die zugehörige Beschreibung auch für Wortleitungen 204, die zuvor aus einer N+-Regionsschicht 204a erzeugt wurden, wie mit Bezug auf 10 beschrieben und erläutert.
11 ist eine Querschnittsansicht einer Ausführungsform des Wafers 240 nach Ausbilden einer N–-Regionsschicht 206a und einer P+-Regionsschicht 208a. In einer Ausführungsform wird die N–-Regionsschicht 206a mittels Epitaxie über der N+-Regionsschicht 204a ausgebildet, und die P+-Regionsschicht 208a wird mittels Epitaxie über der N–-Regionsschicht 206a ausgebildet. In einer anderen Ausführungsform werden die N–-Regionsschicht 206a und die P+-Regionsschicht 208a anhand von Ionenimplantation in das P-Substrat 202 ausgebildet. In einer anderen Ausführungsform wird eine Kombination aus Epitaxie und Ionenimplantation verwendet, um eine N–-Regionsschicht 206a und eine P+-Regionsschicht 208a zu bilden.
12 ist eine Querschnittsansicht einer Ausführungsform eines Wafers 240 nach Ausbilden einer Silicidschicht 210a. Silicid, wie CoSi, TiSi, NiSi, TaSi oder ein anderes geeignetes Silicid, wird über einer P+-Regionsschicht 208a ausgebildet, um eine Silicidschicht 210a zu bilden.
13A ist eine Querschnittsansicht einer Ausführungsform des Wafers 240 nach Abscheiden einer Schicht aus Elektrodenmaterial. Ein Elektrodenmaterial, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über der Silicidschicht 210a abgeschieden, um eine Schicht aus Elektrodenmaterial 213a zu bilden. Die Schicht aus Elektrodenmaterial 213a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht. Ein Wafer 240 wie in 13A dargestellt wird verwendet, um eine Speicherzelle 200a, die zuvor mit Bezug auf 3 beschrieben und dargestellt wurde, oder eine Speicherzelle 200b, die zuvor mit Bezug auf 4 beschrieben und dargestellt wurde, herzustellen.
13B ist eine Querschnittsansicht einer Ausführungsform des Wafers 240 nach Abscheiden einer ersten Schicht aus Elektrodenmaterial 230a, einer Schicht aus Ätzstoppmaterial 232a und einer zweiten Schicht aus Elektrodenmaterial 216a. In einer Ausführungsform wird der Wafer 240, der in 13B dargestellt ist, in folgenden Bearbeitungsschritten anstelle des in 13A dargestellten Wafers 240 verwendet, um die zuvor mit Bezug auf 5 beschriebene und dargestellte Speicherzelle 200c herzustellen.
Ein Elektrodenmaterial, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über der Silicidschicht 210a abgeschieden, um eine erste Schicht aus Elektrodenmaterial 230a zu bilden. Die erste Schicht aus Elektrodenmaterial 230a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
Ein Ätzstoppmaterial wird über der ersten Schicht aus Elektrodenmaterial 230a abgeschieden, um eine Schicht aus Ätzstoppmaterial 232a zu bilden. Die Schicht aus Ätzstoppmaterial 232a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
Das gleiche Elektrodenmaterial, das abgeschieden wurde, um die erste Schicht aus Elektrodenmaterial 230a zu bilden, wird über der Schicht aus Ätzstoppmaterial 232a abgeschieden, um eine zweite Schicht aus Elektrodenmaterial 216a zu bilden. Die zweite Schicht aus Elektrodenmaterial 216a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
13C ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer ersten Schicht aus Elektrodenmaterial 234a, einer Schicht aus Ätzstoppmaterial 232a und einer zweiten Schicht aus Elektrodenmaterial 216a. In einer Ausführungsform wird der in 10C dargestellte Wafer in anschließenden Bearbeitungsschritten anstelle des in 10A dargestellten Wafers 240 verwendet, um die zuvor mit Bezug auf 7 beschriebene und dargestellte Speicherzelle 200e herzustellen.
Ein Elektrodenmaterial, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über der Silicidschicht 210a abgeschieden, um eine erste Schicht aus Elektrodenmaterial 234a zu bilden. Die erste Schicht aus Elektrodenmaterial 234a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
Ein Ätzstoppmaterial wird über der ersten Schicht aus Elektrodenmaterial 234a abgeschieden, um eine Schicht aus Ätzstoppmaterial 232a zu bilden. Die Schicht aus Ätzstoppmaterial 232a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
Ein Elektrodenmaterial, das sich von dem Elektrodenmaterial, das abgeschieden wurde, um die erste Schicht aus Elektrodenmaterial 234a zu bilden, unterscheidet, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über der Schicht aus Ätzstoppmaterial 232a abgeschieden, um eine zweite Schicht aus Elektrodenmaterial 216a zu bilden. Die zweite Schicht aus Elektrodenmaterial 216a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
13D ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer ersten Schicht aus Elektrodenmaterial 234a und einer zweiten Schicht aus Elektrodenmaterial 216a. In einer Ausführungsform wird der in 13D dargestellte Wafer in anschließenden Bearbeitungsschritten anstelle des in 13A dargestellten Wafers 240 verwendet, um die zuvor mit Bezug auf 6 beschriebene und dargestellte Speicherzelle 200d herzustellen.
Ein Elektrodenmaterial, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über der Silicidschicht 210a abgeschieden, um eine erste Schicht aus Elektrodenmaterial 234a zu bilden. Die erste Schicht aus Elektrodenmaterial 234a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
Ein Elektrodenmaterial, das sich von dem Elektrodenmaterial, das abgeschieden wurde, um die erste Schicht aus Elektrodenmaterial 234a zu bilden, unterscheidet, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über der ersten Schicht aus Elektrodenmaterial 234a abgeschieden, um eine zweite Schicht aus Elektrodenmaterial 216a zu bilden. Die zweite Schicht aus Elektrodenmaterial 216a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
Zwar zeigen die folgenden 14–24 den Herstellungsprozess der Speicherzelle 200a unter Verwendung des in 13A dargestellten Wafers 240, aber die Wafer 240, die in den 13B–13D dargestellt sind, können anstelle des in 13A dargestellten Wafers 240 verwendet werden, um Speicherzellen 200c–200e anhand eines ähnlichen Herstellungsprozesses herzustellen.
14 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ausbilden einer Maske 242. Ein bzw. mehrere Maskenmaterial(ien), wie ein Photoresist, ein Hartmaskenmaterial und ein Photoresist oder ein anderes bzw. mehrere andere Maskenmaterial(ien), werden über der Schicht aus Elektrodenmaterial 213a abgeschieden, um eine Schicht aus Maskenmaterial zu bilden. Die Schicht aus Maskenmaterial wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD, Spin-on oder einem anderen geeigneten Abscheidungsverfahren aufgetragen. Anhand von Linienlithographie wird die Schicht aus Maskenmaterial gemustert und geätzt, um Inseln oder Säulen aus Maskenmaterial, die eine Maske 242 bilden, zu erzeugen.
In einer Ausführungsform, wo die Schicht aus Maskenmaterial ein Photoresist einschließt, wird das Photoresist nach dem Linienlithographieverfahren gestutzt bzw. getrimmt, um die Querschnittsbreite der Inseln aus Maskenmaterial auf eine sublithographische Breite zu verringern. In einer Ausführungsform, wo ein Hartmaskenmaterial und ein Photoresist verwendet werden, kann das Photoresist nach Ausbilden der Inseln aus Maskenmaterial abgezogen werden. In einer anderen Ausführungsform, wo das Maskenmaterial eine Hartmaske einschließt, wird das Hartmaskenmaterial anhand einer Nassätzung oder einer anderen geeigneten Ätzung getrimmt, um die Querschnittsbreite der Inseln aus Maskenmaterial auf eine sublithographische Breite zu verringern. In einer anderen Ausführungsform, wo die Maskenschicht ein Hartmaskenmaterial und ein Photoresist einschließt, wird ein Trimmen des Photoresist und ein Ätzen des Hartmaskenmaterials nach dem Linienlithographieverfahren durchgeführt, um die Querschnittsbreite der Inseln aus dem Maskenmaterial auf eine sublithographische Breite zu verringern.
15 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen der Schicht aus Elektrodenmaterial 213a. Die freiliegenden Abschnitte der Schicht aus Elektrodenmaterial 213a werden teilweise geätzt, um eine Schicht aus Elektrodenmaterial 213b zu bilden. Die Schicht aus Elektrodenmaterial 213b schließt einen ersten Abschnitt 214a und zweite Abschnitte 216 ein. Der erste Abschnitt 214a bedeckt die Silicidschicht 210a.
In einer Ausführungsform wird die Schicht aus Elektrodenmaterial 213a geätzt, um Abschnitte der Silicidschicht 210a freizulegen, um die zuvor mit Bezug auf 4 beschriebene und dargestellte Speicherzelle 200b zu erzeugen. In einer anderen Ausführungsform, wo der Wafer 240, der in 13B oder 13C dargestellt ist, anstelle des in 13A dargestellten Wafers 240 verwendet wird, endet die Ätzung an der Schicht aus Ätzstoppmaterial 232a. In einer anderen Ausführungsform, wo der Wafer 240, der in 13D dargestellt ist, anstelle des in 13A dargestellten Wafers 240 verwendet wird, endet die Ätzung an der Schicht aus Elektrodenmaterial 234a.
16 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer Schicht aus Spacermaterial 224a. Ein Spacermaterial, wie SiN, SiO₂, SiO_xN, TaO_x, Al₂O₃ oder ein anderes geeignetes Spacermaterial, wird formtreu über freiliegenden Abschnitten der Maske 242 und der Schicht aus Elektrodenmaterial 213b abgeschieden, um eine Schicht aus Spacermaterial 224a zu bilden. Die Schicht aus Spacermaterial 224a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen.
17 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen der Schicht aus Spacermaterial 224a. Die Schicht aus Spacermaterial 224a wird Spacer-geätzt, um die Oberseite der Maske 242 und Abschnitte der Schicht aus Elektrodenmaterial 213b freizulegen, um Spacer 224b zu bilden. Die Spacer 224b berühren die Seitenwände der zweiten Abschnitte 216 der Schicht aus Elektrodenmaterial 213b.
18 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen von Öffnungen 244. Eine Schicht aus Elektrodenmaterial 213b, eine Silicidschicht 210a, eine P+-Regionsschicht 208a, eine N–-Regionsschicht 206b und ein optionaler Abschnitt 205 einer N+-Region 204a werden selbstausrichtend an Spacer 224b geätzt, um Öffnungen 244 und untere Elektroden 212a, die erste Abschnitte 214 und zweite Abschnitte 216 aufweisen, Silicidkontakte 210, P+-Regionen 208, N–-Regionen 206 und N+-Regionen 204b zu bilden.
19 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden eines dielektrischen Materials 222a in Öffnungen 244. Ein dielektrisches Material, wie SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material, wird über freiliegenden Abschnitten einer Maske 242, von Spacern 224b, unteren Elektroden 212a, Silicidkontakten 210, P+-Regionen 208, N–-Regionen 206 und einer N+-Region 204 abgeschieden, um eine Schicht aus dielektrischem Material zu bilden. Die Schicht aus dielektrischem Material, die Maske 242 und die Spacer 224b werden dann planarisiert, um die Maske 242 zu entfernen, Linien aus Elektrodenmaterial 213c freizulegen, und um Spacer 224c und dielektrisches Material 222a zu bilden. Die Schicht aus dielektrischem Material wird anhand einer chemisch-mechanischen Planarisierung (CMP) oder eines anderen geeigneten Planarisierungsverfahrens planarisiert. In einer Ausführungsform wird die Maske 242 entfernt, bevor die Schicht aus dielektrischem Material abgeschieden und planarisiert wird.
Die folgenden 20A–21B zeigen Ausführungsformen für die Erzeugung von Wortleitungen 204, wo keine Wortleitungen 204 vorab erzeugt wurden, wie mit Bezug auf 10 beschrieben und dargestellt.
20A ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen von Gräben 250. 20B ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen von Gräben 250 senkrecht zu der Querschnittsdarstellung von 20A. Ein Maskenmaterial wird über freiliegenden Abschnitten von unteren Elektroden 212a, Spacer 224 und dielektrischem Material 222a abgeschieden, um eine Schicht aus Maskenmaterial zu bilden. Die Schicht aus Maskenmaterial wird anhand von Linienlithographie gemustert, um Linien aus dielektrischem Material 222a zwischen den unteren Elektroden 212a freizulegen und eine Maske 246 zu bilden. Die freiliegenden Abschnitte aus dielektrischem Material 222a und die darunter liegenden Abschnitte der N+-Regionsschicht 204b werden geätzt, um Gräben 250 zu bilden und um Wortleitungen 204 und dielektrisches Material 222b zu bilden. In einer Ausführungsform reichen die Gräben 250 teilweise in das P-Substrat 202, um eine Trennung zwischen den Wortleitungen zu gewährleisten.
21A ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden eines dielektrischen Materials 222 in Gräben 250. 21B ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden von dielektrischem Material in Gräben 250 senkrecht zur Querschnittsdarstellung von 21A. Ein dielektrisches Material, wie SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material, wird über freiliegenden Abschnitten einer Maske 246, dielektrischem Material 222b, N+-Wortleitungen 204 und P-Substrat 202 abgeschieden, um eine Schicht aus dielektrischem Material zu bilden. Die Schicht aus dielektrischem Material und die Maske 246 werden dann planarisiert, um die Maske 246 zu entfernen und dadurch untere Elektroden 212a und Spacer 224 freizulegen und um dielektrisches Material 222 zu bilden. Die Schicht aus dielektrischem Material wird anhand von CMP oder einem anderen geeigneten Planarisierungsverfahren planarisiert. In einer Ausführungsform wird die Maske 246 entfernt, bevor die Schicht aus dielektrischem Material abgeschieden und planarisiert wird. In einer anderen Ausführungsform werden Wortleitungen 204 nach Ausbilden einer N–-Regionsschicht 206a und einer P+-Regionsschicht 208a getrennt. In einer anderen Ausführungsform werden Wortleitungen 204 nach Ausbilden der Silicidschicht 210a getrennt.
22 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer Schicht aus Phasenwechselmaterial 218a und einer Schicht aus Elektrodenmaterial 220a. Der in 24 dargestellte Querschnitt ist senkrecht zu der Querschnittsdarstellung von 23. Ein Phasenwechselmaterial, wie eine Chalkogenid-Verbindung oder ein anderes geeignetes Phasenwechselmaterial, wird über freiliegenden Abschnitten aus dielektrischem Material 222, Spacern 224 und unteren Elektroden 212a abgeschieden, um eine Schicht aus Phasenwechselmaterial 218a zu bilden. Die Schicht aus Phasenwechselmaterial 218a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen.
Ein Elektrodenmaterial, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN, Cu, WN, C oder ein geeignetes Elektrodenmaterial, wird über einer Schicht aus Phasenwechselmaterial 218a abgeschieden, um eine Schicht aus Elektrodenmaterial 220a zu bilden. Die Schicht aus Elektrodenmaterial 220a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen.
23 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen der Schicht aus Elektrodenmaterial 220a und der Schicht aus Phasenwechselmaterial 218a. Die Schicht aus Elektrodenmaterial 220a und die Schicht aus Phasenwechselmaterial 218a werden geätzt, um Abschnitte des dielektrischen Materials 222 freizulegen und um Phasenwechselelemente 218 und obere Elektroden 220 zu bilden. In einer Ausführungsform werden die Schicht aus Phasenwechselmaterial 218a und die Schicht aus Elektrodenmaterial 220a in Linien geätzt, um Phasenwechselelemente 218 und obere Elektroden 220 zu bilden. In einer Ausführungsform verläuft jede Linie über das gesamte Feld aus Speicherzellen. In einer anderen Ausführungsform verläuft eine Anzahl kürzerer Linien innerhalb jeder Reihe aus Speicherzellen über das Feld aus Speicherzellen. In einer anderen Ausführungsform werden die Schicht aus Phasenwechselmaterial 218a und die Schicht aus Elektrodenmaterial 220a geätzt, um Säulen über jeder unteren Elektrode 212a zu bilden, um Phasenwechselelemente 218 und obere Elektroden 220 zu bilden.
In einer anderen Ausführungsform werden Phasenwechselelemente 218 dadurch hergestellt, dass zuerst ein dielektrisches Material, wie SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material, über unteren Elektroden 212a, Spacern 224 und dielektrischem Material 222 abgeschieden wird, um eine Schicht aus dielektrischem Material zu bilden. Die Schicht aus dielektrischem Material wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen. Die Schicht aus dielektrischem Material wird dann geätzt, um Öffnungen zu bilden, welche die unteren Elektroden 212a freilegen. Ein Phasenwechselmaterial, wie eine Chalkogenid-Verbindung oder ein anderes geeignetes Phasenwechselmaterial, wird über der geätzten Schicht aus dielektrischem Material und den unteren Elektroden 212a abgeschieden, um eine Schicht aus Phasenwechselmaterial zu bilden. Die Schicht aus Phasenwechselmaterial wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen. Die Schicht aus Phasenwechselmaterial wird dann anhand von CMP oder einem anderen geeigneten Planarisierungsverfahren planarisiert, um die geätzte Schicht aus dielektrischem Material freizulegen und um Phasenwechselelemente 218 zu bilden.
24 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer Schicht aus Verkapselungsmaterial 228a und einer Schicht aus dielektrischem Material 226a. Das Verkapselungsmaterial wird über freiliegenden Abschnitten der oberen Elektroden 220 und der Phasenwechselelemente 218 abgeschieden, um eine Schicht aus Verkapselungsmaterial 228a zu bilden. Die Schicht aus Verkapselungsmaterial 228a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen. In einer Ausführungsform wird mehr als eine Schicht aus Verkapselungsmaterial über oberen Elektroden 220 und Phasenwechselelementen 218 abgeschieden.
Ein dielektrisches Material, wie SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material, wird über dem Verkapselungsmaterial 228a abgeschieden, um eine Schicht 226a aus dielektrischem Material zu bilden. Die Schicht 226a aus dielektrischem Material wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen.
Die Schicht aus dielektrischem Material 226a und die Schicht aus Verkapselungsmaterial 228a werden geätzt, um Öffnungen zu bilden, um obere Elektroden 220 freizulegen. Ein Kontaktmaterial wird in den Öffnungen abgeschieden. Dann werden obere Metallisationsschichten erzeugt, die Bitleitungen 112, die über die Kontakte mit den oberen Elektroden 220 verkoppelt sind, einschließen. In einer Ausführungsform werden Bitleitungen 112 senkrecht zu Wortleitungen 204 gebildet.
Die folgenden 25–31 zeigen Ausführungsformen für die Herstellung einer Speicherzelle 200f, die zuvor mit Bezug auf 8 beschrieben und dargestellt wurde. Zu Beginn der Herstellung der Speicherzelle 200f, werden die zuvor mit Bezug auf 9–12 beschriebenen und dargestellten Bearbeitungsschritte durchgeführt.
25 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer ersten Schicht aus Elektrodenmaterial 213a, einer Schicht aus Phasenwechselmaterial 218a und einer zweiten Schicht aus Elektrodenmaterial 220. Ein Elektrodenmaterial, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über einer Silicidschicht 210a abgeschieden, um eine Schicht aus Elektrodenmaterial 213a zu bilden. Die Schicht aus Elektrodenmaterial 213a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen.
In einer Ausführungsform ist die Schicht aus Elektrodenmaterial 213a durch eine erste Schicht aus Elektrodenmaterial 230a, eine Schicht aus Ätzstoppmaterial 232a und eine zweite Schicht aus Elektrodenmaterial 216a ersetzt, wie zuvor mit Bezug auf 13B beschrieben und dargestellt. In einer anderen Ausführungsform ist die Schicht aus Elektrodenmaterial 213a durch eine erste Schicht aus Elektrodenmaterial 234a, eine Schicht aus Ätzstoppmaterial 232a und eine zweite Schicht aus Elektrodenmaterial 216a ersetzt, wie zuvor mit Bezug auf 13C beschrieben und dargestellt. In einer anderen Ausführungsform ist die Schicht aus Elektrodenmaterial 213a durch eine erste Schicht aus Elektrodenmaterial und eine zweite Schicht aus Elektrodenmaterial 216a ersetzt, wie zuvor mit Bezug auf 13D beschrieben und dargestellt.
Ein Phasenwechselmaterial, wie ein Chalkogenid-Verbindungsmaterial oder ein anderes geeignetes Phasenwechselmaterial, wird über der ersten Schicht aus Elektrodenmaterial 312a abgeschieden, um eine Schicht aus Phasenwechselmaterial 218a zu bilden. Die Schicht aus Phasenwechselmaterial 218a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen.
Ein Elektrodenmaterial, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über der Schicht aus Phasenwechselmaterial 128a abgeschieden, um eine Schicht aus Elektrodenmaterial 220a zu bilden. Die Schicht aus Elektrodenmaterial 220a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen.
26 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer Maske 242. Eines oder mehrere Maskenmaterialien, wie ein Photoresist, ein Hartmaskenmaterial und ein Photoresist oder eines bzw. mehrere andere geeignete Maskenmaterial(ien) wird bzw. werden über der zweiten Schicht aus Elektrodenmaterial 220a abgeschieden, um eine Schicht aus Maskenmaterial zu bilden. Die Schicht aus Maskenmaterial wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD, Spin-on oder einem anderen geeigneten Abscheidungsverfahren aufgetragen. Anhand von Linienlithographie wird die Schicht aus Maskenmaterial gemustert und geätzt, um Inseln oder Säulen aus Maskenmaterial, die eine Maske 242 bilden, zu erzeugen.
In einer Ausführungsform, wo die Schicht aus Maskenmaterial ein Photoresist einschließt, wird das Photoresist nach dem Linienlithographieverfahren getrimmt, um die Querschnittsbreite der Inseln aus Maskenmaterial auf eine sublithographische Breite zu verringern. In einer Ausführungsform, wo ein Hartmaskenmaterial und ein Photoresist verwendet werden, kann das Photoresist nach Ausbilden der Inseln aus Maskenmaterial abgezogen werden. In einer anderen Ausführungsform, wo das Maskenmaterial eine Hartmaske einschließt, wird das Hartmaskenmaterial anhand einer Nassätzung oder einer anderen geeigneten Ätzung getrimmt, um die Querschnittsbreite der Inseln aus Maskenmaterial auf eine sublithographische Breite zu verringern. In einer anderen Ausführungsform, wo die Maskenschicht ein Hartmaskenmaterial und ein Photoresist einschließt, wird ein Trimmen des Photoresists und ein Ätzen des Hartmaskenmaterials nach dem Linienlithographieverfahren durchgeführt, um die Querschnittsbreite der Inseln aus dem Maskenmaterial auf eine sublithographische Breite zu verringern.
27 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen der zweiten Schicht aus Elektrodenmaterial 220a, der Schicht aus Phasenwechselmaterial 218a und einer ersten Schicht aus Elektrodenmaterial 213a. Die freiliegenden Abschnitte der zweiten Schicht aus Elektrodenmaterial 220a und die darunter liegenden Abschnitte aus Phasenwechselmaterial 218a werden geätzt, um obere Elektroden 220 und Phasenwechselelemente 218 zu bilden. Die darunter liegenden Abschnitte der ersten Schicht aus Elektrodenmaterial 213a werden teilweise geätzt, um eine Schicht aus Elektrodenmaterial 213b zu bilden. Die Schicht aus Elektrodenmaterial 213b schließt einen ersten Abschnitt 214a und zweite Abschnitte 216 ein. Der erste Abschnitt 214a bedeckt die Silicidschicht 210a.
In einer Ausführungsform wird die Schicht aus Elektrodenmaterial 213a geätzt, um Abschnitte der Silicidschicht 210a freizulegen, um eine Speicherzelle mit einer unteren Elektrode, die der zuvor mit Bezug auf 4 beschriebenen und dargestellten unteren Elektrode 212b ähnelt, herzustellen. In einer anderen Ausführungsform, wo der Wafer 240, der in 13B oder 13C dargestellt ist, anstelle des in 13A dargestellten Wafers 240 verwendet wird, endet die Ätzung an der Schicht aus Ätzstoppmaterial 232a. In einer anderen Ausführungsform, wo der Wafer 240, der in 13D dargestellt ist, anstelle des in 13A dargestellten Wafers 240 verwendet wird, endet die Ätzung an der Schicht aus Elektrodenmaterial 234a.
28 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer Schicht aus Spacermaterial 224a. Ein Spacermaterial, wie SiN, SiO₂, SiO_xN, TaO_x, Al₂O₃ oder ein anderes geeignetes Spacermaterial, wird formtreu über freiliegenden Abschnitten der Maske 242, der oberen Elektroden 220, der Phasenwechselelemente 218 und der Schicht aus Elektrodenmaterial 213b abgeschieden, um eine Schicht aus Spacermaterial 224a zu bilden. Die Schicht aus Spacermaterial 224a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen.
29 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen der Schicht aus Spacermaterial 224a. Die Schicht aus Spacermaterial 224a wird Spacer-geätzt, um die Oberseite der Maske 242 und Abschnitte der Schicht aus Elektrodenmaterial 213b freizulegen, um Spacer 224b zu bilden. Die Spacer 224b berühren die Seitenwände der oberen Elektroden 220, der Phasenwechselelemente 218 und die zweiten Abschnitte 216 der Schicht aus Elektrodenmaterial 213b.
30 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen von Öffnungen 244. Eine Schicht aus Elektrodenmaterial 213b, eine Silicidschicht 210a, eine P+-Regionsschicht 208a, eine N–-Regionsschicht 206a und ein optionaler Abschnitt 205 einer N+-Region 204a werden selbstausrichtend an Spacer 224b geätzt, um Öffnungen 244 und untere Elektroden 212a, die erste Abschnitte 214 und zweite Abschnitte 216 aufweisen, Silicidkontakte 210, P+-Regionen 208, N–-Regionen 206 und N+-Wortleitungen 204 zu bilden.
In einer Ausführungsform, werden, falls keine Wortleitungen 204 vorab getrennt wurden, Herstellungsschritte, die den zuvor mit Bezug auf 20A–20B beschriebenen und dargestellten Herstellungsschritten ähneln, durchgeführt, um Wortleitungen 204 zu erzeugen. In einer anderen Ausführungsform werden Wortleitungen 204 nach Ausbilden der N–-Regionsschicht 206a und der P+-Regionsschicht 208a getrennt. In einer anderen Ausführungsform werden Wortleitungen 204 nach Ausbilden der Silicidschicht 210a getrennt. In einer anderen Ausführungsform werden Wortleitungen 204 nach Ausbilden von Phasenwechselelementen 220 getrennt.
31 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden eines dielektrischen Materials 222 in Öffnungen 244. Ein dielektrisches Material, wie SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material, wird über freiliegenden Abschnitten einer Maske 242, von Spacer 224b, unteren Elektroden 212a, Silicidkontakten 210, P+-Regionen 208, N–-Regionen 206 und N+-Wortleitungen 204 abgeschieden, um eine Schicht aus dielektrischem Material zu bilden. Die Schicht aus dielektrischem Material, die Maske 242 und die Spacer 224b werden dann planarisiert, um die Maske 242 zu entfernen, um obere Elektroden 220 freizulegen und um Spacer 224c und dielektrisches Material 222 zu bilden. Die Schicht aus dielektrischem Material wird anhand einer chemisch-mechanischen Planarisierung (CMP) oder eines anderen geeigneten Planarisierungsverfahrens planarisiert. In einer Ausführungsform wird die Maske 242 entfernt, bevor die Schicht aus dielektrischem Material abgeschieden und planarisiert wird. Dann wird eine obere Metallisierungsschicht erzeugt, die Bitleitungen 112, die mit oberen Elektroden 220 verkoppelt sind, einschließt. In einer Ausführungsform werden die Bitleitungen 112 senkrecht zu den Wortleitungen ausgebildet.
Ausführungsformen schaffen einen resistiven Speicher, der ihre Resistivität ändernde Speicherelemente, auf die von vertikalen Dioden zugegriffen wird, einschließt. Die Speicherzellen werden anhand eines kontaktähnlichen Lithographieherstellungsverfahrens und/oder eines Säulen-Herstellungsverfahrens erzeugt. Das Herstellungsverfahren schließt das Ausbilden der vertikalen Dioden anhand eines Selbstausrichtungsverfahrens ein. Auf diese Weise kann eine 4F²-Speicherzelle erzeugt werden.

Claims

Verfahren zur Herstellung einer Speicherzelle, wobei das Verfahren umfasst: Bereitstellen eines Wafers, der eine Schicht aus einer hoch dotierten ersten Polaritätsregion, eine Schicht aus einer niedrig dotierten ersten Polaritätsregion über der Schicht aus einer hoch dotierten ersten Polaritätsregion, eine Schicht aus einer zweiten Polaritätsregion über der Schicht aus einer niedrig dotierten ersten Polaritätsregion, eine Silicidschicht über der Schicht aus einer zweiten Polaritätsregion und ein Elektrodenmaterial über der Silicidschicht umfasst; Ätzen des Elektrodenmaterials, um eine Säule aus Elektrodenmaterial zu bilden; Ausbilden von Spacern an Seitenwänden der Säule aus Elektrodenmaterial; Ätzen der Silicidschicht, der Schicht aus einer zweiten Polaritätsregion und der Schicht aus einer niedrig dotierten ersten Polaritätsregion selbstausrichtend an den Seitenwänden des Spacers, um einen Silicidkontakt und eine Diode zu bilden; Erzeugen eines resistiven Speicherelements, das die erste Elektrode berührt; und Erzeugen einer zweiten Elektrode, die das resistive Speicherelement berührt.
Verfahren nach Anspruch 1, wobei das Bereitstellen des Elektrodenmaterials das Bereitstellen einer ersten Schicht aus Elektrodenmaterial über der Silicidschicht, einer Schicht aus Ätzstoppmaterial über der ersten Schicht aus Elektrodenmaterial und einer zweiten Schicht aus Elektrodenmaterial über der Schicht aus Ätzstoppmaterial umfasst, und wobei das Ätzen des Elektrodenmaterials das Ätzen der zweiten Schicht aus Elektrodenmaterial umfasst.
Verfahren nach Anspruch 1, wobei das Bereitstellen des Elektrodenmaterials das Bereitstellen einer ersten Schicht aus Elektrodenmaterial über der Silicidschicht und einer zweiten Schicht aus Elektrodenmaterial über der ersten Schicht aus Elektrodenmaterial umfasst, und wobei das Ätzen des Elektrodenmaterials das Ätzen der zweiten Schicht aus Elektrodenmaterial umfasst,
Verfahren nach Anspruch 1, wobei das Ätzen des Elektrodenmaterials das Ätzen des Elektrodenmaterials, um einen Teil der Silicidschicht freizulegen, umfasst.
Verfahren nach Anspruch 1, das ferner umfasst: Ätzen der Schicht aus einer hoch dotierten ersten Polaritätsregion, um eine Wortleitung mit einer ersten Polarität, welche die Diode berührt, zu bilden.
Verfahren nach Anspruch 1, wobei die Erzeugung des resistiven Speicherelements das Erzeugen eines Phasenwechselelements umfasst.
Verfahren zur Herstellung einer Speicherzelle, wobei das Verfahren umfasst: Bereitstellen eines Wafers, der eine Schicht aus einer hoch dotierten ersten Polaritätsregion, eine Schicht aus einer niedrig dotierten ersten Polaritätsregion über der Schicht aus einer hoch dotierten ersten Polaritätsregion, eine Schicht aus einer zweiten Polaritätsregion über der Schicht aus einer niedrig dotierten ersten Polaritätsregion, eine Silicidschicht über der Schicht aus einer zweiten Polaritätsregion, ein erstes Elektrodenmaterial über der Silicidschicht, eine Schicht aus resistivem Speichermaterial über dem ersten Elektrodenmaterial und ein zweites Elektrodenmaterial über der Schicht aus resistivem Speichermaterial aufweist; Ätzen des zweiten Elektrodenmaterials, der Schicht aus resistivem Speichermaterial und des ersten Elektrodenmaterials, um eine obere Elektrode und ein resistives Speicherelement zu bilden; Ausbilden eines Spacers an einer Seitenwand der oberen Elektrode und des resistiven Speicherelements; und Ätzen der Silicidschicht, der Schicht aus einer zweiten Polaritätsregion und der Schicht aus einer niedrig dotierten ersten Polaritätsregion selbstausrichtend an einer Seitenwand des Spacers, um einen Silicidkontakt und eine Diode zu bilden
Verfahren nach Anspruch 7, wobei das Bereitstellen des ersten Elektrodenmaterials das Bereitstellen einer ersten Schicht aus Elektrodenmaterial über der Silicidschicht, einer Schicht aus Ätzstoppmaterial über der Schicht aus ersten Elektrodenmaterial und einer zweiten Schicht aus Elektrodenmaterial über der Schicht aus Ätzstoppmaterial umfasst, und wobei das Ätzen des ersten Elektrodenmaterials das Ätzen der zweiten Schicht aus Elektrodenmaterial umfasst.
Verfahren nach Anspruch 7, wobei das Bereitstellen des ersten Elektrodenmaterials das Bereitstellen einer ersten Schicht aus Elektrodenmaterial über der Silicidschicht und einer zweiten Schicht aus Elektrodenmaterial über der ersten Schicht aus Elektrodenmaterial umfasst, und wobei das Ätzen des ersten Elektrodenmaterials das Ätzen der zweiten Schicht aus Elektrodenmaterial umfasst.
Verfahren nach Anspruch 7, wobei das Ätzen des ersten Elektrodenmaterials das Ätzen des Elektrodenmaterials, um einen Abschnitt der Silicidschicht freizulegen, umfasst.
Verfahren nach Anspruch 7, das ferner umfasst: Ätzen der Schicht aus einer hoch dotierten ersten Polaritätsregion, um eine Wortleitung mit einer ersten Polarität, die die Diode berührt, zu schaffen.
Verfahren nach Anspruch 7, wobei das Bereitstellen der Schicht aus resistivem Speichermaterial das Bereitstellen einer Schicht aus Phasenwechselmaterial umfasst.