DE102007040826B9 - Integrierter Schaltkreis mit einer Zelle mit einer Schicht veränderbarer Resistivität und Verfahren zur Herstellung - Google Patents

Integrierter Schaltkreis mit einer Zelle mit einer Schicht veränderbarer Resistivität und Verfahren zur Herstellung Download PDF

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Abstract

Integrierter Schaltkreis mit einer Zelle, wobei die Zelle aufweist:
• einen ersten Source/Drain-Bereich;
• einen zweiten Source/Drain-Bereich;
• einen aktiven Bereich zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich;
• einen Gate-Stapel, angeordnet auf oder über dem aktiven Bereich;
• eine Schichtenstruktur veränderbarer Resistivität, angeordnet auf oder über dem Gate-Stapel, wobei die Schichtenstruktur veränderbarer Resistivität eine Schicht veränderbarer Resistivität aufweist;
• wobei die Schicht veränderbarer Resistivität ein Material veränderbarer Resistivität aufweist;
• eine elektrisch leitfähige Verbindungsstruktur neben dem Gate-Stapel zum elektrischen Verbinden der Schicht veränderbarer Resistivität mit dem ersten Source/Drain-Bereich oder dem zweiten Source/Drain-Bereich;
• wobei die elektrisch leitfähige Verbindungsstruktur mindestens einen elektrisch leitfähigen Spacer aufweist, angeordnet neben dem Gate-Stapel.

Description

  • Ausführungsbeispielsbeispiele der Erfindung betreffen allgemein integrierte Schaltkreise mit einer Zelle und Verfahren zum Herstellen eines integrierten Schaltkreises mit einer Zelle.
  • Ein integrierter Schaltkreis mit einer Zelle mit einer Schicht veränderbarer Resistivität und ein Verfahren zur Herstellung ist aus der Druckschritt US 2006/0113614 A1 bekannt.
  • Mit einem kontinuierlichen Wunsch nach einem kleinen Zellenlayout und weiterer Skalierbarkeit erwachsen verschiedene Anforderungen an die Implementierung von integrierten Schaltkreisen hinsichtlich ihrer Zuverlässigkeit sowie auch ihrer Herstellung.
  • Es besteht die Aufgabe, diese Anforderungen zu erfüllen.
  • Diese Aufgabe wird gelöst durch die integrierte Schaltung gemäß dem Anspruch 1 und das Verfahren gemäß dem Anspruch 9.
  • Weitere Ausgestaltungen ergeben sich aus den Unteransprüchen.
  • Gemäß einem Ausführungsbeispiel der Erfindung wird ein integrierter Schaltkreis mit einer Zelle bereitgestellt, wobei die Zelle aufweist einen ersten Source/Drain-Bereich, einen zweiten Source/Drain-Bereich, einen aktiven Bereich zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich, einen Gate-Stapel, der auf oder über dem aktiven Bereich angeordnet ist, sowie eine Schichtenstruktur veränderbarer Resistivität, welche auf oder über dem Gate-Stapel angeordnet ist, wobei die Schichtenstruktur veränderbarer Resistivität eine Schicht veränderbarer Resistivität aufweist, wobei die Schicht veränderbarer Resistivität ein Material veränderbarer Resistivität aufweist.
  • Die Zelle kann eine Speicherzelle sein.
  • Ferner kann die Zelle eine elektrische leitfähige Verbindungsstruktur neben dem Gate-Stapel aufweisen zum elektrischen Verbinden der Schicht veränderbarer Resistivität mit dem ersten Source/Drain-Bereich oder dem zweiten Source/Drain-Bereich.
  • Die elektrisch leitfähige Verbindungsstruktur kann mindestens einen elektrisch leitfähigen Spacer aufweisen, welcher neben dem Gate-Stapel angeordnet ist.
  • Gemäß einer Ausgestaltung der Erfindung ist die elektrisch leitfähige Verbindungsstruktur aus einem Material hergestellt oder weist dieses auf, das unter Verwendung eines Abscheideverfahrens aus der Gasphase gebildet werden kann.
  • Die elektrisch leitfähige Verbindungsstruktur kann aufweisen oder bestehen aus Polysilizium oder Wolfram-Silizid.
  • Weiterhin kann der Gate-Stapel eine Mehrzahl von Schichten aufweisen, welche aufeinander oder übereinander ausgebildet sind.
  • Gemäß einer anderen Ausgestaltung der Erfindung weist der Gate-Stapel auf eine erste Isolationsschicht, welche auf oder über dem aktiven Bereich angeordnet ist, einen elektrisch leitfähigen Gate-Bereich, welcher auf oder über der ersten Isolationsschicht angeordnet ist, sowie eine zweite Isolationsschicht, welche auf oder über dem elektrisch leitfähigen Gate-Bereich angeordnet ist.
  • Die Zelle weist gemäß einer anderen Ausgestaltung der Erfindung eine Elektrodenschicht auf, welche auf oder über dem Gate-Stapel angeordnet ist, wobei die Schicht veränderbarer Resistivität auf oder über der Elektrodenschicht angeordnet ist.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung ist ein integrierter Schaltkreis mit einer Zelle bereitgestellt, wobei die Zelle beispielsweise eine Feldeffekttransistor-Struktur, welche einen Gate-Stapel aufweisen kann sowie eine Materialstruktur veränderbarer Resistivität, welche auf oder über dem Gate-Stapel angeordnet ist, wobei die Materialstruktur veränderbarer Resistivität ein Material veränderbarer Resistivität aufweist, welches eingereichtet ist zum Verändern seiner Resistivität in Antwort auf ein Anlegen einer elektrischen Spannung an die Materialstruktur veränderbarer Resistivität.
  • Die Zelle kann beispielsweise eine Speicherzelle sein.
  • Beispielsweise weist die Speicherzelle ferner eine elektrisch leitfähige Verbindungsstruktur neben dem Gate-Stapel auf zum elektrischen Verbinden der Materialstruktur veränderbarer Resistivität mit einem Source/Drain-Bereich der Feldeffekttransistor-Struktur.
  • Die elektrisch leitfähige Verbindungsstruktur kann beispielsweise mindestens einen elektrisch leitfähigen Spacer aufweisen, welcher neben dem Gate-Stapel angeordnet ist.
  • Die elektrisch leitfähige Verbindungsstruktur kann beispielsweise ein Material aufweisen, welches gebildet werden kann unter Verwendung eines Abscheideprozesses aus der Gasphase.
  • So kann beispielsweise die elektrisch leitfähige Verbindungsstruktur aufweisen oder bestehen aus Polysilizium oder Wolfram-Silizid.
  • Der Gate-Stapel kann beispielsweise eine Mehrzahl von Schichten aufweisen, welche aufeinander oder übereinander angeordnet sein können.
  • Beispielsweise weist der Gate-Stapel auf eine erste Isolationsschicht, angeordnet auf oder über dem aktiven Bereich, einen elektrisch leitfähigen Gate-Bereich, angeordnet auf oder über der ersten Isolationsschicht, sowie eine zweite Isolationsschicht, welche auf oder über dem elektrisch leitfähigen Gate-Bereich angeordnet ist.
  • Die Speicherzelle kann ferner eine Elektrodenschicht aufweisen, welche auf oder über dem Gate-Stapel angeordnet ist, wobei die Materialstruktur veränderbarer Resistivität auf oder über der Elektrodenschicht angeordnet ist.
  • Gemäß einem anderen Ausführungsbeispiel der Erfindung wird ein Verfahren zum Herstellen eines integrierten Schaltkreises mit einer Zelle bereitgestellt, wobei gemäß dem Verfahren ein erster Source/Drain-Bereich gebildet wird, ein zweiter Source/Drain-Bereich gebildet wird und ein aktiver Bereich gebildet wird zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich. Weiterhin wird gemäß dem Verfahren ein Gate-Stapel auf oder über dem aktiven Bereich gebildet und es wird eine Schicht veränderbarer Resistivität auf oder über dem Gate-Stapel gebildet. Die Schicht veränderbarer Resistivität weist ein Material veränderbarer Resistivität auf.
  • Es wird eine elektrisch leitfähige Verbindungsstruktur neben dem Gate-Stapel gebildet zum elektrischen Verbinden der Schicht veränderbarer Resistivität mit dem ersten Source/Drain-Bereich oder dem zweiten Source/Drain-Bereich.
  • Die elektrisch leitfähige Verbindungsstruktur wird gebildet, indem mindestens ein elektrisch leitfähiger Spacer neben dem Gate-Stapel gebildet wird.
  • Die Zelle kann als eine Speicherzelle gebildet werden.
  • Gemäß einer Ausgestaltung der Erfindung wird zum Ausbilden der elektrisch leitfähigen Verbindungsstruktur ein Abscheideprozess aus der Gasphase verwendet.
  • Die elektrisch leitfähige Verbindungsstruktur kann aufweisen oder bestehen aus Polysilizium oder Wolfram-Silizid.
  • Weiterhin kann das Bilden des Gate-Stapels ein Bilden einer Mehrzahl von Schichten aufeinander oder übereinander aufweisen.
  • Zum Bilden des Gate-Stapels kann vorgesehen ein, eine erste Isolationsschicht auf oder über dem aktiven Bereich zu bilden, einen elektrisch leitfähigen Gate-Bereich auf oder über der ersten Isolationsschicht zu bilden, sowie eine zweite Isolationsschicht auf oder über dem elektrisch leitfähigen Gate-Bereich zu bilden.
  • Gemäß einer anderen Ausgestaltung des Verfahrens kann es vorgesehen sein, dass eine Elektrodenschicht auf oder über dem Gate-Stapel gebildet wird und die Schicht veränderbarer Resistivität auf oder über der Elektrodenschicht gebildet wird.
  • Gemäß noch einer anderen Ausgestaltung der Erfindung wird ein Verfahren zum Herstellen eines integrierten Schaltkreises mit einer Zelle bereitgestellt, wobei gemäß dem Verfahren eine Materialstruktur veränderbarer Resistivität auf oder über dem Gate-Stapel gebildet wird, wobei die Materialstruktur veränderbarer Resistivität ein Material veränderbarer Resistivität aufweist, welches eingerichtet ist zum Verändern seiner Resistivität in Antwort auf ein Anlegen einer elektrischen Spannung an die Materialstruktur veränderbarer Resistivität.
  • Die Zelle kann beispielsweise als eine Speicherzelle gebildet werden.
  • Weiterhin kann beispielsweise eine elektrisch leitfähige Verbindungsstruktur neben dem Gate-Stapel gebildet werden zum elektrischen Verbinden der Schicht veränderbarer Resistivität mit einem Source/Drain-Bereich der Feldeffekttransistor-Struktur.
  • Weiterhin kann beispielsweise das Bilden der elektrisch leitfähigen Verbindungsstruktur aufweisen ein Bilden von mindestens einem elektrisch leitfähigen Spacer neben dem Gate-Stapel.
  • Das Bilden der elektrisch leitfähigen Verbindungsstruktur kann beispielsweise unter Verwendung eines Abscheideverfahrens aus der Gasphase ausgeführt werden.
  • Beispielsweise weist die elektrisch leitfähige Verbindungsstruktur Polysilizium oder Wolfram-Silizid auf oder besteht aus einem dieser Materialien.
  • Weiterhin kann das Bilden des Gate-Stapels beispielsweise aufweisen ein Bilden einer Mehrzahl von Schichten aufeinander oder übereinander.
  • Zum Bilden des Gate-Stapels kann beispielsweise eine erste Isolationsschicht auf oder über dem aktiven Bereich gebildet werden, ein elektrisch leitfähiger Gate-Bereich kann auf oder über der ersten Isolationsschicht gebildet werden und es kann eine zweite Isolationsschicht auf oder über dem elektrisch leitfähigen Gate-Bereich gebildet werden.
  • Beispielsweise kann es vorgesehen sein, dass eine Elektrodenschicht auf oder über dem Gate-Stapel gebildet wird und die Schicht veränderbarer Resistivität kann auf oder über der Elektrodenschicht gebildet werden.
  • Beispielsweise wird ein Speichermodul bereitgestellt mit einer Mehrzahl von integrierten Schaltkreisen, wobei mindestens ein integrierter Schaltkreis der Mehrzahl von integrierten Schaltkreisen eine Zelle aufweist, wobei die Zelle aufweist einen ersten Source/Drain-Bereich, einen zweiten Source/Drain-Bereich, einen aktiven Bereich zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich, einen Gate-Stapel, angeordnet auf oder über dem aktiven Bereich, eine Schichtenstruktur veränderbarer Resistivität, angeordnet auf oder über dem Gate-Stapel, wobei die Schichtenstruktur veränderbarer Resistivität eine Schicht veränderbarer Resistivität aufweist, wobei die Schicht veränderbarer Resistivität ein Material veränderbarer Resistivität aufweist.
  • Das Speichermodul kann beispielsweise ein stapelbares Speichermodul sein, wobei mindestens einige der integrierten Schaltkreise aufeinander oder übereinander gestapelt angeordnet sind.
  • Ausführungsbeispiele der Erfindung sind in den Figuren dargestellt und werden im Folgenden näher erläutert. Die Figuren sind nicht notwendigerweise maßstabsgetreu, es wurde stattdessen Wert darauf gelegt, die Prinzipien der Ausführungsbeispiele der Erfindung zu erläutern. Ferner werden in den Figuren, soweit zweckmäßig, gleiche oder identische Elemente mit identischen Bezugszeichen versehen.
  • Es zeigen
  • 1 ein Computersystem, in dem eine Speichereinrichtung gemäß einem Ausführungsbeispiel der Erfindung verwendet wird;
  • 2 eine Perspektivansicht, in der eine Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist;
  • 3 einen Ersatzschaltkreis einer Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung;
  • 4 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer ersten Stufe ihrer Herstellung;
  • 5 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer zweiten Stufe ihrer Herstellung;
  • 6 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer dritten Stufe ihrer Herstellung;
  • 7 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer vierten Stufe ihrer Herstellung;
  • 8 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer fünften Stufe ihrer Herstellung;
  • 9 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer sechsten Stufe ihrer Herstellung;
  • 10 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer siebten Stufe ihrer Herstellung;
  • 11 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer achten Stufe ihrer Herstellung;
  • 12 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer neunten Stufe ihrer Herstellung;
  • 13 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer zehnten Stufe ihrer Herstellung;
  • 14 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer elften Stufe ihrer Herstellung;
  • 15 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem alternativen Ausführungsbeispiel der Erfindung zu einer vierten Stufe ihrer Herstellung;
  • 16 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem alternativen Ausführungsbeispiel der Erfindung zu einer fünften Stufe ihrer Herstellung;
  • 17 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem alternativen Ausführungsbeispiel der Erfindung zu einer siebten Stufe ihrer Herstellung;
  • 18 eine Querschnittsansicht der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem alternativen Ausführungsbeispiel der Erfindung zu einer sechsten Stufe ihrer Herstellung;
  • 19A und 19B ein beispielhaftes Speichermodul (19A) und ein stapelbares Speichermodul (19B)
  • Im Rahmen dieser Beschreibung werden die Begriffe ”verbunden”, ”angeschlossen” sowie ”gekoppelt” verwendet zum Beschreiben sowohl einer direkten als auch einer indirekten Verbindung, eines direkten oder indirekten Anschlusses sowie einer direkten oder indirekten Kopplung.
  • 1 zeigt ein beispielhaftes Computersystem 100, in welchem eine Speichereinrichtung verwendet wird, wobei die Speichereinrichtung aus Speicherzellen gebildet wird gemäß Ausführungsformen der Erfindung, welche im Folgenden näher erläutert werden.
  • Das Computersystem 100 weist eine Speichereinrichtung 102 auf, in welchem Speicherzellen verwendet werden, welche Speicherzellen aufweisen gemäß Ausführungsbeispielen der Erfindung.
  • Das Computersystem 100 weist ferner einen Prozessor 104 auf und eine oder mehrere Eingabe-/Ausgabeeinrichtungen wie beispielsweise eine Tastatur 106, eine Anzeigeeinheit (Display) 108, und eine Drahtlos-Kommunikationseinrichtung 110. Die Speichereinrichtung 102, der Prozessor 104, die Tastatur 106, die Anzeigeeinheit 108 und die Drahtlos-Kommunikationseinrichtung 110 können miteinander verbunden sein mittels eines Busses 112. Das Computersystem 100 kann ein Allzweck-Computer sein wie beispielsweise ein Personal Computer oder eine Workstation. In einem Ausführungsbeispiel der Erfindung kann das Computersystem 100 eine digitale Standbild-Kamera sein, ein Videorekorder (wie beispielsweise ein Videokassettenrekorder oder ein DVD-Rekorder), eine Mobilfunk-Kommunikationseinrichtung wie beispielsweise ein Mobilfunktelefon, eine Auto-Steuereinrichtung, etc. Im Allgemeinen kann das Computersystem 100 jede Art einer Computereinrichtung sein, welche einen Prozessor aufweist (welcher als hart-verdrahtete Logik implementiert sein kann oder als ein programmierbarer Prozessor, wie beispielsweise ein Mikroprozessor) sowie Speicherzellen, welche im Folgenden näher erläutert werden.
  • Die Drahtlos-Kommunikationseinrichtung 110 kann einen Schaltkreis aufweisen (nicht dargestellt) zum Senden und Empfangen von Übertragungen mittels eines zellularen Telefonnetz-Kommunikationsnetzwerkes, eines WiFi-Drahtlos-Kommunikationsnetzwerkes oder eines anderen Drahtlos-Kommunikationsnetzwerkes. Es ist anzumerken, dass die Mehrzahl von Eingabe-/Ausgabeeinrichtungen, welche in 1 dargestellt sind, lediglich ein Beispiel darstellen, gemäß dem das Computersystem 100 eingerichtet sein kann als ein Mobilfunktelefon oder eine andere Drahtlos-Kommunikationseinrichtung. Speichereinrichtungen enthaltend Speicherzellen gemäß Ausführungsbeispielen der Erfindung können in einer großen Vielzahl von System verwendet werden. Alternative Systemdesigns können einschließen unterschiedliche Eingabe-/Ausgabeeinrichtungen, mehrere Prozessoren, alternative Buskonfigurationen und viele andere Konfigurationen.
  • Das Computersystem 100 kann ferner einen Stromversorgungs-Schaltkreis (nicht dargestellt) aufweisen und eine entfernbare nicht-flüchtige Speichereinrichtung wie beispielsweise eine kleine Speicherkarte.
  • Die Speicherzellen gemäß unterschiedlichen Ausführungsbeispielen der Erfindung können flüchtige Speicherzellen und/oder nicht-flüchtige Speicherzellen enthalten. Die Speicherzellen gemäß unterschiedlichen Ausführungsbeispielen der Erfindung können ferner aufweisen „Multi-Bit”-Speicherzellen und/oder „Multi-Pegel”-Speicherzellen.
  • Unter einer „nicht-flüchtigen Speicherzelle” kann eine Speicherzelle verstanden werden, in der Daten gespeichert werden, selbst wenn sie nicht aktiv ist. In einem Ausführungsbeispiel der Erfindung kann eine Speicherzelle als nicht aktiv verstanden werden, beispielsweise wenn aktuell ein Zugriff auf den Inhalt der Speicherzelle inaktiv ist. In einem anderen Ausführungsbeispiel kann eine Speicherzelle als nicht aktiv verstanden werden, wenn beispielsweise die Energieversorgung inaktiv ist. Ferner können die gespeicherten Daten auf einer regulären zeitlichen Basis wieder aufgefrischt („refreshed”) werden, aber nicht, wie bei einer „flüchtigen Speicherzelle” alle wenigen Pikosekunden oder Nanosekunden oder Millisekunden, sondern eher in einem Bereich von Stunden, Tagen, Wochen oder Monaten.
  • Im Rahmen dieser Beschreibung soll der Ausdruck „Multi-Bit”-Speicherzelle beispielsweise Speicherzellen umfassen, welche eingerichtet sind zum Speichern einer Mehrzahl von Bits mittels räumlich getrennter Elektrische-Ladung-Speicherbereichen, womit eine Mehrzahl von Logikzuständen repräsentiert wird.
  • Ferner soll im Rahmen dieser Beschreibung der Ausdruck „Multi-Pegel”-Speicherzelle Speicherzellen einschließen, welche eingerichtet sind zum Speichern einer Mehrzahl von Bits oder Daten beispielsweise mittels Bereitstellens von unterscheidbaren Schwellenspannungen abhängig von der Menge elektrischer Ladung, welche in der Speicherzelle gespeichert ist, womit eine Mehrzahl von Logikzuständen repräsentiert wird.
  • In einem Ausführungsbeispiel der Erfindung kann die Zelle eine Logikzelle sein, welche verwendet wird in einer Logik-Zellenanordnung wie beispielsweise einem Prozessor, beispielsweise einer hart-verdrahteten Logik-Zellenordnung oder einem programmierbaren Prozessor (beispielsweise einem Mikroprozessor, welcher enthalten kann einen Complex Instruction Set Computer(CISC)-Prozessor, einen Reduced Instruction Set Computer(RISC)-Prozessor oder jede andere Computerarchitektur oder Prozessorarchitektur, die in der Lage ist, programmierte Instruktionen auszuführen).
  • In einem Ausführungsbeispiel der Erfindung kann die Zelle eine Speicherzelle sein, beispielsweise eine elektrisch schreibbare und löschbare nicht-flüchtige Speicherzelle enthaltend eine Schicht veränderbarer Resistivität (auch bezeichnet als spezifischer Widerstand), wie sie im Folgenden näher erläutert wird.
  • 2 zeigt eine Perspektivansicht, in welcher eine Zellenanordnung 200 gemäß einem Ausführungsbeispiel der Erfindung dargestellt ist.
  • In einem Ausführungsbeispiel der Erfindung weist die Zellenanordnung 200 (welche als ein integrierter Schaltkreis implementiert sein kann), beispielsweise eine Speicherzellenanordnung 200, ein Substrat 202 auf. In einem Ausführungsbeispiel der Erfindung kann das Substrat (beispielsweise ein Wafer-Substrat) 202 hergestellt sein aus Halbleitermaterialien verschiedener Arten, enthaltend Silizium, Germanium, Materialien der Gruppe III bis V des Periodensystems oder andere Arten, beispielsweise Polymere, obwohl in einem anderen Ausführungsbeispiel der Erfindung andere geeignete Materialien ebenfalls verwendet werden können. In einem Ausführungsbeispiel der Erfindung ist das Wafer-Substrat 202 hergestellt aus Silizium (dotiert oder undotiert), in einem alternativen Ausführungsbeispiel der Erfindung ist das Wafer-Substrat 202 ein Silizium-Auf-Isolator(SOI)-Wafer. Als eine Alternative können alle anderen geeigneten Halbleitermaterialien für das Wafer-Substrat 202 verwendet werden, beispielsweise ein Verbundhalbleitermaterial wie beispielsweise Gallium-Arsenid (GaAs), Indium-Phosphid (InP), aber auch jedes andere geeignete ternäre Verbundhalbleitermaterial oder quaternäre Verbundhalbleitermaterial wie beispielsweise Indium-Gallium-Arsenid (InGaAs).
  • Wie in 2 dargestellt ist, sind Flache-Graben-Isolationen (Shallow Trench Isolations, STI) 204 (beispielsweise Gräben, gefüllt mit einem Isolationsmaterial wie beispielsweise einem Oxid, beispielsweise Siliziumoxid) in dem Substrat 202 bereitgestellt. In einem Ausführungsbeispiel der Erfindung sind die Flache-Graben-Isolationen 204 parallel zueinander und in einem Abstand zueinander angeordnet. Die Flache-Graben-Isolationen 204 erstrecken sich in einer ersten Richtung. In einem Ausführungsbeispiel der Erfindung sind die Flache-Graben-Isolationen 204 vorgesehen zum elektrischen Trennen aktiver Bereiche der Zellenanordnung 200 voneinander. In einem Ausführungsbeispiel der Erfindung ist eine dielektrische Schicht 206 wie beispielsweise eine Gate-Dielektrikumschicht (beispielsweise hergestellt aus einem Oxid, beispielsweise hergestellt aus Siliziumoxid) vorgesehen auf der oberen Oberfläche des Substrats 202. Ferner sind Diffusionsbereiche 208 in dem Substrat 202 vorgesehen, welche u. a. Bereiche der zu bildenden Source/Drain-Bereiche bilden können. Ein aktiver Bereich 210 ist vorgesehen zwischen jeweils zwei Diffusionsbereichen 208. Der aktive Bereich 210 kann elektrisch leitfähig gemacht werden (in anderen Worten einen leitfähigen Kanal bilden) in Antwort auf ein Anlegen einer geeigneten Spannung an einen Gate-Bereich (welcher im Folgenden näher erläutert wird) und an die jeweiligen zwei Diffusionsbereiche 208. In einem Ausführungsbeispiel der Erfindung sind die Diffusionsbereiche 208 n-dotierte Bereiche (in dem Fall, dass die Zellen als n-Typ-Transistor gebildet werden) oder p-dotierte Bereiche (in dem Fall, dass die Zellen als p-Typ-Transistoren gebildet werden).
  • In dem in 2 dargestellten Ausführungsbeispiel weist die Zellenanordnung 200 eine Mehrzahl von Zellen auf, wobei jede Zelle mindestens einen Transistor aufweist. In einem Ausführungsbeispiel der Erfindung weist die Speicherzellenanordnung 200 eine Mehrzahl von Speicherzellen auf, wobei jede Speicherzelle mindestens einen Speicher-Transistor aufweist, welcher im Folgenden näher erläutert wird. Die Zellen sind miteinander gemäß einer NOR-Architektur gekoppelt. Jedoch können die Zellen miteinander gemäß jeder anderen geeigneten Architektur in einer alternativen Ausführungsform der Erfindung gekoppelt sein.
  • Wie in 2 dargestellt ist, sind die Gate-Stapel 212 auf oder über dem Substrat 202 angeordnet, wobei die Gate-Stapel 212 Bereiche der dielektrischen Schicht 206 enthalten, welche auf den aktiven Bereichen 210 angeordnet ist. In einem Ausführungsbeispiel der Erfindung weist jeder Gate-Stapel 212 eine erste elektrisch leitfähige Schicht 214 auf (beispielsweise hergestellt aus Polysilizium oder jedem anderen geeigneten elektrisch leitfähigen Material), eine optionale Diffusionsbarrierenschicht (nicht dargestellt) auf der ersten elektrisch leitfähigen Schicht 214, eine zweite elektrisch leitfähige Schicht 216 (beispielsweise hergestellt aus einem Metall wie beispielsweise Wolfram (W)) auf der Diffusionsbarrierenschicht (oder, in dem Fall, dass keine Diffusionsbarrierenschicht vorgesehen ist, auf der ersten elektrisch leitfähigen Schicht 214) und eine zweite dielektrische Schicht 218 (beispielsweise hergestellt aus einem Nitrid, beispielsweise hergestellt aus Siliziumnitrid) auf der zweiten elektrisch leitfähigen Schicht 216. In einem Ausführungsbeispiel der Erfindung bildet die zweite elektrisch leitfähige Schicht 216 einen Teil einer jeweiligen Wortleitung, mit welcher die Speicherzelle gekoppelt ist, wie im Folgenden näher erläutert wird.
  • Ferner ist eine Schichtenstruktur veränderbarer Resistivität auf oder über jedem der Gate-Stapel 212 vorgesehen, jede Schichtenstruktur veränderbarer Resistivität kann eine Schicht oder eine Mehrzahl von Schichten aufweisen. In einem Ausführungsbeispiel der Erfindung weist die Schichtenstruktur veränderbarer Resistivität eine Schicht veränderbarer Resistivität auf, wobei die Schicht veränderbarer Resistivität ein Material veränderbarer Resistivität aufweist. Das Material veränderbarer Resistivität kann ein Übergangs-Metalloxid sein (beispielsweise ein binäres Übergangsmetalloxid), ein Festkörperelektrolyt, ein organisches Material, wie beispielsweise ein Polymer oder ein anderes Material, das zwischen Zuständen unterschiedlicher Resistivitäten geschaltet werden kann und somit zwischen unterschiedlichen elektrischen Widerständen mittels eines angelegten elektrischen Feldes oder einer angelegten Temperatur.
  • In einem Ausführungsbeispiel der Erfindung kann das Material veränderbarer Resistivität Phasenänderungsmaterial aufweisen, welches in einer Phasenänderungs-Speicherzelle verwendet werden kann. Das Phasenänderungs-Material kann zwischen mindestens zwei unterschiedlichen Kristallisationszuständen geschaltet werden (d. h. das Phasenänderungsmaterial kann mindestens zwei unterschiedliche Grade einer Kristallisation annehmen), wobei jeder Kristallisationszustand verwendet werden kann zum Repräsentieren eines Speicherzustandes. Wenn die Anzahl möglicher Kristallisationszustände gleich zwei ist, dann wird der Kristallisationszustand mit einem hohen Grad einer Kristallisation auch bezeichnet als „kristalliner Zustand”, wohingegen der Kristallisationszustand mit einem geringen Grad an Kristallisation auch bezeichnet wird als „amorpher Zustand”. Unterschiedliche Kristallisationszustände können voneinander unterschieden werden mittels ihrer unterschiedlichen elektrischen Eigenschaften und insbesondere mittels ihrer unterschiedlichen Widerstände. Beispielsweise hat ein Kristallisationszustand mit einem hohen Grad an Kristallisation (geordnete atomare Struktur) im Allgemeinen einen niedrigeren Widerstand als ein Kristallisationszustand mit einem niedrigen Grad an Kristallisation (ungeordnete atomare Struktur). Aus Gründen der Einfachheit wird im Folgenden angenommen, dass das Phasenänderungsmaterial zwei Kristallisationszustände annehmen kann (einen „amorphen Zustand” und einen „kristallinen Zustand”), es ist jedoch anzumerken, dass zusätzliche Zwischenzustände oder unterschiedliche kristalline Phasen wie beispielsweise bcc, hcp oder fcc mit unterschiedlichen Resistivitäten ebenso verwendet werden können.
  • Eine Phasenänderungs-Speicherzelle mit einem Phasenänderungs-Material kann verändert werden von dem amorphen Zustand zu dem kristallinen Zustand (und umgekehrt) auf Grund von Temperaturveränderungen des Phasenänderungsmaterials. Diese Temperaturveränderungen können verursacht werden unter Verwendung unterschiedlicher Ansätze. Beispielsweise kann ein Strom durch das Phasenänderungsmaterial geführt werden (oder eine Spannung kann entlang des Phasenänderungsmaterials angelegt werden). Alternativ kann ein Strom oder eine Spannung einem Widerstands-Heizelement zugeführt werden, welches neben dem Phasenänderungsmaterial angeordnet ist. Zum Ermitteln des Speicherzustands eines Speicherelements veränderbarer Resistivität kann ein Lesestrom (auch bezeichnet als Erfass-Strom) durch das Phasenänderungsmaterial geführt werden (oder eine Lesespannung (auch bezeichnet als Erfass-Spannung) kann entlang des Phasenänderungsmaterials angelegt werden), womit die Resistivität des Speicherelements veränderbarer Resistivität erfasst wird, wobei die Resistivität den Speicherzustand des Speicherelements repräsentiert.
  • Zum Einstellen des Phasenänderungsmaterials in den kristallinen Zustand kann ein Strompuls und/oder ein Spannungspuls an das Phasenänderungsmaterial angelegt werden, wobei die Pulsparameter derart gewählt werden, dass das Phasenänderungsmaterial über ihre Kristallisationstemperatur erhöht wird, während die Temperatur unterhalb der Schmelztemperatur des Phasenänderungsmaterials gehalten wird. Zum Einstellen des Phasenänderungsmaterials in den amorphen Zustand kann ein Strompuls und/oder ein Spannungspuls an das Phasenänderungsmaterial angelegt werden, wobei die Pulsparameter derart gewählt werden, dass das Phasenänderungsmaterial schnell aufgeheizt wird über seine Schmelztemperatur, und schnell abgekühlt wird.
  • Das Phasenänderungsmaterial kann eine Vielzahl unterschiedlicher Materialien aufweisen. Gemäß einem Ausführungsbeispiel kann das Phasenänderungsmaterial aufweisen eine oder bestehen aus einer Chalkogenidlegierung, welche mindestens ein oder mehrere Elemente der Gruppe VI des Periodensystems enthält. Gemäß einem anderen Ausführungsbeispiel kann das Phasenänderungsmaterial aufweisen ein oder bestehen aus einem Chalkogenid-Verbundmaterial wie beispielsweise GeSbTe, SbTe, GeTe, oder AgInSbTe. Gemäß noch einem Ausführungsbeispiel der Erfindung kann das Phasenänderungsmaterial aufweisen ein oder bestehen aus einem Chalkogen-freien Material wie beispielsweise GeSb, GaSb, InSb, oder GeGaInSb. Gemäß noch einem anderen Ausführungsbeispiel kann das Phasenänderungsmaterial aufweisen oder bestehen aus jedem geeigneten Material, welches eines oder mehrere der folgenden Elemente Ge, Sb, Te, Ga, Bi, Pb, Sn, Si, P, O, As, In, Se, und S, enthält.
  • Gemäß einem Ausführungsbeispiel der Erfindung kann mindestens eine der mindestens einen Elektrode, welche in diesem Fall vorgesehen sein kann, aufweisen oder bestehen aus Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W, oder Mischungen oder Legierungen dieser Materialien. Gemäß einem anderen Ausführungsbeispiel der Erfindung kann mindestens eine der mindestens einen Elektrode aufweisen oder bestehen aus Ti, V, Cr, Zr, Nb, Mo, Hf, Ta, W und zwei oder mehr Elementen ausgewählt aus der Gruppe bestehend aus B, C, N, O, Al, Si, P, S, und/oder Mischungen oder Legierungen dieser Materialien. Beispiele solche Materialien enthalten TiCN, TiAlN, TiSiN, W-Al2O3 und Cr-Al2O3.
  • In einem Ausführungsbeispiel der Erfindung kann das Phasenänderungsmaterial verändert werden aus dem amorphen Zustand in den kristallinen Zustand (oder umgekehrt) unter dem Einfluss einer Temperaturveränderung. Allgemeiner kann das Phasenänderungsmaterial von einem ersten Grad einer Kristallisation zu einem zweiten Grad einer Kristallisation verändert werden (oder umgekehrt) unter dem Einfluss einer Temperaturveränderung. Beispielsweise kann ein Bitwert „0” dem ersten (niedrigen) Grad an Kristallisation zugeordnet sein und ein Bitwert „1” kann dem zweiten (hohen) Grad an Kristallisation zugeordnet sein. Da ein unterschiedlicher Grad an Kristallisation einen unterschiedlichen elektrischen Widerstand impliziert, ist ein Leseverstärker in der Lage, den Speicherzustand einer Phasenänderungs-Speicherzelle zu ermitteln unter Verwendung des Phasenänderungsmaterials abhängig von dem Widerstand des Phasenänderungsmaterials.
  • Um hohe Speicherdichten zu erreichen, kann in einem Ausführungsbeispiel der Erfindung eine Phasenänderungs-Speicherzelle in der Lage sein bzw. eingerichtet sein zum Speichern von mehreren Bits von Daten, d. h. das Phasenänderungsmaterial kann in mehr als zwei Widerstandswerte programmiert werden. Beispielsweise können für den Fall, dass eine Phasenänderungs-Speicherzelle programmiert ist in einen von drei möglichen Widerstandspegeln, 1,5 Datenbits pro Speicherelement gespeichert werden. Wenn das Phasenänderungs-Speicherelement in einen von vier möglichen Widerstandspegeln programmiert wird, können zwei Bits von Daten pro Speicherelement gespeichert werden, usw.
  • In einem anderen Ausführungsbeispiel der Erfindung kann die Schichtenstruktur veränderbarer Resistivität aufweisen eine programmierbare Metallisationszellen-Struktur (PMCs), eine magnetoresistive Speicherzellenstruktur (MRAMs) oder eine organische Speicherzellen-Struktur (beispielsweise ORAMs).
  • In einem Ausführungsbeispiel der Erfindung, in dem die Schichtenstruktur veränderbarer Resistivität eine programmierbare Metallisierungszellen(PMCs)-Struktur (welche auch bezeichnet wird als eine Leitfähige-Brücke-Vielfachzugriffsspeicher(Conductive Bridging Random Access Memory, CBRAM)-Struktur) aufweisen kann, kann die Schichtenstruktur veränderbarer Resistivität einen Festkörperelektrolyten als die Schicht veränderbarer Resistivität aufweisen, beispielsweise hergestellt aus einem Chalkogenid. Im Rahmen dieser Beschreibung kann Chalkogenidmaterial verstanden werden als beispielsweise jede beliebige Verbindung enthaltend Schwefel, Selen, Germanium und/oder Tellur. Gemäß einem Ausführungsbeispiel der Erfindung ist das ionenleitende Material beispielsweise eine Verbindung, welche hergestellt ist aus einen Chalkogenid und mindestens einem Metall der Gruppe I oder der Gruppe II des Periodensystems, beispielsweise Arsen-Trisulfid-Silber. Alternativ kann das Chalkogenidmaterial enthalten Germanium-Sulfid (GeS), Germanium-Selenid (GeSe), Wolframoxid (WOx), Kupfersulfid (CuS) oder dergleichen. Ferner kann das Chalkogenidmaterial Metallionen aufweisen, wobei die Metallionen hergestellt sein können aus einem Metall, welches ausgewählt wird aus einer Gruppe von Metallen, bestehend aus Silber, Kupfer und Zink oder einer Kombination oder einer Legierung dieser Metalle.
  • Eine andere Art einer Schichtenstruktur veränderbarer Resistivität kann gebildet werden unter Verwendung von Kohlenstoff als Material veränderbarer Resistivität. Im Allgemeinen weist amorpher Kohlenstoff, welcher reich ist an sp3-hybridisiertem Kohlenstoff (d. h. tetrahedrisch gebundenem Kohlenstoff) eine hohe Resistivität auf, wohingegen amorpher Kohlenstoff, welcher reich ist an sp2-hybridisiertem Kohlenstoff (d. h. trigonal gebundenem Kohlenstoff) eine niedrigere Resistivität auf. Dieser Unterschied in der Resistivität kann verwendet werden in einer Schichtenstruktur veränderbarer Resistivität als Teil einer Speicherzelle veränderbarer Resistivität.
  • In einem Ausführungsbeispiel kann eine Kohlenstoff-Speicherzelle veränderbarer Resistivität gebildet werden in gleicher Weise, wie oben beschrieben worden ist mit Bezugnahme auf eine Phasenänderungs-Speicherzelle. Eine Temperatur-induzierte Veränderung zwischen einem sp3-reichen Zustand und einem sp2-reichen Zustand kann verwendet werden zum Verändern der Resistivität eines amorphen Kohlenstoffmaterials. Diese unterschiedlichen Resistivitäten können verwendet werden zum Repräsentieren unterschiedlicher Speicherzustände. Beispielsweise kann ein sp3-reicher Zustand hohen Widerstandes verwendet werden zum Repräsentieren einer logischen „0” und ein sp2-reicher Zustand niedrigen Widerstands kann verwendet werden zum Repräsentieren einer logischen „1”. Es ist anzumerken, dass Zwischen-Widerstandszustände verwendet werden können zum Repräsentieren mehrerer Bits, wie oben beschrieben worden ist.
  • Allgemein bewirkt in dieser Art einer Kohlenstoff-Speicherzelle veränderbarer Resistivität ein Anlegen einer ersten Temperatur eine Veränderung eines sp3-amorphen Kohlenstoffs hoher Resistivität in einen sp2-reichen amorphen Kohlenstoff relativ niedriger Resistivität. Diese Umwandlung kann umgekehrt werden mittels Anlegens einer zweiten Temperatur, welche typischerweise höher ist als die erste Temperatur. Wie oben beschrieben worden ist, können diese Temperaturen beispielsweise bereitgestellt werden mittels Anlegens eines Strompulses und/oder eines Spannungspulses an das Kohlenstoffmaterial. Alternativ können die Temperaturen bereitgestellt werden mittels Verwendens eines resistiven Heizelements, welches neben dem Kohlenstoffmaterial angeordnet ist.
  • Eine andere Möglichkeit, bei der Änderungen der Resistivität in amorphen Kohlenstoff verwendet werden kann zum Speichern von Information ist in einem Feldstärken-induzierten Wachsen eines leitfähigen Pfades in einem isolierenden amorphen Kohlenstofffilm zu sehen. Beispielsweise kann ein Anlegen von Spannungspulsen oder Strompulsen das Bilden eines leitfähigen sp2-Filaments in einem isolierenden sp3-reichen amorphen Kohlenstoff bewirken.
  • In einem Ausführungsbeispiel der Erfindung kann die Speicherzelle veränderbarer Resistivität (und somit in diesem Fall die Schichtenstruktur veränderbarer Resistivität) aufweisen einen oberen Kontakt (beispielsweise eine obere Elektrode, auch bezeichnet als Top-Elektrode)), eine Kohlenstoff-Speicherschicht mit einem isolierenden amorphen Kohlenstoffmaterial, reich an sp3-hybridisiertem Kohlenstoffatomen, und einen unteren Kontakt (beispielsweise eine untere Elektrode) aufweisen. Mittels Treibens eines Stroms (oder einer Spannung) durch die Kohlenstoff-Speicherschicht kann ein sp2-Filament in der sp3-reichen Kohlenstoff-Speicherschicht gebildet werden, womit die Resistivität der Speicherzelle veränderbarer Resistivität verändert wird. Ein Anlegen eines oder mehrere Strompulse (oder eines oder mehrerer Spannungspulse) mit höherer Energie (oder in einigen Ausführungsbeispielen umgekehrter Polarität) kann das sp2-Filament zerstören, womit der Widerstand der Kohlenstoff-Schicht veränderbarer Resistivität erhöht wird. Wie oben beschrieben wurde, können diese Veränderungen in dem Widerstand der Kohlenstoffschicht veränderbarer Resistivität verwendet werden zum Speichern von Information, wobei beispielsweise ein Zustand hohen Widerstandes eine logisch „0” repräsentiert und ein Zustand niedrigen Widerstandes eine logische „1” repräsentiert. Zusätzlich können in einigen Ausführungsbeispielen Zwischen-Grade von Filamentbildungen oder ein Bilden von mehreren Filamenten in dem sp3-reichen Kohlenstofffilm verwendet werden zum Bereitstellen mehrerer variierender Resistivitäts-Pegel, welche verwendet werden können zum Repräsentieren mehrerer Bits von Information in einem Kohlenstoff-Speicherelement. In einigen Ausführungsbeispielen können alternierende Schichten von sp3-reichem Kohlenstoff und sp2-reichem Kohlenstoff verwendet werden zum Verstärken des Bildens von leitfähigen Filamenten durch die sp3-reichen Schichten, womit der Strom und/oder die Spannung, welche verwendet wird zum Schreiben eines Werts in dieser Art eines Kohlenstoffspeichers, reduziert wird.
  • In einem anderen Ausführungsbeispiel der Erfindung kann die Speicherzelle veränderbarer Resistivität (und somit in diesem Beispielfall die Schichtenstruktur veränderbarer Resistivität) molekulare Speicherfilme aufweisen.
  • In noch einem anderen Ausführungsbeispiel der Erfindung kann die Speicherzelle veränderbarer Resistivität (und somit in diesem Beispielsfall die Schichtenstruktur veränderbarer Resistivität) Polymerspeicher und/oder extrem dünne Filme aufweisen von so genanntem Langmuir-Blodgett-Typ.
  • In einem Ausführungsbeispiel der Erfindung weist die Schichtenstruktur veränderbarer Resistivität eine Elektrode oder eine Mehrzahl von Elektroden oder eine andere funktionale Schicht oder mehrere andere funktionale Schichten auf, beispielsweise eine oder mehrere Schichten eines Materials, welches in die Schicht veränderbarer Resistivität hinein diffundieren kann. In einem Ausführungsbeispiel der Erfindung kann die eine Elektrode oder können die mehreren Elektroden oder die eine oder mehreren anderen funktionalen Schichten hergestellt sein aus einem Metall, wie beispielsweise aus Silber (Ag), Kupfer (Cu), oder Wolfram (W) oder einer Kombination oder einer Legierung dieser Materialien.
  • In einem Ausführungsbeispiel der Erfindung ist eine erste Schichtenstruktur veränderbarer Resistivität 220 (beispielsweise hergestellt aus Polysilizium oder einem anderen elektrisch leitfähigen Material wie beispielsweise einem Metall, beispielsweise einem der zuvor beschriebenen Metalle) vorgesehen auf oder über der zweiten dielektrischen Schicht 218. Ferner kann eine Schicht veränderbarer Resistivität 222 vorgesehen sein auf oder über der ersten Schicht der Schichtenstruktur 220 der veränderbaren Resistivität. Die Schicht 222 veränderbarer Resistivität kann hergestellt sein aus einem Übergangsmetalloxid oder einem Festkörperelektrolyten oder jedem anderen geeigneten Material wie beispielsweise einem Material, wie es oben beschrieben worden ist.
  • Strukturierte Bitleitungen 224 sind auf oder über der Schicht veränderbarer Resistivität 222 vorgesehen und sind mit dieser elektrisch gekoppelt (direkt oder beispielsweise mittels einer Elektrode). Die Bitleitungen 224 sind voneinander elektrisch isoliert mittels isolierenden Materials 226 wie beispielsweise einem Oxid (beispielsweise Siliziumoxid) oder einem Nitrid (beispielsweise Siliziumnitrid). In einem Ausführungsbeispiel der Erfindung ist das isolierende Material 226 Bor-Phosphor-Silikat-Glas (BPSG).
  • In einem Ausführungsbeispiel der Erfindung ist eine elektrisch isolierende Spacer-Struktur 228 (beispielsweise hergestellt aus einem Nitrid, beispielsweise hergestellt aus Siliziumnitrid) vorgesehen neben den Gate-Stapeln und die Gate-Stapel umgebend.
  • Ferner ist ein Sourceleitung-Kontaktbereich 232 vorgesehen auf einer Seite eines jeden Gate-Stapels und ein Source/Drain-Bereich 234 ist vorgesehen auf der gegenüberliegenden Seite eines jeweiligen Gate-Stapels derart, dass jeweils zwei benachbarte Gate-Stapel einen gemeinsamen Sourceleitung-Kontaktbereich bzw. einen Source/Drain-Bereich 234 gemeinsam nutzen.
  • In einem Ausführungsbeispiel der Erfindung ist der Source/Drain-Bereich 234 vorgesehen mit einem hoch elektrisch leitfähigen Material 238 wie beispielsweise Polysilizium oder einem Metall (beispielsweise Wolfram (W) oder CoSi). In einem Ausführungsbeispiel der Erfindung kann eine Barrierenschicht 236 zwischen dem Teil des Diffusionsbereichs 208, der hoch dotiert ist, und dem elektrisch hoch leitfähigen Material 238, wie beispielsweise Polysilizium oder Metall, vorgesehen sein. Die Barrierenschicht 236 kann hergestellt sein aus Titan (Ti) oder Titannitrid (TiN). Die Grabenstruktur, in der der Source/Drain-Bereich 234 gebildet ist, kann gefüllt sein mit einem isolierenden Material wie beispielsweise mit einem Nitrid (beispielsweise Siliziumnitrid), wie im Folgenden näher erläutert wird.
  • In einem Ausführungsbeispiel der Erfindung weist der Sourceleitung-Kontaktbereich 232 einen isolierenden Bereich 240 auf (beispielsweise hergestellt aus einem Oxid, beispielsweise Siliziumoxid), welcher in einem Sourceleitung-Kontaktbereichsgraben angeordnet ist, welcher sich erstrecken kann durch den jeweiligen Diffusionsbereich 208 in das Substrat-Material 202. Der Bodenbereich des Sourceleitung-Kontaktbereichsgraben weist den isolierenden Bereich 240 auf (beispielsweise hergestellt aus einem Oxid, beispielsweise Siliziumoxid) bis zu einer Höhe, die über dem Substrat 204 liegt und innerhalb des Diffusionsbereichs 208, so dass ein Teil des Diffusionsbereichs 208 oberhalb des Isolationsbereichs 240 freigelegt ist. In anderen Worten ist die obere Oberfläche des Isolationsbereichs 240 angeordnet zwischen der unteren Oberfläche und der oberen Oberfläche des Diffusionsbereichs 208 und somit unterhalb der dielektrischen Schicht 206.
  • In einem Ausführungsbeispiel der Erfindung ist eine elektrisch leitfähige Verbindungsstruktur 230 neben dem Gate-Stapel vorgesehen zum elektrischen Verbinden der Schicht veränderbarer Resistivität mit dem Diffusionsbereich 208 (beispielsweise einem Source/Drain-Bereich), wobei die elektrisch leitfähige Verbindungsstruktur 230, welche in der Form von mindestens einem elektrisch leitfähigen Spacer (auch bezeichnet als Abstandshalter) bereitgestellt sein kann, auf dem Isolationsbereich 240 vorgesehen sein kann. Die elektrisch leitfähige Verbindungsstruktur 230 kann hergestellt sein aus jedem geeigneten elektrisch leitfähigen Material wie beispielsweise aus Polysilizium oder aus einem Metall (beispielsweise aus einem Metall, welches abgeschieden werden kann unter Verwendung eines Abscheideprozesses aus der Gasphase, beispielsweise eines chemischen Abscheideprozesses aus der Gasphase (Chemical Vapor Deposition, CVD) oder eines physikalischen Abscheideprozesses aus der Gasphase (Physical Vapor Deposition, PVD), beispielsweise Wolfram-Silizid (WSi)).
  • In einem Ausführungsbeispiel der Erfindung kann ein Hohlraum zwischen der elektrisch leitfähigen Verbindungsstruktur 230 in demselben Sourceleitung-Kontaktbereichsgraben gefüllt sein mit isolierendem Material 242 wie beispielsweise einem Oxid (beispielsweise Siliziumoxid).
  • In einem Ausführungsbeispiel der Erfindung ist die Schichtenstruktur veränderbarer Resistivität eine planare Schichtenstruktur, welche auf einfache Weise abgeschieden und strukturiert werden kann in der gleichen Weise, wie der Gate-Stapel. Somit wird eine hochdichte Zellenanordnung bereitgestellt. Ferner kann in einem Ausführungsbeispiel der Erfindung auf Grund der planaren Herstellung der Schichtenstruktur veränderbarer Resistivität ein hoher Grad an Flexibilität hinsichtlich der Art einer Schichtenstruktur veränderbarer Resistivität (beispielsweise eine oder mehrere Schichtenstrukturen veränderbarer Resistivität, wie sie oben beschrieben worden sind) erreicht werden.
  • 3 zeigt einen Ersatzschaltkreis 300 einer Zellenanordnung gemäß einem Ausführungsbeispiel der Erfindung.
  • Wie in 3 gezeigt ist, weist der Ersatzschaltkreis 300 eine Mehrzahl von Zellen auf, wobei jede Zelle einen Auswähl-Transistor 302 aufweist, welcher in einem Ausführungsbeispiel der Erfindung gebildet werden kann mittels zweier Diffusionsbereiche 208, einem Teil der dielektrischen Schicht 206, einem jeweiligen aktiven Bereich 210, einer jeweiligen ersten elektrisch leitfähigen Schicht 214, einer jeweiligen zweiten elektrisch leitfähigen Schicht 216 und einer jeweiligen zweiten dielektrischen Schicht 218, wobei das Gate desselben verbunden sein kann mit einer Wortleitung WLi, WLi + 1, ..., 304. Ferner kann der Ersatzschaltkreis 300 eine Schichtenstruktur veränderbarer Resistivität aufweisen, in 3 symbolisiert mittels eines Resistors 306, wobei ein erster Anschluss desselben verbunden ist mit einer Bitleitung BLj 308 und ein zweiter Anschluss desselben ist verbunden mit dem Drain des Auswähl-Transistors 302. Die Sources von jeweils zwei benachbarten Auswähl-Transistoren 302 sind miteinander gekoppelt, womit anschaulich gemeinsam genutzte Source-Bereiche gebildet werden) und mit einem Referenzpotential 310 wie beispielsweise dem Massepotential. Eine individuelle Zelle kann adressiert werden mittels einer Auswahl einer Bitleitung 308 und einer Wortleitung 304.
  • Es ist anzumerken, dass in einem Ausführungsbeispiel der Erfindung eine beliebige Anzahl von Zellen (beispielsweise Speicherzellen)(beispielsweise Hunderte, Tausende, Millionen oder Billionen, ...) vorgesehen sein kann sowie eine beliebige Anzahl von Wortleitungen und Bitleitungen.
  • Im Folgenden werden verschiedene Ausführungsbeispiele von Verfahren zum Herstellen einer Zellenanordnung in größerem Detail beschrieben.
  • 4 zeigt eine Querschnittsansicht 400 der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer ersten Stufe ihrer Herstellung.
  • Wie in 4 dargestellt ist, werden, nachdem Flache-Graben-Isolationen 204 in dem Substrat 202 hergestellt worden sind, die gewünschten Wannen unter Verwendung entsprechender Wannen-Implantationsprozesse bereitgestellt.
  • Dann wird die dielektrische Schicht 206 abgeschieden. In einem Ausführungsbeispiel der Erfindung wird eine Schicht aus einem Oxid, beispielsweise eine Schicht aus Siliziumoxid, auf der oberen Oberfläche des Substrats 202 inklusive der Flache-Graben-Isolationen 204 abgeschieden unter Verwendung eines Abscheideverfahrens aus der Gasphase (beispielsweise eines CVD-Prozesses oder eines PVD-Prozesses) oder eines Prozesses eines thermischen Aufwachsens. In einem Ausführungsbeispiel der Erfindung wird die dielektrische Schicht 206 abgeschieden mit einer Schichtdicke in einem Bereich von ungefähr 2 nm bis ungefähr 20 nm, beispielsweise mit einer Schichtdicke in einem Bereich von ungefähr 4 nm bis ungefähr 10 nm, beispielsweise mit einer Schichtdicke von ungefähr 5 nm.
  • Dann wird eine Schicht aus elektrisch leitfähigem Material abgeschieden (beispielsweise unter Verwendung eines CVD-Prozesses oder mittels eines PVD-Prozesses), welche beispielsweise die erste elektrisch leitfähige Schicht 214 (beispielsweise hergestellt aus Polysilizium (dotiert oder undotiert) oder jedem anderen geeigneten elektrisch leitfähigen Material) bilden wird. Die Schicht aus elektrisch leitfähigem Material kann abgeschieden werden mit einer Schichtdicke in einem Bereich von ungefähr 20 nm bis ungefähr 40 nm, beispielsweise mit einer Schichtdicke in einem Bereich von ungefähr 25 nm bis ungefähr 35 nm, beispielsweise mit einer Schichtdicke von ungefähr 30 nm.
  • Dann wird optional abhängig von dem Material, welches in einem nachfolgenden Abscheideprozess verwendet wird, eine kombinierte ohmsche Kontaktschicht und Diffusionsbarrierenschicht abgeschieden auf der oberen Oberfläche der Schicht aus elektrisch leitfähigem Material (beispielsweise unter Verwendung eines CVD-Prozesses oder eines PVD-Prozesses). In einem Ausführungsbeispiel der Erfindung kann die kombinierte Kontakt- und Barrierenschicht hergestellt sein aus Titan (Ti), welche zumindest teilweise reagieren kann mit Si oder Titannitrid (TiN). In einem Ausführungsbeispiel der Erfindung kann die Barrierenschicht eine Mehrzahl von Schichten aufweisen, beispielsweise eine erste Barrierenschicht (welche hergestellt sein kann aus Titan (Ti)) auf der oberen Oberfläche der Schicht aus elektrisch leitfähigem Material, und eine zweite Barrierenschicht (welche hergestellt sein kann aus Titannitrid (TiN)) auf der oberen Oberfläche der ersten Barrierenschicht. In einem Ausführungsbeispiel der Erfindung kann die erste Barrierenschicht abgeschieden werden mit einer Schichtdicke in einem Bereich von ungefähr 3 nm bis ungefähr 7 nm, beispielsweise mit einer Schichtdicke in einem Bereich von ungefähr 4 nm bis ungefähr 6 nm, beispielsweise mit einer Schichtdicke von ungefähr 5 nm. Ferner kann in einem Ausführungsbeispiel der Erfindung die zweite Barrierenschicht abgeschieden werden mit einer Schichtdicke in einem Bereich von ungefähr 3 nm bis ungefähr 10 nm, beispielsweise mit einer Schichtdicke in einem Bereich von ungefähr 5 nm bis ungefähr 8 nm, beispielsweise mit einer Schichtdicke von ungefähr 7 nm. Eine alternative Schicht könnte beispielsweise hergestellt sein aus WN oder TaN.
  • In einem nachfolgenden Prozess wird eine andere Schicht aus elektrisch leitfähigem Material abgeschieden (beispielsweise unter Verwendung eines CVD-Prozesses oder eines PVD-Prozesses), welche beispielsweise die zweite elektrisch leitfähige Schicht 216 (beispielsweise hergestellt aus Wolfram (W) oder jedem anderen geeigneten elektrisch leitfähigen Material) bilden wird. Die zusätzliche Schicht aus elektrisch leitfähigem Material kann abgeschieden werden mit einer Schichtdicke in einem Bereich von ungefähr 20 nm bis ungefähr 40 nm, beispielsweise mit einer Schichtdicke in einem Bereich von ungefähr 25 nm bis ungefähr 35 nm, beispielsweise mit einer Schichtdicke von ungefähr 30 nm. In einem alternativen Ausführungsbeispiel der Erfindung kann die zusätzliche Schicht aus elektrisch leitfähigem Material eine Mehrzahl von Schichten aus elektrisch leitfähigem Material aufweisen, beispielsweise eine Mehrzahl von Metallschichten.
  • Nachdem die zusätzliche Schicht aus elektrisch leitfähigem Material abgeschieden worden ist, wird in einem Ausführungsbeispiel der Erfindung eine Schicht aus elektrisch isolierendem Material abgeschieden (beispielsweise unter Verwendung eines CVD-Prozesses oder eines PVD-Prozesses), welche beispielsweise die zweite dielektrische Schicht 217 (beispielsweise hergestellt aus einem Nitrid, beispielsweise aus Silziumnitrid oder irgendeinem anderen geeigneten elektrisch isolierenden Material) bilden wird. Die Schicht aus elektrisch isolierendem Material kann abgeschieden werden mit einer Schichtdicke in einem Bereich von ungefähr 20 nm bis ungefähr 40 nm, beispielsweise mit einer Schichtdicke in einem Bereich von ungefähr 25 nm bis ungefähr 35 nm, beispielsweise mit einer Schichtdicke von ungefähr 30 nm.
  • Dann wird eine dritte Schicht 402 aus elektrisch leitfähigem Material abgeschieden (beispielsweise unter Verwendung eines CVD-Prozesses oder eines PVD-Prozesses), beispielsweise hergestellt aus Polysilizium (dotiert oder undotiert) oder irgendeinem anderen geeigneten elektrisch leitfähigen Material. Die dritte Schicht 402 aus elektrisch leitfähigem Material kann abgeschieden werden mit einer Schichtdicke in einem Bereich von ungefähr 20 nm bis ungefähr 40 nm, beispielsweise mit einer Schichtdicke in einem Bereich von ungefähr 25 nm bis ungefähr 35 nm, beispielsweise mit einer Schichtdicke von ungefähr 30 nm.
  • Anschließend wird eine zusätzliche dielektrische Schicht 404 (beispielsweise hergestellt aus einem Nitrid, beispielsweise hergestellt aus Siliziumnitrid) abgeschieden (beispielsweise unter Verwendung eines CVD-Prozesses oder eines PVD-Prozesses). Die zusätzliche dielektrische Schicht 404 kann abgeschieden werden mit einer Schichtdicke in einem Bereich von ungefähr 20 nm bis ungefähr 40 nm, beispielsweise mit einer Schichtdicke in einem Bereich von ungefähr 25 nm bis ungefähr 35 nm, beispielsweise mit einer Schichtdicke von ungefähr 30 nm.
  • Dann werden unter Verwendung eines lithographischen Prozesses und eines Ätzprozesses (beispielsweise eines anisotropen Ätzprozesses wie beispielsweise eines reaktiven Ionenätzprozesses (RIE)) die Bereiche definiert, in welchen die Wortleitungen in einem späteren Prozess gebildet werden sollen. Dann werden die folgenden Schichten geätzt gemäß dem lithographischen Prozess und werden somit entsprechend strukturiert: die zusätzliche dielektrische Schicht 404 (beispielsweise die Nitridschicht), die dritte Schicht 402 aus elektrisch leitfähigem Material (beispielsweise die aus Polysilizium hergestellte Schicht), die Schicht aus elektrisch isolierendem Material (beispielsweise die Nitridschicht), die andere Schicht aus elektrisch leitfähigem Material (beispielsweise die Wolfram-Schicht), wenn vorhanden, die Barrierenschicht (WN), und die Schicht aus elektrisch leitfähigem Material (beispielsweise die Polysilizium-Schicht). Der Ätzprozess wird gestoppt auf der oberen Oberfläche der dielektrischen Schicht 206, womit erste Gräben 406 gebildet werden.
  • Dann wird in einem Ausführungsbeispiel der Erfindung eine andere Schicht aus isolierendem Material (beispielsweise hergestellt aus einem Nitrid, beispielsweise hergestellt aus Siliziumnitrid oder irgendeinem anderen geeigneten elektrisch isolierenden Material), beispielsweise unter Verwendung eines CVD-Prozesses oder eines PVD-Prozesses). Dann wird die andere Schicht aus isolierendem Material einem anisotropen Ätzprozess unterzogen (beispielsweise einem RIE-Prozess), so dass elektrisch isolierende Spacer (beispielsweise Nitrid-Spacer) 408 an den Seitenwänden der Gate-Stapel-Strukturen, welche in den vorangegangenen Prozessen in den ersten Gräben 406 gebildet worden sind, gebildet werden. In einem Ausführungsbeispiel der Erfindung werden die elektrisch isolierenden Spacer gebildet mit einer Spacer-Dicke in einem Bereich von ungefähr 5 nm bis ungefähr 15 nm, beispielsweise mit einer Spacer-Dicke von ungefähr 10 nm.
  • 5 zeigt eine Querschnittsansicht 500 der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer zweiten Stufe ihrer Herstellung.
  • Dann werden unter Verwendung eines Ionen-Implantationsprozesses die Bereiche des Substrats 202 unterhalb der freigelegten Bereiche der dielektrischen Schicht 206 mit Dotieratomen implantiert. In einem Ausführungsbeispiel der Erfindung werden hoch n-dotierte Bereiche (n+-dotierte Bereich) gebildet, welche die Diffusionsbereiche 208 bilden, beispielsweise indem n-Typ-Dotieratome wie beispielsweise Arsen(As)-Atome implantiert werden. Dann werden unter Verwendung eines CVD-Prozesses oder eines PVD-Prozesses beispielsweise die ersten Gräben 406 gefüllt und möglicherweise überfüllt mit elektrisch leitfähigem Material 502, beispielsweise mit Polysilizium (dotiert oder undotiert). In einem Ausführungsbeispiel der Erfindung wird das Graben-überfüllende elektrisch leitfähige Material 502 dann entfernt, beispielsweise mittels eines chemisch mechanischen Polierprozesses (Chemical Mechanical Polishing, CMP).
  • 6 zeigt eine Querschnittsansicht 600 der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer dritten Stufe ihrer Herstellung.
  • Dann wird unter Verwendung eines lithographischen Prozesses die Struktur eines Source/Drain-Bereichs innerhalb und auf einem von den jeweils zwei Diffusionsbereichen 208 (in 6, der linke Diffusionsbereich 208, in 2, der Diffusionsbereich 208 auf der rechten Seite) eines jeweiligen Gate-Stapels 212 definiert unter Verwendung einer Photoresistmaske und einer Hilfsmaske (wie beispielsweise einer Hartmaske, beispielsweise hergestellt aus Siliziumoxid, Siliziumnitrid oder Kohlenstoff). Nachdem die Bereiche oberhalb des Diffusionsbereichs 208, in welchen oder über welchen der Soure/Drain-Bereich gebildet werden soll, freigelegt worden sind, wird, wie in 6 dargestellt, das elektrisch leitfähige Material 502 in dem linken ersten Graben 406 aus 6 entfernt (beispielsweise geätzt, beispielsweise unter Verwendung eines Trockenätzprozesses oder eines Nassätzprozesses, beispielsweise unter Verwendung eines anisotropen Ätzprozesses, wie beispielsweise eines RIE-Prozesses). Ferner werden die dann freigelegten Bereiche der dielektrischen Schicht 206 innerhalb des linken ersten Grabens 406 (im Folgenden auch bezeichnet als Source/Drain-Graben 406), Bereiche des Substratmaterials 202 (beispielsweise Silizium) und Bereiche der Flache-Graben-Isolationen 204 unterhalb der entfernten dielektrischen Schicht 206 ebenfalls entfernt (beispielsweise unter Verwendung desselben Prozesses, der verwendet wird zum Entfernen des elektrisch leitfähigen Materials 502 in dem Source/Drain-Graben 406).
  • In einem Ausführungsbeispiel der Erfindung kann eine Barrierenschicht 602 vorgesehen sein (beispielsweise abgeschieden, beispielsweise unter Verwendung eines CVD-Prozesses oder eines PVD-Prozesses) auf den freigelegten Bereichen (auf den Seitenwänden und dem Boden) des Source/Drain-Grabens 406 und somit teilweise in den freigelegten und teilweise entfernten Diffusionsbereich 208. Die Barrierenschicht 602 kann hergestellt sein aus Titan (Ti) oder Titannitrid (TiN). In einem Ausführungsbeispiel der Erfindung kann die Barrierenschicht 602 eine Mehrzahl von Schichten aufweisen, beispielsweise eine erste Barrierenschicht (welche hergestellt sein kann aus Titan (Ti)) auf der oberen Oberfläche der Schicht aus elektrisch leitfähigem Material, und eine zweite Barrierenschicht (welche hergestellt sein kann aus Titannitrid (TiN)) auf der oberen Oberfläche der ersten Barrierenschicht. In einem Ausführungsbeispiel der Erfindung kann die erste Barrierenschicht abgeschieden werden mit einer Schichtdicke in einem Bereich von ungefähr 3 nm bis ungefähr 7 nm, beispielsweise mit einer Schichtdicke in einem Bereich von ungefähr 4 nm bis ungefähr 6 nm, beispielsweise mit einer Schichtdicke von ungefähr 5 nm. Ferner kann in einem Ausführungsbeispiel der Erfindung die zweite Barrierenschicht abgeschieden werden mit einer Schichtdicke in einem Bereich von ungefähr 3 nm bis 10 nm, beispielsweise mit einer Schichtdicke von ungefähr 5 nm bis ungefähr 8 nm, beispielsweise mit einer Schichtdicke von ungefähr 7 nm.
  • Dann wird elektrisch leitfähiges Material wie beispielsweise ein Metall (beispielsweise Wolfram) oder Polysilizium abgeschieden (beispielsweise unter Verwendung eines PVD-Prozesses oder eines Aufwachsprozesses) und dann teilweise entfernt (beispielsweise rückgeätzt), so dass eine elektrisch leitfähige Source/Drain-Schicht 604 gebildet wird, welche sich im Wesentlichen parallel zu den Wortleitungen erstreckt und welche getrennt wird mittels der verbleibenden Flache-Graben-Isolationen 204. Alternativ kann in dem Fall von Polysilizium das hoch dotierte Halbleitermaterial direkt auf der Source/Drain-Struktur ohne eine ohmscher Kontakt-/Barriere-Schicht abgeschieden werden. Zusätzlich kann diese Poly-Schicht kurzgeschlossen werden mittels einer CoSi-Metallschicht zum Reduzieren des Schichtwiderstandes. Die elektrisch leitfähige Source/Drain-Schicht 604 kann eine Schichtdicke aufweisen in einem Bereich von ungefähr 5 nm bis ungefähr 40 nm, beispielsweise eine Schichtdicke in einem Bereich von ungefähr 10 nm bis ungefähr 20 nm, beispielsweise eine Schichtdicke von ungefähr 15 nm.
  • Dann wird der Source/Drain-Graben 406 gefüllt und möglicherweise überfüllt mit einem anderen elektrisch isolierenden Material 606 (beispielsweise einem Nitrid, beispielsweise Siliziumnitrid) und das möglicherweise Grabenüberfüllende elektrisch isolierende Material 606 kann dann entfernt werden, beispielsweise unter Verwendung eines CMP-Prozesses.
  • 7 zeigt eine Querschnittsansicht 700 der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer vierten Stufe ihrer Herstellung.
  • Dann wird unter Verwendung eines photolithographischen Prozesses die Struktur eines Sourcekontakts innerhalb und über dem anderen Diffusionsbereich der jeweils zwei Diffusionsbereiche 208 (in 6 der rechte Diffusionsbereich 208, in 2 der Diffusionsbereich 208 auf der linken Seite) eines jeweiligen Gate-Stapels 212 definiert unter Verwendung einer Photoresistmaske und/oder einer Hilfsmaske (wie beispielsweise einer Hartmaske, beispielsweise hergestellt aus Siliziumoxid, Siliziumnitrid oder Kohlenstoff). Nachdem die Bereiche über dem Diffusionsbereich 208, in welchem oder über welchem der Sourcekontakt gebildet werden soll, freigelegt worden sind, wird, wie in 6 dargestellt ist, das elektrisch leitfähige Material 502 in dem rechten ersten Graben 406 aus 6 entfernt (beispielsweise geätzt, beispielsweise unter Verwendung eines Trockenätzprozesses oder eines Nassätzprozesses, beispielsweise unter Verwendung eines anisotropen Ätzprozesses, wie beispielsweise eines RIE-Prozesses). Ferner werden der dann freigelegte Bereich der dielektrischen Schicht 206 innerhalb des rechten ersten Grabens 406 (im Folgenden auch bezeichnet als Sourcekontakt-Graben 406), Bereiche des Substratmaterials 202 (beispielsweise Silizium, inklusive Bereichen des jeweiligen Diffusionsbereichs 208), und Bereiche der flachen Grabenisolationen 204 entfernt, so dass ein zweiter Graben 702 gebildet wird, welcher sich erstreckt durch den jeweiligen Diffusionsbereich 208 in das Substratmaterial 202 hinein, welches nicht hoch dotiert ist (beispielsweise intrinsisches Halbleitermaterial oder leicht dotiertes Halbleitermaterial). In einem Ausführungsbeispiel der Erfindung erstreckt sich der zweite Graben 702 in das Substrat 202 hinein von der oberen Oberfläche des Substrats 202 gesehen um eine Tiefe d von beispielsweise 50 nm bis ungefähr 100 nm, beispielsweise von ungefähr 60 nm bis ungefähr 90 nm, beispielsweise von ungefähr 75 nm.
  • 8 zeigt eine Querschnittsansicht 800 der Zellenanordnung aus 2 entlang der Querschnittsansicht A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer fünften Stufe ihrer Herstellung.
  • In einem nachfolgenden Prozess wird ein Oxid (beispielsweise Siliziumoxid) abgeschieden (beispielsweise unter Verwendung eines CVD-Prozess oder eines PVD-Prozesses oder eines thermischen Aufwachsprozesses) in dem zweiten Graben 702 und das Oxid wird teilweise wieder entfernt (beispielsweise zurückgeätzt, beispielsweise unter Verwendung eines isotropen Ätzprozesses oder eines anisotropen Ätzprozesses, beispielsweise unter Verwendung eines Nassätzprozesses oder eines Trockenätzprozesses), so dass ein Boden-Isolationsbereich 802 auf dem Boden des zweiten Grabens 702 gebildet wird. Die obere Oberfläche 804 des Boden-Isolationsbereichs 802 liegt, lateral betrachtet, innerhalb der verbleibenden Bereiche des Diffusionsbereichs, in anderen Worten, über den Bereich des nicht hoch dotierten Substrats 202 und unterhalb der oberen Oberfläche 704 des Substrats 202. Anschaulich bildet der Boden-Isolationsbereich 802 eine vergrabene Isolationsstruktur.
  • 9 zeigt eine Querschnittsansicht 900 der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer sechsten Stufe ihrer Herstellung.
  • Dann wird der zweite Graben 702 mit elektrisch leitfähigem Material wie beispielsweise Polysilizium oder irgend einem anderen geeigneten elektrisch leitfähigen Material gefüllt, beispielsweise einem elektrisch leitfähigen Material, welches abgeschieden werden kann unter Verwendung eines CVD-Prozesses, beispielsweise ein CVD-abscheidbares Metall (Wolfram-Silizid (WSi)). In einem Ausführungsbeispiel der Erfindung ist das elektrisch leitfähige Material derart ausgewählt, dass es selektiv entfernbar ist (beispielsweise selektiv ätzbar) mit Bezug auf das Material, welches verwendet worden ist für die zusätzliche dielektrische Schicht 404 und die elektrisch isolierenden Spacer 408, beispielsweise selektiv entfernbar (beispielsweise selektiv ätzbar) bezüglich eines Nitrids (beispielsweise eines Siliziumnitrids).
  • Dann werden unter Verwendung eines anisotropen Ätzprozesses (beispielsweise unter Verwendung eines RIE-Prozesses) elektrisch leitfähige Spacer 902 innerhalb des zweiten Grabens 702 gebildet. Die elektrisch leitfähigen Spacer 902 können gebildet werden mit einer Schichtdicke w in einem Bereich von ungefähr 5 nm bis ungefähr 20 nm, beispielsweise mit einer Schichtdicke w in einem Bereich von ungefähr 10 nm bis ungefähr 15 nm, beispielsweise mit einer Schichtdicke w von ungefähr 12 nm. Die Höhe h der elektrisch leitfähigen Spacer 902 kann derart gewählt werden, dass die obere Oberfläche 904 der elektrisch leitfähigen Spacer 902 in dem lateralen Bereich der dritten Schicht 402 aus elektrisch leitfähigen Material liegen kann, in anderen Worten, zwischen der unteren Oberfläche 906 und der oberen Oberfläche 908 der dritten Schicht 402 aus elektrisch leitfähigem Material.
  • 10 zeigt eine Querschnittsansicht 1000 der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer siebten Stufe ihrer Herstellung.
  • Dann werden unter Verwendung einer Liniemaske (welche senkrecht bezüglich der Wortleitungen ausgerichtet ist) die elektrisch leitfähigen Spacer 902 voneinander getrennt, d. h. in anderen Worten, voneinander isoliert, womit anschaulich elektrisch leitfähige Spacer-Säulen einer Weite in Richtung der Wortleitungen (senkrecht zu der Zeichenebene aus 10) gebildet werden in einem Bereich von ungefähr 10 nm bis ungefähr 30 nm, beispielsweise in einem Bereich von ungefähr 15 nm bis ungefähr 25 nm, beispielsweise von ungefähr 20 nm. Die elektrisch leitfähigen Spacer-Säulen sind dann in einem Abstand voneinander in Richtung der Wortleitungen (senkrecht zu der Papierebene aus 10) in einem Bereich von 40 nm bis ungefähr 80 nm, beispielsweise in einem Bereich von ungefähr 50 nm bis ungefähr 70 nm, beispielsweise von ungefähr 60 nm, angeordnet. Dann werden die zweiten Gräben 702 gefüllt und möglicherweise überfüllt mit einem anderen elektrisch isolierenden Material (beispielsweise einem Oxid, beispielsweise Siliziumoxid), gefolgt von einem Entfernen des Graben-überfüllenden anderen elektrisch isolierenden Materials (beispielsweise mittels eines CMP-Prozesses) und einem Zurückätzen des anderen elektrisch isolierenden Materials hinunter bis zu einer Höhe, die gleich ist der Höhe der elektrisch leitfähigen Spacer-Säulen, womit eine isolierende Struktur 1002 gebildet wird.
  • 11 zeigt eine Querschnittsansicht 1100 der Zellenanordnung der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer neunten Stufe ihrer Herstellung.
  • In einem Ausführungsbeispiel der Erfindung werden die zusätzliche dielektrische Schicht 404, Bereiche der elektrisch isolierenden Spacer (beispielsweise Nitrid-Spacer) 408 und Bereiche des anderen elektrisch isolierenden Materials 606 (beispielsweise einem Nitrid, beispielsweise Siliziumnitrid) entfernt selektiv bezüglich des Materials der dritten Schicht 402 aus elektrisch leitfähigem Material, beispielsweise hergestellt aus Polysilizium (dotiert oder undotiert), zu dem Material der elektrisch leitfähigen Spacer 902 (beispielsweise hergestellt aus Polysilizium (dotiert oder undotiert)) und zu dem Material der isolierenden Struktur 1002 (beispielsweise einem Oxid, beispielsweise Siliziumoxid). In einem Ausführungsbeispiel der Erfindung wird das Nitrid, beispielsweise Siliziumnitrid, aus welchem die oberen Strukturen, nämlich die zusätzliche dielektrische Schicht 404, die elektrisch isolierenden Spacer 408 und das andere elektrisch isolierende Material 606 gebildet werden können, selektiv teilweise entfernt (beispielsweise selektiv geätzt, beispielsweise unter Verwendung eines isotropen Ätzprozesses, beispielsweise eines Nassätzprozesses, in einer alternativen Ausführungsform der Erfindung unter Verwendung eines anisotropen Ätzprozesses, beispielsweise eines Trockenätzprozesses, beispielsweise eines RIE-Prozesses) bezüglich des Polysiliziums und des verwendeten Oxids (beispielsweise Siliziumoxid). Dann werden in einem Ausführungsbeispiel der Erfindung Seitenwand-Abschnitte 1102 der elektrisch leitfähigen Spacer 902 freigelegt und es werden vertiefte elektrisch isolierende Spacer 1104 und vertieftes anderes elektrisch isolierendes Materials 1106 gebildet. In einem Ausführungsbeispiel der Erfindung wird der Ätzprozess gestoppt auf der oberen Oberfläche des Materials der elektrisch leitfähigen Spacer 902 (beispielsweise hergestellt aus Polysilizium (dotiert oder undotiert)) und des Materials der isolierenden Struktur 1002 (beispielsweise einem Oxid, beispielsweise Siliziumoxid). Anschaulich stellt das Freilegen der Seitenwand-Abschnitte 1102 der elektrisch leitfähigen Spacer 902 einen Teil einer Vorbereitung einer elektrisch leitfähigen Verbindung, welche gebildet werden soll zwischen der zu bildenden Schichtenstruktur veränderbarer Resistivität (welche im Folgenden näher erläutert wird) und dem Diffusionsbereich 208 und somit beispielsweise zu dem Massenpotential, dar. Die freigelegten Seitenwand-Abschnitte 1102 der elektrisch leitfähigen Spacer 902 können eine Höhe aufweisen in einem Bereich von ungefähr 5 nm bis ungefähr 30 nm, beispielsweise eine Höhe in einem Bereich von ungefähr 10 nm bis ungefähr 20 nm, beispielsweise eine Höhe von ungefähr 15 nm.
  • 12 zeigt eine Querschnittsansicht 1200 der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer neunten Stufe ihrer Herstellung.
  • Ferner wird die dritte Schicht 402 aus elektrisch leitfähigem Material entfernt, beispielsweise mittels eines anisotropen Ätzprozesses, beispielsweise mittels eines Trockenätzprozesses (beispielsweise mittels eines RIE-Prozesses) und ein anderes elektrisch leitfähiges Material 1202 (beispielsweise Polysilizium, dotiertes Polysilizium) wird erneut abgeschieden auf der freigelegte oberen Oberfläche der zweiten dielektrischen Schicht 218, gefolgt von einem Planarisierungsprozess (beispielsweise einem CMP-Prozess), so dass das abgeschiedene elektrisch leitfähige Material planarisiert wird, so dass eine Vorstufe der ersten Schicht der Schichtenstruktur 220 veränderbarer Leitfähigkeit gebildet wird. In einem Ausführungsbeispiel der Erfindung kann anstelle von Polysilizium irgendein anderes elektrisch leitfähiges Material verwendet werden, beispielsweise ein Metall, beispielsweise Silber, Kupfer oder Wolfram.
  • In noch einem anderen Ausführungsbeispiel der Erfindung wird die dritte Schicht 402 aus elektrisch leitfähigem Material nur teilweise entfernt. In diesem Ausführungsbeispiel wird elektrisch leitfähiges Material (beispielsweise Polysilizium oder ein Metall, beispielsweise Silber, Kupfer oder Wolfram) abgeschieden, so dass der Hohlraum zwischen der dritten Schicht 402 aus elektrisch leitfähigem Material und den elektrisch leitfähigen Spacern 902 gefüllt wird, so dass ein elektrisch ohmscher Kontakt zwischen denselben gewährleistet wird. Dann kann ein CMP-Prozess ausgeführt werden, so dass die dritte Schicht 402 aus elektrisch leitfähigem Material auf dieselbe Höhe planarisiert wird wie die vertieften elektrisch isolierenden Spacer 1104 und das vertiefte andere elektrisch isolierende Material 1106.
  • 13 zeigt eine Querschnittsansicht 1300 der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer zehnten Stufe ihrer Herstellung.
  • In einem Ausführungsbeispiel der Erfindung wird das andere elektrisch leitfähige Material 1202 teilweise entfernt, womit ein vertiefter elektrisch leitfähiger Bereich 1302 gebildet wird, welcher, in einem Ausführungsbeispiel der Erfindung, die erste Schicht der Schichtenstruktur 220 veränderbarer Resistivität bildet. Dann wird eine Schicht 1304 veränderbarer Resistivität abgeschieden (welche die Schicht 222 veränderbarer Resistivität aus 2 sein kann), beispielsweise unter Verwendung eines CVD-Prozesses. Dann kann die abgeschiedene Schicht veränderbarer Resistivität planarisiert werden, beispielsweise unter Verwendung eines CMP-Prozesses, mit Stopp auf der oberen Oberfläche der vertieften elektrisch isolierenden Spacer 1104 und des vertieften anderen elektrisch isolierenden Materials 1106. Wie oben beschrieben worden ist, kann die Schicht veränderbarer Resistivität 1304 hergestellt sein aus einem Übergangsmetalloxid oder einem Festkörperelektrolyten oder irgendeinem anderen geeigneten Material, beispielsweise einem Material, wie es oben beschrieben worden ist. In einem alternativen Ausführungsbeispiel der Erfindung kann auch nur genau eine Schicht vorgesehen sein in der Schichtenstruktur veränderbarer Resistivität, alternativ können drei Schichten, vier Schichten oder sogar mehr Schichten in der Schichtenstruktur veränderbarerer Resistivität vorgesehen sein.
  • Indem eine planare Struktur bereitgestellt wird, bei der die Schichtenstruktur veränderbarer Resistivität abgeschieden werden kann auf oder über den Gate-Stapeln und nicht neben den Gate-Stapeln, kann die Größe der Zellen reduziert werden. Ferner können die für die Schichtenstruktur veränderbarer Resistivität verwendeten Materialien in sehr flexibler Weise ausgewählt werden. Somit können viele unterschiedliche Materialien und somit viele unterschiedliche Arten von Zellen, beispielsweise viele unterschiedliche Arten von Speicherzellen, beispielsweise die oben beschriebenen Arten von Speicherzellen, gemäß unterschiedlichen Ausführungsbeispielen der Erfindung hergestellt werden.
  • 14 zeigt eine Querschnittsansicht 1400 der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem Ausführungsbeispiel der Erfindung zu einer elften Stufe ihrer Herstellung.
  • Dann wird in einem Ausführungsbeispiel der Erfindung ein Metall, welches das Material für die zu bildenden Bitleitungen bildet, auf der oberen Oberfläche der Struktur 1300, wie in sie in 13 gezeigt ist, abgeschieden. In einem Ausführungsbeispiel der Erfindung kann das Metall Kupfer oder Aluminium sein oder irgendein anderes geeignetes Metall, welches für die Bitleitungen verwendet werden kann. Dann werden unter Verwendung eines photolithographischen Prozesses die Bitleitungen definiert und dann werden die Bitleitungen unter Verwendung einer entsprechenden Maske gebildet, indem Bereiche der Schichtenstruktur veränderbarer Resistivität entfernt werden (beispielsweise Bereiche des vertieften elektrisch leitfähigen Bereichs 1302 und der Schicht veränderbarer Leitfähigkeit 1304, welche mittels der Maske freigelegt werden) beispielsweise mittels eines Ätzprozesses, beispielsweise mittels eines anisotropen Ätzprozesses, beispielsweise mittels eines RIE-Prozesses. Auf diese Weise werden die Bitleitungen 1402 der zu bildenden Zellenanordnung hergestellt.
  • 15 zeigt eine Querschnittsansicht 1500 der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem alternativen Ausführungsbeispiel der Erfindung zu einer vierten Stufe ihrer Herstellung.
  • Gemäß diesem Ausführungsbeispiel der Erfindung wird unter Verwendung eines photolithographischen Prozesses die Struktur eines Sourcekontakts innerhalb und über dem anderen Diffusionsbereich der jeweils zwei Diffusionsbereiche 208 (in 6 der rechte Diffusionsbereich 208, in 2 der Diffusionsbereich 208 auf der linken Seite) eines jeweiligen Gate-Stapels 212 definiert unter Verwendung einer Photoresistmaske und/oder einer Hilfsmaske (beispielsweise einer Hartmaske, beispielsweise hergestellt aus Siliziumoxid, Silziumnitrid oder Kohlenstoff). Nachdem die Bereiche über dem Diffusionsbereich 208, in welchen oder über welchen der Sourcekontakt gebildet werden soll, freigelegt worden sind, wird, wie in 6 dargestellt ist, das elektrisch leitfähige Material 502 in dem rechten ersten Graben 406 aus 6 entfernt (beispielsweise geätzt, beispielsweise unter Verwendung eines Trockenätzprozesses oder eines Nassätzprozesses, beispielsweise unter Verwendung eines anisotropen Ätzprozesses wie beispielsweise eines RIE-Prozesses). Ferner werden die dann freigelegten Bereiche der dielektrischen Schicht 206 innerhalb des rechten ersten Grabens 406 (im Folgenden auch bezeichnet als Sourcekontakt-Graben 406) und Bereiche des jeweiligen Diffusionsbereichs 208 entfernt mit Stopp innerhalb des Diffusionsbereichs 208 und bevor nicht hoch dotiertes Substratmaterial 202 freigelegt wird (beispielsweise intrinsisches Halbleitermaterial oder leicht dotiertes Halbleitermaterial). In anderen Worten wird der Ätzprozess gestoppt innerhalb des hoch dotierten Übergangs und der somit gebildete zweite Graben 1502 erstreckt sich in den hoch dotierten Übergang hinein. Dann wird elektrisch isolierendes Material (beispielsweise ein Oxid, beispielsweise Siliziumoxid) zumindest in dem zweiten Graben 702 abgeschieden, gefolgt von einem anisotropen Ätzprozess (beispielsweise einem RIE-Prozess), womit zusätzlich isolierende Spacer 1504 gebildet werden.
  • 16 zeigt eine Querschnittsansicht 1600 der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem alternativen Ausführungsbeispiel der Erfindung zu einer fünften Stufe ihrer Herstellung.
  • In einem Ausführungsbeispiel der Erfindung wird der anisotrope Ätzprozess (beispielsweise der RIE-Prozess) fortgeführt derart, dass ein dritter Graben 1602 gebildet wird, welcher sich erstreckt in das Substratmaterial 202 hinein, welches nicht hoch dotiert ist (beispielsweise intrinsisches Halbleitermaterial oder leicht dotiertes Halbleitermaterial). In einem Ausführungsbeispiel der Erfindung erstreckt sich der dritte Graben 1602 in das Substrat 202 hinein von der oberen Oberfläche des Substrats 202 in eine Tiefe d von beispielsweise ungefähr 50 nm bis ungefähr 100 nm, beispielsweise von ungefähr 60 nm bis ungefähr 90 nm, beispielsweise von ungefähr 75 nm. Dann wird ein elektrisch isolierendes Material selektiv abgeschieden beginnend auf dem Boden des dritten Grabens 1602. In einem Ausführungsbeispiel der Erfindung wird ein selektiver Oxidationsprozess bereitgestellt, womit ein Bodenisolierender Bereich 1604 gebildet wird.
  • 17 zeigt eine Querschnittsansicht 1700 der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem alternativen Ausführungsbeispiel der Erfindung zu einer sechsten Stufe ihrer Herstellung.
  • Dann werden die zusätzlichen isolierenden Spacer 1504 entfernt, beispielsweise unter Verwendung eines Ätzprozesses, beispielsweise eines Nassätzprozesses, womit auch ein Bereich des Boden-Isolationsbereichs 1604 vertieft wird. Somit wird ein vertiefter Boden-Isolationsbereich 1702 gebildet.
  • 18 zeigt eine Querschnittsansicht 1800 der Zellenanordnung aus 2 entlang der Querschnittslinie A-A' gemäß einem alternativen Ausführungsbeispiel der Erfindung zu einer siebten Stufe ihrer Herstellung.
  • Dann wird der dritte Graben 1602 mit elektrisch leitfähigem Material wie beispielsweise Polysilizium oder irgendeinem anderen geeigneten elektrisch leitfähigen Material gefüllt, beispielsweise einem elektrisch leitfähigen Material, welches abgeschieden werden kann unter Verwendung eines CVD-Prozesses, beispielsweise ein CVD-abscheidbares Metall (beispielsweise Wolfram-Silizid (WSi)). In einem Ausführungsbeispiel der Erfindung wird das elektrisch leitfähige Material derart ausgewählt, dass es selektiv entfernbar (beispielsweise selektiv ätzbar) ist bezüglich des Materials, welches für die zusätzliche dielektrische Schicht 404 und die elektrisch isolierenden Spacer 408 verwendet werden, beispielsweise selektiv entfernbar (beispielsweise selektiv ätzbar) bezüglich eines Nitrids (beispielsweise bezüglich Siliziumnitrid).
  • Dann werden unter Verwendung eines anisotropen Ätzprozesses (beispielsweise unter Verwendung eines RIE-Prozesses) beispielsweise elektrisch leitfähige Spacer 1802 (im Folgenden auch bezeichnet mit dem Bezugszeichen 902) innerhalb des dritten Grabens 1602 gebildet. Die elektrisch leitfähigen Spacer 1802 können gebildet werden mit einer Schichtdicke w in einem Bereich von ungefähr 5 nm bis ungefähr 20 nm, beispielsweise mit einer Schichtdicke w in einem Bereich von ungefähr 10 nm bis ungefähr 15 nm, beispielsweise mit einer Schichtdicke w von ungefähr 12 nm. Die Höhe h der elektrisch leitfähigen Spacer 1802 kann derart gewählt werden, dass die obere Oberfläche 1804 der elektrisch leitfähigen Spacer 1802 sich lateral in dem Bereich der dritten Schicht 402 aus elektrisch leitfähigem Material befindet, in anderen Worten, zwischen der unteren Oberfläche 1806 und der oberen Oberfläche 1808 der dritten Schicht 402 aus elektrisch leitfähigem Material.
  • Danach ist der Herstellungsprozess gleich den ersten Ausführungsbeispielen und deshalb wird diesbezüglich Bezug genommen auf die 10 bis 14 und die entsprechende obige Beschreibung.
  • Verschiedene Ausführungsbeispiele der Erfindung stellen eine resistive Speicherzelle bereit, beispielsweise eine 1T1R(ein Transistor und ein Resistor)-Typ-Speicherzelle mit einem geringen Flächenbedarf.
  • Beispielsweise wird in verschiedenen Ausführungsbeispielen der Erfindung ein Herstellungsschema bereitgestellt, wobei verwendet werden:
    • – verschiedene selbst-justierte Merkmale;
    • – resistive Elemente horizontalen Typs;
    • – ein kleiner Bitleitungspitch sowie ein kleiner Wortleitungspitch, welche es ermöglichen, eine Speicherzelle zu erhalten, die kleiner ist als 6 F2 (wobei F die minimale Strukturgröße eines jeweiligen Herstellungsprozesses beschreibt).
  • In einem Ausführungsbeispiel der Erfindung wird ein Zellenkonzept bereitgestellt für resistive Speicher, bei welchem eine planare Anordnung der resistiven Elemente kombiniert ist mit Kontakten eines Typs vergrabener Streifen zu Source/Drain-Übergängen der Adressierungseinrichtung.
  • Wie in den 19A und 19B dargestellt ist, können in einigen Ausführungsbeispielen Speichereinrichtungen, wie solche, wie sie oben beschrieben worden sind, in Modulen verwendet werden.
  • In 19A ist ein Speichermodul 1900 dargestellt, auf dem eine oder mehrere Speichereinrichtungen 1904 auf einem Substrat 1902 angeordnet sind. Die Speichereinrichtung 1904 kann eine Vielzahl von Speicherzellen aufweisen, wobei jede Speicherzelle ein Speicherelement gemäß einem Ausführungsbeispiel der Erfindung verwenden kann. Das Speichermodul 1900 kann ferner eine oder mehrere elektronische Einrichtungen 1906 aufweisen, welche einschließen können eine oder mehrere Speichereinrichtungen, einen oder mehrere Verarbeitungsschaltkreise, einen oder mehrere Steuerschaltkreise, einen oder mehrere Adressierungsschaltkreise, einen oder mehrere Bus-Verbindungssschaltkreise oder einen oder mehrere andere Schaltkreise oder eine oder mehrere elektronische Einrichtungen, welche auf einem Modul mit einer Speichereinrichtung, wie beispielsweise der Speichereinrichtung 1904, kombiniert werden können. Zusätzlich kann das Speichermodul 1900 eine Vielzahl elektrischer Verbindungen 1908 aufweisen, welche verwendet werden können zum Verbinden des Speichermoduls 1900 mit anderen elektronischen Komponenten, einschließlich anderer Module.
  • Wie in 19B dargestellt ist, können in einigen Ausführungsbeispielen diese Module stapelbar sein, so dass ein Stapel 1950 gebildet wird. Beispielsweise kann ein stapelbares Speichermodul 1952 eine oder mehrere Speichereinrichtungen 1956 enthalten, angeordnet auf einem stapelbaren Substrat 1954. Die Speichereinrichtung 1956 enthält Speicherzellen, in welchen Speicherelemente gemäß einem Ausführungsbeispiel der Erfindung verwendet werden können. Das stapelbare Speichermodul 1952 kann ferner aufweisen eine oder mehrere elektronische Einrichtungen 1958, welche enthalten können eine oder mehrere Speichereinrichtungen, einen oder mehrere Verarbeitungsschaltkreise, einen oder mehrere Steuerschaltkreise, einen oder mehrere Adressierungsschaltkreise, einen oder mehrere Bus-Verbindungsschaltkreise, oder einen oder mehrere andere Schaltkreis oder eine oder mehrere andere elektronische Einrichtungen, welche kombiniert werden können auf einem Modul mit einer Speichereinrichtung wie beispielsweise der Speichereinrichtung 1956. Elektrische Verbindungen 1960 werden verwendet zum Verbinden des stapelbaren Speichermoduls 1952 mit anderen Modulen in dem Stapel 1950, oder mit anderen elektronischen Einrichtungen. Andere Module in dem Stapel 1950 können enthalten zusätzliche stapelbare Speichermodule, welche gleich sind dem stapelbaren Speichermodul 1952, wie es oben beschrieben worden ist, oder andere Arten von stapelbaren Modulen, wie beispielsweise stapelbare Verarbeitungsmodule, stapelbare Steuermodule, stapelbare Kommunikationsmodule oder andere stapelbare Module, welche elektronische Komponenten enthalten.

Claims (16)

  1. Integrierter Schaltkreis mit einer Zelle, wobei die Zelle aufweist: • einen ersten Source/Drain-Bereich; • einen zweiten Source/Drain-Bereich; • einen aktiven Bereich zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich; • einen Gate-Stapel, angeordnet auf oder über dem aktiven Bereich; • eine Schichtenstruktur veränderbarer Resistivität, angeordnet auf oder über dem Gate-Stapel, wobei die Schichtenstruktur veränderbarer Resistivität eine Schicht veränderbarer Resistivität aufweist; • wobei die Schicht veränderbarer Resistivität ein Material veränderbarer Resistivität aufweist; • eine elektrisch leitfähige Verbindungsstruktur neben dem Gate-Stapel zum elektrischen Verbinden der Schicht veränderbarer Resistivität mit dem ersten Source/Drain-Bereich oder dem zweiten Source/Drain-Bereich; • wobei die elektrisch leitfähige Verbindungsstruktur mindestens einen elektrisch leitfähigen Spacer aufweist, angeordnet neben dem Gate-Stapel.
  2. Integrierter Schaltkreis gemäß Anspruch 1, wobei die Zelle eine Speicherzelle ist.
  3. Integrierter Schaltkreis gemäß Anspruch 1 oder 2, wobei die elektrisch leitfähige Verbindungsstruktur ein Material aufweist, welches gebildet werden kann unter Verwendung eines Abscheideverfahrens aus der Gasphase.
  4. Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 3, wobei die elektrisch leitfähige Verbindungsstruktur Polysilizium oder Wolfram-Silizid aufweist.
  5. Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 4, wobei der Gate-Stapel eine Mehrzahl von Schichten aufweist, welche aufeinander oder übereinander angeordnet sind.
  6. Integrierter Schaltkreis gemäß Anspruch 5, wobei der Gate-Stapel aufweist: • eine erste Isolationsschicht, angeordnet auf oder über dem aktiven Bereich; • einen elektrisch leitfähigen Gate-Bereich, angeordnet auf oder über der ersten Isolationsschicht; • eine zweite Isolationsschicht, angeordnet auf oder über dem elektrisch leitfähigen Gate-Bereich.
  7. Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 6, • mit einer Elektrodenschicht, angeordnet auf oder über dem Gate-Stapel; • wobei die Schicht veränderbarer Resistivität auf oder über der Elektrodenschicht angeordnet ist.
  8. Integrierter Schaltkreis gemäß einem der Ansprüche 1 bis 7, wobei das Material veränderbarer Resistivität eingerichtet ist zum Verändern seiner Resistivität in Antwort auf das Anlegen einer elektrischen Spannung an die Materialstruktur veränderbarer Resistivität.
  9. Verfahren zum Herstellen eines integrierten Schaltkreises mit einer Zelle, • wobei ein erster Source/Drain-Bereich gebildet wird; • wobei ein zweiter Source/Drain-Bereich gebildet wird; • wobei ein aktiver Bereich zwischen dem ersten Source/Drain-Bereich und dem zweiten Source/Drain-Bereich gebildet wird; • wobei ein Gate-Stapel auf oder über dem aktiven Bereich gebildet wird; • wobei eine Schicht veränderbarer Resistivität auf oder über dem Gate-Stapel gebildet wird; • wobei die Schicht veränderbarer Resistivität ein Material veränderbarer Resistivität aufweist; • wobei eine elektrisch leitfähige Verbindungsstruktur neben dem Gate-Stapel gebildet wird zum elektrischen Verbinden der Schicht veränderbarer Resistivität mit dem ersten Source/Drain-Bereich oder dem zweiten Source/Drain-Bereich; • wobei das Bilden der elektrisch leitfähigen Verbindungsstruktur aufweist ein Bilden von mindestens einem elektrisch leitfähigen Spacer neben dem Gate-Stapel.
  10. Verfahren gemäß Anspruch 9, wobei die Zelle als eine Speicherzelle gebildet wird.
  11. Verfahren gemäß Anspruch 9 oder 10, wobei das Bilden der elektrisch leitfähigen Verbindungsstruktur durchgeführt wird unter Verwendung eines Abscheideprozesses aus der Gasphase.
  12. Verfahren gemäß einem der Ansprüche 9 bis 11, wobei die elektrisch leitfähige Verbindungsstruktur Polysilizium oder Wolfram-Silizid aufweist.
  13. Verfahren gemäß einem der Ansprüche 9 bis 12, wobei das Bilden des Gate-Stapels aufweist ein Bilden einer Mehrzahl von Schichten aufeinander oder übereinander.
  14. Verfahren gemäß Anspruch 13, wobei das Bilden des Gate-Stapels aufweist: • Bilden einer ersten Isolationsschicht auf oder über dem aktiven Bereich; • Bilden eines elektrisch leitfähigen Gate-Bereichs auf oder über der ersten Isolationsschicht; • Bilden einer zweiten Isolationsschicht auf oder über dem elektrisch leitfähigen Gate-Bereich.
  15. Verfahren gemäß einem der Ansprüche 9 bis 14, • wobei eine Elektrodenschicht auf oder über dem Gate-Stapel gebildet wird; • wobei die Schicht veränderbarer Resistivität auf oder über der Elektrodenschicht gebildet wird.
  16. Verfahren gemäß einem der Ansprüche 9 bis 15, wobei das Material veränderbarer Resistivität eingerichtet ist zum Verändern seiner Resistivität in Antwort auf ein Anlegen einer elektrischen Spannung an die Materialstruktur veränderbarer Resistivität.
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