DE102008028801A1

DE102008028801A1 - Integrierte Schaltung mit vertikaler Diode

Info

Publication number: DE102008028801A1
Application number: DE102008028801A
Authority: DE
Inventors: Jan Boris Philipp; Thomas Dr. Happ
Original assignee: Qimonda AG
Current assignee: Polaris Innovations Ltd
Priority date: 2007-06-21
Filing date: 2008-06-17
Publication date: 2008-12-24
Also published as: US20080315172A1; US7745812B2

Abstract

Eine integrierte Schaltung schließt eine vertikale Diode ein, die durch Kreuzlinienlithographie definiert wird.

Description

Querverweis auf verwandte Anmeldungen
Diese Anmeldung ist mit der US-Patentanmeldung, Seriennummer ##/###,###, Anwaltsaktenzeichen 2007P50327US/I331.364.102 mit dem Titel „INTEGRATED CIRCUIT INCLUDING VERTICAL DIODE", eingereicht am gleichen Tag wie die vorliegende Anmeldung und durch Bezugnahme in diese aufgenommen, verwandt.
Hintergrund
Eine Art von Speicher ist ein resistiver Speicher. Ein resistiver Speicher nutzt den Widerstandswert eines Speicherelements, um eines oder mehrere Datenbits zu speichern. Beispielsweise kann ein Speicherelement, das so programmiert ist, dass es einen hohen Widerstandswert aufweist, einen logischen Datenbitwert „1" darstellen, und ein Speicherelement, das so programmiert ist, dass es einen niedrigen Widerstandswert aufweist, kann eine logischen Datenbitwert „0" darstellen. In der Regel wird der Widerstandswert des Speicherelements elektrisch durch Anlegen eines Spannungsimpulses oder eines Stromimpulses an das Speicherelement geändert.
Eine Art von resistivem Speicher ist ein Phasenwechselspeicher. Ein Phasenwechselspeicher verwendet ein Phasenwechselmaterial im resistiven Speicherelement. Das Phasenwechselmaterial zeigt mindestens zwei unterschiedliche Zustände. Die Zustände des Phasenwechselmaterials können als der amorphe Zustand und der kristalline Zustand bezeichnet werden, wobei der amorphe Zustand im Allgemeinen eine weniger geordnete Atomstruktur beinhaltet, während der kristalline Zustand ein stärker geordnetes Gitter beinhaltet. Der amorphe Zustand zeigt im Allgemeinen eine höhere Resistivität als der kristalline Zustand. Einige Phasenwechselmaterialien zeigen auch mehr als einen kristallinen Zustand, z. B. einen flächenzentriert kubischen (face-centered cubic, FCC) Zustand und einen hexagonal dichtest gepackten (hexagonal closest packing, HCP) Zustand, die unterschiedliche Resistivitäten aufweisen und verwendet werden können, um Datenbits zu speichern. In der folgenden Beschreibung bezeichnet der amorphe Zustand allgemein den Zustand mit der höheren Resistivität, und der kristalline Zustand bezeichnet allgemein den Zustand mit der niedrigeren Resistivität.
Phasenwechsel in den Phasenwechselmaterialien können reversibel induziert werden. Auf diese Weise kann der Speicher ansprechend auf Temperaturänderungen vom amorphen Zustand in den kristallinen Zustand und vom kristallinen Zustand in den amorphen Zustand wechseln. Die Temperaturänderungen des Phasenwechselmaterials können dadurch erreicht werden, dass man Strom durch das Phasenwechselmaterial selbst schickt oder Strom durch einen Widerstandsheizer schickt, der dem Phasenwechselmaterial benachbart ist. Anhand von beiden Verfahren bewirkt eine gesteuerte Erwärmung des Phasenwechselmaterials einen steuerbaren Phasenwechsel im Phasenwechselmaterial.
Ein Phasenwechselspeicher, der ein Speicher-Array bzw. Speicherfeld mit einer Vielzahl von Speicherzellen, die aus Phasenwechselmaterial bestehen, aufweist, kann unter Ausnutzung der Speicherzustände des Phasenwechselmaterials so programmiert werden, dass er Daten speichert. Eine Möglichkeit, Daten aus einer solchen Phasenwechsel-Speichervorrichtung auszulesen bzw. in diese zu schreiben, besteht darin, einen Strom- und/oder einen Spannungsimpuls, der an das Phasenwechselmaterial angelegt wird, zu steuern. Der Pegel des Stroms und/oder der Spannung entspricht im Allgemeinen der Temperatur, die im Phasenwechselmaterial der einzelnen Speicherzellen induziert wird.
Um Phasenwechselspeicher mit höherer Dichte zu erhalten, kann eine Phasenwechsel-Speicherzelle mehrere Datenbits speichern. Eine Multibit-Speicherung in einer Phasenwechsel-Speicherzelle kann dadurch erreicht werden, dass das Phasenwechselmaterial so programmiert wird, dass es Zwischenwiderstandswerte oder -zustände aufweist, wobei die Multibit- oder Multilevel- bzw. Mehrpegel-Phasenwechsel-Speicherzelle auf mehr als zwei Zustande geschrieben werden kann. Wenn die Phasenwechsel-Speicherzelle auf einen von drei unterschiedlichen Widerstandspegeln programmiert wird, können 1,5 Datenbits pro Zelle gespeichert werden. Wenn die Phasenwechsel-Speicherzelle auf einen von vier unterschiedlichen Widerstandspegeln programmiert wird, können zwei Datenbits pro Zelle gespeichert werden, und so weiter. Um eine Phasenwechsel-Speicherzelle auf einen Zwischenwiderstandswert zu programmieren, wird die Menge an kristallinem Material, das ne ben amorphem Material vorliegt, und somit der Zellenwiderstand, über eine geeignete Schreibstrategie gesteuert.
Phasenwechselspeicher mit höherer Dichte können auch dadurch erreicht werden, dass man die physische Größe jeder Speicherzelle verringert. Durch Erhöhen der Dichte eines Phasenwechselspeichers wird die Datenmenge, die innerhalb des Speichers gespeichert werden kann, erhöht, während gleichzeitig die Kosten für den Speicher in der Regel sinken.
Aus diesen und anderen Gründen besteht ein Bedarf an der vorliegenden Erfindung.
Zusammenfassung
Eine Ausführungsform schafft eine integrierte Schaltung. Die integrierte Schaltung schließt eine vertikale Diode ein, die durch Kreuzlinienlithographie definiert wird.
Kurze Beschreibung der Zeichnung
Die begleitende Zeichnung ist eingeschlossen, um ein weitergehendes Verstehen der vorliegenden Erfindung zu ermöglichen, und ist in diese Schrift aufgenommen und bildet einen Teil von ihr. Die Zeichnung stellt Ausführungsformen der vorliegenden Erfindung dar und dient zusammen mit der Beschreibung dazu, die Grundlagen der Erfindung zu erläutern. Andere Ausführungsformen der vorliegenden Erfindung und viele der angestrebten Vorteile der vorliegenden Erfindung werden ohne Weiteres zu erkennen sein, wenn sie durch Bezugnahme auf die folgende ausführliche Beschreibung besser verstanden werden. Die Elemente der Zeichnung sind nicht unbedingt maßstabsgetreu zueinander. Gleiche Bezugszahlen bezeichnen entsprechende ähnliche Teile.
1 ist ein Blockschema, das eine Ausführungsform eines Systems darstellt.
2 ist ein Schema, das eine Ausführungsform einer Speichervorrichtung darstellt.
3 ist eine Querschnittsdarstellung einer Ausführungsform einer Speicherzelle.
4 ist eine Querschnittsdarstellung einer anderen Ausführungsform einer Speicherzelle.
5 ist eine Querschnittsdarstellung einer anderen Ausführungsform einer Speicherzelle.
6 ist eine Querschnittsdarstellung einer anderen Ausführungsform einer Speicherzelle.
7 ist eine Querschnittsdarstellung einer anderen Ausführungsform einer Speicherzelle.
8 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers nach Ausbilden einer N+-Regionsschicht, einer N–-Regionsschicht und einer P+-Regionsschicht.
9 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers nach Ausbilden einer Silicidschicht.
10A ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Abscheiden einer Schicht aus Elektrodenmaterial.
10B ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Abscheiden einer ersten Schicht aus Elektrodenmaterial, einer Schicht aus Ätzstoppmaterial und einer zweiten Schicht aus Elektrodenmaterial.
10C ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Abscheiden einer ersten Schicht aus Elektrodenmaterial, einer Schicht aus Ätzstoppmaterial und einer zweiten Schicht aus Elektrodenmaterial.
10D ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Abscheiden einer ersten Schicht aus Elektrodenmaterial und einer zweiten Schicht aus Elektrodenmaterial.
11 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Ausbilden einer Maske.
12 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Ätzen der Schicht aus Elektrodenmaterial.
13 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Abscheiden einer Schicht aus Spacermaterial.
14 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Ätzen der Schicht aus Spacermaterial.
15 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Ätzen von Gräben.
16 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Abscheiden von dielektrischem Material in den Gräben.
17 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers senkrecht zur Querschnittsdarstellung von 16.
18 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Ausbilden einer Maske.
19 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Ätzen der Linien bzw. Leitungen aus Elektrodenmaterial.
20 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Abscheiden einer Schicht aus Spacermaterial.
21 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Ätzen der Schicht aus Spacermaterial.
22 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Ätzen von Gräben.
23 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Abscheiden von dielektrischem Material in den Gräben.
24 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Abscheiden einer Schicht aus Phasenwechselmaterial und einer Schicht aus Elektrodenmaterial.
25 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Ätzen der Schicht aus Elektrodenmaterial und der Schicht aus Phasenwechselmaterial.
26 ist eine Querschnittsdarstellung einer Ausführungsform des Wafers nach Abscheiden einer Schicht aus Verkapselungsmaterial und einer Schicht aus dielektrischem Material
Ausführliche Beschreibung
In der folgenden ausführlichen Beschreibung wird auf die begleitende Zeichnung Bezug genommen, die einen Teil von ihr bildet und in der zur Erläuterung bestimmte Ausführungsformen dargestellt sind, in denen die Erfindung verwirklicht werden kann. In die sem Zusammenhang wird Richtungsterminologie, wie „oben", „unten", „vorne", „hinten", „vorangehend", „nachgehend" usw. mit Bezug auf die Ausrichtung der beschriebenen Figur(en) verwendet. Da Komponenten von Ausführungsformen der vorliegenden Erfindung mit einer Reihe von unterschiedlichen Ausrichtungen angeordnet werden können, wird die Richtungsterminologie für die Zwecke der Darstellung verwendet und ist in keiner Weise beschränkend. Es sei darauf hingewiesen, dass auch andere Ausführungsformen verwendet werden können und dass bauliche oder logische Änderungen vorgenommen werden können, ohne vom Bereich der vorliegenden Erfindung abzuweichen. Die folgende ausführliche Beschreibung soll daher nicht beschränkend aufgefasst werden, und der Bereich der vorliegenden Erfindung wird in den beigefügten Ansprüchen definiert.
1 ist ein Blockschema, das eine Ausführungsform eines Systems 90 darstellt. Das System 90 weist einen Host 92 und eine Speichervorrichtung 100 auf. Der Host 92 ist über eine Kommunikationsverbindung 94 kommunikativ mit einer Speichervorrichtung 100 verkoppelt. Der Host 92 schließt einen Computer (z. B. Desktop, Laptop, Handheld), eine tragbare elektronische Vorrichtung (z. B. ein Mobiltelefon, einen Personal Digital Assistant (PDA), einen MP3-Spieler, einen Videospieler) oder irgendein anderes geeignetes Gerät, das einen Speicher nutzt, ein. Die Speichervorrichtung 100 stellt Speicher für den Host 92 bereit. In einer Ausführungsform umfasst die Speichervorrichtung 100 eine Phasenwechsel-Speichervorrichtung oder eine andere geeignete Speichervorrichtung aus resistivem oder seine Resistivität änderndem Material.
2 ist ein Schema, das eine Ausführungsform einer Speichervorrichtung 100 darstellt. Die Speichervorrichtung 100 weist eine Schreibschaltung 124, einen Controller 120, ein Speicherfeld 102 und eine Leseschaltung 126 auf. Das Speicherfeld 102 schließt eine Vielzahl von resistiven Speicherzellen 104a–104d (gemeinsam als resistive Speicherzellen 104 bezeichnet), eine Vielzahl von Bitleitungen (BLs) 112a–112b (gemeinsam als Bitleitungen 112 bezeichnet) und eine Vielzahl von Wortleitungen (WLs) 110a bis 110b (gemeinsam als Wortleitungen 110 bezeichnet) ein. In einer Ausführungsform handelt es sich bei den resistiven Speicherzellen 104 um Phasenwechsel-Speicherzellen. In anderen Ausführungsformen handelt es sich bei den resistiven Speicherzellen 104 um eine andere geeignete Art von resistiven Speicherzellen oder ihre Resistivität ändernden Speicherzellen.
Jede Speicherzelle 104 schließt ein Phasenwechselelement 106 und eine Diode 108 ein. Durch Verwenden von Dioden 108, um auf Bits innerhalb des Speicherfelds 102 zuzugreifen, wird eine Speicherzellengröße von 4F² erreicht, wobei „F" die Mindestgröße für Lithographiemerkmale ist. Die Speicherzellen 104 werden anhand von Kreuzlinienlithographie hergestellt. Abstandshalter bzw. Spacer, die an den Seitenwänden einer Elektrode ausgebildet werden, werden verwendet, um selbstausrichtende vertikale Dioden 108 für einen Zugriff auf die Phasenwechselelemente 106 zu definieren.
Wie hierin verwendet, soll der Ausdruck „elektrisch verkoppelt" nicht bedeuten, dass die Elemente direkt miteinander verkoppelt sein müssen, und es können Zwischenelemente zwischen den „elektrisch verkoppelten" Elementen vorgesehen sein.
Ein Speicherfeld 102 ist über einen Signalweg 125 elektrisch mit einer Schreibschaltung 124 verkoppelt, über einen Signalweg 121 mit einem Controller bzw. einer Speichervorrichtung 120 und über einen Signalweg 127 mit einer Leseschaltung 126. Der Controller 120 ist über einen Signalweg 128 elektrisch mit der Schreibschaltung 124 verkoppelt und über einen Signalweg 130 mit der Leseschaltung 126. Jede Phasenwechsel-Speicherzelle 104 ist elektrisch mit einer Wortleitung 110 und einer Bitleitung 112 verkoppelt. Die Phasenwechsel-Speicherzelle 104a ist elektrisch mit einer Bitleitung 112a und einer Wortleitung 110a verkoppelt, und die Phasenwechsel-Speicherzelle 104b ist elektrisch mit einer Bitleitung 112a und einer Wortleitung 110b verkoppelt. Die Phasenwechsel-Speicherzelle 104c ist elektrisch mit einer Bitleitung 112b und einer Wortleitung 110a verkoppelt, und die Phasenwechsel-Speicherzelle 104d ist elektrisch mit einer Bitleitung 112b und einer Wortleitung 110b verkoppelt.
Jede Phasenwechsel-Speicherzelle 104 schließt ein Phasenwechselelement 106 und eine Diode 108 ein. Die Phasenwechsel-Speicherzelle 104a schließt ein Phasenwechselelement 106a und eine Diode 108a ein. Eine Seite des Phasenwechselelements 106a ist elektrisch mit der Bitleitung 112a verkoppelt, und die andere Seite des Phasenwechselelements 106a ist elektrisch mit einer Seite einer Diode 108a verkoppelt. Die andere Seite der Diode 108a ist elektrisch mit einer Wortleitung 110a verkoppelt. In einer anderen Ausführungsform ist die Polarität der Diode 108a umgekehrt.
Die Phasenwechsel-Speicherzelle 104b schließt ein Phasenwechselelement 106b und eine Diode 108b ein. Eine Seite des Phasenwechselelements 106b ist elektrisch mit der Bitleitung 112a verkoppelt, und die andere Seite des Phasenwechselelements 106b ist elektrisch mit einer Seite der Diode 108b verkoppelt. Die andere Seite der Diode 108b ist elektrisch mit einer Wortleitung 110b verkoppelt.
Die Phasenwechsel-Speicherzelle 104c schließt ein Phasenwechselelement 106c und eine Diode 108c ein. Eine Seite des Phasenwechselelements 106c ist elektrisch mit der Bitleitung 112b verkoppelt, und die andere Seite des Phasenwechselelements 106c ist elektrisch mit einer Seite einer Diode 108c verkoppelt. Die andere Seite der Diode 108c ist elektrisch mit einer Wortleitung 110a verkoppelt.
Die Phasenwechsel-Speicherzelle 104d schließt ein Phasenwechselelement 106d und eine Diode 108d ein. Eine Seite des Phasenwechselelements 106d ist elektrisch mit der Bitleitung 112b verkoppelt, und die andere Seite des Phasenwechselelements 106d ist elektrisch mit einer Seite der Diode 108d verkoppelt. Die andere Seite der Diode 108d ist elektrisch mit einer Wortleitung 110b verkoppelt.
In einer anderen Ausführungsform ist jedes Phasenwechselelement 106 elektrisch mit einer Wortleitung 110 verkoppelt, und jede Diode 108 ist elektrisch mit einer Bitleitung 112 verkoppelt. Beispielsweise ist in der Phasenwechsel-Speicherzelle 104a eine Seite des Phasenwechselelements 106a elektrisch mit einer Wortleitung 110a verkoppelt. Die andere Seite des Phasenwechselelements 106a ist elektrisch mit einer Seite einer Diode 108a verkoppelt. Die andere Seite der Diode 108a ist elektrisch mit einer Bitleitung 112a verkoppelt.
In einer Ausführungsform ist jedes resistive Speicherelement 106 ein Phasenwechselelement 106, das ein Phasenwechselmaterial umfasst, das gemäß der vorliegenden Erfindung aus einer Reihe von Materialien bestehen kann. Im Allgemeinen sind Chalkogenid-Legierungen, die eines oder mehrere Elemente der Gruppe VI des Periodensystems enthal ten, als solche Materialien geeignet. In einer Ausführungsform besteht das Phasenwechselmaterial aus einer Chalkogenidverbindung, wie GeSbTe, SbTe, GeTe oder AgInSbTe. In einer anderen Ausführungsform ist das Phasenwechselmaterial frei von Chalkogen, wie GeSb, GaSb, InSb oder GeGaInSb. In anderen Ausführungsformen besteht das Phasenwechselmaterial aus irgendeinem geeigneten Material, das eines oder mehrere der Elemente Ge, Sb, Te, Ga, As, In, Se und S einschließt. Das Phasenwechselmaterial kann undotiert sein oder mit anderen geeigneten Elementen oder Kombinationen von Elementen, wie N oder SiO₂, dotiert sein.
Jedes Phasenwechselelement kann unter dem Einfluss einer Temperaturänderung aus einem amorphen Zustand in einen kristallinen Zustand oder aus einem kristallinen Zustand in einen amorphen Zustand wechseln. Die Menge an kristallinem Material, die im Phasenwechselmaterial eines der Phasenwechselelemente neben amorphem Material vorliegt, definiert dadurch zwei oder mehr Zustände zum Speichern von Daten in der Speichervorrichtung 100. Im amorphen Zustand zeigt ein Phasenwechselmaterial eine wesentlich höhere Resistivität als im kristallinen Zustand. Daher unterscheiden sich die zwei oder mehr Zustände der Phasenwechselelemente in ihrer elektrischen Resistivität. In einer Ausführungsform handelt es sich bei den zwei oder mehr Zuständen um zwei Zustände, und ein binäres System wird verwendet, wobei den beiden Zuständen Bitwerte „0" und „1" zugewiesen werden. In einer anderen Ausführungsform kann es sich bei den zwei oder mehr Zuständen um drei Zustände handeln, und ein ternäres System kann verwendet werden, wobei den drei Zuständen Bitwerte „0", „1" und „2" zugewiesen werden. In einer anderen Ausführungsform handelt es sich bei den zwei oder mehr Zuständen um vier Zustande, denen Multibitwerte zugewiesen werden können, wie „00", „01", „10" und „11". In anderen Ausführungsformen kann es sich bei den zwei oder mehr Zuständen um jede geeignete Zahl von Zuständen im Phasenwechselmaterial eines Phasenwechselelements handeln.
Der Controller 120 schließt einen Mikroprozessor, einen Mikrocontroller oder eine andere geeignete logische Schaltung zum Steuern des Betriebs der Speichervorrichtung 100 ein. Der Controller 120 steuert Lese- und Schreiboperationen der Speichervorrichtung 100 einschließlich der Anlegung von Steuerdaten und Datensignalen an das Speicherfeld 102 über eine Schreibschaltung 124 und eine Leseschaltung 126. In einer Ausführungsform lie fert die Schreibschaltung 124 Spannungsimpulse über einen Signalweg 125 und Bitleitungen 112 zu Speicherzellen 104, um die Speicherzellen zu programmieren. In anderen Ausführungsformen liefert die Schreibschaltung 124 Stromimpulse über einen Signalweg 125 und Bitleitungen 112 an Speicherzellen 104, um die Speicherzellen zu programmieren.
Die Leseschaltung 126 liest jeden der zwei oder mehr Zustände der Speicherzellen 104 über Bitleitungen 112 und einen Signalweg 127 aus. In einer Ausführungsform liefert die Leseschaltung 126 einen Strom, der durch eine der Speicherzellen 104 fließt, um den Widerstand einer der Speicherzellen 104 zu lesen. Die Leseschaltung 126 liest dann die Spannung über dieser einen von den Speicherzellen 104. In einer Ausführungsform liefert die Leseschaltung 126 eine Spannung über einer der Speicherzellen 104 und liest den Strom, der durch diese eine von den Speicherzellen 104 fließt. In einer Ausführungsform liefert die Schreibschaltung 124 eine Spannung über einer der Speicherzellen 104 und die Leseschaltung liest den Strom, der durch diese eine von den Speicherzellen 104 fließt. In einer Ausführungsform liefert die Schreibschaltung 124 einen Strom, der durch eine von den Speicherzellen 104 fließt, und die Leseschaltung 126 liest die Spannung über dieser einen von den Speicherzellen 104.
In einer Ausführungsform wird während einer „Setz"-Operation der Phasenwechsel-Speicherzelle 104a ein Setzstrom- oder Setzspannungsimpuls von der Schreibschaltung 124 selektiv freigegeben und durch eine Bitleitung 112a zu einem Phasenwechselelement 106a geschickt, wodurch das Phasenwechselelement 106a über seine Kristallisationstemperatur hinaus (aber üblicherweise nicht bis auf seine Schmelztemperatur) erwärmt wird. Auf diese Weise erreicht das Phasenwechselelement 106a während dieser Setzoperation seinen kristallinen Zustand oder seinen teils kristallinen und teils amorphen Zustand.
Während einer „Rücksetz"-Operation der Phasenwechsel-Speicherzelle 104a wird ein Rücksetzstrom- oder Rücksetzspannungsimpuls selektiv von der Schreibschaltung 124 zugelassen und durch die Bitleitung 112a an ein Phasenwechselelement 106a geschickt. Der Rücksetzstrom oder die Rücksetzspannung erwärmt das Phasenwechselelement 106 über seine Schmelztemperatur hinaus. Nach Abstellen des Strom- oder Spannungsimpulses wird das Phasenwechselelement 106a schnell auf seinen amorphen oder teils amorphen und teils kristallinen Zustand gequencht.
Die Phasenwechsel-Speicherzellen 104b–104d und andere Phasenwechsel-Speicherzellen 104 im Speicherfeld 102 werden auf ähnliche Weise wie die Phasenwechsel-Speicherzelle 104a anhand eines ähnlichen Strom- oder Spannungsimpulses gesetzt und zurückgesetzt. In anderen Ausführungsformen liefert die Schreibschaltung für andere Arten von resistiven Speicherzellen geeignete Programmierimpulse, um die resistiven Speicherzellen 104 auf den gewünschten Zustand zu programmieren.
3 ist eine Querschnittsdarstellung einer Ausführungsform einer Speicherzelle 200a. In einer Ausführungsform ähnelt jede Speicherzelle 104 der Speicherzelle 200a. In einer Ausführungsform ist die Speicherzelle 200a eine Pilz-Speicherzelle. Die Speicherzelle 200a schließt ein P-Substrat 202, eine N+-Wortleitung 204, eine N–-Region 206, eine P+-Region 208, einen Silicidkontakt 210, eine untere Elektrode 212a, ein Phasenwechselelement 218, eine obere Elektrode 220, Spacer 224, dielektrisches Material 222, Verkapselungsmaterial 228 und dielektrisches Material 226 ein. Die P+-Region und die N–-Region bilden eine Diode 108. In anderen Ausführungsformen ist die Dotierung der Regionen 204, 206 und 208 umgekehrt, so dass die Polarität der Diode 108 umgekehrt ist. Die untere Elektrode 212a schließt einen ersten Abschnitt 214 und einen zweiten Abschnitt 216 ein. Der erste Abschnitt 214 weist eine größere Querschnittsbreite auf als der zweite Abschnitt 216.
Die Wortleitung 204 schließt eine N+-Region ein, die mittels Epitaxie, Ionenimplantation in das P-Substrat oder einer Kombination aus Epitaxie und Ionenimplantation ausgebildet wird. Die Oberseite der Wortleitung 204 berührt die Unterseite der N–-Region 206. Die N–-Region 206 wird mittels Epitaxie, Ionenimplantation in das P-Substrat oder eine Kombination aus Epitaxie und Ionenimplantation ausgebildet. Die Oberseite der N–-Region 206 berührt die Unterseite der P+-Region 208. Die P+-Region 208 wird mittels Epitaxie, Ionenimplantation in das P-Substrat oder eine Kombination aus Epitaxie und Ionenimplantation ausgebildet. Die Oberseite der P+-Region 208 berührt die Unterseite des Silicidkontakts 210. Der Silicidkontakt 210 schließt CoSi, TiSi, NiSi, NiPtSi, WSi_x, TaSi oder ein anderes geeignetes Silicid ein.
Die Oberseite des Silicidkontakts 210 berührt die Unterseite eines ersten Abschnitts 214 der unteren Elektrode 212a. Die untere Elektrode 212a schließt TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial ein. Der zweite Abschnitt 216 der unteren Elektrode 212a ist seitlich von Abstandhaltern bzw. Spacern 224 umgeben. Die Spacer 224 schließen SiN, SiO₂, SiO_xN oder ein anderes geeignetes Spacermaterial ein. Die Seitenwände der Spacer 224 richten sich von selbst an Seitenwänden des ersten Abschnitts 214 der unteren Elektrode 212a, den Seitenwänden des Silicidkontakts 210, den Seitenwänden der P+-Region 208 und den Seitenwänden der N–-Region 206 aus.
Die Oberseite des zweiten Abschnitts 216 der unteren Elektrode 212a berührt die Unterseite eines Phasenwechselelements 218. Das Phasenwechselelement 218 stellt einen Speicherort zum Speichern mehrerer Datenbits bereit. Die aktive oder Phasenwechselregion des Phasenwechselelements 218 befindet sich an der Schnittstelle zwischen dem Phasenwechselelement 218 und der unteren Elektrode 212a. Die Oberseite des Phasenwechselelements 218 berührt die Unterseite der oberen Elektrode 220. Die obere Elektrode 220 schließt TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial ein.
Dielektrisches Material 222 umgibt seitlich die N–-Region 206, die P+-Region 208, den Silicidkontakt 210, die untere Elektrode 212a und die Spacer 224. In einer Ausführungsform reicht das dielektrische Material 222 etwas in die N+-Wortleitung hinein, wie bei 205 angegeben. Das dielektrische Material 222 schließt SiO₂, SiO_x, SiN, fluoriertes Silica-Glas (FSG), Borphosphorsilicatglas (BPSG), Borsilicatglas (BSG) oder ein anderes geeignetes dielektrisches Material ein. Verkapselungsmaterial 228 umgibt seitlich das Phasenwechselelement 218 und die obere Elektrode 220. Das Verkapselungsmaterial 228 schließt SiN, SiON oder ein anderes geeignetes Verkapselungsmaterial ein. In einer Ausführungsform umgibt mehr als eine Schicht aus Verkapselungsmaterial seitlich das Phasenwechselelement 218 und die obere Elektrode 220. In einer Ausführungsform berührt das Verkapselungsmaterial 228 einen Abschnitt der oberen Elektrode 220. Das dielektrische Material 226 umgibt seitlich das Verkapselungsmaterial 228. Das dielektrische Material schließt SiO₂, SiO, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material ein.
Der Stromweg durch die Speicherzelle 200a verläuft vom der oberen Elektrode 220 durch das Phasenwechselelement 218 zur unteren Elektrode 212a. Von der unteren Elektrode 212a fließt der Strom durch den Silicidkontakt 210 und die Diode, die aus der P+-Region 208 und der N–-Region 206 gebildet ist. Von der N–-Region 206 fließt der Strom durch die N+-Wortleitung 204. Die Querschnittsbreite des Grenzbereichs zwischen dem Phasenwechselelement 218 und der unteren Elektrode 212a definiert die Stromdichte durch den Grenzbereich und somit die Leistung, die nötig ist, um die Speicherzelle 200a zu programmieren. Durch Verringern der Querschnittsbreite des Grenzbereichs wird die Stromdichte erhöht, wodurch die Leistung, die verwendet wird, um die Speicherzelle 200a zu programmieren, verringert wird.
Während des Betriebs der Speicherzelle 200a werden Strom- oder Spannungsimpulse zwischen der oberen Elektrode 220 und der Wortleitung 204 angelegt, um die Speicherzelle 200a zu programmieren. Während einer Setzoperation der Speicherzelle 200a wird ein Setzstrom- oder Setzspannungsimpuls selektiv von der Schreibschaltung 124 zugelassen und durch eine Bitleitung zur oberen Elektrode 220 geschickt. Von der oberen Elektrode 220 läuft der Setzstrom- oder die Setzspannungsimpuls durch das Phasenwechselelement, 218, wodurch das Phasenwechselmaterial über seine Kristallisationstemperatur hinaus (aber üblicherweise nicht bis auf seine Schmelztemperatur) erwärmt wird). Auf diese Weise erreicht das Phasenwechselmaterial während der Setzoperation einen kristallinen Zustand oder einen teils kristallinen und teils amorphen Zustand.
Während einer Rücksetzoperation wird ein Setzstrom- oder Setzspannungsimpuls selektiv von der Schreibschaltung 124 zugelassen und durch eine Bitleitung zur oberen Elektrode 220 geschickt. Von der oberen Elektrode 220 läuft der Setzstrom- oder Setzspannungsimpuls durch das Phasenwechselelement 218. Der Rücksetzstrom oder die Rücksetzspannung erwärmt das Phasenwechselmaterial rasch über seine Schmelztemperatur hinaus. Nachdem der Strom- oder Spannungsimpuls abgestellt wurde, wird das Phasenwechselma terial auf einen amorphen Zustand oder einen teils kristallinen und teils amorphen Zustand gequencht.
4 zeigt einen Querschnitt einer anderen Ausführungsform einer Speicherzelle 200b. In einer Ausführungsform ist jede Speicherzelle 104 der Speicherzelle 200b ähnlich. Die Speicherzelle 200b ist der zuvor mit Bezug auf 3 beschriebenen und dargestellten Speicherzelle 200a ähnlich, abgesehen davon, dass in der Speicherzelle 200b die untere Elektrode 212a durch die untere Elektrode 212b ersetzt ist.
In dieser Ausführungsform ist die untere Elektrode 212b seitlich von Spacer 224 umgeben. Die Oberseite des Silicidkontakts 210 berührt die Unterseite der Spacer 224 und die Unterseite der untere Elektrode 212b. Die Speicherzelle 200b wird auf ähnliche Weise programmiert wie die zuvor mit Bezug auf 3 beschriebene und dargestellte Speicherzelle 200a.
5 zeigt einen Querschnitt einer anderen Ausführungsform einer Speicherzelle 200c. In einer Ausführungsform ist jede Speicherzelle 104 der Speicherzelle 200c ähnlich. Die Speicherzelle 200c ist der zuvor mit Bezug auf 3 beschriebenen und dargestellten Speicherzelle 200a ähnlich, abgesehen davon, dass in der Speicherzelle 200c die untere Elektrode 212a durch die untere Elektrode 212c ersetzt ist.
In dieser Ausführungsform schließt die untere Elektrode 212c einen ersten Abschnitt 230, einen zweiten Abschnitt 232 und einen dritten Abschnitt 216 ein. Der erste Abschnitt 230 und der zweite Abschnitt 232 weisen die gleiche Querschnittsbreite auf. Der erste Abschnitt 230 und der zweite Abschnitt 232 weisen eine größere Querschnittsbreite auf als der dritte Abschnitt 216. Der erste Abschnitt 230 und der dritte Abschnitt 216 schließen das gleiche Elektrodenmaterial ein. Der zweite Abschnitt 232 schließt ein Ätzstoppmaterial ein.
Die Oberseite des Silicidkontakts 210 berührt die Unterseite des ersten Abschnitts 230. Die Oberseite des ersten Abschnitts 230 berührt die Unterseite des zweiten Abschnitts 232. Die Oberseite des zweiten Abschnitts 232 berührt die Unterseite der Spacer 224 und die Unterseite des dritten Abschnitts 216. Der Ätzstoppabschnitt 232 liefert einen Ätzend- Punkt für das Ätzen der Schicht aus Elektrodenmaterial, die verwendet wird, um den dritten Abschnitt 216 der unteren Elektrode 212c während des Herstellungsverfahrens der Speicherzelle 200c zu bilden. Die Speicherzelle 200c wird auf ähnliche Weise programmiert wie die zuvor mit Bezug auf 3 beschriebene und dargestellte Speicherzelle 200a.
6 zeigt einen Querschnitt einer anderen Ausführungsform einer Speicherzelle 200d. In einer Ausführungsform ist jede Speicherzelle 104 der Speicherzelle 200d ähnlich. Die Speicherzelle 200d ist der zuvor mit Bezug auf 3 beschriebenen und dargestellten Speicherzelle 200a ähnlich, abgesehen davon, dass in der Speicherzelle 200d die untere Elektrode 212a durch die untere Elektrode 212d ersetzt ist.
In dieser Ausführungsform schließt die untere Elektrode 212d einen ersten Abschnitt 234 und einen zweiten Abschnitt 216 ein. Der erste Abschnitt 234 weist eine größere Querschnittsbreite auf als der zweite Abschnitt 216. Der erste Abschnitt 234 schließt ein erstes Elektrodenmaterial ein, und der zweite Abschnitt 216 schließt ein zweites Elektrodenmaterial ein, das sich vom ersten Elektrodenmaterial unterscheidet. Die Oberseite des Silicidkontakts 210 berührt die Unterseite des ersten Abschnitts 234. Die Oberseite des ersten Abschnitts 234 berührt die Unterseite der Spacer 224 und die Unterseite des zweiten Abschnitts 216. Der erste Abschnitt 234 liefert einen Ätzendpunkt für das Ätzen der Schicht aus Elektrodenmaterial, die verwendet wird, um den zweiten Abschnitt 216 der unteren Elektrode 212d während des Herstellungsverfahrens der Speicherzelle 200d zu bilden. Außerdem wird durch Auswahl von Elektrodenmaterialien mit unterschiedlichen Resistivitäten für den ersten Abschnitt 234 und den zweiten Abschnitt 216 die Wärmeerzeugung in der unteren Elektrode 212d optimiert. Die Speicherzelle 200d wird auf ähnliche Weise programmiert wie die zuvor mit Bezug auf 3 beschriebene und dargestellte Speicherzelle 200a.
7 zeigt einen Querschnitt einer anderen Ausführungsform einer Speicherzelle 200e. In einer Ausführungsform ist jede Speicherzelle 104 der Speicherzelle 200e ähnlich. Die Speicherzelle 200e ist der zuvor mit Bezug auf 3 beschriebenen und dargestellten Speicherzelle 200a ähnlich, abgesehen davon, dass in der Speicherzelle 200e die untere Elektrode 212a durch die untere Elektrode 212e ersetzt ist.
In dieser Ausführungsform schließt die untere Elektrode 212e einen ersten Abschnitt 234, einen zweiten Abschnitt 232 und einen dritten Abschnitt 216 ein. Der erste Abschnitt 234 und der zweite Abschnitt 232 weisen die gleiche Querschnittsbreite auf. Der erste Abschnitt 234 und der zweite Abschnitt 232 weisen eine größere Querschnittsbreite auf als der dritte Abschnitt 216. Der erste Abschnitt 234 und der dritte Abschnitt 216 schließen unterschiedliche Elektrodenmaterialien ein. Der zweite Abschnitt 232 schließt ein Ätzstoppmaterial ein.
Die Oberseite des Silicidkontakts 210 berührt die Unterseite des ersten Abschnitts 234. Die Oberseite des ersten Abschnitts 234 berührt die Unterseite des zweiten Abschnitts 232. Die Oberseite des zweiten Abschnitts 232 berührt die Unterseite der Spacer 224 und die Unterseite des dritten Abschnitts 216. Der Ätzstoppabschnitt 232 liefert einen Ätzendpunkt für das Ätzen der Schicht aus Elektrodenmaterial, die verwendet wird, um den dritten Abschnitt 216 der unteren Elektrode 212e während des Herstellungsverfahrens der Speicherzelle 200e zu bilden. Außerdem wird durch Auswahl von Elektrodenmaterialien mit unterschiedlichen Resistivitäten für den ersten Abschnitt 234 und den zweiten Abschnitt 216 die Wärmeerzeugung in der unteren Elektrode 212e optimiert. Die Speicherzelle 200e wird auf ähnliche Weise programmiert wie die zuvor mit Bezug auf 3 beschriebene und dargestellte Speicherzelle 200a.
Die folgenden 8–26 zeigen Ausführungsformen für die Erzeugung von Speicherzellen 200a–200e, die zuvor mit Bezug auf die 3–7 dargestellt und erläutert wurden.
8 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ausbilden einer N+-Regionsschicht 204a, einer N–-Regionsschicht 206a und einer P+-Regionsschicht 208a. In einer Ausführungsform werden logische Transistoren am Rand des Speicherfelds ausgebildet, bevor die Dioden in dem Speicherfeld ausgebildet werden. In einer anderen Ausführungsform werden die Dioden in dem Speicherfeld ausgebildet, bevor die logischen Transistoren am Rand des Speicherfelds ausgebildet werden. Die folgende Beschreibung legt ihren Schwerpunkt nur auf den Speicherfeldabschnitt der integrierten Schaltung.
In einer Ausführungsform wird in ein P-Substrat 202 ein N-Implantat implantiert, um eine N+-Regionsschicht 204a zu bilden. In einer Ausführungsform wird mittels Epitaxie eine N–-Regionsschicht 206a über einer N+-Regionsschicht 204a ausgebildet, und eine P+-Regionsschicht 208a wird mittels Epitaxie über der N–-Regionsschicht 206a ausgebildet. In einer anderen Ausführungsform werden eine N–-Regionsschicht 206a und eine P+-Regionsschicht 208a anhand von Ionenimplantation in das P-Substrat 202 ausgebildet. In einer anderen Ausführungsform wird eine Kombination aus Epitaxie und Ionenimplantation verwendet, um eine N–-Regionsschicht 206a und eine P+-Regionsschicht 208a auszubilden.
9 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ausbilden einer Silicidschicht 210a. Silicid, wie CoSi, TiSi, NiSi, NiPtSi, WSi, TaSi oder ein anderes geeignetes Silicid, wird über einer P+-Regionsschicht 208a ausgebildet, um eine Silicidschicht 210a zu bilden.
10A ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer Schicht aus Elektrodenmaterial. Ein Elektrodenmaterial, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über der Silicidschicht 210a abgeschieden, um eine Schicht aus Elektrodenmaterial 213a zu bilden. Die Schicht aus Elektrodenmaterial 213a wird anhand von chemischer Dampfabscheidung (CVD), hochdichter plasmachemischer Dampfabscheidung (HDP-CVD), Atomschichtabscheidung (ALD), metallorganischer chemischer Dampfabscheidung (MOCVD), physikalischer Dampfabscheidung (PVD), Strahldampfabscheidung (JVD) oder irgendeiner anderen geeigneten Abscheidungstechnik aufgebracht. Der in 10A dargestellte Wafer wird verwendet, um die zuvor mit Bezug auf 3 beschriebene und dargestellte Speicherzelle 200a oder die zuvor mit Bezug auf 4 beschriebene und dargestellte Speicherzelle 200b herzustellen.
10B ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer ersten Schicht aus Elektrodenmaterial 230a, einer Schicht aus Ätzstoppmaterial 232a und einer zweiten Schicht aus Elektrodenmaterial 216a. In einer Ausführungsform wird der in 10B dargestellte Wafer in anschließenden Bearbeitungsschrit ten anstelle des in 10A dargestellten Wafers 240 verwendet, um die zuvor mit Bezug auf 5 beschriebene und dargestellte Speicherzelle 200c herzustellen.
Ein Elektrodenmaterial, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über der Silicidschicht 210a abgeschieden, um eine erste Schicht aus Elektrodenmaterial 230a zu bilden. Die erste Schicht aus Elektrodenmaterial 230 wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
Ein Ätzstoppmaterial wird über der ersten Schicht aus Elektrodenmaterial 230a abgeschieden, um eine Schicht aus Ätzstoppmaterial 232a zu bilden. Die Schicht aus Ätzstoppmaterial 232a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
Das gleiche Material, das abgeschieden wurde, um die erste Schicht aus Elektrodenmaterial 230a zu bilden, wird über der Schicht aus Ätzstoppmaterial 232a abgeschieden, um eine zweite Schicht aus Elektrodenmaterial 216a zu bilden. Die zweite Schicht aus Elektrodenmaterial 216 wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
10C ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer ersten Schicht aus Elektrodenmaterial 234a, einer Schicht aus Ätzstoppmaterial 232a und einer zweiten Schicht aus Elektrodenmaterial 216a. In einer Ausführungsform wird der in 10C dargestellte Wafer in anschließenden Bearbeitungsschritten anstelle des in 10A dargestellten Wafers 240 verwendet, um die zuvor mit Bezug auf 7 beschriebene und dargestellte Speicherzelle 200e herzustellen.
Ein Elektrodenmaterial, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über der Silicidschicht 210a abgeschieden, um eine erste Schicht aus Elektrodenmaterial 234a zu bilden. Die erste Schicht aus Elektrodenmaterial 234a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
Ein Ätzstoppmaterial wird über der ersten Schicht aus Elektrodenmaterial 234a abgeschieden, um eine Schicht aus Ätzstoppmaterial 232a zu bilden. Die Schicht aus Ätzstoppmaterial 232a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
Ein Elektrodenmaterial, das sich von dem Elektrodenmaterial, das abgeschieden wurde, um die erste Schicht aus Elektrodenmaterial 234a zu bilden, unterscheidet, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über der Schicht aus Ätzstoppmaterial 232a abgeschieden, um eine zweite Schicht aus Elektrodenmaterial 216a zu bilden. Die zweite Schicht aus Elektrodenmaterial 216a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
10D ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer ersten Schicht aus Elektrodenmaterial 234a und einer zweiten Schicht aus Elektrodenmaterial 216a. In einer Ausführungsform wird der in 10D dargestellte Wafer in anschließenden Bearbeitungsschritten anstelle des in 10A dargestellten Wafers 240 verwendet, um die zuvor mit Bezug auf 6 beschriebene und dargestellte Speicherzelle 200d herzustellen.
Ein Elektrodenmaterial, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über der Silicidschicht 210a abgeschieden, um eine erste Schicht aus Elektrodenmaterial 234a zu bilden. Die erste Schicht aus Elektrodenmaterial 234a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
Ein Elektrodenmaterial, das sich von dem Elektrodenmaterial, das abgeschieden wurde, um die erste Schicht aus Elektrodenmaterial 234a zu bilden, unterscheidet, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, Cu, WN, C oder ein anderes geeignetes Elektrodenmaterial, wird über der ersten Schicht aus Elektrodenmaterial 234a abgeschieden, um eine zweite Schicht aus Elektrodenmaterial 216a zu bilden. Die zweite Schicht aus Elektro denmaterial 216a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einer anderen geeigneten Abscheidungstechnik aufgebracht.
Zwar zeigen die folgenden 11–26 den Herstellungsprozess der Speicherzelle 200a unter Verwendung des in 10A dargestellten Wafers 240, aber die Wafer 240, die in den 10B–10D dargestellt sind, können anstelle des in 10A dargestellten Wafers 240 verwendet werden, um Speicherzellen 200c–200e anhand eines ähnlichen Herstellungsprozesses herzustellen.
11 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ausbilden einer Maske 242. Ein oder mehrere Maskenmaterial(ein), wie ein Photoresist, ein Hartmaskenmaterial und ein Photoresist oder ein anderes oder mehrere andere Maskenmaterial(ien), werden über der Schicht aus Elektrodenmaterial 213a abgeschieden, um eine Schicht aus Maskenmaterial zu bilden. die Schicht aus Maskenmaterial wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD, Spin-on oder einem anderen geeigneten Abscheidungsverfahren aufgetragen. Anhand von Linienlithographie wird die Schicht aus Maskenmaterial gemustert und geätzt, um Linien aus Maskenmaterial, die eine Maske 242 bilden, zu erzeugen.
In einer Ausführungsform, wo die Schicht aus Maskenmaterial ein Photoresist einschließt, wird das Photoresist nach dem Linienlithographieverfahren gestutzt bzw. getrimmt, um die Querschnittsbreite der Linien aus Maskenmaterial auf eine sublithographische Breite zu verringern. In einer Ausführungsform, wo ein Hartmaskenmaterial und ein Photoresist verwendet werden, wird das Photoresist nach Ausbilden der Linien aus Maskenmaterial abgezogen. In einer anderen Ausführungsform, wo das Maskenmaterial eine Hartmaske einschließt, wird die Hartmaske anhand einer Nassätzung oder einer anderen geeigneten Ätzung getrimmt, um die Querschnittsbreite der Linien des Maskenmaterials auf eine sublithographische Breite zu verringern. In einer anderen Ausführungsform, wo die Maskenschicht ein Hartmaskenmaterial und ein Photoresist einschließt, wird ein Trimmen des Photoresist und ein Ätzen des Hartmaskenmaterials nach dem Linienlithographieverfahren durchgeführt, um die Querschnittsbreite der Linien aus dem Maskenmaterial auf eine sublithographische Breite zu verringern.
12 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen der Schicht aus Elektrodenmaterial 213a. Die freiliegenden Abschnitte der Schicht aus Elektrodenmaterial 213a werden teilweise geätzt, um eine Schicht aus Elektrodenmaterial 213b zu bilden. Die Schicht aus Elektrodenmaterial 213b schließt einen ersten Abschnitt 215a und einen zweiten Abschnitt 217a ein. Der zweite Abschnitt 217a sorgt für Linien bzw. Leitungen aus Elektrodenmaterial. Der erste Abschnitt 215a bedeckt eine Silicidschicht 210a.
In einer Ausführungsform wird die Schicht aus Elektrodenmaterial 213a geätzt, um Abschnitte der Silicidschicht 210a freizulegen, um die zuvor mit Bezug auf 4 beschriebene und dargestellte Speicherzelle 200b zu erzeugen. In einer anderen Ausführungsform, wo der Wafer 240, der in 10B oder 10C dargestellt ist, anstelle des in 10A dargestellten Wafers 240 verwendet wird, endet die Ätzung an der Schicht aus Ätzstoppmaterial 232a. In einer anderen Ausführungsform, wo der Wafer 240, der in 10D dargestellt ist, anstelle des in 10A dargestellten Wafers 240 verwendet wird, endet die Ätzung an der Schicht aus Elektrodenmaterial 234a.
13 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer Schicht aus Spacermaterial 224a. Ein Spacermaterial, wie SiN, SiO₂, SiO_xN oder ein anderes geeignetes Spacermaterial, wird formtreu über freiliegenden Abschnitten der Maske 242 und der Schicht aus Elektrodenmaterial 213b abgeschieden, um eine Schicht aus Spacermaterial 224a zu bilden. Die Schicht aus Spacermaterial 224a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen.
14 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen der Schicht aus Spacermaterial 224a. Die Schicht aus Spacermaterial 224a wird Spacer-geätzt, um die Oberseite der Maskenschicht 242 und Abschnitte der Schicht aus Elektrodenmaterial 213b freizulegen, um Spacer 224b zu bilden. Die Spacer 224b berühren die Seitenwände der Linien aus Elektrodenmaterial 217a.
15 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen von Gräben 244. Eine Schicht aus Elektrodenmaterial 213b, eine Silicidschicht 210a, eine P+-Regionsschicht 208a, eine N–-Regionsschicht 206b und ein optionaler Abschnitt 205 einer N+-Region 204a werden selbstausrichtend an Spacer 224b geätzt, um Gräben 244 und Leitungen bzw. Linien aus Elektrodenmaterial 213c, Silicidleitungen 210b, P+-Regionsleitungen 208b, N–-Regionsleitungen 206b und eine N+-Region 204b zu bilden.
16 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden eines dielektrischen Materials 222a in Gräben 244. Ein dielektrisches Material, wie SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material, wird über freiliegenden Abschnitten einer Maske 242, von Spacer 224b, Leitungen aus Elektrodenmaterial 213c, Silicidleitungen 210b, P+-Regionsleitungen 208b, N–-Regionsleitungen 206b und einer N+-Region 204b abgeschieden, um eine Schicht aus dielektrischem Material zu bilden. Die Schicht aus dielektrischem Material, die Maske 242 und die Spacer 224b werden dann planarisiert, um die Maske 242 zu entfernen und dadurch Leitungen aus Elektrodenmaterial 213c freizulegen, und um Spacer 224c und dielektrisches Material 222a zu bilden. Die Schicht aus dielektrischem Material wird anhand einer chemisch-mechanischen Planarisierung (CMP) oder eines anderen geeigneten Planarisierungsverfahrens planarisiert. In einer Ausführungsform wird die Maske 242 entfernt, bevor die Schicht aus dielektrischem Material abgeschieden und planarisiert wird.
17 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 senkrecht zu der Querschnittsdarstellung von 16. Der Querschnitt von 17 ist entlang einer Linie aus Elektrodenmaterial 213c genommen. Die Querschnittsdarstellung schließt auch eine Silicidleitung 210b, eine P+-Regionsleitung 208b, eine N–-Regionsleitung 206b und eine N+-Region 204b ein. Die folgenden 18–23 zeigen den gleichen Querschnitt wie in 17 dargestellt.
18 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ausbilden einer Maske 246. Eines oder mehrere Maskenmaterial(ein), wie ein Photoresist, ein Hartmaskenmaterial und ein Photoresist oder ein anderes oder mehrere andere geeignete Maskenmaterial(ien), werden über der Schicht aus Elektrodenmaterial 213c, Spacern 224c und dielektrischem Material 22a abgeschieden, um eine Schicht aus Maskenmaterial zu bilden. Die Schicht aus Maskenmaterial wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD, Spin-on oder einem anderen geeigneten Abscheidungsverfahren aufgetragen. Anhand von Linienlithographie wird die Schicht aus Maskenmaterial gemustert und geätzt, um Linien aus Maskenmaterial, die eine Maske 246 bilden, zu erzeugen. Die Linien aus Maskenmaterial sind senkrecht zu den Linien aus Elektrodenmaterial 213c.
In einer Ausführungsform schließt die Schicht aus Maskenmaterial eine lithographisch definierte Schicht aus Photoresist ein. In einer anderen Ausführungsform, wo die Schicht aus Maskenmaterial ein Photoresist einschließt, wird die Schicht aus Photoresist nach dem Linienlithographieverfahren getrimmt, um die Querschnittsbreite der Linien aus Maskenmaterial auf eine sublithographische Breite zu verringern. In einer Ausführungsform, wo ein Hartmaskenmaterial und ein Photoresist verwendet werden, wird das Photoresist nach Ausbilden der Linien aus Maskenmaterial abgezogen. In einer anderen Ausführungsform, wo das Maskenmaterial eine Hartmaske einschließt, wird die Hartmaske nach dem Linienlithographieverfahren anhand einer Nassätzung oder einer anderen geeigneten Ätzung getrimmt, um die Querschnittsbreite der Linien des Maskenmaterials auf eine sublithographische Breite zu verringern. In einer anderen Ausführungsform, wo die Maskenschicht ein Hartmaskenmaterial und ein Photoresist einschließt, wird ein Trimmen des Photoresist und ein Ätzen des Hartmaskenmaterials nach dem Linienlithographieverfahren durchgeführt, um die Querschnittsbreite der Linien aus dem Maskenmaterial auf eine sublithographische Breite zu verringern.
19 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen der Linien aus Elektrodenmaterial 213c. Die freiliegenden Abschnitte der Linien aus Elektrodenmaterial 213c werden geätzt, um ein Elektrodenmaterial 213d zu bilden. Das Elektrodenmaterial 213d schließt einen ersten Abschnitt 215c und einen zweiten Abschnitt 216 ein.
In einer Ausführungsform werden die Linien aus Elektrodenmaterial 213c geätzt, um Abschnitte der Silicidschicht 210b freizulegen, um die zuvor mit Bezug auf 4 beschriebene und erläuterte Speicherzelle 200b zu erzeugen. In einer anderen Ausführungs form, wo der Wafer 240, der in 10B oder 10C dargestellt ist, anstelle des in 10A dargestellten Wafers 240 verwendet wird, endet die Ätzung an der Schicht aus Ätzstoppmaterial 232a. In einer anderen Ausführungsform, wo der Wafer 240, der in 10D dargestellt ist, anstelle des in 10A dargestellten Wafers 240 verwendet wird, endet die Ätzung an der Schicht aus Elektrodenmaterial 234a.
20 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer Schicht aus Spacermaterial 248a. Ein Spacermaterial, wie SiN, SiO₂, SiO_xN oder ein anderes geeignetes Spacermaterial, wird formtreu über freiliegenden Abschnitten der Maske 246 und des Elektrodenmaterials 213d abgeschieden, um eine Schicht aus Spacermaterial 248a zu bilden. Die Schicht aus Spacermaterial 248a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen.
21 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen der Schicht aus Spacermaterial 248a. Die Schicht aus Spacermaterial 248a wird Spacer-geätzt, um die Oberseite der Maskenschicht 246 und Abschnitte der Schicht aus Elektrodenmaterial 213d freizulegen, um Spacer 248b zu bilden. Die Spacer 248b berühren die Seitenwände der zweiten Abschnitte 216 des Elektrodenmaterials 213d. In einer Ausführungsform werden die mit Bezug auf die 20 und 21 beschriebenen Schritte des Ausbildens von Spacern 248b übersprungen, und das Herstellungsverfahren geht ohne Spacer 248b weiter.
22 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen von Gräben 250. Das Elektrodenmaterial 213d, die Silicidleitungen 210b, die P+-Regionsleitungen 208b, die N–-Regionsleitungen 206b und die N+-Region 204b werden selbstausrichtend an Spacer 248b geätzt, um Gräben 250 und untere Elektroden 212a, Silicidkontakte 210, P+-Regionen 208, N–-Regionen 206 und N+-Wortleitungen 204 zu bilden. In einer anderen Ausführungsform reichen die Gräben 250 bis in das P-Substrat 202, um eine Trennung zwischen den Wortleitungen zu gewährleisten.
23 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden eines dielektrischen Materials 222 in Gräben 250. Ein dielektrisches Material, wie SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material, wird über freiliegenden Abschnitten einer Maske 246, von Spacer 248b, unteren Elektroden 212a, Silicidkontakten 210, P+-Regionen 208, N–-Regionen 206b, N+-Wortleitungen 204 und P-Substrat 202 abgeschieden, um eine Schicht aus dielektrischem Material zu bilden. Die Schicht aus dielektrischem Material, die Maske 246 und Spacer 248b werden dann planarisiert, um die Maske 246 zu entfernen und dadurch untere Elektroden 212a freizulegen und um Spacer 248 und dielektrisches Material 222 zu bilden. Die Schicht aus dielektrischem Material wird anhand von CMP oder einem anderen geeigneten Planarisierungsverfahren planarisiert. In einer Ausführungsform wird die Maske 246 entfernt, bevor die Schicht aus dielektrischem Material abgeschieden und planarisiert wird.
24 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer Schicht aus Phasenwechselmaterial 218a und einer Schicht aus Elektrodenmaterial 220a. Der in 24 dargestellte Querschnitt ist senkrecht zu der Querschnittsdarstellung von 23. Ein Phasenwechselmaterial, wie eine Chalkogenidverbindung oder ein anderes geeignetes Phasenwechselmaterial, wird über freiliegenden Abschnitten aus dielektrischem Material 222, Spacern 224 und unteren Elektroden 212a abgeschieden, um eine Schicht aus Phasenwechselmaterial 218a zu bilden. Die Schicht aus Phasenwechselmaterial 218a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen.
Ein Elektrodenmaterial, wie TiN, TaN, W, Al, Ti, Ta, TiSiN, TaSiN, TiAlN, TaAlN, Cu, WN, C oder ein geeignetes Elektrodenmaterial, wird über einer Schicht aus Phasenwechselmaterial 218a abgeschieden, um eine Schicht aus Elektrodenmaterial 220a zu bilden. Die Schicht aus Elektrodenmaterial 220a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen.
25 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Ätzen der Schicht aus Elektrodenmaterial 220a und der Schicht aus Phasenwechselmaterial 218a. Die Schicht aus Elektrodenmaterial 220a und die Schicht aus Phasenwechselma terial 218a werden geätzt, um Abschnitte des dielektrischen Materials 222 freizulegen und um Phasenwechselelemente 218 und obere Elektroden 220 zu bilden. In einer Ausführungsform werden die Schicht aus Phasenwechselmaterial 218a und die Schicht aus Elektrodenmaterial 220a in Linien geätzt, um Phasenwechselelemente 218 und obere Elektroden 220 zu bilden. In einer Ausführungsform verlauft jede Linie über das gesamte Feld aus Speicherzellen. In einer anderen Ausführungsform verläuft eine Anzahl kürzerer Linien innerhalb jeder Reihe aus Speicherzellen über das Feld aus Speicherzellen. In einer anderen Ausführungsform werden die Schicht aus Phasenwechselmaterial 218a und die Schicht aus Elektrodenmaterial 220a geätzt, um Säulen über jeder unteren Elektrode 212a zu bilden, um Phasenwechselelemente 218 und obere Elektroden 220 zu bilden.
In einer anderen Ausführungsform werden Phasenwechselelemente 218 dadurch hergestellt, dass zuerst ein dielektrisches Material, wie SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material, über unteren Elektroden 212a, Spacern 224 und dielektrischem Material 222 abgeschieden wird, um eine Schicht aus dielektrischem Material zu bilden. Die Schicht aus dielektrischem Material wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen. Die Schicht aus dielektrischem Material wird dann geätzt, um Öffnungen zu bilden, welche die unteren Elektroden 212a freilegen. Ein Phasenwechselmaterial, wie eine Chalkogenidverbindung oder ein anderes geeignetes Phasenwechselmaterial, wird über der geätzten Schicht aus dielektrischem Material und den unteren Elektroden 212a abgeschieden, um eine Schicht aus Phasenwechselmaterial zu bilden. Die Schicht aus Phasenwechselmaterial wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen. Die Schicht aus Phasenwechselmaterial wird dann anhand von CMP oder einem anderen geeigneten Planarisationsverfahren planarisiert, um die geätzte Schicht aus dielektrischem Material freizulegen und um Phasenwechselelemente 218 zu bilden.
26 ist eine Querschnittsdarstellung einer Ausführungsform eines Wafers 240 nach Abscheiden einer Schicht aus Verkapselungsmaterial 228a und einer Schicht aus dielektrischem Material 226. Das Verkapselungsmaterial wird über freiliegenden Abschnitten der oberen Elektroden 220, der Phasenwechselelemente 218 und des dielektrischen Materi als 222 abgeschieden, um eine Schicht aus Verkapselungsmaterial 228a zu bilden. Die Schicht aus Verkapselungsmaterial 228a wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen. In einer Ausführungsform wird mehr als eine Schicht aus Verkapselungsmaterial über oberen Elektroden 220 und Phasenwechselelementen 218 abgeschieden.
Ein dielektrisches Material, wie SiO₂, SiO_x, SiN, FSG, BPSG, BSG oder ein anderes geeignetes dielektrisches Material, wird über dem Verkapselungsmaterial 228a abgeschieden, um eine Schicht 226a aus dielektrischem Material zu bilden. Die Schicht 226a aus dielektrischem Material wird anhand von CVD, HDP-CVD, ALD, MOCVD, PVD, JVD oder einem anderen geeigneten Abscheidungsverfahren aufgetragen.
Die Schicht aus dielektrischem Material 226a und die Schicht aus Verkapselungsmaterial 228a werden geätzt, um Öffnungen zu bilden, um obere Elektroden 220 freizulegen. Ein Kontaktmaterial wird in den Öffnungen abgeschieden. Dann werden obere Metallisationsschichten erzeugt, die Bitleitungen 112, die über die Kontakte mit den oberen Elektroden 220 verkoppelt sind, einschließen. In einer Ausführungsform werden Bitleitungen 112 senkrecht zu Wortleitungen 204 gebildet.
Ausführungsformen schaffen einen resistiven Speicher, der ihre Resistivität ändernde Speicherelemente, auf die von vertikalen Dioden zugegriffen wird, einschließt. Die Speicherzellen werden anhand eines Kreuzlinien-Lithographieherstellungsverfahrens erzeugt. Das Herstellungsverfahren schließt das Ausbilden der vertikalen Dioden anhand eines Selbstausrichtungsverfahrens ein. Auf diese Weise kann eine 4F²-Speicherzelle erzeugt werden.
Obwohl hierin bestimmte Ausführungsformen beschrieben und dargestellt wurden, weiß der Durchschnittsfachmann, dass eine Reihe von alternativen und/oder äquivalenten Implementierungen statt der dargestellten und beschriebenen bestimmten Ausführungsformen genommen werden können, ohne vom Bereich der vorliegenden Erfindung abzuweichen. Diese Anmeldung soll alle Adaptionen oder Variationen der hierin erörterten be stimmten Ausführungsformen abdecken. Daher soll die Erfindung nur durch die Ansprüche und deren Äquivalente beschränkt werden.

Claims

Integrierte Schaltung, die aufweist: eine vertikale Diode, die durch Kreuzlinienlithographie definiert wird.
Integrierte Schaltung nach Anspruch 1, die ferner aufweist: einen Silicidkontakt, der die vertikale Diode berührt; eine erste Elektrode, die mit dem Silicidkontakt verkoppelt ist; einen Spacer mit einer ersten Seitenwand, die eine erste Seitenwand der ersten Elektrode berührt; ein seine Resistivität änderndes Material, das mit der ersten Elektrode verkoppelt ist, und eine zweite Elektrode, die mit dem seine Resistivität ändernden Material verkoppelt ist, wobei eine zweite Seitenwand des Spacers an einer Seitenwand der vertikalen Diode und einer zweiten Seitenwand der ersten Elektrode ausgerichtet ist.
Integrierte Schaltung nach Anspruch 2, wobei die erste Elektrode eine Schicht aus Ätzstoppmaterial, welche den Spacer berührt, umfasst.
Integrierte Schaltung nach Anspruch 2, wobei die erste Elektrode ein erstes Elektrodenmaterial umfasst, das den Silicidkontakt berührt, und ein zweites Elektrodenmaterial, das das seine Resistivität ändernde Material berührt.
Integrierte Schaltung nach Anspruch 2, die ferner aufweist: eine N+-Wortleitung, die mit der Diode verkoppelt ist.
Integrierte Schaltung nach Anspruch 2, wobei das seine Resistivität ändernde Material ein Phasenwechselmaterial umfasst.
Integrierte Schaltung nach Anspruch 2, die ferner aufweist: mindestens eine Schicht aus Verkapselungsmaterial, welche das seine Resistivität ändernde Material und die zweite Elektrode einkapselt.
System, das aufweist: einen Host und eine Speichervorrichtung, die kommunikativ mit dem Host verkoppelt ist, wobei die Speichervorrichtung aufweist: eine vertikale Diode, die eine erste Polaritätsregion und eine zweite Polaritätsregion umfasst; einen Silicidkontakt, der die zweite Polaritätsregion berührt; eine erste Elektrode, die mit dem Silicidkontakt verkoppelt ist; einen Spacer mit einer ersten Seitenwand, der eine erste Seitenwand der ersten Elektrode berührt; ein Phasenwechselelement, das mit der ersten Elektrode verkoppelt ist; und eine zweite Elektrode, die mit dem Phasenwechselelement verkoppelt ist, wobei eine zweite Seitenwand des Spacers an einer zweiten Seitenwand der ersten Elektrode und einer Seitenwand der vertikalen Diode ausgerichtet ist.
System nach Anspruch 8, wobei die Speichervorrichtung ferner aufweist: eine Wortleitung, welche die erste Polaritätsregion berührt; und eine Bitleitung, die mit der zweiten Elektrode verkoppelt ist.
System nach Anspruch 8, wobei die Speichervorrichtung ferner aufweist: eine Schreibschaltung, die so konfiguriert ist, dass sie das Phasenwechselelement programmiert.
System nach Anspruch 8, wobei die Speichervorrichtung ferner aufweist: eine Leseschaltung, die so konfiguriert ist, dass sie einen Zustand des Phasenwechselelements liest.
System nach Anspruch 8, wobei die Speichervorrichtung ferner aufweist: eine Steuereinrichtung, die so konfiguriert ist, dass sie Lese- und Schreiboperationen des Phasenwechselelements steuert.
Speicher, der aufweist: eine erste Polaritätsregion; eine zweite Polaritätsregion, welche die erste Polaritätsregion berührt; einen Silicidkontakt, der die zweite Polaritätsregion berührt; eine erste Elektrode, die mit dem Silicidkontakt verkoppelt ist; einen Spacer mit einer ersten Seitenwand, die eine erste Seitenwand der ersten Elektrode berührt; ein resistives Speicherelement, das mit der ersten Elektrode verkoppelt ist; und eine zweite Elektrode, die mit dem resistiven Speicherelement verkoppelt ist, wobei eine zweite Seitenwand des Spacers an einer zweiten Seitenwand der ersten Elektrode, einer Seitenwand des Silicidkontakts, einer Seitenwand der zweiten Polaritätsregion und einer Seitenwand der ersten Polaritätsregion ausgerichtet ist.
Speicher nach Anspruch 13, wobei die erste Elektrode eine Schicht aus Ätzstoppmaterial, die den Spacer berührt, aufweist.
Speicher nach Anspruch 13, wobei die erste Elektrode ein erstes Elektrodenmaterial umfasst, das den Silicidkontakt berührt, und ein zweites Elektrodenmaterial, das das resistive Speicherelement berührt.
Speicher nach Anspruch 13, wobei die erste Polaritätsregion eine N–-Region umfasst und wobei die zweite Polaritätsregion eine P+-Region umfasst.
Speicher nach Anspruch 16, der ferner aufweist: eine N+-Wortleitung, welche die N–-Region berührt, wobei die N+-Wortleitung eine Seitenwand aufweist, die sich von selbst an der zweiten Seitenwand des Spacers ausrichtet.
Speicher nach Anspruch 13, der ferner aufweist: mindestens eine Schicht aus Verkapselungsmaterial, welche das resistive Speicherelement und die zweite Elektrode einkapselt.
Speicher nach Anspruch 13, wobei das resistive Speicherelement ein Phasenwechselelement umfasst.
Verfahren zur Herstellung einer Speicherzelle, wobei das Verfahren umfasst: Bereitstellen eines Wafers, der eine erste Polaritätsregionsschicht, eine zweite Polaritätsregionsschicht über der ersten Polaritätsregionsschicht, eine dritte Polaritätsregionsschicht über der zweiten Polaritätsregionsschicht, eine Silicidschicht über der dritten Polaritätsregionsschicht und Elektrodenmaterial über der Silicidschicht umfasst; Ätzen des Elektrodenmaterials, um eine Leitung aus Elektrodenmaterial zu bilden; Ausbilden von Spacern auf Seitenwänden der Leitung aus Elektrodenmaterial; Ätzen der Silicidschicht, der dritten Polaritätsregionsschicht und der zweiten Polaritätsregionsschicht selbstausrichtend an den Seitenwänden der Spacer, um eine Silicidleitung, eine dritte Polaritätsregionsleitung und eine zweite Polaritätsregionsleitung zu bilden; Ätzen der Leitung aus Elektrodenmaterial, der Silicidleitung, der dritten Polaritätsregionsleitung und der zweiten Polaritätsregionsleitung, um eine erste Elektrode, einen Silicidkontakt und eine Diode zu bilden; Erzeugen eines resistiven Speicherelements, das die erste Elektrode berührt; und Erzeugen einer zweiten Elektrode, die das resistive Speicherelement berührt.
Verfahren nach Anspruch 20, wobei das Bereitstellen des Elektrodenmaterials das Bereitstellen einer ersten Schicht aus Elektrodenmaterial über der Silicidschicht, einer Schicht aus Ätzstoppmaterial über der ersten Schicht aus Elektrodenmaterial und einer zweiten Schicht aus Elektrodenmaterial über der Schicht aus Ätzstoppmaterial umfasst, und wobei das Ätzen des Elektrodenmaterials das Ätzen der zweiten Schicht aus Elektrodenmaterial umfasst.
Verfahren nach Anspruch 20, wobei das Bereitstellen des Elektrodenmaterials das Bereitstellen einer ersten Schicht aus Elektrodenmaterial über der Silicidschicht und einer zweiten Schicht aus Elektrodenmaterial über der ersten Schicht aus Elektrodenmaterial umfasst, und wobei das Ätzen des Elektrodenmaterials das Ätzen der zweiten Schicht aus Elektrodenmaterial umfasst.
Verfahren nach Anspruch 20, wobei das Ätzen des Elektrodenmaterials das Ätzen des Elektrodenmaterials, um einen Teil der Silicidschicht freizulegen, umfasst.
Verfahren nach Anspruch 20, das ferner umfasst: Ätzen der ersten Polaritätsregionsschicht, um eine Wortleitung mit einer ersten Polarität, welche die Diode berührt, zu bilden.
Verfahren nach Anspruch 20, wobei die Erzeugung des resistiven Speicherelements das Erzeugen eines Phasenwechselelements umfasst.
Verfahren nach Anspruch 20, wobei das Bereitstellen des Wafers das Bereitstellen des Wafers, der eine erste Polaritätsregionsschicht, die eine N+-Regionsschicht umfasst, eine zweite Polaritätsregionsschicht, die eine N–-Regionsschicht umfasst und eine dritte Polaritätsregionsschicht, die eine P+-Regionsschicht umfasst, einschließt.
Verfahren zur Herstellung einer Speicherzelle, wobei das Verfahren umfasst: Erzeugen einer ersten Polaritätsregion; Erzeugen einer zweiten Polaritätsregion auf der ersten Polaritätsregion; Erzeugen einer dritten Polaritätsregion auf der zweiten Polaritätsregion; Ausbilden eines Silicids auf der dritten Polaritätsregion; Abscheiden einer Schicht aus einem ersten Elektrodenmaterial über dem Silicid; Ätzen der Schicht aus dem ersten Elektrodenmaterial, um eine Leitung aus dem ersten Elektrodenmaterial zu bilden; Ausbilden von Spacer an Seitenwänden der Leitung aus dem ersten Elektrodenmaterial; Ätzen des Silicids, der dritten Polaritätsregion und der zweiten Polaritätsregion selbstausrichtend an Seitenwänden der ersten Spacer, um erste Gräben zu bilden; Abscheiden von dielektrischem Material in den ersten Gräben; Ätzen der Leitung aus erstem Elektrodenmaterial, um eine erste Elektrode zu bilden; Ausbilden von zweiten Spacer an Seitenwänden der ersten Elektrode, wobei die zweiten Spacer senkrecht zu ersten Spacer sind; Ätzen des Silicids, der dritten Polaritätsregion und der zweiten Polaritätsregion selbstausrichtend an Seitenwänden der zweiten Spacer, um zweite Gräben, einen Silicidkontakt und eine Diode zu bilden, Abscheiden von dielektrischem Material in den zweiten Gräben; Abscheiden einer Schicht aus Phasenwechselmaterial über der ersten Elektrode; Abscheiden einer zweiten Schicht aus Elektrodenmaterial über der Schicht aus Phasenwechselmaterial; und Ätzen der zweiten Schicht aus Elektrodenmaterial und der Schicht aus Phasenwechselmaterial, um ein Phasenwechselelement zu schaffen, das die erste Elektrode berührt, und eine zweite Elektrode, die das Phasenwechselelement berührt.
Verfahren nach Anspruch 27, das ferner umfasst: Ätzen der ersten Polaritätsregion selbstausrichtend an Seitenwänden der zweiten Spacer, um eine Wortleitung mit einer ersten Polarität, welche die Diode berührt, zu schaffen.
Verfahren nach Anspruch 27, wobei das Ätzen der ersten Schicht aus Elektrodenmaterial das Ätzen der ersten Schicht aus Elektrodenmaterial, um einen Teil des Silicids freizulegen, umfasst.
Verfahren nach Anspruch 27, das ferner umfasst: Abscheiden mindestens einer Schicht aus Verkapselungsmaterial über der zweiten Elektrode und dem Phasenwechselelement.
Verfahren nach Anspruch 27, wobei das Erzeugen der ersten Polaritätsregion das Erzeugen einer N+-Region umfasst; und wobei das Erzeugen der zweiten Polaritätsregion das Erzeugen einer N--Region umfasst; und wobei das Erzeugen der dritten Polaritätsregion das Erzeugen einer P+-Region umfasst.
Verfahren zur Herstellung einer integrierten Schaltung, wobei das Verfahren umfasst: Bereitstellen eines Wafers, der eine erste Polaritätsregionsschicht und eine zweite Polaritätsregionsschicht über der ersten Polaritätsregionsschicht einschließt, und Ätzen der ersten Polaritätsregionsschicht und der zweiten Polaritätsregionsschicht anhand eines Kreuzlinien-Lithographieverfahrens, um vertikale Dioden aus der ersten Polaritätsregionsschicht und der zweiten Polaritätsregionsschicht zu bilden.