DE602004010859T2

DE602004010859T2 - Verfahren zur Herstellung einer Widerstands-Kreuzpunkt-Speicheranordnung im Nanometerbereich und Vorrichtung

Info

Publication number: DE602004010859T2
Application number: DE602004010859T
Authority: DE
Inventors: Sheng Teng Camas Hsu; Weiwei Vancouver Zhuang; Wei Vancouver Pan; Fengyan Vancouver Zhang
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2003-03-17
Filing date: 2004-03-15
Publication date: 2008-12-11
Anticipated expiration: 2024-03-16
Also published as: JP4883664B2; US20050009286A1; EP1463060A2; TW200507179A; KR20040082334A; DE602004010859D1; CN100423233C; EP1463060A3; US6774004B1; CN1571140A; KR100613669B1; TWI251904B; JP2004311969A; EP1463060B1; US7141481B2

Description

Gebiet der Erfindung
Diese Erfindung betrifft nicht-flüchtige Speicher hoher Dichte und insbesondere eine Kreuzpunkt-Speicheranordnung mit ferroelektrischen, kollosal Magnetowiderstands-basierten Widerständen, und einen ferroelektrischen, kollosal Magnetowidestands-basierten Widerstand mit p/n-Übergang.
Hintergrund der Erfindung
Ein fortdauerndes Ziel von IC-Designern stellt die Bereitstellung einer Speicherzelle mit sehr kleinen Abmessungen, geringem Leistungsverbrauch und geringen Stromprogrammieranforderungen sowie einer langen Ladungserhaltungsdauer dar. Es sind eine Anzahl von IC-Speichervorrichtungen bekannt. Ein Flash-Speicher erfordert einen Transistor pro Speicherzelle und ebenso hohe Programmierspannungen. Dieser Typ nicht-flüchtigen Speichers eignet sich für Anwendungen bei geringer Leistung und hoher Geschwindigkeit. Ein ferroelektrisch-basierter RAM erfordert ebenso einen einzelnen Transistor pro Speicherzelle, wobei jedoch bekannte FeRAMs eine vergleichsweise kurze Ladungserhaltungsdauer in der Größenordnung von Nanosekunden aufweisen. Es treten ebenso mit Nano-skalierten Strukturen Probleme auf, sofern das Auftragen von Fotolack und das Ätzen der Struktur erforderlich sind. Ein MRAM erfordert einen hohen Strom, um Daten in die Speicherzelle zu schreiben.
Die Herstellung von Nano-skalierten (10^–9-Meter) ICs wird durch die Auflösung des Lithografiebereichs im Herstellungsprozess, der näherungsweise 0.1 μm (10^–7 Meter) beträgt, begrenzt. Elektronenstrahllithografie kann sich zur Definition einer Linienbreite von 0.01 μm (10^–8 Meter) eignen, wobei jedoch der Durchsatz sehr gering ist. Ein Herstellungsprozess, der die Zuverlässigkeit und den Durchsatz herkömmlicher Fotolithografie und Ätzung mit näherungsweise der Auflösung einer Elektronenstrahllithografie ermöglicht, wäre somit wünschenswert.
Liu et al. Electrical-pulse-induced reversible resistance change effect in magnetoresistive films, Applied Physics Letters, Vol. 76, #19, S. 2749, Mai 2000, beschreibt die Verwendung kollosal magnetoresistiver (CMR) Filme in Speichervorrichtungen.
In US 2002/0081804 A1 wird eine Phasenänderungsspeicherzelle beschrieben, die eine Silicon-on-Insulator-Technologie mit einem Metalllegierungsfilm oder einem Polysiliziumfilm, die auf die Oberseite des Substrats abgeschieden werden, verwendet.
Zusammenfassung der Erfindung
Ein Verfahren zum Herstellen einer Widerstands-Kreuzpunkt-Speicheranordnung im Nanometerbereich umfasst ein Bereitstellen eines Siliziumsubstrats; Abscheiden von Siliziumoxid auf das Substrat bis zu einer vorgegebenen Dicke; Ausbilden eines Grabens im Nanometerbereich im Siliziumoxid, wodurch das Siliziumsubstrat freigelegt wird; Abscheiden einer Silizium-Epitaxieschicht mit einer Dicke zwischen ungefähr 100 nm bis 200 nm auf das Siliziumsubstrat in dem Graben im Nanometerbereich; Abscheiden einer ersten Verbindungsleitung im Graben auf der Silizium-Epitaxieschicht; Abscheiden einer Speicher-Widerstandsschicht im Graben auf der ersten Verbindungsleitung, Abscheiden einer zweiten Verbindungsleitung im Graben auf der Speicher-Widerstandsschicht; und Vervollständigen der Speicheranordnung.
Eine Kreuzpunkt-Speicheranordnung umfasst ein Siliziumsubstrat; eine über Bereichen des Substrats ausgebildete isolierende Schicht; einen Graben im Nanometerbereich, der in der isolierenden Schicht ausgebildet ist und das Siliziumsubstrat freilegt; eine Silizium-Epitaxieschicht mit einer Dicke zwischen ungefähr 100 nm bis 200 nm, die auf dem Siliziumsubstrat im Graben im Nanometerbereich ausgebildet ist; eine auf der Silizium-Epitaxieschicht ausgebildete erste Verbindungsleitung; eine kollosal magnetoresistive Schicht, die auf der ersten Verbindungsleitung ausgebildet ist; eine Siliziumnitridschicht, die auf einem Bereich der kollosal magnetoresistiven Schicht ausgebildet ist; und eine zweite Verbindungsleitung, die benachbart zur Siliziumnitridschicht und auf der kollosal magnetoresistiven Schicht ausgebildet ist.
Es ist eine Aufgabe der Erfindung, eine nicht-flüchtige Speicherzellenanordnung im Nanometerbereich für eine Speicheranordnung ultra-hoher Dichte und niedrigem Leistungsverbrauch anzugeben.
Es ist eine weitere Aufgabe der Erfindung, ein Verfahren zum Herstellen einer nicht-flüchtigen Speicheranordnung im Nanometerbereich für eine Speicheranordnung ultra-hoher Dichte mit niedrigem Leistungsverbrauch anzugeben.
Es ist eine weitere Aufgabe der Erfindung, eine Speicherzelle mit einer Größe von 1F² anzugeben, wobei F die minimale Strukturgröße der Lithografieauflösung darstellt.
Es ist eine weitere Aufgabe der Erfindung, eine Speicherzelle mit einem 0.1 μm Knoten bei einer Zellenfläche von 0.01 μm² anzugeben.
Es ist eine weitere Aufgabe der Erfindung, ein Speicherarray mit einer P + N-Diode in jeder Speicherzelle zur Verhinderung eines Leseübersprechens anzugeben.
Diese Zusammenfassung und die Aufgaben der Erfindung sollen einem schnellen Verständnis des Grundgedankens der Erfindung dienen. Ein tieferes Verständnis der Erfindung lässt sich mit Bezug auf die nachfolgende detaillierte Beschreibung der bevorzugten Ausführungsform der Erfindung in Zusammenhang mit den Abbildungen erzielen.
Kurzbeschreibung der Abbildungen
1–10 zeigen Schritte beim Herstellen eines ersten und zweiten vergleichenden Beispiels einer Speicheranordnung.
11–20 zeigen Schritte bei der Herstellung einer IC-Vorrichtung gemäß einem dritten vergleichenden Beispiel.
21–23 zeigen eine Vorrichtung, die gemäß einem vierten vergleichenden Beispiel und der Ausführungsform des erfindungsgemäßen Verfahrens aufgebaut ist.
Detaillierte Beschreibung der vergleichenden Beispiele und der bevorzugten Ausführungsform
Die Front-End-Waferverarbeitung, d. h. Bearbeitung des Substrats, einschließlich Wannenerzeugung, Bauelementisolation, Schwellspannungseinstellung, Gateausbildung, Source/Drain-Ionenimplantation und Oxidpassivierung, lassen sich mit bekannten Verfahren ausführen.
Nachdem die Front-End-Verarbeitung abgeschlossen ist und alle aktiven Bauelementgebiete erzeugt wurden und nachdem Teil der Verdrahtung aufgebracht wurde, wird das Kreuzpunkt-Speicherelement der Erfindung und das Verfahren zur Herstellung aufgebaut.
Erstes vergleichendes Beispiel
In 1 weist ein Siliziumsubstrat 30 eine erste Schicht aus Siliziumoxid 32 auf, die auf das Substrat mit einer Dicke zwischen ungefähr 200 nm bis 400 nm abgeschieden wurde. Eine erste Schicht aus Metall 34 wie TiN ist mit einer Dicke zwischen ungefähr 50 nm bis 200 nm abgeschieden und eine erste Schicht aus Siliziumnitrid 36, die eine SiN-Abdeckung bildet, ist mit einer Dicke zwischen ungefähr 20 nm bis 100 nm abgeschieden. Die Struktur ist mit Fotolack bedeckt und das SiN, TiN und die Oxidschichten werden geätzt. Eine zweite Schicht 38 aus SiN wird mit einer Dicke zwischen ungefähr 10 nm bis 100 nm abgeschieden. Diese Schicht wird zur Ausbildung eines Nitrid-Abstandshalters (Nitrid-Spacers) geätzt, wobei darauf geachtet wird, dass keine Überätzung stattfindet, was dazu führen kann, dass ein Bereich der ersten SiO₂-Schicht 32 entfernt wird. Einem Fachmann ist ersichtlich, dass die 1 bis 5 Querschnittsansichten in der „X"-Richtung darstellen.
Es wird eine zweite Oxidschicht 40, wie in 2 gezeigt, abgeschieden, die einer Dicke von wenigstens 1.3× der Dicke der ersten Oxidschicht 32 entspricht. Die Oxidschichten der Struktur werden chemisch-mechanisch poliert (Durchführen von CMP), wobei der Polierprozess auf Höhe der ersten SiN-Schicht 36 endet. Die Oxidschichten werden selektiv geätzt, wobei Oxid entfernt wird, das der Summe der Dicken der ersten TiN-Schicht 34 und der ersten SiN-Schicht 36 entspricht, was zwischen ungefähr 70 nm bis 300 nm liegt.
In 3 wird eine zweite Metallschicht 42, z. B. TiN, mit einer Dicke zwischen ungefähr 70 nm bis 300 nm abgeschieden, z. B. der gemeinsamen Dicke der ersten TiN-Schicht 34 und der ersten SiN-Schicht 36.
4 zeigt die Struktur, nachdem die TiN-Schichten zur Freilegung der zweiten SiN-Schicht 38 einem CMP-Vorgang unterzogen wurden, wobei die zweite SiN-Schicht 38 in einigen Ausführungsformen des erfindungsgemäßen Verfahrens vollständig entfernt werden kann und zu Gräben im Nanometerbereich 44 führt, die eine Breite von ungefähr 10 nm bis 100 nm aufweisen. Auf die Maske im Feldgebiet, z. B. das Gebiet außerhalb des Speicheranordnungsgebiets, wird Fotolack aufgetragen. Die Nitridschicht der Struktur wird einer Nassätzung unterzogen.
In 5 wird eine untere Elektrode 46 abgeschieden. Die untere Elektrode 46 kann aus Y_xBa₂Cu₃O_7-x, (YBCO), Pt oder Ir ausgebildet werden und bildet eine erste Verbindungsleitung, die in diesem Beispiel eine „Wort"-Leitung" der Speicheranordnung darstellt. Die Dicke der unteren Elektrode ist wenigstens halb so groß wie die Grabentiefe. Ein optionaler CMP-Schritt kann zur Entfernung des unteren Elektrodenmaterials von der Oberseite des TiN verwendet werden, um eine Dicke der unteren Elektrode zwischen 200 nm bis 400 nm bereitzustellen. Die Struktur wird einer Plasmaätzung unterzogen, z. B. unter Verwendung von Ar, O₂ und einer Cl₂-Chemie, um zwischen ungefähr 200 nm bis 300 nm der unteren Elektrode in den Gräben 44 als auch der TiN-Schicht zu entfernen. Die verbleibende Grabentiefe wird der Dicke des Kreuzpunkt-Speicherwiderstands entsprechen, welche ungefähr 200 nm beträgt. Eine Speicherwiderstandsschicht eines CMR-Materials 48 wie Pr_0.7Ca_0.3MnO₃ (PCMO) oder weitere kollosal magnetoresistive Widerstandsmaterialien werden mit einer Dicke abgeschieden, die wenigstens einer Hälfte der Dicke der zweiten SiN-Schicht 38 entspricht. Der Bereich der PCMO-Schicht auf dem Feldgebiet wird mittels CMP entfernt, was zu der in 5 gezeigten Struktur führt.
6 bis 9 zeigen die Struktur als Querschnittsansicht entlang der y-Richtung an der Stelle einer beliebigen Wortleitung. Als Ätzstopp werden zwischen ungefähr 10 nm bis 20 nm einer dritten Siliziumnitridschicht 50 abgeschieden. Es werden ebenso zwischen ungefähr 200 nm bis 400 nm einer dritten Oxidschicht 52 abgeschieden. Auch wird Fotolack aufgetragen und die dritte Oxid- und die dritte Nitridschicht werden vor der Ausbildung von „Bit"-Leitungen einer oberen Elektrode geätzt.
In 7 wird eine vierte SiN-Schicht 54 mit einer Dicke zwischen ungefähr 10 nm bis 100 nm abgeschieden. Die vierte SiN-Schicht wird einer Plasmaätzung unterzogen, um eine SiN-Seitenwand auszubilden.
8 zeigt die Abscheidung einer vierten Oxidschicht 56 mit einer Dicke, die wenigstens 1.3× der Dicke der dritten Oxidschicht entspricht. Die Struktur wird einem CMP-Vorgang unterzogen, der auf der Ebene der dritten SiO₂-Schicht endet. Es wird ein Fotolack aufgetragen, um das Feldgebiet, z. B. außerhalb des Gebiets der Speicheranordnung, zu maskieren und die SiN-Schicht wird geätzt. Das Material 58 der oberen Elektrode wird abgeschieden, um eine zweite Verbindungsleitung auszubilden, die in diesem Beispiel der Bitleitung der Anordnung entspricht. Das Material der oberen Elektrode kann einem beliebigen Material aus Al, Cu, Pt, Ir oder Au entsprechen. Die Dicke der oberen Elektrode entspricht wenigstens einer Hälfte der Dicke der dritten SiO₂-Schicht.
In 9 wird die obere Elektrode einem CMP-Vorgang unterzogen, was zu der in der Figur dargestellten Speicheranordnung führt. Eine Draufsicht auf die Speicheranordnung ist in 10 gezeigt.
Das erste Beispiel verwendet TiN als Hartmaske während der Ätzung des Speicherwiderstands, z. B. PCMO. Die weiteren Materialien wie SiN, TaN, WN, usw. können ebenso als Hartmaske verwendet werden.
Zweites vergleichendes Beispiel
Falls eine Hartmaske nicht erforderlich ist, wird der Prozess erheblich einfacher und umfasst das zweite vergleichende Beispiel. Es besteht keine Notwendigkeit für die erste TiN-Schicht 34, die erste SiN-Schicht 36 als auch die zweite TiN-Schicht 42, so dass keine Notwendigkeit zur selektiven Ätzung von Oxid bis zur Ebene der ersten TiN-Schicht 34 und der ersten SiN-Schicht 36 besteht.
Die Breite der Wortleitungen und Bitleitungen kann kleiner als 10 nm sein. Es werden vier Bits bezüglich jedes lithografischen Leitungsabstands minimaler Größe ausgebildet. Deshalb entspricht die mittlere Speicherbitfläche 1F², wobei F die Auflösungsbreite des Lithografiegeräts ist, z. B. liegt für einen 1 μm-Knoten ein Bit in 1 μm² Speicheranordnungsfläche vor. Für einen 0.1 μm-Knoten können 25 Bits an Speicherzellen in einer Speicheranordnungsfläche von näherungsweise 1 μm² erzeugt werden, z. B. benötigt jede Bitleitung einen Abstand von ungefähr 0.1 μm und ein Abstand von ungefähr 0.1 μm ist zwischen jeder Bitleitung einzuhalten, so dass eine Leitung zuzüglich ein Abstand ungefähr 0.2 μm der Oberfläche in Anspruch nehmen. Fünf Bitleitungen und deren zugehörige Abstände können in einem Knoten von ungefähr 1 μm ausgebildet werden. Eine entsprechende Anzahl senkrechter Leitungen wird bei selben Platzanforderungen untergebracht, so dass 25 Bits in einer Fläche von ungefähr 1 μm² erzeugt werden können.
Die Speicheranordnung wird durch das Hinzufügen weiterer benötigter Strukturen und ein Metallisieren der Anordnung vervollständigt.
Drittes vergleichendes Beispiel
In dem dritten Beispiel wird jeder Speicherzelle in einer Speicheranordnung eine P + N-Diode hinzugefügt, um ein Leseübersprechen des angesteuerten Speicherbits zu verhindern. Der Querschnitt der finalen Speicheranordnung ist in 19 und 20 gezeigt. 19 ist eine Querschnittsansicht der Speicheranordnung entlang der unteren Elektrode, auf die hierin mit Bitleitungsrichtung Bezug genommen wird. 20 ist die Querschnittsansicht der Speicheranordnung entlang der Leitung der oberen Elektrode, welche hierin als Wortleitungsrichtung bezeichnet wird. Der Herstellungsprozess ähnelt demjenigen der oben genannten ersten Anwendung mit dem Einschluss zweier Ionenimplantationsschritte und eines Diffusionsschrittes.
Die Front-End-Waferverarbeitung, d. h. die Substratbearbeitung, einschließlich Wannenerzeugung, Bauelementisolation, Schwellspannungsanpassung, Gateausbildung, Source/Drain-Ionenimplantation, und Oxid passivierung, können mit Hilfe bekannter Prozesse wie im ersten Beispiel ausgeführt werden.
Nach Beenden des Front-End-Prozesses, in dem alle aktiven Bauelemente ausgebildet wurden und auch Teil der Verdrahtung vervollständigt sein kann, wird wie folgt mit der Herstellung des Kreuzpunkt-Widerstandselements begonnen: 11 bis 14 zeigen Querschnittsansichten in der Wortleitungsrichtung.
In 11 liegt ein Siliziumsubstrat 60 mit einer darin ausgebildeten p-Wanne 62 vor. Die Dotierstoffdichte der p-Wanne liegt in der Größenordnung von 5 × 10¹⁷ cm^–2 bis 1 × 10¹⁹ cm^–2 und kann gemeinsam mit den p-Wannen für die aktiven n-Kanal Transistoren ausgebildet werden. Es wird eine erste Siliziumoxidschicht 64 mit einer Dicke zwischen ungefähr 200 nm bis 400 nm abgeschieden. Es wird ein Fotolack aufgetragen und die erste Oxidschicht wird zur Ausbildung von Gräben geätzt, um auf jedem Graben zwei Bitleitungen auszubilden. Es wird eine erste Siliziumnitridschicht 66 mit einer Dicke von ungefähr 10 nm bis 100 nm abgeschieden. Die Nitridschicht 66 wird zur Ausbildung eines Nitridabstandshalters an der Seitenwand der Oxidschicht geätzt. Es wird eine zweite Oxidschicht 68 mit einer Dicke abgeschieden, die wenigstens 1.3× der Dicke der ersten Oxidschicht entspricht. Die Oxidschichten werden einem CMP-Vorgang unterzogen, der auf der Ebene der ersten SiN-Schicht 66 endet. In 12 wird SiN selektiv zur Ausbildung von Gräben 70 im Nanometerbereich geätzt.
Wie in 13 gezeigt ist, erfolgt eine Phosphor-Ionenimplantation mit einer Energie zwischen ungefähr 30 keV bis 80 keV und einer Dosis zwischen ungefähr 1 × 10¹⁴ cm^–2 bis 1 × 10¹⁵ cm^–2. Die n⁺-Schicht 72 wird zwischen ungefähr 20% bis 30% des Bereichs zwischen den Gräben im Nanometerbereich in einem Temperaturbereich zwischen ungefähr 850°C bis 1000°C für zwischen ungefähr 10 bis 30 Minuten diffundiert. Diese n-Schichten werden zu „Bit"-Leitungen, worauf hierin ebenso mit dem Begriff Verbindungsleitungen Bezug genommen wird. Die untere Elektrode kann entweder als Bitleitung oder als Wortleitung dienen, während die bald auszubildende obere Elektrode als die Andere der beiden Leitungen herangezogen wird. Es wird eine Fotolackmaske zum Schutz der Kontaktfläche der unteren Elektrode außerhalb der Speicheranordnung während des nächsten Ionenimplantationsschritts erzeugt. Es erfolgt eine Bor oder BF₂-Ionenimplantation bei einer Energie zwischen ungefähr 5 keV bis 10 keV für Borionen und zwischen ungefähr 20 keV und 50 keV für BF₂-Ionen zur Ausbildung einer p⁺-Schicht 74. Die Dosis für beide Ionenspezies liegt zwischen ungefähr 1 × 10¹⁵ cm^–2 bis 5 × 10¹⁵ cm^–2.
In 14 entfernt eine Plasmaätzung jegliches Oxid auf der Oberfläche der p⁺-Siliziumoberfläche 74. Es wird eine untere Elektrode 76 abgeschieden. Das Material für die untere Elektrode 76 kann aus den Materialien einschließlich Y_xBa₂Cu₃O_7-x (YBCO), Pt und Ir ausgewählt werden. Die untere Elektrode füllt zunächst die Gräben 70. Eine Plasmaätzung unter Einsatz von z. B. Ar, O₂ und einer Cl₂-Chemie entfernt die untere Elektrode teilweise bis zu einer Dicke zwischen ungefähr 50 nm bis 100 nm. Eine Speicherwiderstandsschicht 78 wie Pr_0.7Ca_0.3MnO₃ (PCMO) oder ein weiteres geeignetes CMR-Material wird bis zu einer Dicke abgeschieden, die wenigstens der Dicke der ersten Nitridschicht 66 entspricht. Das PCMO auf dem Feldgebiet wird mittels CMP entfernt.
15 bis 19 zeigen Querschnittsansichten in Bitleitungsrichtung am Ort einer beliebigen Bitleitung. Eine dritte Oxidschicht 80 wird bis zu einer Dicke zwischen ungefähr 100 nm bis 200 nm abgeschieden. Es wird ein Fotolack aufgetragen und das Oxid zur Ausbildung von Gräben für die obere Elektrode, welche als „Wort"-Leitungen verwendet wird, geätzt. Es wird eine zweite SiN-Schicht 82 mit einer Dicke zwischen ungefähr 10 nm bis 100 nm abgeschieden.
In 16 wird eine zweite SiN-Schicht 82 mit Plasma geätzt, um eine SiN-Seitenwand auszubilden. Die dritte Oxidschicht wird ebenso mit Plasma geätzt, gemeinsam mit der PCMO-Schicht, der unteren Elektrode und des P⁺-implantierten Siliziums, wodurch die in 17 gezeigte Struktur erstellt wird. Eine vierte Oxidschicht 84 wird mit einer Dicke abgeschieden, die wenigstens 1.3× der Summe der Dicken der ersten und der dritten Oxidschicht entspricht.
Die vierte Oxidschicht wird mittels CMP eingeebnet und endet auf der darunter liegenden SiN-Schicht, wie in 18 gezeigt ist. Die SiN-Schicht wird selektiv geätzt, wobei ein Graben für die obere Elektrode hinterlassen wird. Es wird eine obere Elektrode 86 als „Wort"-Leitung oder als weitere Verbindungsleitung abgeschieden. Die obere Elektrode kann aus den Materialien einschließlich Al, Cu, Pt, Ir oder Au ausgewählt werden. Die Dicke der oberen Elektrode entspricht wenigstens einer Hälfte der Dicke des dritten Nitrids.
Die obere Elektrode wird mittels CMP eingeebnet. Die fertig gestellte Speicheranordnung ist in 19 gezeigt, wobei ein Querschnitt der Speicheranordnung von 19 entlang der in 20 gezeigten Wortleitung erstellt ist.
Wie im ersten Beispiel stellen die N-Diffusionsleitungen die unteren Elektroden der Speicherzellen dar. Die Breite der Wortleitungen und Bitlei tungen kann kleiner als 10 nm sein. Es werden vier Bits bezüglich jeder minimalen Größe des lithografischen Linienabstandes ausgebildet. Deshalb entspricht die mittlere Speicherbitfläche 1F², wobei F die Auflösungsbreite des Lithografiegeräts darstellt.
Viertes vergleichendes Beispiel
Die in den 11–20 gezeigte Anordnung erfordert eine laterale Diffusion des n⁺-Gebiets, um ein p⁺/n/p-Wannen-Punchthrough (Zusammentreffen der Raumladungszonen) zu verhindern. Deshalb ist die Steuerung der Dotierstoffkonzentration der p⁺- und diejenige der n-Leitungen kritisch. Dieses Problem lässt sich über ein selektives epitaktisches Wachstum von Silizium für eine Kreuzpunkt-Speicheranordnung im Nanometerbereich bei höherer Dichte und besserer Zuverlässigkeit minimieren. Der Prozess des dritten Beispiels kann dadurch modifiziert werden, indem die Dicke der ersten Oxidschicht 64 zwischen ungefähr 300 nm bis 500 nm eingestellt wird, wonach das in Verbindung mit den 11–20 beschriebene Verfahren durchgeführt wird, wodurch ein viertes vergleichendes Beispiel erfasst wird.
Die Querschnittsansicht der fertig gestellten Speicheranordnung ist in 21 und 22 gezeigt, die Vorrichtungen zeigen, die als Abwandlung des zweiten Beispiels einer Querschnittsübersicht entlang der unteren Elektrode und entlang der oberen Elektrode aufgebaut sind.
Ausführungsform der Erfindung
Die Ausführungsform der Erfindung umfasst ein selektives epitaktisches Wachstum von Silizium in Verbindung mit den Schritten von 12, wie in 23 dargestellt ist, wobei eine epitaktische Siliziumschicht 88 mit einer Dicke zwischen ungefähr 100 nm bis 200 nm ausgebildet wird, gefolgt von den Schritten der 13–20, wodurch die Ausführungsform des erfindungsgemäßen Verfahrens erfasst wird.
Nachdem die Kreuzpunkt-Speicheranordnung aufgebaut ist, wird der IC durch Herstellung zusätzlicher Strukturen darauf und durch Metallisieren der Vorrichtung vervollständigt.
Somit wurde eine Widerstands-Kreuzpunkt-Speicheranordnung im Nanometerbereich und ein Verfahren zum Herstellen der Anordnung offenbart, als auch eine Widerstands-Kreuzpunkt-Speicheranordnung mit zugehörigen p/n-Übergängen für jeden Widerstand. Es ist zu berücksichtigen, dass weitere Abwandlungen und Modifikationen innerhalb des Schutz bereichs der Erfindung, der in den angehängten Patentansprüchen definiert ist, erfolgen können.

Claims

Verfahren zur Herstellung einer Widerstands-Kreuzpunkt-Speicheranordnung im Nanometerbereich umfassend: Bereitstellen eines Siliziumsubstrats (30, 60); Abscheiden von Siliziumoxid (32, 64) auf das Substrat bis zu einer vorgegebenen Dicke; Ausbilden eines Grabens (44, 70) im Nanometerbereich im Siliziumoxid, wodurch das Siliziumsubstrat (30, 60) freigelegt wird; Abscheiden einer Silizium-Epitaxieschicht (88) mit einer Dicke zwischen ungefähr 100 nm bis 200 nm auf das Siliziumsubstrat (30, 60) in dem Graben im Nanometerbereich (44, 70); Abscheiden einer ersten Verbindungsleitung (46, 76) im Graben auf der Silizium-Epitaxieschicht; Abscheiden einer Speicher-Widerstandsschicht (48, 78) im Graben auf der ersten Verbindungsleitung, Abscheiden einer zweiten Verbindungsleitung (58, 86) im Graben auf der Speicher-Widerstandsschicht; und Vervollständigen der Speicheranordnung.
Verfahren nach Anspruch 1, wobei das Ausbilden des Grabens im Nanometerbereich zusätzlich umfasst: Abscheiden einer Hartmaske (34) auf dem Siliziumoxid; Abscheiden einer Siliziumnitridabdeckung (36) auf der Hartmaske; Strukturieren und Ätzen der Siliziumnitridabdeckung (36) der Hartmaske und des Siliziumoxids; Abscheiden einer zweiten Siliziumnitridschicht (38) und Ätzen der zweiten Siliziumnitridschicht zum Ausbilden eines Siliziumnitridabstandshalters; Abscheiden einer zweiten Oxidschicht (40); chemisch-mechanisches Polieren der Struktur; selektives Ätzen der Struktur zum Entfernen von Oxid entsprechend der Dicke der Hartmaske (34) und der Siliziumnitridabdeckung (36); Abscheiden einer zweiten Hartmaskenschicht (42); und chemisch-mechanisches Polieren der zweiten Hartmaske zur Ausbildung des Grabens im Nanometerbereich (44).
Verfahren nach Anspruch 1, wobei das Abscheiden einer ersten Verbindungsleitung (46, 76) ein Abscheiden eines Elektrodenmaterials umfasst, das aus der Gruppe der Elektrodenmaterialien bestehend aus Y_xBa₂Cu₃O_7-x, Pt und Ir gewählt ist.
Verfahren nach Anspruch 1, wobei das Abscheiden einer Speicher-Widerstandsschicht (48, 78) ein Abscheiden eines Widerstandsmaterials umfasst, das aus der Gruppe der Widerstandsmaterialien bestehend aus Pr_0.7Ca_0.3MnO₃ und weiteren CMR-Materialien gewählt ist.
Verfahren nach Anspruch 1, wobei das Abscheiden einer zweiten Verbindungsleitung (58, 86) ein Abscheiden eines Elektrodenmaterials umfasst, das aus der Gruppe bestehend aus Al, Cu, Pt, Ir und Au gewählt ist.
Verfahren nach Anspruch 1, wobei die Herstellung ein Ausbilden einer Speicheranordnung mit einer mittleren Speicherbitfläche entsprechend 1F² umfasst und F die Auflösungsbreite des Lithografiegeräts darstellt.
Verfahren nach Anspruch 1, wobei nach dem Ausbilden eines Paars voneinander im Siliziumoxid beabstandeter Gräben im Nanometerbereich (44, 70) Ionen zur Ausbildung einer n⁺-Schicht (72) unter jeden Graben implantiert werden; Ionen zur Ausbildung einer p⁺-Schicht (74) unter jeden Graben implantiert werden und n⁺-Ionen zur Belegung zwischen ungefähr 20% bis 30% des Platzes zwischen den voneinander beabstandeten Gräben diffundiert werden.
Verfahren nach Anspruch 7, wobei das Diffundieren ein Erhitzen der Struktur auf eine Temperatur zwischen ungefähr 850°C bis 1000°C für eine Zeit zwischen ungefähr 10 Minuten und 30 Minuten umfasst.
Verfahren nach Anspruch 1, wobei das Abscheiden einer ersten Verbindungsbahn (46, 76) im Graben ein Abscheiden eines Elektrodenmaterials umfasst, welches aus der Gruppe der Elektrodenmaterialien bestehend aus Y_xBa₂Cu₃O_7-x, Pt und Ir gewählt ist; das Abscheiden einer Speicher-Widerstandsschicht (48, 78) im Graben auf der ersten Verbindungsleitung ein Abscheiden eines Widerstandsmaterials umfasst, das aus der Gruppe der Widerstandsmaterialien bestehend aus Pr_0.7Ca_0.3MnO₃ und weiteren CMR-Materialien gewählt ist; und das Abscheiden einer zweiten Verbindungsleitung (58, 86) im Graben auf der Speicher-Widerstandsschicht ein Abscheiden eines Elektrodenmaterials umfasst, das aus der Gruppe der Elektrodenmaterialien bestehend aus Al, Cu, Pt, Ir und Au gewählt ist.
Verfahren nach Anspruch 1, wobei das Ausbilden eines Grabens im Nanometerbereich zusätzlich umfasst: Abscheiden einer Hartmaske (34) auf dem Siliziumoxid; Abscheiden einer Siliziumnitridabdeckung (36) auf die Hartmaske; Strukturieren und Ätzen der Siliziumnitridabdeckung, der Hartmaske und des Siliziumoxids; Abscheiden einer zweiten Siliziumnitridschicht (38) und Ätzen der zweiten Siliziumnitridschicht zum Ausbilden eines Siliziumnitridabstandshalters; Abscheiden einer zweiten Siliziumoxidschicht (40); chemisch-mechanisches Polieren der Struktur; selektives Ätzen der Struktur zum Entfernen von Oxid entsprechend der Dicke der Hartmaske (34) und der Siliziumabdeckung (36); Abscheiden einer zweiten Hartmaskenschicht (42); und chemisch-mechanisches Polieren der zweiten Hartmaske zur Ausbildung des Grabens im Nanometerbereich (44).
Verfahren nach Anspruch 10, das nach dem Abscheiden der Speicher-Widerstandsschicht zusätzlich umfasst: Abscheiden einer dritten Siliziumnitridschicht (50) und Abscheiden einer dritten Silziumoxidschicht (52); Strukturieren und Ätzen der dritten Siliziumnitridsschicht und der dritten Siliziumoxidschicht; Abscheiden einer vierten Siliziumnitridschicht (54) zum Ausbilden von Siliziumnitridseitenwänden auf der dritten Siliziumoxidschicht; und Abscheiden einer vierten Siliziumoxidschicht (56) innerhalb der Grenzen der Siliziumnitridseitenwände.
Verfahren nach Anspruch 11, wobei das Abscheiden einer ersten Verbindungsleitung (46) im Graben ein Abscheiden von Elektrodenmaterial entsprechend einer Dicke von wenigstens einer Hälfte der zusammengefassten Dicken der kombinierten Silziumnitridschichten der Struktur zum Zeitpunkt des Abscheidens der ersten Verbindungsleitung umfasst.
Verfahren nach Anspruch 11, wobei das Abscheiden einer Speicher-Widerstandsschicht (48) im Graben ein Abscheiden eines Speicher-Widerstandsmaterials mit einer Dicke von wenigstens einer Hälfte der Dicke der zweiten Siliziumnitridschicht umfasst.
Verfahren nach Anspruch 11, wobei das Abscheiden einer zweiten Verbindungsleitung (58) im Graben ein Abscheiden von Elektrodenmaterial bis zu einer Dicke von wenigstens einer Hälfte der Dicke der dritten Siliziumnitridschicht umfasst.
Verfahren nach Anspruch 9, wobei die Herstellung ein Ausbilden einer Speicheranordnung mit einer mittleren Speicherbitfläche von 1F² umfasst, wobei F die Auflösungsbreite des Lithografiegeräts darstellt.
Verfahren nach Anspruch 9, wobei nach dem Ausbilden eines Paars voneinander im Siliziumoxid beabstandeter Gräben im Nanometerbereich (44, 70) Ionen zur Ausbildung einer n⁺-Schicht (72) unter jeden Graben implantiert werden; Ionen zur Ausbildung einer p⁺-Schicht (74) unterhalb jeden Graben implantiert werden und n⁺-Ionen zur Belegung zwischen ungefähr 20% bis 30% des Platzes zwischen den voneinander beabstandeten Gräben diffundiert werden, indem die Struktur auf eine Temperatur zwischen ungefähr 850°C bis 1000°C für zwischen ungefähr 10 Minuten und 30 Minuten erhitzt wird.
Kreuzpunkt-Speicheranordnung umfassend: ein Siliziumsubstrat (30, 60); eine isolierende Schicht (32, 64), die über Bereichen des Substrats ausgebildet ist; einen Graben im Nanometerbereich (44, 70), der in der isolierenden Schicht ausgebildet ist und das Siliziumsubstrat (30, 60) freilegt; eine Silizium-Epitaxieschicht (88) mit einer Dicke zwischen ungefähr 100 nm bis 200 nm, die über dem Siliziumsubstrat (30, 60) in dem Graben im Nanometerbereich ausgebildet ist; eine auf der Silizium-Epitaxieschicht (88) ausgebildete erste Verbindungsleitung (46, 76); eine überdimensionale magnetoresistive Schicht (48, 78), die auf der ersten Verbindungsleitung (46, 76) ausgebildet ist; eine Siliziumnitridschicht (50), die auf einem Bereich der über dimensionalen magnetoresistiven Schicht ausgebildet ist; und eine zweite Verbindungsleitung (58, 86), die benachbart zur Siliziumnitridschicht und auf der überdimensionalen magnetoresistiven Schicht ausgebildet ist.
Speicheranordnung nach Anspruch 17, wobei die erste Verbindungsleitung (46, 76) aus einem Elektrodenmaterial ausgebildet ist, das aus der Gruppe der Elektrodenmaterialien bestehend aus Y_xBa₂Cu₃O_7-x, Pt und Ir gewählt ist.
Speicheranordnung nach Anspruch 17, wobei die überdimensionale magnetoresistive Schicht (48, 78) aus der Gruppe von Widerstandsmaterialien ausgebildet ist, die aus Pr_0.7Ca_0.3MnO₃ und weiteren CMR-Materialien besteht.
Speicheranordnung nach Anspruch 17, wobei die zweite Verbindungsleitung (58, 86) ein Elektrodenmaterial umfasst, das aus der Gruppe der Elektrodenmaterialien bestehend aus Al, Cu, Pt, Ir und Au gewählt ist.
Speicheranordnung nach Anspruch 17, welche eine n⁺-Schicht (72) umfasst, die unter jedem Graben mit einer p⁺-Schicht (74) positioniert ist; wobei die n⁺-Ionen zur Belegung zwischen ungefähr 20% bis 30% des Platzes zwischen den voneinander beabstandeten Gräben diffundiert sind.