JPH07131009A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07131009A JPH07131009A JP5275677A JP27567793A JPH07131009A JP H07131009 A JPH07131009 A JP H07131009A JP 5275677 A JP5275677 A JP 5275677A JP 27567793 A JP27567793 A JP 27567793A JP H07131009 A JPH07131009 A JP H07131009A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 安定した動作特性を有しながら微細化を最大
限に実現した高集積度の半導体装置とその製造方法を提
供する。 【構成】 半導体基板１上に第１の物質例えばＳｉ窒化
膜からなる第１の層１０を形成し、所定の位置に第１層
の開口部１０ａを形成する。次に第２の物質例えば多結
晶Ｓｉからなる薄い第２の層１１を形成し、第１層１０
の側壁のみに第２の層をサイドウォール１１ａとして残
す。第１の物質からなる第３の層を全表面上に薄く形成
し、第２層１１の側壁のみに第３の層による別のサイド
ウォール１０ｂを形成する。第１物質からなる各層１
０，１０ｂを残して第２物質の全層１１ａ，１１ｂを選
択除去し、第１物質の各層をマスクとして基板表面をエ
ッチングして微細な溝１４を形成し、第１物質からなる
各層を除去する。かくして実効的チヤネル長やチヤネル
幅の減少を抑えつつ、半導体装置の微細化を実現でき
る。
限に実現した高集積度の半導体装置とその製造方法を提
供する。 【構成】 半導体基板１上に第１の物質例えばＳｉ窒化
膜からなる第１の層１０を形成し、所定の位置に第１層
の開口部１０ａを形成する。次に第２の物質例えば多結
晶Ｓｉからなる薄い第２の層１１を形成し、第１層１０
の側壁のみに第２の層をサイドウォール１１ａとして残
す。第１の物質からなる第３の層を全表面上に薄く形成
し、第２層１１の側壁のみに第３の層による別のサイド
ウォール１０ｂを形成する。第１物質からなる各層１
０，１０ｂを残して第２物質の全層１１ａ，１１ｂを選
択除去し、第１物質の各層をマスクとして基板表面をエ
ッチングして微細な溝１４を形成し、第１物質からなる
各層を除去する。かくして実効的チヤネル長やチヤネル
幅の減少を抑えつつ、半導体装置の微細化を実現でき
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にその電流駆動能力を任意に設定可能に
することにより安定な動作特性を保持しつつ微細化を実
現した半導体装置及びその製造方法に関する。
方法に関し、特にその電流駆動能力を任意に設定可能に
することにより安定な動作特性を保持しつつ微細化を実
現した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図９及び図１０は従来のＭＯＳトランジ
スタの製造工程を説明する断面図であり、図９はチャネ
ル長方向の断面図であり、図１０はチャネル幅方向の断
面図である。まず、図９（ａ）に示すように、半導体基
板１の表面の素子を形成しようとする素子形成領域上に
シリコン窒化膜２を形成する。図９（ｂ）に示すよう
に、シリコン窒化膜２をマスクとして半導体基板１の表
面を熱酸化することによりフィールド酸化膜３を形成し
て素子分離を行なう。次に、図９（ｃ）に示すように、
シリコン窒化膜２を除去した後に素子形成領域の表面に
ゲート酸化膜４を形成する。更に、図９（ｄ）に示すよ
うに、半導体基板１の表面に、例えば不純物を添加した
多結晶シリコンから成る導電体層を堆積した後にこれを
パターニングしてゲート電極５を形成する。続いて、ゲ
ート電極５及びフィールド酸化膜３をマスクとしてイオ
ン注入等によりソース・ドレイン領域６を形成し、ソー
ス・ドレインコンタクトを形成するコンタクト領域７の
ゲート酸化膜４を除去する。これにより、ＭＯＳトラン
ジスタが得られる。このＭＯＳトランジスタのチャネル
幅方向の断面は図１０に示されているが、素子分離領域
にはフィールド酸化膜３を形成する前に予め反転防止用
の不純物が注入されており、フィールド酸化膜３を形成
する際に拡散され、フィールド酸化膜３の下部に反転防
止用拡散層８が形成される。
スタの製造工程を説明する断面図であり、図９はチャネ
ル長方向の断面図であり、図１０はチャネル幅方向の断
面図である。まず、図９（ａ）に示すように、半導体基
板１の表面の素子を形成しようとする素子形成領域上に
シリコン窒化膜２を形成する。図９（ｂ）に示すよう
に、シリコン窒化膜２をマスクとして半導体基板１の表
面を熱酸化することによりフィールド酸化膜３を形成し
て素子分離を行なう。次に、図９（ｃ）に示すように、
シリコン窒化膜２を除去した後に素子形成領域の表面に
ゲート酸化膜４を形成する。更に、図９（ｄ）に示すよ
うに、半導体基板１の表面に、例えば不純物を添加した
多結晶シリコンから成る導電体層を堆積した後にこれを
パターニングしてゲート電極５を形成する。続いて、ゲ
ート電極５及びフィールド酸化膜３をマスクとしてイオ
ン注入等によりソース・ドレイン領域６を形成し、ソー
ス・ドレインコンタクトを形成するコンタクト領域７の
ゲート酸化膜４を除去する。これにより、ＭＯＳトラン
ジスタが得られる。このＭＯＳトランジスタのチャネル
幅方向の断面は図１０に示されているが、素子分離領域
にはフィールド酸化膜３を形成する前に予め反転防止用
の不純物が注入されており、フィールド酸化膜３を形成
する際に拡散され、フィールド酸化膜３の下部に反転防
止用拡散層８が形成される。
【０００３】
【発明が解決しょうとする課題】ＭＯＳトランジスタの
微細化を進める場合、所定のデザインルールで決定され
る最小のフィールド間寸法及びゲート寸法で製造するこ
とが要求される。一方、ＭＯＳトランジスタの特性面か
ら見ると、その用途に応じて可能な限り電流駆動能力を
大きくあるいは小さくしたいという要求がある。しかし
ながら、従来のＭＯＳトランジスタでは、ゲート寸法が
決定するとチャネル長も決定してしまうので、チャネル
長方向の微細化を進めると、ゲート電極の幅の縮小に伴
いチャネル長も減少し、その結果電流駆動能力が増大
し、ＭＯＳトランジスタの所望の特性が得られなくな
る。また、チャネル幅方向の微細化を進めると、電流駆
動能力が減少し、やはりＭＯＳトランジスタの所望の特
性が得られなくなる。これらの現象は、ＭＯＳトランジ
スタの所望の動作特性を維持する上で重大な障害となる
ため、ＭＯＳトランジスタの微細化に対しては制限とな
る。加えて、ソース及びドレインコンタクト部では、微
細化のためにコンタクト面積が減少し、そのためコンタ
クト抵抗が著しく増大する。これらのことから、従来技
術では安定した所望の動作特性を維持しかつ最大限に微
細化されたＭＯＳトランジスタを実現することが困難で
あるという問題があった。
微細化を進める場合、所定のデザインルールで決定され
る最小のフィールド間寸法及びゲート寸法で製造するこ
とが要求される。一方、ＭＯＳトランジスタの特性面か
ら見ると、その用途に応じて可能な限り電流駆動能力を
大きくあるいは小さくしたいという要求がある。しかし
ながら、従来のＭＯＳトランジスタでは、ゲート寸法が
決定するとチャネル長も決定してしまうので、チャネル
長方向の微細化を進めると、ゲート電極の幅の縮小に伴
いチャネル長も減少し、その結果電流駆動能力が増大
し、ＭＯＳトランジスタの所望の特性が得られなくな
る。また、チャネル幅方向の微細化を進めると、電流駆
動能力が減少し、やはりＭＯＳトランジスタの所望の特
性が得られなくなる。これらの現象は、ＭＯＳトランジ
スタの所望の動作特性を維持する上で重大な障害となる
ため、ＭＯＳトランジスタの微細化に対しては制限とな
る。加えて、ソース及びドレインコンタクト部では、微
細化のためにコンタクト面積が減少し、そのためコンタ
クト抵抗が著しく増大する。これらのことから、従来技
術では安定した所望の動作特性を維持しかつ最大限に微
細化されたＭＯＳトランジスタを実現することが困難で
あるという問題があった。
【０００４】本発明は、上記問題を解決すべくなされた
ものであり、極めて安定した動作特性を有しながら微細
化を最大限に実現した集積度の高い半導体装置及びその
製造方法を提供することを目的とする。
ものであり、極めて安定した動作特性を有しながら微細
化を最大限に実現した集積度の高い半導体装置及びその
製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明は、半導体基板
と、この半導体基板上の素子形成領域の表面に極めて狭
い所定の間隔（数ｎｍー数１０ｎｍ）で形成された所定
の深さ（数ｎｍー数１０ｎｍ）の微細な複数のトレンチ
とを具備している。
と、この半導体基板上の素子形成領域の表面に極めて狭
い所定の間隔（数ｎｍー数１０ｎｍ）で形成された所定
の深さ（数ｎｍー数１０ｎｍ）の微細な複数のトレンチ
とを具備している。
【０００６】また、本発明は、キャリアを供給するソー
ス領域と、前記キャリアを受け取るドレイン領域と、所
定のピッチ及び深さを有する微細なトレンチがその表面
に形成され、前記ソース領域と前記ドレイン領域との間
で前記キャリアを流すチャネル領域と、前記チャネル領
域上に絶縁膜を介して形成され、前記キャリアの流れを
制御するゲート電極とを具備している。
ス領域と、前記キャリアを受け取るドレイン領域と、所
定のピッチ及び深さを有する微細なトレンチがその表面
に形成され、前記ソース領域と前記ドレイン領域との間
で前記キャリアを流すチャネル領域と、前記チャネル領
域上に絶縁膜を介して形成され、前記キャリアの流れを
制御するゲート電極とを具備している。
【０００７】更に、本発明は、ＭＯＳトランジスタから
成り、そのチャネル領域にチャネル長方向に垂直に所定
ピッチ及び深さの微細なトレンチを有するトランスファ
トランジスタと、ＭＯＳトランジスタから成り、そのチ
ャネル領域にチャネル幅方向に垂直に所定ピッチ及び深
さの微細なトレンチを有するドライバトランジスタとを
具備している。
成り、そのチャネル領域にチャネル長方向に垂直に所定
ピッチ及び深さの微細なトレンチを有するトランスファ
トランジスタと、ＭＯＳトランジスタから成り、そのチ
ャネル領域にチャネル幅方向に垂直に所定ピッチ及び深
さの微細なトレンチを有するドライバトランジスタとを
具備している。
【０００８】更に、本発明は、半導体基板上に素子分離
を行い素子形成領域を形成する工程と、前記半導体基板
上に第１の物質から成る第１の層を形成する工程と、前
記素子形成領域上の所定の位置にその周縁部が位置する
ように第１の層をパターニングし開口を形成する工程
と、前記半導体基板上に、前記第１の物質とは異なるエ
ッチングレートを有する第２の物質から成る第２の層を
極めて薄く形成する工程と、前記第１の層の側壁のみに
第２の層が残るように第２の層をエッチングする工程
と、前記半導体基板上に第１の物質から成る第３の層を
極めて薄く形成する工程と、前記第２の層の側壁のみに
第３の層が残るように第３の層をエッチングする工程
と、前記第１の物質から成る各層を残して第２の物質か
ら成る各層全てを選択的に除去する工程と、残された第
１の物質から成る各層をマスクとして前記半導体基板の
表面をエッチングして微細なトレンチを形成する工程
と、前記第１の物質から成る各層を除去する工程とを具
備している。
を行い素子形成領域を形成する工程と、前記半導体基板
上に第１の物質から成る第１の層を形成する工程と、前
記素子形成領域上の所定の位置にその周縁部が位置する
ように第１の層をパターニングし開口を形成する工程
と、前記半導体基板上に、前記第１の物質とは異なるエ
ッチングレートを有する第２の物質から成る第２の層を
極めて薄く形成する工程と、前記第１の層の側壁のみに
第２の層が残るように第２の層をエッチングする工程
と、前記半導体基板上に第１の物質から成る第３の層を
極めて薄く形成する工程と、前記第２の層の側壁のみに
第３の層が残るように第３の層をエッチングする工程
と、前記第１の物質から成る各層を残して第２の物質か
ら成る各層全てを選択的に除去する工程と、残された第
１の物質から成る各層をマスクとして前記半導体基板の
表面をエッチングして微細なトレンチを形成する工程
と、前記第１の物質から成る各層を除去する工程とを具
備している。
【０００９】更に、本発明は、半導体基板上に素子分離
を行い素子形成領域を形成する工程と、前記半導体基板
上に第１の物質から成る第１の層を形成する工程と、前
記素子形成領域上の所定の位置にその周縁部が位置する
ように第１の層をパターニングし開口を形成する工程
と、前記半導体基板上に、前記第１の物質とは異なるエ
ッチングレートを有する第２の物質から成る第２の層を
極めて薄く形成し前記第２の層をエッチングして前記第
１の層の側壁のみに第２の層を残すことと、前記半導体
基板上に第１の物質から成る第３の層を極めて薄く形成
し前記第３の層をエッチングして前記第２の層の側壁の
みに第３の層を残すこととを必要回数繰り返す工程と、
前記第１の物質から成る各層を残して第２の物質から成
る各層全てを選択的に除去する工程と、残された第１の
物質から成る各層をマスクとして前記半導体基板の表面
をエッチングして微細なトレンチを形成する工程と、前
記第１の物質から成る各層を除去する工程とを具備して
いる。
を行い素子形成領域を形成する工程と、前記半導体基板
上に第１の物質から成る第１の層を形成する工程と、前
記素子形成領域上の所定の位置にその周縁部が位置する
ように第１の層をパターニングし開口を形成する工程
と、前記半導体基板上に、前記第１の物質とは異なるエ
ッチングレートを有する第２の物質から成る第２の層を
極めて薄く形成し前記第２の層をエッチングして前記第
１の層の側壁のみに第２の層を残すことと、前記半導体
基板上に第１の物質から成る第３の層を極めて薄く形成
し前記第３の層をエッチングして前記第２の層の側壁の
みに第３の層を残すこととを必要回数繰り返す工程と、
前記第１の物質から成る各層を残して第２の物質から成
る各層全てを選択的に除去する工程と、残された第１の
物質から成る各層をマスクとして前記半導体基板の表面
をエッチングして微細なトレンチを形成する工程と、前
記第１の物質から成る各層を除去する工程とを具備して
いる。
【００１０】更に、本発明は、半導体基板上に素子分離
を行い素子形成領域を形成する工程と、前記半導体基板
上に第１の物質から成る第１の層を形成する工程と、前
記素子形成領域内のチャネル領域上の所定の位置にその
周縁部が位置するように第１の層をパターニングし開口
を形成する工程と、前記半導体基板上に、前記第１の物
質とは異なるエッチングレートを有する第２の物質から
成る第２の層を極めて薄く形成し前記第２の層をエッチ
ングして前記第１の層の側壁のみに第２の層を残すこと
と、前記半導体基板上に第１の物質から成る第３の層を
極めて薄く形成し前記第３の層をエッチングして前記第
２の層の側壁のみに第３の層を残すこととを必要回数繰
り返す工程と、前記第１の物質から成る各層を残して第
２の物質から成る各層全てを選択的に除去する工程と、
残された第１の物質から成る各層をマスクとして前記半
導体基板の前記チャネル領域の表面をエッチングして微
細なトレンチを形成する工程と、前記第１の物質から成
る各層を除去する工程と、前記半導体基板上に絶縁膜を
形成し、その上に導電性材料を積層しパターニングして
前記チャネル領域上にゲート電極を形成する工程と、前
記ゲート電極をマスクとして不純物を導入してソース領
域及びドレイン領域を形成する工程とを具備している。
を行い素子形成領域を形成する工程と、前記半導体基板
上に第１の物質から成る第１の層を形成する工程と、前
記素子形成領域内のチャネル領域上の所定の位置にその
周縁部が位置するように第１の層をパターニングし開口
を形成する工程と、前記半導体基板上に、前記第１の物
質とは異なるエッチングレートを有する第２の物質から
成る第２の層を極めて薄く形成し前記第２の層をエッチ
ングして前記第１の層の側壁のみに第２の層を残すこと
と、前記半導体基板上に第１の物質から成る第３の層を
極めて薄く形成し前記第３の層をエッチングして前記第
２の層の側壁のみに第３の層を残すこととを必要回数繰
り返す工程と、前記第１の物質から成る各層を残して第
２の物質から成る各層全てを選択的に除去する工程と、
残された第１の物質から成る各層をマスクとして前記半
導体基板の前記チャネル領域の表面をエッチングして微
細なトレンチを形成する工程と、前記第１の物質から成
る各層を除去する工程と、前記半導体基板上に絶縁膜を
形成し、その上に導電性材料を積層しパターニングして
前記チャネル領域上にゲート電極を形成する工程と、前
記ゲート電極をマスクとして不純物を導入してソース領
域及びドレイン領域を形成する工程とを具備している。
【００１１】
【作用】本発明では、本発明の発明者により提案された
独自の方法を用いて、半導体基板の素子形成領域の表面
に複数の微細なトレンチを従来不可能であった数ｎｍか
ら数１０ｎｍの極めて狭い間隔でストライプ状に形成す
ることを可能にした。これにより、ＭＯＳトランジスタ
の微細化を図る際にＭＯＳトランジスタの実効的なチャ
ネル長、チャネル幅あるいはコンタクト面積を所望の値
に設定でき、製造段階でその動作特性を調節しつつＭＯ
Ｓトランジスタの微細化を最大限に実現することが可能
となった。つまり、本発明では、素子分離を行なった半
導体基板上の素子形成領域の表面に第１の物質から成る
第１の層を堆積しその開口の端部が素子形成領域の表面
の所望の位置に位置するように開口をパターニングす
る。続いて、第１の物質とは異なるエッチングレートを
有する第２の物質を極めて薄く第１の層の上に堆積し第
２の層を形成した後に第２の層を異方性エッチングし、
第１の層の側壁にのみ第２の層をサイドウオールとして
残す。同様の工程で、第２の層の側壁に極めて薄い第１
の物質から成る第３の層をサイドウオールとして形成す
る。この工程を必要なトレンチの数に応じて繰り返し、
第２の物質から成る第２の層と第１の物質から成る第３
の層とを交互に形成する。その後、第２の物質から成る
第２の層だけをエッチングにより除去する。更に、残さ
れた第１の物質からなる第１及び第３の層をマスクとし
て半導体基板の表面をエッチングすることにより、半導
体基板の表面に極めて狭い間隔でストライプ状の微細な
トレンチが形成される。この方法により、従来のレジス
トを半導体基板の表面上に塗布し、これをパターニング
した後にエッチングする方法で形成し得るトレンチの限
界である数１００ｎｍをはるかに上回る数ｎｍから数１
０ｎｍ間隔でトレンチ加工が可能となった。このストラ
イプ状の微細なトレンチが、ＭＯＳトランジスタの微細
化の際にＭＯＳトランジスタの実効的なチャネル長、チ
ャネル幅あるいはコンタクト面積を所望の値に増加させ
るように作用する。この微細なトレンチの数、ピッチ及
び深さはサイドウオールの数及び厚さ、エッチングレー
ト、エッチング時間等を制御することにより製造段階で
任意に設定できるため、所望の動作特性が得られるよう
にＭＯＳトランジスタの電流駆動能力を調節しつつ所定
のデザインルールの下で半導体装置の最大限の微細化を
実現できる。
独自の方法を用いて、半導体基板の素子形成領域の表面
に複数の微細なトレンチを従来不可能であった数ｎｍか
ら数１０ｎｍの極めて狭い間隔でストライプ状に形成す
ることを可能にした。これにより、ＭＯＳトランジスタ
の微細化を図る際にＭＯＳトランジスタの実効的なチャ
ネル長、チャネル幅あるいはコンタクト面積を所望の値
に設定でき、製造段階でその動作特性を調節しつつＭＯ
Ｓトランジスタの微細化を最大限に実現することが可能
となった。つまり、本発明では、素子分離を行なった半
導体基板上の素子形成領域の表面に第１の物質から成る
第１の層を堆積しその開口の端部が素子形成領域の表面
の所望の位置に位置するように開口をパターニングす
る。続いて、第１の物質とは異なるエッチングレートを
有する第２の物質を極めて薄く第１の層の上に堆積し第
２の層を形成した後に第２の層を異方性エッチングし、
第１の層の側壁にのみ第２の層をサイドウオールとして
残す。同様の工程で、第２の層の側壁に極めて薄い第１
の物質から成る第３の層をサイドウオールとして形成す
る。この工程を必要なトレンチの数に応じて繰り返し、
第２の物質から成る第２の層と第１の物質から成る第３
の層とを交互に形成する。その後、第２の物質から成る
第２の層だけをエッチングにより除去する。更に、残さ
れた第１の物質からなる第１及び第３の層をマスクとし
て半導体基板の表面をエッチングすることにより、半導
体基板の表面に極めて狭い間隔でストライプ状の微細な
トレンチが形成される。この方法により、従来のレジス
トを半導体基板の表面上に塗布し、これをパターニング
した後にエッチングする方法で形成し得るトレンチの限
界である数１００ｎｍをはるかに上回る数ｎｍから数１
０ｎｍ間隔でトレンチ加工が可能となった。このストラ
イプ状の微細なトレンチが、ＭＯＳトランジスタの微細
化の際にＭＯＳトランジスタの実効的なチャネル長、チ
ャネル幅あるいはコンタクト面積を所望の値に増加させ
るように作用する。この微細なトレンチの数、ピッチ及
び深さはサイドウオールの数及び厚さ、エッチングレー
ト、エッチング時間等を制御することにより製造段階で
任意に設定できるため、所望の動作特性が得られるよう
にＭＯＳトランジスタの電流駆動能力を調節しつつ所定
のデザインルールの下で半導体装置の最大限の微細化を
実現できる。
【００１２】
【実施例】以下、本発明の実施例について図面を参照し
て詳細に説明する。
て詳細に説明する。
【００１３】図１は本発明の半導体装置の第１の実施例
の構成を示す平面図である。図１（ａ）において、フィ
ールド酸化膜（ドットで示される領域）３により半導体
基板１上に分離して形成され周縁部１５ａを有する素子
形成領域（点線で囲まれている領域）１５に、例えばシ
リコン窒化膜から成る第１の物質を堆積して第１の層
（斜線で示されている領域）１０が形成される。第１の
層１０の開口部１０ａは素子形成領域１５上の所定の位
置にパターニングされ、その形状はストライプ状の微細
なトレンチが素子形成領域１５上の開口部１０ａ内に形
成された後にトレンチの必要な長さが確保できるように
決定される。つまり、後述するように、開口部１０ａの
周縁部から内側に向けてサイドウオールが順次形成され
るので、図１（ａ）の素子形成領域１５の上下方向に微
細なトレンチの長さを確保するためには、開口部１０ａ
の上下が素子形成領域１５から十分に離れるようにする
必要がある。図１（ｂ）に示すように第１の層１０の開
口部１０ａを形成した場合には、周縁部１５ａが全て第
１の層１０で覆われてしまい、素子形成領域１５の上下
方向に微細なトレンチの充分な長さを確保することがで
きない。
の構成を示す平面図である。図１（ａ）において、フィ
ールド酸化膜（ドットで示される領域）３により半導体
基板１上に分離して形成され周縁部１５ａを有する素子
形成領域（点線で囲まれている領域）１５に、例えばシ
リコン窒化膜から成る第１の物質を堆積して第１の層
（斜線で示されている領域）１０が形成される。第１の
層１０の開口部１０ａは素子形成領域１５上の所定の位
置にパターニングされ、その形状はストライプ状の微細
なトレンチが素子形成領域１５上の開口部１０ａ内に形
成された後にトレンチの必要な長さが確保できるように
決定される。つまり、後述するように、開口部１０ａの
周縁部から内側に向けてサイドウオールが順次形成され
るので、図１（ａ）の素子形成領域１５の上下方向に微
細なトレンチの長さを確保するためには、開口部１０ａ
の上下が素子形成領域１５から十分に離れるようにする
必要がある。図１（ｂ）に示すように第１の層１０の開
口部１０ａを形成した場合には、周縁部１５ａが全て第
１の層１０で覆われてしまい、素子形成領域１５の上下
方向に微細なトレンチの充分な長さを確保することがで
きない。
【００１４】図２及び図３は第１の実施例の製造方法を
説明する図１（ａ）のＩーＩ線に沿ってとられた断面図
である。図２及び図３は本発明の半導体装置の第１の実
施例の製造方法をＭＯＳトランジスタの断面図により説
明するものである。第１の実施例において、図２（ａ）
に示すように、素子形成領域１５上の所定の位置に例え
ばシリコン窒化膜から成る第１の層１０の開口部１０ａ
の端部が位置するように、第１の層１０がＲＩＥにより
パターニングされる。第１の層１０の厚さは、後述する
ように予め決定されている。次に、図２（ｂ）に示すよ
うに、例えば多結晶シリコンから成る第２の物質を極め
て薄い膜厚で堆積し、第２の層１１を形成する。この膜
厚はストライプ状の微細なトレンチの幅を決定し、例え
ば数ｎｍである。第２の物質のエッチングレートは第１
の物質のエッチングレートに対して所定の選択比を与え
るように選択できる。その後、図２（ｃ）に示すよう
に、第１の層１０の側壁のみに第２の層１１がサイドウ
オール１１ａとして残るようにＲＩＥを行なう。同様
に、図２（ｄ）に示すように、例えばシリコン窒化膜か
ら成る第１の物質の第３の層が極めて薄い膜厚で全表面
上に形成され、ＲＩＥにより第２の層１１のサイドウオ
ール１１ａの側壁のみに第３の層により別のサイドウオ
ール１０ｂが形成される。この膜厚はストライプ状の微
細なトレンチ間の間隔を決定し、やはり例えば数ｎｍで
ある。サイドウオール１１ａ及び１０ｂの厚さによりス
トライプ状の微細なトレンチのピッチが決定される。図
３（ａ）に示すように、前述の工程を必要な回数繰り返
すことにより、第１及び第２の物質から成るサイドウオ
ール１０ｂ及び１１ａ、１１ｂが素子形成領域１５上の
開口部１０ａ内に交互に位置しかつこれを埋めるように
形成される。図３（ｂ）に示すように、第２の物質から
成るサイドウオール１１ａ及び１１ｂが第１の物質から
成るサイドウオール１０ｂより速くエッチングされる条
件でエッチングが行なわれ、サイドウオール１１ａ及び
１１ｂだけが選択的に除去される。続いて、残された第
１の物質から成る第１の層１０及びサイドウオール１０
ｂをマスクとして半導体基板１の表面をエッチングす
る。エッチングの深さはエッチングレート、エッチング
時間等により制御される。図３（ｃ）に示すように、第
１の層１０及びサイドウオール１０ｂを除去することに
より、半導体基板１の表面の素子形成領域１５に微細な
ピッチのトレンチ１４を形成することができる。この
時、第２の物質と半導体基板１とが同程度のエッチング
レートであり、かつ第１の物質から成る層１０の残膜の
厚さが十分であれば、第２の物質からなる層の除去と半
導体基板１のエッチングとを同一工程として連続的に行
なうことができる。このように、ストライプ状の微細な
トレンチ１４のピッチは極めて薄く堆積した第１の物質
の第３の層と第２の物質の第２の層１１との膜厚で決定
されるので、この膜厚を調節することにより製造段階で
ＭＯＳトランジスタの電流駆動能力を任意に設定するこ
とが可能となる。また、製造プロセスの限界まで微細化
しても、実効チャネル長のバラツキによるショートチャ
ネル効果も防止できる。
説明する図１（ａ）のＩーＩ線に沿ってとられた断面図
である。図２及び図３は本発明の半導体装置の第１の実
施例の製造方法をＭＯＳトランジスタの断面図により説
明するものである。第１の実施例において、図２（ａ）
に示すように、素子形成領域１５上の所定の位置に例え
ばシリコン窒化膜から成る第１の層１０の開口部１０ａ
の端部が位置するように、第１の層１０がＲＩＥにより
パターニングされる。第１の層１０の厚さは、後述する
ように予め決定されている。次に、図２（ｂ）に示すよ
うに、例えば多結晶シリコンから成る第２の物質を極め
て薄い膜厚で堆積し、第２の層１１を形成する。この膜
厚はストライプ状の微細なトレンチの幅を決定し、例え
ば数ｎｍである。第２の物質のエッチングレートは第１
の物質のエッチングレートに対して所定の選択比を与え
るように選択できる。その後、図２（ｃ）に示すよう
に、第１の層１０の側壁のみに第２の層１１がサイドウ
オール１１ａとして残るようにＲＩＥを行なう。同様
に、図２（ｄ）に示すように、例えばシリコン窒化膜か
ら成る第１の物質の第３の層が極めて薄い膜厚で全表面
上に形成され、ＲＩＥにより第２の層１１のサイドウオ
ール１１ａの側壁のみに第３の層により別のサイドウオ
ール１０ｂが形成される。この膜厚はストライプ状の微
細なトレンチ間の間隔を決定し、やはり例えば数ｎｍで
ある。サイドウオール１１ａ及び１０ｂの厚さによりス
トライプ状の微細なトレンチのピッチが決定される。図
３（ａ）に示すように、前述の工程を必要な回数繰り返
すことにより、第１及び第２の物質から成るサイドウオ
ール１０ｂ及び１１ａ、１１ｂが素子形成領域１５上の
開口部１０ａ内に交互に位置しかつこれを埋めるように
形成される。図３（ｂ）に示すように、第２の物質から
成るサイドウオール１１ａ及び１１ｂが第１の物質から
成るサイドウオール１０ｂより速くエッチングされる条
件でエッチングが行なわれ、サイドウオール１１ａ及び
１１ｂだけが選択的に除去される。続いて、残された第
１の物質から成る第１の層１０及びサイドウオール１０
ｂをマスクとして半導体基板１の表面をエッチングす
る。エッチングの深さはエッチングレート、エッチング
時間等により制御される。図３（ｃ）に示すように、第
１の層１０及びサイドウオール１０ｂを除去することに
より、半導体基板１の表面の素子形成領域１５に微細な
ピッチのトレンチ１４を形成することができる。この
時、第２の物質と半導体基板１とが同程度のエッチング
レートであり、かつ第１の物質から成る層１０の残膜の
厚さが十分であれば、第２の物質からなる層の除去と半
導体基板１のエッチングとを同一工程として連続的に行
なうことができる。このように、ストライプ状の微細な
トレンチ１４のピッチは極めて薄く堆積した第１の物質
の第３の層と第２の物質の第２の層１１との膜厚で決定
されるので、この膜厚を調節することにより製造段階で
ＭＯＳトランジスタの電流駆動能力を任意に設定するこ
とが可能となる。また、製造プロセスの限界まで微細化
しても、実効チャネル長のバラツキによるショートチャ
ネル効果も防止できる。
【００１５】尚、従来は半導体基板上にトレンチを形成
する場合には、レジストパターンを用いていた。つま
り、半導体基板上にレジストを塗布し、このレジストを
所定のパターンに形成した後にＲＩＥにより半導体基板
を所定の深さまでエッチングしていた。あるいは、半導
体基板上に薄いＳｉＮ膜を形成した後にその上にレジス
トを塗布し、このレジストを所定のパターンに形成した
後にＲＩＥによりＳｉＮ膜と共に半導体基板を所定の深
さまでエッチングしていた。このような従来の方法で
は、レジストパターンの精度の限界から、トレンチの間
隔は数１００ｎｍが限界であり、本発明のように高度に
集積化された半導体装置が必要としているストライプ状
の微細なトレンチ１４を実現することはできない。
する場合には、レジストパターンを用いていた。つま
り、半導体基板上にレジストを塗布し、このレジストを
所定のパターンに形成した後にＲＩＥにより半導体基板
を所定の深さまでエッチングしていた。あるいは、半導
体基板上に薄いＳｉＮ膜を形成した後にその上にレジス
トを塗布し、このレジストを所定のパターンに形成した
後にＲＩＥによりＳｉＮ膜と共に半導体基板を所定の深
さまでエッチングしていた。このような従来の方法で
は、レジストパターンの精度の限界から、トレンチの間
隔は数１００ｎｍが限界であり、本発明のように高度に
集積化された半導体装置が必要としているストライプ状
の微細なトレンチ１４を実現することはできない。
【００１６】図４は本発明の半導体装置の第２の実施例
の構成を示す平面図及び断面図である。この第２の実施
例は前述したストライプ状の微細なトレンチ１４を用い
て実効的なチャネル長を増加させたＭＯＳトランジスタ
を示している。図４（ａ）は平面図であり、図４（ｂ）
は図４（ａ）のＩＶ−ＡーＩＶ−Ａ線に沿ってとられた
チャネル長方向の断面図であり、図４（ｃ）は図４
（ａ）のＩＶ−ＢーＩＶ−Ｂ線に沿ってとられたチャネ
ル幅方向の断面図である。図４（ａ）（ｂ）に示すよう
に、ゲート電極１８を形成する前に、ゲート電極１８の
下部の半導体基板の所定の位置に前述した工程により、
所定の幅、深さ及び所定のピッチを有する所定数のスト
ライプ状の微細なトレンチ１４がチャネルの長さ方向と
直交して形成される。このため、実際のゲート寸法に比
べて実効的なチャネル長を十分長くすることができる。
その結果、安定した動作特性を維持した状態でチャネル
長方向の微細化が最大限に実現されたＭＯＳトランジス
タを得ることができる。ゲート電極１８、ソース領域１
９及びドレイン領域２０はいずれも通常の従来技術によ
り形成されるので説明は省略する。
の構成を示す平面図及び断面図である。この第２の実施
例は前述したストライプ状の微細なトレンチ１４を用い
て実効的なチャネル長を増加させたＭＯＳトランジスタ
を示している。図４（ａ）は平面図であり、図４（ｂ）
は図４（ａ）のＩＶ−ＡーＩＶ−Ａ線に沿ってとられた
チャネル長方向の断面図であり、図４（ｃ）は図４
（ａ）のＩＶ−ＢーＩＶ−Ｂ線に沿ってとられたチャネ
ル幅方向の断面図である。図４（ａ）（ｂ）に示すよう
に、ゲート電極１８を形成する前に、ゲート電極１８の
下部の半導体基板の所定の位置に前述した工程により、
所定の幅、深さ及び所定のピッチを有する所定数のスト
ライプ状の微細なトレンチ１４がチャネルの長さ方向と
直交して形成される。このため、実際のゲート寸法に比
べて実効的なチャネル長を十分長くすることができる。
その結果、安定した動作特性を維持した状態でチャネル
長方向の微細化が最大限に実現されたＭＯＳトランジス
タを得ることができる。ゲート電極１８、ソース領域１
９及びドレイン領域２０はいずれも通常の従来技術によ
り形成されるので説明は省略する。
【００１７】図５は本発明の半導体装置の第３の実施例
の構成を示す平面図及び断面図である。この第３の実施
例は前述したストライプ状の微細なトレンチ１４を用い
て実効的なチャネル幅を増加させたＭＯＳトランジスタ
を示している。図５（ａ）は平面図であり、図５（ｂ）
は図５（ａ）のＶ−ＡーＶ−Ａ線に沿ってとられたチャ
ネル長方向の断面図であり、図５（ｃ）は図５（ａ）の
Ｖ−ＢーＶ−Ｂ線に沿ってとられたチャネル幅方向の断
面図である。図５（ａ）（ｃ）に示すように、ゲート電
極１８を形成する前に、ゲート電極１８の下部の半導体
基板の所定の位置に前述した工程により、所定の幅、深
さ及び所定のピッチを有する所定数のストライプ状の微
細なトレンチ１４がチャネルの幅方向と直交して形成さ
れる。このため、実際のゲート寸法に比べて実効的なチ
ャネル幅を十分長くすることができる。その結果、安定
した動作特性を維持した状態でチャネル幅方向の微細化
が最大限に実現されたＭＯＳトランジスタを得ることが
できる。ゲート電極１８、ソース領域１９及びドレイン
領域２０はいずれも通常の従来技術により形成される。
の構成を示す平面図及び断面図である。この第３の実施
例は前述したストライプ状の微細なトレンチ１４を用い
て実効的なチャネル幅を増加させたＭＯＳトランジスタ
を示している。図５（ａ）は平面図であり、図５（ｂ）
は図５（ａ）のＶ−ＡーＶ−Ａ線に沿ってとられたチャ
ネル長方向の断面図であり、図５（ｃ）は図５（ａ）の
Ｖ−ＢーＶ−Ｂ線に沿ってとられたチャネル幅方向の断
面図である。図５（ａ）（ｃ）に示すように、ゲート電
極１８を形成する前に、ゲート電極１８の下部の半導体
基板の所定の位置に前述した工程により、所定の幅、深
さ及び所定のピッチを有する所定数のストライプ状の微
細なトレンチ１４がチャネルの幅方向と直交して形成さ
れる。このため、実際のゲート寸法に比べて実効的なチ
ャネル幅を十分長くすることができる。その結果、安定
した動作特性を維持した状態でチャネル幅方向の微細化
が最大限に実現されたＭＯＳトランジスタを得ることが
できる。ゲート電極１８、ソース領域１９及びドレイン
領域２０はいずれも通常の従来技術により形成される。
【００１８】図６は本発明の半導体装置の第４の実施例
の構成を示す平面図及び断面図である。この第４の実施
例は前述した微細なトレンチ１４を用いて実効的なチャ
ネル長及びチャネル幅を増加させたＭＯＳトランジスタ
を示している。図６（ａ）は平面図であり、図６（ｂ）
は図６（ａ）のＶＩ−ＡーＶＩ−Ａ線に沿ってとられた
チャネル長方向の断面図であり、図６（ｃ）は図６
（ａ）のＶＩ−ＢーＶＩ−Ｂ線に沿ってとられたチャネ
ル幅方向の断面図である。前述の第２及び第３の実施例
では、素子形成領域１５の表面にストライプ状に微細な
トレンチ１４を形成するために、図１（ａ）に示すよう
に、第１の層１０のパターニングされた開口部１０ａが
素子形成領域１５のストライプ方向の周縁部１５ａを覆
うことのないように、かつ第１の層１０のストライプ方
向の周縁部１０ａが素子形成領域１５から十分に離れる
ように形成されていた。しかし、この第４の実施例で
は、図１（ｂ）に示すように、第１の層１０の開口部１
０ａが素子形成領域１５の周縁部１５ａをすべて覆うよ
うに第１の層１０がパターニングされる。従って、素子
形成領域１５上に形成される微細なトレンチ１４はスト
ライプ状ではなく、例えば、同心円、同心矩形等の年輪
状の形状に形成される。このため、実際のゲート寸法に
比べて実効的なチャネル長及びチャネル幅を十分長くす
ることができる。その結果、安定した動作特性を維持し
た状態でチャネル長方向及びチャネル幅方向の微細化が
最大限に実現されたＭＯＳトランジスタを得ることがで
きる。ゲート電極１８、ソース領域１９及びドレイン領
域２０はいずれも通常の従来技術により形成される。
の構成を示す平面図及び断面図である。この第４の実施
例は前述した微細なトレンチ１４を用いて実効的なチャ
ネル長及びチャネル幅を増加させたＭＯＳトランジスタ
を示している。図６（ａ）は平面図であり、図６（ｂ）
は図６（ａ）のＶＩ−ＡーＶＩ−Ａ線に沿ってとられた
チャネル長方向の断面図であり、図６（ｃ）は図６
（ａ）のＶＩ−ＢーＶＩ−Ｂ線に沿ってとられたチャネ
ル幅方向の断面図である。前述の第２及び第３の実施例
では、素子形成領域１５の表面にストライプ状に微細な
トレンチ１４を形成するために、図１（ａ）に示すよう
に、第１の層１０のパターニングされた開口部１０ａが
素子形成領域１５のストライプ方向の周縁部１５ａを覆
うことのないように、かつ第１の層１０のストライプ方
向の周縁部１０ａが素子形成領域１５から十分に離れる
ように形成されていた。しかし、この第４の実施例で
は、図１（ｂ）に示すように、第１の層１０の開口部１
０ａが素子形成領域１５の周縁部１５ａをすべて覆うよ
うに第１の層１０がパターニングされる。従って、素子
形成領域１５上に形成される微細なトレンチ１４はスト
ライプ状ではなく、例えば、同心円、同心矩形等の年輪
状の形状に形成される。このため、実際のゲート寸法に
比べて実効的なチャネル長及びチャネル幅を十分長くす
ることができる。その結果、安定した動作特性を維持し
た状態でチャネル長方向及びチャネル幅方向の微細化が
最大限に実現されたＭＯＳトランジスタを得ることがで
きる。ゲート電極１８、ソース領域１９及びドレイン領
域２０はいずれも通常の従来技術により形成される。
【００１９】図７は本発明の半導体装置の第５の実施例
の構成を示す平面図及び断面図である。図７（ａ）は平
面図であり、図７（ｂ）は図７（ａ）のＶＩＩーＶＩＩ
線に沿ってとられたチャネル長方向の断面図である。以
上述べた実施例では、前述した微細なトレンチ１４はゲ
ート部１８の下部の素子形成領域１５にのみ形成されて
いたが、この第５の実施例ではチャネル長方向に垂直な
方向に微細なトレンチ１４がゲート電極１８の下部領域
とソース領域１９及びドレイン領域２０とに同時に形成
されている。このため、この第５の実施例は実効的なチ
ャネル長及びソース・ドレインの実効的なコンタクト面
積を増加させることができる。この結果、安定した動作
特性を維持した状態でチャネル長方向の微細化が最大限
に実現され、かつコンタクト抵抗を増大させることなく
ソース・ドレイン領域の微細化が最大限に実現されたＭ
ＯＳトランジスタを得ることができる。また、図には示
してないが、チャネル幅方向に垂直な方向に微細なトレ
ンチ１４をゲート電極１８の下部領域とソース領域１９
及びドレイン領域２０とに同時に形成することもでき
る。この場合にも、安定した動作特性を維持した状態で
チャネル幅方向の微細化が最大限に実現され、かつコン
タクト抵抗を増大させることなくソース・ドレイン領域
の微細化が最大限に実現されたＭＯＳトランジスタを得
ることができる。ゲート電極１８、ソース領域１９及び
ドレイン領域２０はいずれも通常の従来技術により形成
される図８は本発明の半導体装置の第６の実施例の構成
を示す回路図である。この第６の実施例は微細化された
スタチック型ランダムアクセスメモリ（ＳＲＡＭ）のセ
ルを示している。このＳＲＡＭは高抵抗Ｒ１，Ｒ２を用
いた高抵抗負荷型ＳＲＡＭである。ＳＲＡＭでは、ＭＯ
Ｓトランジスタで構成されるトランスファトランジスタ
ＴT とドライバートランジスタＴD との電流駆動能力比
β＝ＩD ／ＩTが３から４の値が適当とされている。従
来は、使用するデザインルールによって予めトランスフ
ァトランジスタ及びドライバートランジスタのゲート長
及びゲート幅が決定されてしまうため、各トランジスタ
のソース及びドレイン領域へのイオン注入量を制御する
ことにより電流駆動能力を調整している。しかし、装置
の微細化によってこの従来のやり方では電流駆動能力の
調整に限界があり、トランスファトランジスタＴT の電
流駆動能力が上がり、ドライバートランジスタＴDの電
流駆動能力が下がるために、電流駆動能力比βが低下す
る傾向があった。逆に、ＳＲＡＭの動作特性を維持する
ためにはＳＲＡＭ装置の微細化に制限があった。この第
６の実施例では、前述した微細なトレンチを用いて、ト
ランスファトランジスタＴT １，ＴT ２の実効チャネル
長を長くして電流駆動能力を下げることができ、一方ド
ライバートランジスタＴD １，ＴD ２の実効チャネル幅
を長くして電流駆動能力を上げることができる。これに
より、電流駆動能力比βを増大させることができ、また
その値を任意に設定できる。その結果、極めて安定した
動作特性を維持した上で所定のデザインルールの下で最
大限に微細化したＳＲＡＭを得ることが可能となる。Ｂ
ＬはデータＤ，／Ｄを伝送するビット線であり、ＷＬは
所望のセルを選択するワード線である。
の構成を示す平面図及び断面図である。図７（ａ）は平
面図であり、図７（ｂ）は図７（ａ）のＶＩＩーＶＩＩ
線に沿ってとられたチャネル長方向の断面図である。以
上述べた実施例では、前述した微細なトレンチ１４はゲ
ート部１８の下部の素子形成領域１５にのみ形成されて
いたが、この第５の実施例ではチャネル長方向に垂直な
方向に微細なトレンチ１４がゲート電極１８の下部領域
とソース領域１９及びドレイン領域２０とに同時に形成
されている。このため、この第５の実施例は実効的なチ
ャネル長及びソース・ドレインの実効的なコンタクト面
積を増加させることができる。この結果、安定した動作
特性を維持した状態でチャネル長方向の微細化が最大限
に実現され、かつコンタクト抵抗を増大させることなく
ソース・ドレイン領域の微細化が最大限に実現されたＭ
ＯＳトランジスタを得ることができる。また、図には示
してないが、チャネル幅方向に垂直な方向に微細なトレ
ンチ１４をゲート電極１８の下部領域とソース領域１９
及びドレイン領域２０とに同時に形成することもでき
る。この場合にも、安定した動作特性を維持した状態で
チャネル幅方向の微細化が最大限に実現され、かつコン
タクト抵抗を増大させることなくソース・ドレイン領域
の微細化が最大限に実現されたＭＯＳトランジスタを得
ることができる。ゲート電極１８、ソース領域１９及び
ドレイン領域２０はいずれも通常の従来技術により形成
される図８は本発明の半導体装置の第６の実施例の構成
を示す回路図である。この第６の実施例は微細化された
スタチック型ランダムアクセスメモリ（ＳＲＡＭ）のセ
ルを示している。このＳＲＡＭは高抵抗Ｒ１，Ｒ２を用
いた高抵抗負荷型ＳＲＡＭである。ＳＲＡＭでは、ＭＯ
Ｓトランジスタで構成されるトランスファトランジスタ
ＴT とドライバートランジスタＴD との電流駆動能力比
β＝ＩD ／ＩTが３から４の値が適当とされている。従
来は、使用するデザインルールによって予めトランスフ
ァトランジスタ及びドライバートランジスタのゲート長
及びゲート幅が決定されてしまうため、各トランジスタ
のソース及びドレイン領域へのイオン注入量を制御する
ことにより電流駆動能力を調整している。しかし、装置
の微細化によってこの従来のやり方では電流駆動能力の
調整に限界があり、トランスファトランジスタＴT の電
流駆動能力が上がり、ドライバートランジスタＴDの電
流駆動能力が下がるために、電流駆動能力比βが低下す
る傾向があった。逆に、ＳＲＡＭの動作特性を維持する
ためにはＳＲＡＭ装置の微細化に制限があった。この第
６の実施例では、前述した微細なトレンチを用いて、ト
ランスファトランジスタＴT １，ＴT ２の実効チャネル
長を長くして電流駆動能力を下げることができ、一方ド
ライバートランジスタＴD １，ＴD ２の実効チャネル幅
を長くして電流駆動能力を上げることができる。これに
より、電流駆動能力比βを増大させることができ、また
その値を任意に設定できる。その結果、極めて安定した
動作特性を維持した上で所定のデザインルールの下で最
大限に微細化したＳＲＡＭを得ることが可能となる。Ｂ
ＬはデータＤ，／Ｄを伝送するビット線であり、ＷＬは
所望のセルを選択するワード線である。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
素子形成領域の表面に微細なピッチで微細なトレンチが
形成可能となるため、半導体装置の構成材料を変更する
ことなく、実効的なチャネル長及び／または実効的なチ
ャネル幅の減少を抑えかつソース領域及びドレイン領域
のコンタクト抵抗の増加をも抑えながら、半導体装置の
微細化が実現可能となる。しかも、微細なトレンチの
数、そのピッチ及び深さは製造過程で任意に調整できる
ので、従来技術では不可能であった微細な半導体装置の
電流駆動能力の設定も任意に行なうことが可能となる。
素子形成領域の表面に微細なピッチで微細なトレンチが
形成可能となるため、半導体装置の構成材料を変更する
ことなく、実効的なチャネル長及び／または実効的なチ
ャネル幅の減少を抑えかつソース領域及びドレイン領域
のコンタクト抵抗の増加をも抑えながら、半導体装置の
微細化が実現可能となる。しかも、微細なトレンチの
数、そのピッチ及び深さは製造過程で任意に調整できる
ので、従来技術では不可能であった微細な半導体装置の
電流駆動能力の設定も任意に行なうことが可能となる。
【図１】本発明の半導体装置の第１の実施例の構成を示
す平面図。
す平面図。
【図２】本発明の半導体装置の第１の実施例の製造方法
を説明する図１（ａ）のＩーＩ線に沿ってとられた断面
図。
を説明する図１（ａ）のＩーＩ線に沿ってとられた断面
図。
【図３】本発明の半導体装置の第１の実施例の製造方法
を説明する図１（ａ）のＩーＩ線に沿ってとられた断面
図。
を説明する図１（ａ）のＩーＩ線に沿ってとられた断面
図。
【図４】本発明の半導体装置の第２の実施例の構成を示
す平面図及び断面図。
す平面図及び断面図。
【図５】本発明の半導体装置の第３の実施例の構成を示
す平面図及び断面図。
す平面図及び断面図。
【図６】本発明の半導体装置の第４の実施例の構成を示
す平面図及び断面図。
す平面図及び断面図。
【図７】本発明の半導体装置の第５の実施例の構成を示
す平面図及び断面図。
す平面図及び断面図。
【図８】本発明の半導体装置の第６の実施例の構成を示
す回路図。
す回路図。
【図９】従来のＭＯＳトランジスタの製造工程を説明す
るチャネル長方向の断面図。
るチャネル長方向の断面図。
【図１０】従来のＭＯＳトランジスタのチャネル幅方向
の断面図。
の断面図。
１・・・半導体基板、２・・・シリコン窒化膜、３・・
・フィールド酸化膜、４・・・ゲート酸化膜、５、１８
・・・ゲート電極、６・・・ソース・ドレイン領域、７
・・・ソース・ドレインコンタクト領域、８・・・反転
防止用拡散層、１０・・・第１の層、１０ａ・・・開口
部、１０ｂ、１１ａ、１１ｂ・・・サイドウオール、１
１・・・第２の層、１４・・・微細なトレンチ、１５・
・・素子形成領域、１５ａ・・・周縁部、１９・・・ソ
ース領域、２０・・・ドレイン領域。
・フィールド酸化膜、４・・・ゲート酸化膜、５、１８
・・・ゲート電極、６・・・ソース・ドレイン領域、７
・・・ソース・ドレインコンタクト領域、８・・・反転
防止用拡散層、１０・・・第１の層、１０ａ・・・開口
部、１０ｂ、１１ａ、１１ｂ・・・サイドウオール、１
１・・・第２の層、１４・・・微細なトレンチ、１５・
・・素子形成領域、１５ａ・・・周縁部、１９・・・ソ
ース領域、２０・・・ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/11 7210−4Ｍ Ｈ０１Ｌ 27/10 ３８１ 7514−4Ｍ 29/78 ３０１ Ｈ
Claims (6)
- 【請求項１】半導体基板と、 前記半導体基板上の素子形成領域の表面に極めて狭い所
定の間隔で形成された所定の深さの微細な複数のトレン
チと、 を具備したことを特徴とする半導体装置。 - 【請求項２】キャリアを供給するソース領域と、 前記キャリアを受け取るドレイン領域と、 所定のピッチ及び深さを有する微細なトレンチがその表
面に形成され、前記ソース領域と前記ドレイン領域との
間で前記キャリアを流すチャネル領域と、 前記チャネル領域上に絶縁膜を介して形成され、前記キ
ャリアの流れを制御するゲート電極と、 を具備したことを特徴とするＭＯＳトランジスタ。 - 【請求項３】ＭＯＳトランジスタから成り、そのチャネ
ル領域にチャネル長方向に垂直に所定ピッチ及び深さの
微細なトレンチを有するトランスファトランジスタと、 ＭＯＳトランジスタから成り、そのチャネル領域にチャ
ネル幅方向に垂直に所定ピッチ及び深さの微細なトレン
チを有するドライバトランジスタと、 を具備したことを特徴とするＳＲＡＭセル。 - 【請求項４】半導体基板上に素子分離を行い素子形成領
域を形成する工程と、 前記半導体基板上に第１の物質から成る第１の層を形成
する工程と、 前記素子形成領域上の所定の位置にその周縁部が位置す
るように第１の層をパターニングし開口を形成する工程
と、 前記半導体基板上に、前記第１の物質とは異なるエッチ
ングレートを有する第２の物質から成る第２の層を極め
て薄く形成する工程と、 前記第１の層の側壁のみに第２の層が残るように第２の
層をエッチングする工程と、 前記半導体基板上に第１の物質から成る第３の層を極め
て薄く形成する工程と、 前記第２の層の側壁のみに第３の層が残るように第３の
層をエッチングする工程と、 前記第１の物質から成る各層を残して第２の物質から成
る各層全てを選択的に除去する工程と、 残された第１の物質から成る各層をマスクとして前記半
導体基板の表面をエッチングして微細なトレンチを形成
する工程と、 前記第１の物質から成る各層を除去する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項５】半導体基板上に素子分離を行い素子形成領
域を形成する工程と、 前記半導体基板上に第１の物質から成る第１の層を形成
する工程と、 前記素子形成領域上の所定の位置にその周縁部が位置す
るように第１の層をパターニングし開口を形成する工程
と、 前記半導体基板上に、前記第１の物質とは異なるエッチ
ングレートを有する第２の物質から成る第２の層を極め
て薄く形成し前記第２の層をエッチングして前記第１の
層の側壁のみに第２の層を残すことと、前記半導体基板
上に第１の物質から成る第３の層を極めて薄く形成し前
記第３の層をエッチングして前記第２の層の側壁のみに
第３の層を残すこととを必要回数繰り返す工程と、 前記第１の物質から成る各層を残して第２の物質から成
る各層全てを選択的に除去する工程と、 残された第１の物質から成る各層をマスクとして前記半
導体基板の表面をエッチングして微細なトレンチを形成
する工程と、 前記第１の物質から成る各層を除去する工程と、 を具備することを特徴とする半導体装置の製造方法。 - 【請求項６】半導体基板上に素子分離を行い素子形成領
域を形成する工程と、 前記半導体基板上に第１の物質から成る第１の層を形成
する工程と、 前記素子形成領域内のチャネル領域上の所定の位置にそ
の周縁部が位置するように第１の層をパターニングし開
口を形成する工程と、 前記半導体基板上に、前記第１の物質とは異なるエッチ
ングレートを有する第２の物質から成る第２の層を極め
て薄く形成し前記第２の層をエッチングして前記第１の
層の側壁のみに第２の層を残すことと、前記半導体基板
上に第１の物質から成る第３の層を極めて薄く形成し前
記第３の層をエッチングして前記第２の層の側壁のみに
第３の層を残すこととを必要回数繰り返す工程と、 前記第１の物質から成る各層を残して第２の物質から成
る各層全てを選択的に除去する工程と、 残された第１の物質から成る各層をマスクとして前記半
導体基板の前記チャネル領域の表面をエッチングして微
細なトレンチを形成する工程と、 前記第１の物質から成る各層を除去する工程と、 前記半導体基板上に絶縁膜を形成し、その上に導電性材
料を積層しパターニングして前記チャネル領域上にゲー
ト電極を形成する工程と、 前記ゲート電極及び素子分離用絶縁膜をマスクとして不
純物を導入してソース領域及びドレイン領域を形成する
工程と、 を具備したことを特徴とするＭＯＳトランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275677A JPH07131009A (ja) | 1993-11-04 | 1993-11-04 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5275677A JPH07131009A (ja) | 1993-11-04 | 1993-11-04 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131009A true JPH07131009A (ja) | 1995-05-19 |
Family
ID=17558812
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5275677A Pending JPH07131009A (ja) | 1993-11-04 | 1993-11-04 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07131009A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004311969A (ja) * | 2003-03-17 | 2004-11-04 | Sharp Corp | ナノスケール抵抗クロスポイント型メモリアレイおよびデバイスを製造する方法 |
| US6867085B2 (en) | 1996-08-13 | 2005-03-15 | Semiconductor Energy Laboratory Co., Ltd. | Insulated gate semiconductor device and method of manufacturing the same |
| KR100474441B1 (ko) * | 1996-08-13 | 2005-07-01 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 절연게이트형반도체장치및그제조방법 |
| JP2005340840A (ja) * | 2004-05-28 | 2005-12-08 | Samsung Electronics Co Ltd | リセスチャンネルｍｏｓｆｅｔの製造方法 |
| JP2008034427A (ja) * | 2006-07-26 | 2008-02-14 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| US7825438B2 (en) | 2005-08-09 | 2010-11-02 | Samsung Electronics Co., Ltd. | CMOS image sensor having drive transistor with increased gate surface area and method of manufacturing the same |
| JP2012018973A (ja) * | 2010-07-06 | 2012-01-26 | Renesas Electronics Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| US8754471B2 (en) | 2010-03-05 | 2014-06-17 | Renesas Electronics Corporation | Semiconductor device having gate in recess |
| JP2015507363A (ja) * | 2012-01-19 | 2015-03-05 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | スペーサおよびスペーサ保護用途のための共形アモルファスカーボン |
-
1993
- 1993-11-04 JP JP5275677A patent/JPH07131009A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2015507363A (ja) * | 2012-01-19 | 2015-03-05 | アプライド マテリアルズ インコーポレイテッドＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ，Ｉｎｃｏｒｐｏｒａｔｅｄ | スペーサおよびスペーサ保護用途のための共形アモルファスカーボン |
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