DE102021119389A1 - Halbleiterspeichervorrichtungen und derenherstellungsverfahren - Google Patents

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Abstract

Eine Halbleitervorrichtung weist eine Speicherstruktur über einem Substrat auf, wobei die Speicherstruktur eine erste Wortleitung; eine erste Bit-Leitung über der ersten Wortleitung; eine zweite Bit-Leitung über der ersten Bit-Leitung; ein Speichermaterial über Seitenwänden der ersten Bit-Leitung und der zweiten Bit-Leitung; eine erste Steuerwortleitung entlang einer ersten Seite des Speichermaterials, wobei die erste Steuerwortleitung mit der ersten Wortleitung elektrisch verbunden ist; eine zweite Steuerwortleitung entlang einer zweiten Seite des Speichermaterials, welche der ersten Seite entgegengesetzt angeordnet ist; und eine zweite Wortleitung über der zweiten Bit-Leitung, der ersten Steuerwortleitung, und der zweiten Steuerwortleitung, wobei die zweite Wortleitung mit der zweiten Steuerwortleitung elektrisch verbunden ist, aufweist.

Description

  • PRIORITÄTSANSPRUCH UND QUERVERWEIS
  • Diese Anmeldung beansprucht die Priorität der vorläufigen US-Patentanmeldung 63/174,627 , eingereicht am 14. April 2021, die durch Bezugnahme in die vorliegende Anmeldung aufgenommen wird.
  • HINTERGRUND
  • Halbleiterspeicher werden in integrierten Schaltungen für elektronische Anwendungen, wie zum Beispiel Radios, Fernseher, Mobiltelefone und Personalcomputervorrichtungen, verwendet. Ein Typ von Halbleiterspeicher ist resistiver Direktzugriffsspeicher (RRAM), welcher das Speichern von Werten in widerstandsverändernden Materialien umfasst. Widerstandsverändernde Materialien können zwischen einer niederohmigen Phase und einer hochohmigen Phase umgeschaltet werden, um Bitcodes anzuzeigen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Aspekte der vorliegenden Offenbarung lassen sich am besten anhand der folgenden detaillierten Beschreibung in Verbindung mit den beiliegenden Zeichnungen verstehen. Es ist zu beachten, dass gemäß der branchenüblichen Praxis verschiedene Merkmale oder Elemente nicht maßstabsgetreu dargestellt sind. Tatsächlich können die Abmessungen der verschiedenen Merkmale oder Elemente zugunsten einer klaren Erläuterung willkürlich vergrößert oder verkleinert sein.
  • Die 1A und 1B stellen eine Draufsicht und eine Querschnittsansicht eines Zwischenschritts bei der Herstellung erster Wortleitungen einer Speichervorrichtung im Einklang mit einigen Ausführungsformen dar.
  • Die 2A, 2B, 3A und 3B stellen Draufsichten und Querschnittsansichten von Zwischenschritten bei der Herstellung von Bit-Leitungsstapeln einer Speicherstruktur im Einklang mit einigen Ausführungsformen dar.
  • Die 4A, 4B, 5A und 5B stellen Draufsichten und Querschnittsansichten von Zwischenschritten bei der Herstellung von Speicherstapeln einer Speicherstruktur im Einklang mit einigen Ausführungsformen dar.
  • Die 6A, 6B, 7A und 7B stellen Draufsichten und Querschnittsansichten von Zwischenschritten bei der Herstellung von Steuerwortleitungen einer Speicherstruktur im Einklang mit einigen Ausführungsformen dar.
  • Die 8A, 8B, 9A, 9B, 10A, 10B, 11A und 11B stellen Draufsichten und Querschnittsansichten von Zwischenschritten bei der Herstellung zweiter Wortleitungen einer Speicherstruktur im Einklang mit einigen Ausführungsformen dar.
  • Die 12A, 12B und 12C stellen Draufsichten und Querschnittsansichten von Zwischenschritten bei der Herstellung einer Speicherstruktur im Einklang mit einigen Ausführungsformen dar.
  • 12D stellt eine Draufsicht eines Speicheranordnung im Einklang mit einigen Ausführungsformen dar.
  • Die 13 und 14 stellen Querschnittsansichten von Zwischenschritten bei der Herstellung einer Speichervorrichtung im Einklang mit einigen Ausführungsformen dar.
  • Die 15A, 15B, 16A, 16B, 17A und 17B stellen Draufsichten und Querschnittsansichten von Zwischenschritten bei der Herstellung einer Speicherstruktur im Einklang mit einigen Ausführungsformen dar.
  • Die 18A, 18B, 19A, 19B, 20A, 20B, 21A, 21B, 22A und 22B stellen Draufsichten und Querschnittsansichten von Zwischenschritten bei der Herstellung einer Speicherstruktur im Einklang mit einigen Ausführungsformen dar.
  • Die 23A, 23B, 24A, 24B, 25A, 25B, 26A und 26B stellen Draufsichten und Querschnittsansichten von Zwischenschritten bei der Herstellung von Bit-Leitungsstapeln einer Speicherstruktur mit Elektroden im Einklang mit einigen Ausführungsformen dar.
  • Die 27A, 27B und 27C stellen vergrößerte Querschnittsansichten von Elektroden im Einklang mit einigen Ausführungsformen dar.
  • Die 28A, 28B, 29A und 29B stellen Draufsichten und Querschnittsansichten von Zwischenschritten bei der Herstellung von Speicherstapeln einer Speicherstruktur mit Elektroden im Einklang mit einigen Ausführungsformen dar.
  • Die 30A und 30B stellen eine Draufsicht und eine Querschnittsansicht eines Zwischenschritts bei der Herstellung von Steuerwortleitungen einer Speicherstruktur mit Elektroden im Einklang mit einigen Ausführungsformen dar.
  • Die 31A und 31B stellen eine Draufsicht und eine Querschnittsansicht eines Zwischenschritts bei der Herstellung zweiter Wortleitungen einer Speicherstruktur mit Elektroden im Einklang mit einigen Ausführungsformen dar.
  • Die 32A und 32B stellen eine Draufsicht und eine Querschnittsansicht eines Zwischenschritts bei der Herstellung einer Speicherstruktur mit Elektroden im Einklang mit einigen Ausführungsformen dar.
  • Die 33A und 33B stellen eine Draufsicht und eine Querschnittsansicht eines Zwischenschritts bei der Herstellung einer Speicherstruktur mit Elektroden im Einklang mit einigen Ausführungsformen dar.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Die folgende Offenbarung stellt zahlreiche verschiedene Ausführungsformen, oder Beispiele, zum Umsetzen verschiedener Merkmale der Erfindung bereit. Nachfolgend sind spezifische Beispiele von Komponenten und Anordnungen beschrieben, um die vorliegende Offenbarung zu vereinfachen. Dabei handelt es sich selbstverständlich nur um Beispiele, welche keinesfalls als Einschränkung auszulegen sind. Zum Beispiel kann die Bildung eines ersten Elements über oder auf einem zweiten Element in der folgenden Beschreibung Ausführungsformen umfassen, in welchen das erste und das zweite Element in direktem Kontakt miteinander gebildet sind, kann jedoch auch Ausführungsformen umfassen, in welchen zusätzliche Elemente derart zwischen dem ersten Element und dem zweiten Element gebildet sein können, dass das erste und das zweite Element nicht in direktem Kontakt miteinander sein können. Darüber hinaus kann die vorliegende Offenbarung Bezugsziffern und/oder -zeichen in den verschiedenen Beispielen wiederholen. Diese Wiederholung dient dem Zweck der Vereinfachung und Klarheit, und schreibt für sich selbst keine Beziehung zwischen den verschiedenen erörterten Ausführungsformen und/oder Gestaltungen vor.
  • Ferner können Begriffe räumlicher Beziehungen, wie zum Beispiel „darunter“, „unterhalb“, „niedrig“, „oberhalb“, „obere/r/s“ und dergleichen, hierin zum Zweck einer einfacheren Beschreibung der Beziehung eines in den Figuren dargestellten Elements oder Merkmals zu (einem) anderen Element(en) oder Merkmal(en) verwendet werden. Die Begriffe räumlicher Beziehungen sollen dazu dienen, verschiedene Ausrichtungen der Vorrichtung bei der Verwendung oder im Betrieb zusätzlich zur in den Figuren abgebildeten Ausrichtung einzuschließen. Die Vorrichtung kann anders ausgerichtet (um 90 Grad gedreht oder in anderen Ausrichtungen) angeordnet sein, und die hierin verwendeten Begriffe räumlicher Beziehungen können somit auch dementsprechend ausgelegt werden.
  • Ausführungsformen werden nun unter Bezugnahme auf bestimmte Ausführungsformen beschreiben, wobei resistive Direktzugriffsspeichervorrichtungen (RRAM-Vorrichtungen) eine Anordnung von Speicherstrukturen aufweisen, welche zwei vertikal gestapelte Bit-Leitungen und zwei vertikal gestapelte Wortleitungen aufweisen. Die Bit-Leitungen können zwischen den Wortleitungen angeordnet sein, und die Wortleitungen sind mit Steuerwortleitungen verbunden, welche sich über entgegengesetzte Seiten der Bit-Leitungen erstrecken. Auf diese Weise weist jede der Speicherstrukturen vier unabhängig voneinander steuerbare Speicherzellen auf. In einigen Fällen kann eine Speicherstruktur gemäß der hierin beschriebenen eine erhöhte Speicherzellendichte einer Speicheranordnung ermöglichen, ohne die Fläche der Speicheranordnung zu vergrößern. Darüber hinaus beschreiben einige der Ausführungsformen hierin Speicherstrukturen, in welchen jede der Speicherzellen eine Elektrode mit einer vorstehenden Spitze aufweist, wobei die Elektrode mit einer Bit-Leitung verbunden ist. In einigen Fällen verursacht die vorstehende Spitze der Elektrode während des Betriebs der Vorrichtung ein lokalisiertes elektrisches Feld, welches bewirken kann, dass ein physikalischer Mechanismus des resistiven Speichers in einem stärker in der Nähe der vorstehenden Spitze lokalisierten Bereich stattfindet. Dies kann die Reproduzierbarkeit der Vorrichtung verbessern und eine höhere Gleichmäßigkeit des Speicherzellenbetriebs sowie einen einheitlichen Betrieb der Speicherzellen bereitstellen.
  • Die 1A bis 14 stellen Zwischenschritte bei der Bildung einer Halbleitervorrichtung 350 (siehe 14) dar, welche eine Speicherstruktur 250 (siehe 12A - 12C) im Einklang mit einigen Ausführungsformen aufweist. In den 1A bis 12B sind Figuren mit einem „A“ am Ende ihrer Bezeichnung Draufsichten, welche entlang des Querschnitts A - A', welcher in der entsprechenden Figur mit der Bezeichnung „B“ gezeigt ist, dargestellt sind. Desgleichen sind Figuren mit einem „B“ am Ende ihrer Bezeichnung entlang des Querschnitts B - B', welcher in der entsprechenden Figur mit der Bezeichnung „A“ gezeigt ist, dargestellt. Zum Beispiel stellt 1A eine Draufsicht von oben der Struktur dar, welche in 1B am in 1B angezeigten Querschnitt A - A' gezeigt ist, und 1B stellt eine Querschnittsansicht der in 1-A gezeigten Struktur entlang des in 1A angezeigten Querschnitts B - B' dar.
  • Zunächst unter Bezugnahme auf die 1A - 1B wird im Einklang mit einigen Ausführungsformen eine erste Wortleitung 103 über einem Substrate 101 gebildet. Das Substrat 101 kann ein Halbleitersubstrat, wie zum Beispiel ein Grundhalbleiter, ein Halbleiter-auf-Isolator-Substrat (SOI-Substrat) oder dergleichen, sein, welches dotiert (z.B. mit einem p- oder einem n-Dotierstoff) oder undotiert sein kann. Das Substrat 101 kann ein Wafer, wie zum Beispiel ein Siliziumwafer, sein. Im Allgemeinen ist ein SOI-Substrat eine Schicht aus einem Halbleitermaterial gebildet auf einer Isolatorschicht. Die Isolatorschicht kann zum Beispiel eine vergrabene Oxidschicht (BOX-Schicht), eine Siliziumoxidschicht oder dergleichen sein. Die Isolatorschicht ist an einem Substrat, typischerweise einem Silizium- oder Glassubstrat, bereitgestellt. Andere Substrate, wie zum Beispiel ein mehrschichtiges oder ein Gradientensubstrat, können ebenfalls verwendet werden. In einigen Ausführungsformen kann das Halbleitermaterial des Substrats 101 Silizium; Germanium; einen Verbundhalbleiter aufweisend Siliziumkarbid, Galliumarsenid, Galliumphosphid, Indiumphosphid, Indiumarsenid und/oder Indiumantimonid; einen Legierungshalbleiter aufweisend Silizium-Germanium, Galliumarsenidphosphid, Aluminium-Indiumarsenid, Aluminium-Galliumarsenid, Gallium-Indiumarsenid, Gallium-Indiumphosphid und/oder Gallium-Indiumarsenidphosphid; oder Kombinationen davon enthalten.
  • Darüber hinaus kann das Substrat 101 aktive Vorrichtungen (nicht separat dargestellt) gebildet innerhalb des und/oder über dem Substrat/s 101 aufweisen, und kann erste Metallisierungsschichten 102 über den aktiven Vorrichtungen aufweisen. Wie angemessen geschulte Fachleute erkennen werden, können die aktiven Vorrichtungen eine große Vielfalt aktiver Vorrichtungen und passiver Vorrichtungen, wie zum Beispiel Transistoren, Kondensatoren, Widerstände, dergleichen oder Kombinationen davon, aufweisen. Die aktiven Vorrichtungen können dazu verwendet werden, die erwünschten strukturellen und funktionellen Anforderungen für eine Halbleitervorrichtung zu erzeugen, und können unter Verwendung beliebiger geeigneter Techniken gebildet werden. Zum Beispiel können die aktiven Vorrichtungen eine oder mehrere Vorrichtungen, wie zum Beispiel Dioden, Fotodioden, Sicherungen, Komplementärmetalloxid-Halbleitertransistoren (CMOS-Transistoren), Finnenfeldeffekttransistoren (FinFETs), Nanostrukturen-Feldeffekttransistoren (zum Beispiel Nanoblatt-, Nanodraht-, Rundum-Gate-Transistoren oder ähnliches) (NSFETs), dergleichen oder Kombinationen davon, aufweisen.
  • Die ersten Metallisierungsschichten 102 werden über den aktiven Vorrichtungen gebildet, und können die verschiedenen aktiven Vorrichtungen verbinden, um eine funktionelle Schaltung zu bilden. In einer Ausführungsform weisen die ersten Metallisierungsschichten 102 abwechselnde Schichten aus dielektrischem Material und leitfähigem Material auf, und können unter Verwendung beliebiger geeigneter Techniken (zum Beispiel Abscheidung, Damaszener, Doppeldamaszener oder dergleichen) gebildet werden. Die dielektrischen Schichten können intermetallische dielektrische Schichten (IMDs) sein, und eine oder mehrere der dielektrischen Schichten können dielektrisches Material mit niedrigem k-Wert, dielektrisches Material mit nicht niedrigem k-Wert, Oxid, Nitride, Polymer, dergleichen oder Kombinationen davon sein. In einigen Ausführungsformen können eine oder mehrere der dielektrischen Schichten aus einem Material ähnlich jenem der ersten dielektrischen Schicht 105, welche nachfolgend beschrieben wird, gebildet sein.
  • Die leitfähigen Schichten können Metallisierungsstrukturen sein, und können leitfähige Elemente aufweisen, welche miteinander verbunden und in der einen oder den mehreren dielektrischen Schichten eingebettet sind. Die leitfähigen Elemente können Mehrfachschichten aus Leiterbahnen, leitfähigen Durchkontaktierungen und/oder leitfähigen Kontakten aufweisen. Die leitfähigen Durchkontaktierungen können in den dielektrischen Schichten gebildet werden, um die Leiterbahnen in verschiedenen Schichten elektrisch zu verbinden. Das leitfähige Material kann ein oder mehrere Metalle, Metalllegierungen oder eine Kombination davon enthalten, und kann unter Verwendung geeigneter Techniken abgeschieden werden. Als ein repräsentatives Beispiel sind die ersten Metallisierungsschichten 102 in den 1A - 1B derart gezeigt, dass sie eine Leiterbahn 111, eine dielektrische Schicht 110 über der Leiterbahn 111, und eine leitfähige Durchkontaktierung 113, welche sich durch die dielektrische Schicht 110 erstreckt, um die Leiterbahn 111 elektrisch zu verbinden, aufweisen. In einigen Ausführungsformen kann die Leiterbahn 111 ein Teil einer Logikschaltung oder einer Schaltung eines anderen Typs sein. Zum Beispiel können die ersten Metallisierungsschichten 102 vier Metallisierungsschichten aufweisen, und die Leiterbahn kann ein Teil der vierten Metallisierungsschicht sein, obwohl die ersten Metallisierungsschichten 102 eine beliebige geeignete Anzahl von Metallisierungsschichten aufweisen können. Hierbei handelt es sich um Beispiele, wobei eine beliebige geeignete Anzahl von leitfähigen Schichten, dielektrischen Schichten oder leitfähigen Durchkontaktierungen verwendet werden kann.
  • Gemäß einigen Ausführungsformen können die ersten Wortleitungen 103 der Speicherstruktur 250 über den ersten Metallisierungsschichten 102 gebildet werden. In einigen Ausführungsformen können die ersten Wortleitungen 103 durch die leitfähigen Durchkontaktierungen 113 elektrisch mit den ersten Metallisierungsschichten 102 verbunden sein. Die ersten Wortleitungen 103 können zum Beispiel gebildet werden, indem zuerst eine erste dielektrische Schicht 105 über den ersten Metallisierungsschichten 102 gebildet wird. Die erste dielektrische Schicht 105 kann ein oder mehrere dielektrische Materialien, wie zum Beispiel dotiertes oder undotiertes Siliziumoxid, Siliziumnitrid, Siliziumoxynitrid, Siliziumkarbid, dotiertes Silikatglas, fließbares Oxid, andere Materialien mit hohem k-Wert, Materialien mit niedrigem k-Wert, dergleichen oder Kombinationen davon, enthalten. In einer Ausführungsform enthält die erste dielektrische Schicht 105 ein Material, wie zum Beispiel Bor-Phosphor-Silikatglas (BPSG), obwohl beliebige geeignete Dielektrika verwendet werden können, welche jene, welche oben für die dielektrischen Schichten der ersten Metallisierungsschichten 102 beschrieben worden sind, umfassen können. Die erste dielektrische Schicht 105 kann unter Verwendung eines beliebigen geeigneten Prozesses, wie zum Beispiel CVD, PVD, PECVD, ALD oder dergleichen, gebildet werden. In einigen Ausführungsformen wird die erste dielektrische Schicht 105 unter Verwendung eines chemisch-mechanischen Polierprozesses (CMP-Prozesses), eines Schleifprozesses oder dergleichen planarisiert.
  • Nach dem Bilden der ersten dielektrischen Schicht 105 können die ersten Wortleitungen 103 in einigen Ausführungsformen innerhalb der ersten dielektrischen Schicht 105 gebildet werden. Auf diese Weise kann die erste dielektrische Schicht 105 die ersten Wortleitungen 103 umgeben und isolieren. Als ein Beispielprozess können die ersten Wortleitungen 103 durch Bilden von Öffnungen innerhalb der ersten dielektrischen Schicht 105 und Abscheiden von leitfähigem Material innerhalb der Öffnungen gebildet werden. Die Öffnungen können zum Beispiel unter Verwendung eines geeigneten Fotolithografie- und Ätzprozesses gebildet werden. In einigen Ausführungsformen weist das leitfähige Material eine optionale Auskleidungsschicht und ein leitfähiges Füllmaterial über der Auskleidungsschicht auf. Die Auskleidungsschicht kann eine Diffusionsbarriereschicht, eine Haftschicht oder dergleichen sein, und kann eine oder mehrere Schichten aus Titan, Titannitrid, Tantal, Tantalnitrid, Molybdän, Ruthenium, Rhodium, Hafnium, Iridium, Niobium, Rhenium, Wolfram, Kobalt, Aluminium, Kupfer, Legierungen derselben, Oxide derselben, dergleichen oder Kombinationen davon aufweisen. Die Auskleidungsschicht kann unter Verwendung eines geeigneten Verfahrens, wie zum Beispiel Plattieren, CVD, PVD, PECVD, ALD oder dergleichen, abgeschieden werden.
  • Nach dem Abscheiden der Auskleidungsschicht (falls vorhanden) wird das leitfähige Füllmaterial abgeschieden, um den Rest der Öffnung in der ersten dielektrischen Schicht 105 zu füllen, wodurch die ersten Wortleitungen 103 gebildet werden. Das leitfähige Füllmaterial kann ein oder mehrere leitfähige Materialien, wie zum Beispiel Wolfram, Kobalt, Aluminium, Nickel, Kupfer, Silber, Gold, Molybdän, Ruthenium, Molybdännitrid, Legierungen davon, dergleichen oder Kombinationen davon, enthalten. Das leitfähige Füllmaterial kann unter Verwendung eines geeigneten Prozesses, wie zum Beispiel Plattieren, CVD, PVD, PECVD, ALD oder dergleichen, abgeschieden werden. In einigen Ausführungsformen kann ein Planarisierungsprozess (zum Beispiel CMP und/oder Schleifen) durchgeführt werden, um überschüssiges leitfähiges Material zu entfernen.
  • In anderen Ausführungsformen können die ersten Wortleitungen 103 unter Verwendung anderer Technikgen gebildet werden. Zum Beispiel kann das leitfähige Material der ersten Wortleitungen 103 über den ersten Metallisierungsschichten 102 abgeschieden und dann unter Verwendung geeigneter Fotolithografie- und Ätztechniken zum Bilden der ersten Wortleitungen 103 strukturiert werden. Das Material der ersten dielektrischen Schicht 105 kann dann über den ersten Wortleitungen 103 abgeschieden werden. Dann kann ein Planarisierungsprozess ausgeführt werden, um überschüssiges Material zu entfernen. Diese und alle andere geeigneten Techniken gelten als zur Gänze im Umfang der vorliegenden Offenbarung enthalten. In einigen Ausführungsformen können die ersten Wortleitungen 103 derart gebildet werden, dass sie eine Dicke T1 im Bereich von ungefähr 80 nm bis ungefähr 180 nm oder eine Breite W1 im Bereich von ungefähr 40 nm bis ungefähr 80 nm aufweisen. In einigen Ausführungsformen können benachbarte erste Wortleitungen 103 um einen Abstand S1 voneinander entfernt sein, welcher im Bereich von ungefähr 40 nm bis ungefähr 80 nm liegt. Andere Formen, Dimensionen, Dicken, Breiten oder Abstände sind möglich, und die ersten Wortleitungen 103 können eine andere Anzahl oder Anordnung aufweisen als die hier gezeigten.
  • In einigen Ausführungsformen kann eine zweite dielektrische Schicht 107 über den ersten Wortleitungen 103 gebildet werden, und erste Durchkontaktierungen 109 können derart gebildet werden, dass sie sich durch die zweite dielektrische Schicht 107 erstrecken, um die ersten Wortleitungen 103 elektrisch zu verbinden. Die zweite dielektrische Schicht 107 kann unter Verwendung ähnlicher Materialien und ähnlicher Prozesse, wie jenen, welche oben für die erste dielektrische Schicht 105 beschrieben sind, gebildet werden. Es können jedoch beliebige geeignete Materialien oder Techniken verwendet werden.
  • In einigen Ausführungsformen können die ersten Durchkontaktierungen 109 unter Verwendung ähnlicher Materialien und Prozesse wie oben für die ersten Wortleitungen 103 beschrieben worden sind, gebildet werden. Zum Beispiel können die ersten Durchkontaktierungen 109 gebildet werden, indem Öffnungen in der zweiten dielektrischen Schicht 107 gebildet werden, die Öffnungen mit leitfähigem Material gefüllt werden, und dann ein Planarisierungsprozess ausgeführt wird, um überschüssiges leitfähiges Material zu entfernen. Es können jedoch beliebige geeignete Materialien oder Techniken verwendet werden. In einigen Ausführungsformen können die ersten Durchkontaktierungen 109 eine Dicke im Bereich von ungefähr 30 nm bis ungefähr 100 nm aufweisen, und können eine Breite oder Länge im Bereich von ungefähr 40 nm bis ungefähr 80 nm aufweisen. Andere Formen, Dimensionen, Dicken, Breiten, Längen oder Abstände sind möglich, und die ersten Durchkontaktierungen 109 können eine andere Anzahl oder Anordnung aufweisen als die hier gezeigten.
  • Die 2A - 2B stellen die Abscheidung von Bit-Leitungsschichten 202 im Einklang mit einigen Ausführungsformen dar. Die Bit-Leitungsschichten 202 werden anschließend strukturiert, um erste Bit-Leitungen 201 und zweite Bit-Leitungen 209 (siehe die 3A - 3B) der Speicherstruktur 250 (siehe die 12A - 12C) im Einklang mit einigen Ausführungsformen zu bilden. In einigen Ausführungsformen können die Bit-Leitungsschichten 202 ein erstes Bit-Leitungsmaterial 201, eine erste Haftschicht 203, eine Isolierschicht 205, eine zweite Haftschicht 207 und ein zweites Bit-Leitungsmaterial 209 aufweisen. Das erste Bit-Leitungsmaterial 201 kann ein leitfähiges Material, wie zum Beispiel Wolfram, Kobalt, Aluminium, Nickel, Kupfer, Silber, Gold, Legierungen davon, dergleichen oder Kombinationen davon, enthalten. Das leitfähige Material kann unter Verwendung akzeptabler Prozesse, wie zum Beispiel Plattieren, CVD, PVD, PECVD, ALD oder dergleichen, abgeschieden werden. Es können jedoch beliebige geeignete Materialien oder Abscheidungstechniken verwendet werden. In einigen Ausführungsformen kann das erste Bit-Leitungsmaterial 201 eine Dicke im Bereich von ungefähr 30 nm bis ungefähr 50 nm aufweisen, obwohl auch andere Dicken möglich sind.
  • Die erste Haftschicht 203 kann dann auf dem ersten Bit-Leitungsmaterial 201 abgeschieden werden, um die Haftung zwischen dem ersten Bit-Leitungsmaterial 201 und der darüberliegenden Isolierschicht 205 im Einklang mit einigen Ausführungsformen zu verbessern. Die erste Haftschicht 203 kann Titan, Titannitrid, Tantal, Tantalnitrid, Kohlenstoff, dergleichen oder Kombinationen davon enthalten. Die erste Haftschicht 203 kann unter Verwendung akzeptabler Prozesse, wie zum Beispiel Plattieren, CVD, PVD, PECVD, ALD oder dergleichen, abgeschieden werden. Es können jedoch beliebige geeignete Materialien oder Abscheidungstechniken verwendet werden. In einigen Ausführungsformen kann die erste Haftschicht 203 eine Dicke im Bereich von ungefähr 2 nm bis ungefähr 5 nm aufweisen, obwohl andere Dicken möglich sind.
  • Dann kann im Einklang mit einigen Ausführungsformen die Isolierschicht 205 an der ersten Haftschicht 203 abgeschieden werden. Die Isolierschicht 205 isoliert die ersten Bit-Leitungen 201 elektrisch von den zweiten Bit-Leitungen 209 (siehe die 3A - 3B). In einigen Ausführungsformen kann die Isolierschicht 205 ein Material ähnlich jenem sein, welches zuvor für die erste dielektrische Schicht 105 beschrieben worden ist. Zum Beispiel kann die Isolierschicht 205 ein Oxidmaterial sein, obwohl andere Materialien möglich sind. Die Isolierschicht 205 kann unter Verwendung akzeptabler Prozesse, wie jenen, welche zuvor für die erste dielektrische Schicht 105 beschrieben worden sind, abgeschieden werden. Es können jedoch beliebige geeignete Materialien oder Abscheidungstechniken verwendet werden. In einigen Ausführungsformen kann die Isolierschicht 205 eine Dicke im Bereich von ungefähr 20 nm bis ungefähr 30 nm aufweisen, obwohl andere Dicken möglich sind.
  • Dann kann im Einklang mit einigen Ausführungsformen die zweite Haftschicht 207 an der Isolierschicht 205 abgeschieden werden. Die zweite Haftschicht 207 kann eine verbesserte Haftung zwischen der Isolierschicht 205 und dem darüberliegenden zweiten Bit-Leitungsmaterial 209 bereitstellen. Die zweite Haftschicht 207 kann Materialen ähnlichen jenen enthalten, welche für die erste Haftschicht 203 beschrieben worden sind, und kann unter Verwendung ähnlicher Prozesse abgeschieden werden. Zum Beispiel kann die zweite Haftschicht 207 eine Dicke im Bereich von ungefähr 2 nm bis ungefähr 5 nm aufweisen, obwohl andere Dicken möglich sind.
  • Dann kann im Einklang mit einigen Ausführungsformen das zweite Bit-Leitungsmaterial 209 an der zweiten Haftschicht 207 abgeschieden werden. Das zweite Bit-Leitungsmaterial 209 kann Materialen ähnlichen jenen enthalten, welche für das erste Bit-Leitungsmaterial 201 beschrieben worden sind, und kann unter Verwendung ähnlicher Prozesse abgeschieden werden. Zum Beispiel kann das zweite Bit-Leitungsmaterial 209 eine Dicke im Bereich von ungefähr 30 nm bis ungefähr 50 nm aufweisen, obwohl auch andere Dicken möglich sind.
  • Zur Verwendung während nachfolgender Strukturierungsschritte kann in einigen Ausführungsformen eine Hartmaske 210 über den Bit-Leitungsschichten 202 abgeschieden werden. Die Hartmaske 210 kann ein Material, wie zum Beispiel Siliziumnitrid, Siliziumoxid, Siliziumoxynitrid, SiCON, SiC, SiOC, dergleichen oder Kombinationen davon, sein. Die Hartmaske 210 kann unter Verwendung geeigneter Prozesse, wie zum Beispiel CVD, PVD, ALD oder dergleichen, abgeschieden werden. In einigen Ausführungsformen kann die Hartmaske 210 eine Dicke im Bereich von ungefähr 5 nm bis ungefähr 30 nm aufweisen, obwohl auch andere Dicken möglich sind.
  • Die 3A - 3B stellen ein Strukturieren der Bit-Leitungsschichten 202 zum Bilden der Bit-Leitungsstapel 204 im Einklang mit einigen Ausführungsformen dar. Die Bit-Leitungsstapel 204 weisen im Einklang mit einigen Ausführungsformen erste Bit-Leitungen 201 gebildet aus dem ersten Bit-Leitungsmaterial 201 und zweite Bit-Leitungen 209 gebildet aus dem zweiten Bit-Leitungsmaterial 209 auf. Die ersten Bit-Leitungen 201 und die zweiten Bit-Leitungen 209 können zum Beispiel durch Strukturieren der Bit-Leitungsschichten 202 unter Verwendung geeigneter fotolithografischer Maskierungs- und Ätzprozesse gebildet werden. Zum Beispiel kann ein Fotolack (in den Figuren nicht abgebildet) über der Hartmaske 210 (siehe die 2A - 2B) gebildet und unter Verwendung akzeptabler Fotolithografietechniken strukturiert werden. Die Struktur des Fotolacks kann dann unter Verwendung eines akzeptablen Ätzprozesses, wie zum Beispiel Trockenätzen, Nassätzen, reaktives Ionenätzen (RIE), Neutralstrahlätzen (NBE), dergleichen oder eine Kombination davon, auf die Hartmaske 210 übertragen werden. Der Ätzprozess kann anisotrop sein. In einigen Ausführungsformen kann der Fotolack dann zum Beispiel unter Verwendung eines Veraschungsprozesses entfernt werden.
  • Die Struktur der Hartmaske 210 kann dann unter Verwendung eines oder mehrerer akzeptabler Ätzprozesse, wie zum Beispiel Nassätzen, Trockenätzen, RIE, NBE, dergleichen oder eine Kombination davon, auf die Bit-Leitungsschichten 202 übertragen werden. Der Ätzprozess kann anisotrop erfolgen. Auf diese Weise wird die Struktur der Hartmaske 210 durch die Bit-Leitungsschichten 202 erweitert, wodurch das erste Bit-Leitungsmaterial 201 derart strukturiert wird, dass es die ersten Bit-Leitungen 201 definiert, und das zweite Bit-Leitungsmaterial 209 derart strukturiert wird, dass es die zweiten Bit-Leitungen 209 definiert. In einigen Ausführungsformen können eine oder mehrere Schichten der Bit-Leitungsschichten 202 unter Verwendung eines anderen Ätzprozesses als eine oder mehrere andere Schichten der Bit-Leitungsschichten 202 geätzt werden. In einigen Ausführungsformen kann die Hartmaske 210 durch die Ätzprozesse entfernt werden. In anderen Ausführungsformen kann die Hartmaske 210 nach dem Strukturieren der Bit-Leitungsschichten entfernt werden. Zum Beispiel kann die Hartmaske 210 unter Verwendung eines Nassätzprozesses, eines Trockenätzprozesses, einen Planarisierungsprozesses, dergleichen oder einer Kombination davon entfernt werden. In anderen Ausführungsformen wird die Hartmaske 210 nicht entfernt und verbleibt an den Bit-Leitungsstapeln 204. Ein Ausführungsformprozess, in welchem die Hartmaske 210 nicht entfernt wird, ist nachfolgend für die 15A bis 17B beschrieben.
  • Auf diese Weise können die Bit-Leitungsstapel 204 im Einklang mit einigen Ausführungsformen gebildet werden. Jeder der Bit-Leitungsstapel 204 weist eine erste Bit-Leitung 201 und eine zweite Bit-Leitung 209 auf. Jede der ersten Bit-Leitungen 201 ist durch eine Isolierschicht 205 von einer jeweiligen zweiten Bit-Leitung 209 getrennt und isoliert. In einigen Ausführungsformen weisen die Bit-Leitungsstapel 204 eine Dicke T2 in einem Bereich von ungefähr 100 nm bis ungefähr 200 nm auf. Benachbarte Bit-Leitungsstapel 204 können um einen Abstand S2 im Bereich von 45 nm bis ungefähr 100 nm voneinander entfernt sein. In einigen Ausführungsformen weisen die Bit-Leitungsstapel 204 eine Breite W2 im Bereich von ungefähr 40 nm bis ungefähr 80 nm auf. Andere Dicken, Abstände oder Breiten sind möglich. In einigen Ausführungsformen können die Bit-Leitungsstapel 204 im Wesentlichen vertikale Seitenwände aufweisen, wie in 3B gezeigt. In anderen Ausführungsformen können die Bit-Leitungsstapel 204 geneigte Seitenwände, konvexe Seitenwände, konkave Seitenwände oder Seitenwände, welche ein anderes Profil aufweisen als diese Beispiele, aufweisen. Wie in den 3A - 3B gezeigt, kann in einigen Ausführungsformen ein Paar von Bit-Leitungsstapeln 204 zwischen einem Paar erster Durchkontaktierungen 109 gebildet werden, wobei andere Anordnungen oder Gestaltungen von Bit-Leitungsstapeln 204 oder ersten Durchkontaktierungen 109 möglich sind.
  • Die 4A - 4B stellen die Abscheidung von Speichermaterial 211 und eines Selektormaterials 213 über den Bit-Leitungsstapeln 204 im Einklang mit einigen Ausführungsformen dar. Das Speichermaterial 211 kann zum Beispiel ein resistives Speichermaterial sein, welches zum Speichern digitaler Werte (zum Beispiel 0 oder 1) geeignet ist, wie zum Beispiel ein resistives Direktzugriffsspeichermaterial (RRAM- oder ReRAM-Material), ein PCRAM-Material, ein CBRAM-Material oder dergleichen. In einigen Ausführungsformen kann der Widerstand des Speichermaterials 211 durch das Anlegen angemessener Spannungen und/oder Ströme an das Speichermaterial 211 gesteuert werden. Zum Beispiel kann das Speichermaterial 211 derart gesteuert werden, dass es sich entweder in einem hochohmigen Zustand oder in einem niederohmigen Zustand befindet. Abhängig von einem Widerstandszustand des Speichermaterials 211 verändert sich ein Strom, welcher durch das Speichermaterial 211 fließt, und ein entsprechender digitaler Wert kann gespeichert werden. Der Typ und der physikalische Mechanismus der Speicherstruktur 250 (siehe die 12A - 12C) können vom jeweiligen Material des Speichermaterials 211 abhängen. Zum Beispiel können einige Typen des Speichermaterials 211 durch das Anlegen eines elektrischen Felds an das Speichermaterial 211 (zum Beispiel durch Steuern einer Spannung am Speichermaterial 211) in einen bestimmten Widerstandszustand versetzt werden, und andere Typen des Speichermaterials 211 können durch das Erwärmen des Speichermaterials 211 (zum Beispiel durch Steuern eines Stroms durch das Speichermaterial 211) in einen bestimmten Widerstandszustand versetzt werden.
  • In einigen Ausführungsformen kann das Speichermaterial 211 ein metallhaltiges dielektrisches Material mit hohem k-Wert, wie zum Beispiel ein Metalloxid, enthalten. Das Metall kann ein Übergangsmetall sein. In einigen Ausführungsformen enthält das Speichermaterial 211 HfOx, ZrOx, TaOx, TiOx, VOx, NiOx, NbOx, LaOx, CuOx, dergleichen oder eine Kombination davon. In anderen Ausführungsformen enthält das Speichermaterial 211 AlOx, SnOx, GdOx, IGZO, Ag2S, dergleichen oder eine Kombination davon. In anderen Ausführungsformen enthält das Speichermaterial 211 ein Chalkogenidmaterial, wie zum Beispiel GeS2, GeSe, AgGeSe, GeSbTe, dotiertes GeSbTe (zum Beispiel dotiert mit N, Si, C, Ga, In, dergleichen oder einer Kombination davon), dergleichen oder eine Kombination davon. In einigen Ausführungsformen kann das Speichermaterial 211 als ein konformer Film abgeschieden werden. Das Speichermaterial 211 kann durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden. Dabei handelt es sich um Beispiele, und andere Materialien oder Abscheidungstechniken sind möglich und gelten alle als im Umfang der vorliegenden Offenbarung enthalten. In einigen Ausführungsformen wird das Speichermaterial 211 an Oberflächen in einer Dicke im Bereich von ungefähr 5 nm bis ungefähr 15 nm abgeschieden, obwohl andere Dicken möglich sind.
  • Das Selektormaterial 213 wird dann im Einklang mit einigen Ausführungsformen über dem Speichermaterial 211 abgeschieden. In anderen Ausführungsformen wird das Speichermaterial 211 strukturiert, bevor das Selektormaterial 213 abgeschieden wird, eine Beispielausführungsform davon ist nachfolgend für die 18A - 22B beschrieben. In einigen Ausführungsformen ist das Selektormaterial 213 ein Material, welches einen ovonischen Schwellwertschalteffekt (OTS-Effekt) oder einen ähnlichen Effekt zeigt. In einigen Ausführungsformen enthält das Selektormaterial 213 ein Chalkogenidmaterial, welches mindestens ein Chalkogen-Anion (zum Beispiel Selen, Tellur oder dergleichen) und ein elektropositives Element (zum Beispiel Germanium, Silizium, Phosphor, Arsen, Antimon, Wismut, Zink, Stickstoff, Bor, Kohlenstoff oder dergleichen) aufweist. Zum Beispiel kann das Chalkogenidmaterial GeSb2Te5 (GST) sein, obwohl auch andere Chalkogenidmaterialien benutzt werden können. In einigen Ausführungsformen kann das Selektormaterial 213 als ein konformer Film abgeschieden werden. Das Selektormaterial 213 kann durch CVD, PVD, ALD, PECVD oder dergleichen abgeschieden werden. Dabei handelt es sich um Beispiele, und andere Materialien oder Abscheidungstechniken sind möglich und gelten alle als im Umfang der vorliegenden Offenbarung enthalten. In einigen Ausführungsformen wird das Selektormaterial 213 an Oberflächen in einer Dicke im Bereich von ungefähr 10 nm bis ungefähr 30 nm abgeschieden, obwohl andere Dicken möglich sind.
  • In den 5A - 5B werden ein oder mehrere Ätzprozesse ausgeführt, um Abschnitte des Speichermaterials 211 und des Selektormaterials 213 zu entfernen, um Speicherstapel 206 im Einklang mit einigen Ausführungsformen zu bilden. Der eine oder die mehreren Ätzprozesse können das Speichermaterial 211 und das Selektormaterial 213 von horizontalen Flächen entfernen und Abschnitte des Speichermaterials 211 und des Selektormaterials 213 an Seitenwänden der Bit-Leitungsstapel 204 im Einklang mit einigen Ausführungsformen zurücklassen. Auf diese Weise wird das Speichermaterial 211 und das Selektormaterial 213 an einem Bit-Leitungsstapel 204 vom Speichermaterial und Selektormaterial 213 an einem benachbarten Bit-Leitungsstapel 204 isoliert. Die Bit-Leitungsstapel 204 und das verbleibende Speichermaterial 211 und Selektormaterial 213 bilden die Speicherstapel 206. Das verbleibende Speichermaterial 211 und Selektormaterial 213 kann einige oder sämtliche entgegengesetzten Seitenwände der ersten Bit-Leitungen 201 bedecken, und kann einige oder sämtliche entgegengesetzten Seitenwände der zweiten Bit-Leitungen 209 bedecken. In einigen Fällen kann das Speichermaterial 211, welches an den Seitenwänden des Bit-Leitungsstapels 204 verbleibt, als „Speicherabstandselemente“ betrachtet werden, und das Selektormaterial 213, welches an den Seitenwänden der Bit-Leitungsstapel 204 verbleibt, kann als „Selektorabstandselemente“ betrachtet werden. Wie in 5B gezeigt, kann das verbleibende Speichermaterial 211 in einigen Ausführungsformen im Querschnitt ein „L-förmiges“ Profil aufweisen. Der eine oder die mehreren Ätzprozesse können zum Beispiel Nassätzen, Trockenätzen, RIE, NBE, dergleichen oder eine Kombination davon umfassen. Der Ätzprozess kann anisotrop erfolgen.
  • In den 6A - 6B wird das leitfähige Material 220 über den Speicherstapeln 206 im Einklang mit einigen Ausführungsformen abgeschieden. In einigen Ausführungsformen kann das leitfähige Material 220 ein oder mehrere Materialien ähnlich jenen, welche zuvor für die erste Wortleitung 103 (siehe die 1A - 1B) beschrieben worden sind, enthalten. Das leitfähige Material 220 kann auch unter Verwendung von Techniken ähnlich jenen, welche zuvor für die erste Wortleitung 103 beschrieben worden sind, abgeschieden werden. Andere Materialien oder Techniken sind möglich. In einigen Ausführungsformen kann ein Planarisierungsprozess (zum Beispiel CMP und/oder Schleifen) durchgeführt werden, um überschüssiges leitfähiges Material 220 zu entfernen. Nach der Planarisierung können obere Fläche des leitfähigen Materials 220, der zweiten Bit-Leitungen 209, des Speichermaterials 211 und des Selektormaterials 213 ungefähr auf derselben Ebene angeordnet sein. In einigen Ausführungsformen kann der Planarisierungsprozess auch überschüssige Abschnitte des Speichermaterials 211 und/oder des Selektormaterials 213 entfernen.
  • Die 7A - 7B stellen das Strukturieren des leitfähigen Materials 220 zum Bilden von Steuerwortleitungen 221 im Einklang mit einigen Ausführungsformen dar. Das leitfähige Material 220 kann zum Beispiel unter Verwendung geeigneter Fotolithografie- und Ätztechniken, wie zum Beispiel den zuvor beschriebenen, strukturiert werden. In einigen Ausführungsformen können die Steuerwortleitungen 221 über den ersten Wortleitungen 103 gebildet werden, wie in 7A gezeigt. In einigen Ausführungsformen können die Steuerwortleitungen 221 eine Breite W3 aufweisen, welche größer ist als die Breite W1 der ersten Wortleitungen 103 (siehe die 1A - 1B), wobei die Breite W3 in anderen Ausführungsformen ungefähr gleich oder kleiner als die Breite W1 sein kann. In einigen Ausführungsformen weisen die Steuerwortleitungen 221 eine Breite W3 im Bereich von ungefähr 40 nm bis ungefähr 80 nm auf, obwohl andere Breiten möglich sind.
  • In einigen Ausführungsformen können sich einige der Steuerwortleitungen 221 von der Seitenwand eines Speicherstapels 206 zur Seitenwand eines benachbarten Speicherstapels 206 erstrecken. Auf diese Weise können sich einige Steuerwortleitungen 221 an den Seitenwänden zwei benachbarter Speicherstapel 206 erstrecken, und einige der Steuerwortleitungen 221 können sich an der Seitenwand eines einzigen Speicherstapels 206 erstrecken. In einigen Ausführungsformen können sich die Steuerwortleitungen 221 an den entgegengesetzten Enden einer ersten Wortleitung 103 an einem einzigen betreffenden Speicherstapel 206 erstrecken, und andere Steuerwortleitungen 221 entlang der ersten Wortleitung 103 können sich jeweils an zwei benachbarten Speicherstapeln 206 erstrecken. Andere Gestaltungen oder Anordnungen sind möglich. In einigen Ausführungsformen werden einige der Steuerwortleitungen 221 über ersten Durchkontaktierungen 109 gebildet, und sind durch die ersten Durchkontaktierungen 109 mit betreffenden ersten Wortleitungen 103 elektrisch verbunden. Wie in den 7A - 7B gezeigt, werden andere Steuerwortleitungen 221 nicht über ersten Durchkontaktierungen 109 gebildet, und sind daher von den ersten Wortleitungen 103 elektrisch isoliert. In einigen Ausführungsformen können die Steuerwortleitungen 221 gebildet über einer ersten Wortleitung 103 abwechselnd mit jener ersten Wortleitung 103 verbunden oder von ihr isoliert sein. Auf diese Weise ermöglicht die Bildung der Steuerwortleitungen 221, dass Speicherzellen 260 (siehe die 12C - D) an beiden Seiten der Speicherstapel 206 gesteuert werden.
  • In den 8A - 8B wird eine dritte dielektrische Schicht 225 im Einklang mit einigen Ausführungsformen über den Steuerwortleitungen 221 abgeschieden. Die dritte dielektrische Schicht 225 kann sich über und zwischen den Steuerwortleitungen 221 erstrecken. Auf diese Weise kann die dritte dielektrische Schicht 225 die Steuerwortleitungen 221 umschließen und abtrennen, um die Steuerwortleitungen 221 zu isolieren. Die dritte dielektrische Schicht 225 kann ein Material ähnlich der ersten dielektrischen Schicht 105 oder der zweiten dielektrischen Schicht 107 sein, und kann unter Verwendung ähnlicher Techniken gebildet werden. In einigen Ausführungsformen kann ein Planarisierungsprozess (zum Beispiel CMP und/oder Schleifen) nach dem Abscheiden der dritten dielektrischen Schicht 225 ausgeführt werden. In einigen Ausführungsformen weist die dritte dielektrische Schicht 225 eine Dicke im Bereich von ungefähr 15 nm bis ungefähr 40 nm auf, obwohl andere Dicken möglich sind.
  • In den 9A - 9B werden Öffnungen 227 im Einklang mit einigen Ausführungsformen in der dritten dielektrischen Schicht 225 strukturiert. Die Öffnungen 227 können Abschnitte der Steuerwortleitungen 221 freilegen. In einigen Ausführungsformen legen die Öffnungen 227 Abschnitte jener Steuerwortleitungen 221 frei, welche von den ersten Wortleitungen 103 isoliert sind (zum Beispiel jener Steuerwortleitungen 221, welche nicht über den ersten Durchkontaktierungen 109 gebildet worden sind). Die Öffnungen 227 können unter Verwendung geeigneter Fotolithographie- und Ätztechniken strukturiert werden. Die Öffnungen 227 können Dimensionen aufweisen, welche größer, ungefähr gleich oder kleiner als die Dimensionen des ersten Durchkontaktierungen 109 sind.
  • In den 10A - 10B wird ein leitfähiges Material 231 im Einklang mit einigen Ausführungsformen über der dritten dielektrischen Schicht 225 und innerhalb der Öffnungen 227 abgeschieden. In einigen Ausführungsformen bildet das leitfähige Material 231, welches die Öffnungen 227 füllt, zweite Durchkontaktierungen 229. In einigen Ausführungsformen können die zweiten Durchkontaktierungen 229 mit einigen der Steuerwortleitungen 221, wie zum Beispiel jenen Steuerwortleitungen 221, welche nicht mit den ersten Wortleitungen 103 elektrisch verbunden sind, elektrisch verbunden werden. Das leitfähige Material 231 kann ein oder mehrere Materialien wie jene, welche zuvor für die ersten Wortleitungen 103 beschrieben worden sind, enthalten, und kann unter Verwendung ähnlicher Techniken abgeschieden werden. Zum Beispiel kann das leitfähige Material 231 Wolfram enthalten, welches in einigen Ausführungsformen unter Verwendung von CVD abgeschieden wird, obwohl andere Materialien und Abscheidungstechniken möglich sind. In einigen Ausführungsformen kann ein Planarisierungsprozess (zum Beispiel CMP und/oder Schleifen) am leitfähigen Material 231 nach der Abscheidung ausgeführt werden. In einigen Ausführungsformen weist das leitfähige Material 231 an der dritten dielektrischen Schicht 225 eine Dicke im Bereich von ungefähr 30 nm bis ungefähr 60 nm auf, obwohl andere Dicken möglich sind.
  • In den 11A - 11B wird das leitfähige Material 231 strukturiert, um zweite Wortleitungen 233 im Einklang mit einigen Ausführungsformen zu bilden. Das leitfähige Material 231 kann zum Beispiel unter Verwendung geeigneter Fotolithografie- und Ätztechniken, wie zum Beispiel den zuvor beschriebenen, strukturiert werden. In einigen Ausführungsformen können die zweiten Wortleitungen 233 über den ersten Wortleitungen 103 und den Steuerwortleitungen 221 gebildet werden, wie in 11A gezeigt. In einigen Ausführungsformen können zweiten Wortleitungen 233 eine Breite W4 aufweisen, welche größer ist als die Breite W1 der ersten Wortleitungen 103 (siehe die 1A - 1B) oder die Breite W3 der Steuerwortleitungen 221, wobei die Breite W4 in anderen Ausführungsformen ungefähr gleich oder kleiner als die Breite W1 oder die Breite W3 sein kann. In einigen Ausführungsformen weisen die zweiten Wortleitungen 233 eine Breite W4 im Bereich von ungefähr 40 nm bis ungefähr 100 nm auf, obwohl andere Breiten möglich sind. In einigen Ausführungsformen sind benachbarte zweite Wortleitungen 233 um einen Abstand S3 voneinander getrennt, welcher im Bereich von ungefähr 40 nm bis ungefähr 100 nm liegt, obwohl andere Trennungsabstände möglich sind.
  • In einigen Ausführungsformen sind die zweiten Wortleitungen 233, welche über zweiten Durchkontaktierungen 229 gebildet werden, durch die zweiten Durchkontaktierungen 229 mit entsprechenden Steuerwortleitungen 221 elektrisch verbunden. Wie in den 11A - 11B gezeigt, sind die zweiten Wortleitungen 233 durch die zweiten Durchkontaktierungen 229 mit einigen Steuerwortleitungen 221 elektrisch verbunden, und die ersten Wortleitungen 103 sind durch die ersten Durchkontaktierungen 109 mit anderen Steuerwortleitungen 221 elektrisch verbunden. In einigen Ausführungsformen können die Steuerwortleitungen 221 entlang einer zweiten Wortleitung 233 abwechselnd mit einer entsprechenden ersten Wortleitung 103 oder mit jener zweiten Wortleitung 233 verbunden sein. Auf diese Weise kann eine Seite eines Speicherstapels 206 durch eine Steuerwortleitung 221 bedeckt sein, welche mit einer ersten Wortleitung 103 elektrisch verbunden ist, und die andere Seite des Speicherstapels 206 kann durch eine Steuerwortleitung 221 bedeckt sein, welche mit einer zweiten Wortleitung 233 elektrisch verbunden ist. In anderen Ausführungsformen können die zweiten Durchkontaktierungen 229 gebildet werden, indem von jenen der zweiten Wortleitungen 233 unabhängige Bearbeitungs- oder Abscheidungsschritte verwendet werden.
  • In den 12A - 12D wird eine vierte dielektrische Schicht 235 über den zweiten Wortleitungen 233 abgeschieden, wodurch eine Speicherstruktur 250 im Einklang mit einigen Ausführungsformen gebildet wird. Die vierte dielektrische Schicht 235 kann sich über und zwischen den zweiten Wortleitungen 233 erstrecken. Auf diese Weise kann die vierte dielektrische Schicht 235 die zweiten Wortleitungen 233 umschließen und abtrennen, um die zweiten Wortleitungen 233 zu isolieren. Die vierte dielektrische Schicht 235 kann ein Material ähnlich der ersten dielektrischen Schicht 105, der zweiten dielektrischen Schicht 107 oder der dritten dielektrischen Schicht 225 sein, und kann unter Verwendung ähnlicher Techniken gebildet werden. In einigen Ausführungsformen kann ein Planarisierungsprozess (zum Beispiel CMP und/oder Schleifen) nach dem Abscheiden der vierten dielektrischen Schicht 235 ausgeführt werden Nach dem Ausführen des Planarisierungsprozesses können obere Flächen der vierten dielektrischen Schicht 235 und der zweiten Wortleitungen 233 ungefähr auf derselben Ebene angeordnet sein.
  • 12C stellt eine Speicherstruktur 250 ähnlich jener dar, welche in 12B gezeigt ist, außer dass verschiedene Elemente/Merkmale zur Erklärung beschriftet worden sind. Zum Beispiel zeigt 12C einen ersten Speicherstapel 206A und einen zweiten Speicherstapel 206B, von denen jeder eine erste Bit-Leitung 201 (BL1) und eine zweite Bit-Leitung 209 (BL2) aufweist, und von denen jeder eine erste Steuerwortleitung 221 (WLC1) an einer Seite und eine zweite Steuerwortleitung 221 (WLC2) an der anderen Seite aufweist. Die ersten Steuerwortleitungen 221 (WLCi) sind mit einer ersten Wortleitung 103 (WL1) verbunden, und die zweiten Steuerwortleitungen 221 (WLC2) sind mit einer zweiten Wortleitung 233 (WL2) verbunden. Wie in 12C gezeigt, bilden jeder der Speicherstapel 206 und dessen benachbarte Steuerwortleitungen 221 (WLCi, WLC2) vier Speicherzellen 260A, 260B, 260C und 260D. Zum Beispiel werden die Speicherzellen 260B und 260D über den Speicherzellen 260A beziehungsweise 260C gebildet. Die Speicherzellen 260A und 260B werden an einer Seite eines Speicherstapels 206 gebildet und weisen unterschiedliche Bereiche derselben Schichten von Speichermaterial 211 und Selektormaterial 213 auf, welche an jener Seite abgeschieden worden sind, und die Speicherzellen 260C und 260D werden an der anderen Seite des Speicherstapels 206 gebildet und weisen unterschiedliche Bereiche derselben Schichten von Speichermaterial 211 und Selektormaterial 213 auf, welche an jener Seite abgeschieden worden sind. Unter Verwendung der hierin beschriebenen Techniken können separate Speicherzellen 260 an beiden Seiten eines Speicherstapels 206 gebildet werden, was die Dichte der Speicherzellen in einer Speicherstruktur oder Speichervorrichtung erhöhen kann.
  • Lese- und Schreiboperationen können an jeder der vier Speicherzellen 260A - D unabhängig voneinander ausgeführt werden, indem die erste Bit-Leitung 201 (BL1), die zweite Bit-Leitung 209 (BL2), die erste Steuerwortleitung 221 (WLC1) und die zweite Steuerwortleitung 221 (WLC2) verwendet werden. Zum Beispiel kann die Speicherzelle 260A des ersten Speicherstapels 206A durch Anlegen von Vorspannungen an die erste Wortleitung 103 (WL1) und die erste Bit-Leitung 201 (BL1) gesteuert werden. Die erste Wortleitung 103 (WL1) ist durch die erste Durchkontaktierung 109 (VIA1) mit der ersten Steuerwortleitung 221 (WLC1) elektrisch verbunden, wodurch ein Vorspannen der ersten Wortleitung 103 (WL1) ermöglicht, auch die erste Steuerwortleitung 221 (WLC1) vorzuspannen. Auf diese Weise wird eine entsprechende Spannungsdifferenz an den Abschnitten des Speichermaterials 211 und des Selektormaterials 213 gebildet, welche zwischen der ersten Bit-Leitung 201 (BL1) und der ersten Steuerwortleitung 221 (WLCi) angeordnet sind. In einigen Ausführungsformen ermöglicht das Anlegen angemessener Vorspannungen auf diese Weise, dass die Lese- und Schreiboperationen an der Speicherzelle 260A unabhängig von den benachbarten Speicherzellen 260B - D ausgeführt werden. Desgleichen kann die Speicherzelle 260B durch Anlegen von Vorspannungen an die zweite Bit-Leitung 209 (BL2) und die erste Wortleitung 103 (WLi) gesteuert werden, die Speicherzelle 260C kann durch Anlegen von Vorspannungen an die erste Bit-Leitung 201 (BL1) und die zweite Wortleitung 233 (WL2) gesteuert werden, und die Speicherzelle 260D kann durch Anlegen von Vorspannungen an die zweite Bit-Leitung 209 (BL2) und die zweite Wortleitung 233 (WL2) gesteuert werden. Auf diese Weise kann eine beliebige Speicherzelle 260 einer Speicheranordnung 262 (siehe 12D) durch Vorspannen der betreffenden Bit-Leitung 201/209 und der betreffenden Wortleitung 103/233 gesteuert werden.
  • Wie oben beschrieben, werden in einigen Ausführungsformen separate Wortleitungen (zum Beispiel die ersten Wortleitungen 103 und die zweiten Wortleitungen 233) als zwei separate Schichten oberhalb und unterhalb der Steuerwortleitungen 221 gebildet. Auf diese Weise kann eine Wortleitung (zum Beispiel eine erste Wortleitung 103) Speicherzellen 260A - B steuern, welche an einer Seite der Bit-Leitungen 201/209 angeordnet sind, und eine weitere Wortleitung (zum Beispiel eine zweite Wortleitung 233) kann die Speicherzellen 260C - D steuern, welche an einer zweiten Seite der Bit-Leitungen 201/209 angeordnet sind. Somit kann die Anzahl von Speicherzellen 260 durch Anordnen separater Wortleitungen in unterschiedlichen Schichten innerhalb einer Fläche derselben Größe ohne eine Flächeneinbuße sowie ohne die Verwendung von Dummy-Zellen verdoppelt werden. Darüber hinaus kann die Anzahl von Speicherzellen 260 durch Bilden separater Bit-Leitungen 201/209 innerhalb einer Fläche derselben Größe und ohne eine Flächeneinbuße erneut verdoppelt werden. Auf diese Weise können die hierin beschriebenen Techniken in einigen Fällen ein Erhöhen der Speicherdichte einer Speicherstruktur oder Speichervorrichtung bis zum Vierfachen ermöglichen. Andere Gestaltungen oder Dichten sind möglich.
  • 12D stellt eine erweiterte Draufsicht einer Speicheranordnung 262 aufweisend Speicherzellen 260 im Einklang mit einigen Ausführungsformen dar. Zur Verdeutlichung sind in der Draufsicht von 12D einige Elemente/Merkmale nicht gezeigt. 12D zeigt auch einen Beispielreferenzquerschnitt C - C', welcher der in 12C gezeigten Querschnittsansicht entsprechen kann. Die Speicheranordnung 262 weist eine Mehrzahl von Speicherzellen 260 auf, welche unter Verwendung entsprechender Bit-Leitungen 201/209 und Wortleitungen 103/233 unabhängig voneinander gesteuert werden können, wie zuvor beschrieben. Die Speicherzellen 260B sind oberhalb entsprechender Speicherzellen 260A angeordnet und überlappen diese, und die Speicherzellen 260D sind oberhalb entsprechender Speicherzellen 260C angeordnet und überlappen diese. Wie in 12D gezeigt, können die Speicherzellen 260 in einer Anordnung von Reihen und Spalten angeordnet sein. In einigen Ausführungsformen sind die ersten Wortleitungen 103 und die zweiten Wortleitungen 233 parallel zueinander, und die Bit-Leitungen 201/209 sind lotrecht zu den Wortleitungen 103/233. Zusätzliche Speicherstrukturen 250 können ferner vertikal gestapelt werden, um eine dreidimensionale Speicheranordnung zu schaffen, und somit die Vorrichtungsdichte zu erhöhen. In einigen Ausführungsformen kann die Speicheranordnung 262 im Back-End-of-Line (BEOL) eines Halbleiter-Dies angeordnet sein. Zum Beispiel kann die Speicheranordnung 262 in den Interconnect-Schichten des Halbleiter-Dies, wie zum Beispiel oberhalb einer oder mehrerer an einem Halbleitersubstrat gebildeter aktiver Vorrichtungen (zum Beispiel Transistor oder dergleichen) angeordnet sein. Zum Beispiel kann die Speicheranordnung 262 oberhalb von FinFET-Vorrichtungen angeordnet sein, und die Bit-Leitungen 201/109 können parallel zu den Finnen der FinFET-Vorrichtungen angeordnet sein oder diese überlagern, und die Wortleitungen 103/233 können parallel zu den Gate-Strukturen der FinFET-Vorrichtungen angeordnet sein oder diese überlagern. Dabei handelt es sich um ein Beispiel, und andere Vorrichtungen, Strukturen, Anordnungen oder Gestaltungen sind möglich. In einigen Ausführungsformen können die ersten Wortleitungen 103 oder die zweiten Wortleitungen 233 mit Leiterbahnen von Logikschaltungen innerhalb des Halbleiter-Dies kombiniert werden. Dies ist nachfolgend für die 13 - 14 näher beschrieben.
  • 13 stellt eine Querschnittsansicht der in 12B gezeigten Struktur nach der Bearbeitung im Einklang mit einigen Ausführungsformen dar. Insbesondere stellt 13 die Bildung zweiter Metallisierungsschichten 302 über der Speicherstruktur 250 im Einklang mit einigen Ausführungsformen dar. Die zweiten Metallisierungsschichten 302 können über den zweiten Wortleitungen 233 gebildet werden, um die zweiten Wortleitungen 233 mit anderen funktionellen Schaltungen elektrisch zu verbinden. In einigen Ausführungsformen können die zweiten Metallisierungsschichten 302 durch Durchkontaktierungen (in den Figuren nicht gezeigt) mit den ersten Wortleitungen 103 oder den ersten Metallisierungsschichten 102 verbunden werden. Die zweiten Metallisierungsschichten 302 können zum Beispiel auf eine ähnliche Weise und mit ähnlichen Materialien gebildet werden, wie die ersten Metallisierungsschichten 102 (siehe die 1A - 1B), obwohl andere Techniken oder Materialien möglich sind.
  • Als ein repräsentatives Beispiel sind die zweiten Metallisierungsschichten 302 in 13 derart gezeigt, dass sie eine über der zweiten Wortleitung 233 liegende dielektrische Schicht 305, eine über der dielektrischen Schicht 305 liegende Leiterbahn 307 und eine Leiterbahn 303, welche sich durch die dielektrische Schicht 305 erstreckt, um die zweite Wortleitung 233 elektrisch zu verbinden, aufweisen. In einigen Ausführungsformen kann die Leiterbahn 307 ein Teil einer Logikschaltung oder eines anderen Typs von Schaltung sein, und die zweiten Metallisierungsschichten 302 können eine beliebige geeignete Anzahl von leitfähigen Schichten, dielektrischen Schichten oder leitfähigen Durchkontaktierungen aufweisen.
  • 14 stellt eine Querschnittsansicht einer Halbleitervorrichtung 350 aufweisend eine Speicherstruktur 250 im Einklang mit einigen Ausführungsformen dar. Die Speicherstruktur 250 kann ähnlich der Speicherstruktur 250 oder der Speicheranordnung 262 sein, welche zuvor für die 12A - 12D beschrieben worden sind. In einigen Ausführungsformen weist die Halbleitervorrichtung 250 erste Metallisierungsschichten 102 und zweite Metallisierungsschichten 302 gebildet über einem Substrat 101 auf. Die ersten Metallisierungsschichten 102, die zweiten Metallisierungsschichten 302 und das Substrat 101 der Halbleitervorrichtung 350 können ähnlich jenen sein, welche zuvor für die 1A - 1B und 13 beschrieben worden sind, und können unter Verwendung ähnlicher Techniken oder Materialien gebildet werden. In einigen Ausführungsformen weist die Halbleitervorrichtung 350 einen Logikbereich 351 und einen Speicherbereich 353 über dem Substrat 101 auf. In einigen Ausführungsformen kann die Speicherstruktur 250 zwischen den ersten Metallisierungsschichten 102 und den zweiten Metallisierungsschichten 302 der Halbleitervorrichtung 350 gebildet werden. Zum Beispiel kann die Speicherstruktur 250 in einigen Ausführungsformen zwischen der Leiterbahn 111 und der Leiterbahn 307 gebildet werden.
  • In einigen Fällen weist der Logikbereich 351 der Halbleitervorrichtung 350 aktive Vorrichtungen, passive Vorrichtungen, Logikvorrichtungen oder dergleichen auf. In einigen Ausführungsformen kann die Speicherstruktur 250 im Speicherbereich 353, jedoch nicht im Logikbereich 351 gebildet werden. Folglich können die Bereiche des Logikbereichs 351, welche auf oder in der Nähe derselben Ebene wie die Speicherstruktur 250 angeordnet sind, mit einem oder mehreren dielektrischen Materialien gefüllt werden, welche eine oder mehrere der zuvor beschriebenen dielektrischen Schichten umfassen können, wie zum Beispiel die dielektrische Schicht 110, die erste dielektrische Schicht 105, die zweite dielektrische Schicht 107, die dritte dielektrische Schicht 225, die dielektrische Schicht 305 oder dergleichen. Zur Verdeutlichung sind diese und verschiedene andere dielektrische Schichten nicht separat dargestellt.
  • 14 stellt zusätzlich die Bildung einer leitfähigen Durchkontaktierung 355 dar, welche sich durch eines oder mehrere der dielektrischen Materialien erstreckt, um eine Leiterbahn 111 und eine Leiterbahn 307 innerhalb des Logikbereichs 351 miteinander zu verbinden. Die leitfähige Durchkontaktierung 111 kann zum Beispiel unter Verwendung von Techniken oder Materialien ähnlich jenen, welche für die leitfähige Durchkontaktierung 303 verwendet werden, gebildet werden, obwohl andere Techniken oder Materialien möglich sind. In einigen Ausführungsformen kann die leitfähige Durchkontaktierung 355 unter Verwendung eines oder mehrere derselben Prozessschritte gebildet werden, welche die leitfähige Durchkontaktierung 303 bilden, wobei in anderen Ausführungsformen die leitfähige Durchkontaktierung 355 vor oder nach der leitfähigen Durchkontaktierung 303 gebildet werden kann. Durch das Einbinden der Speicherstruktur 250 in die Metallisierungsschichten der Halbleitervorrichtung 350 wie hierin beschrieben, kann die Halbleitervorrichtung 350 eine größere Design-Flexibilität und eine verbesserte Speicherdichte aufweisen. Zum Beispiel können die mehreren sich überlappenden Wortleitungen 103/233 und sich überlappenden Bit-Leitungen 201/209 der Speicherstruktur 250 mit unterschiedlichen Metallschichten des Logikbereichs 351 verbunden werden.
  • Die 15A - 17B stellen Zwischenschritte bei der Bildung einer Speicherstruktur 252 (siehe 17B) im Einklang mit einigen Ausführungsformen dar. Die Speicherstruktur 252 ist ähnlich der Speicherstruktur 250, welche in den 12A - 12C gezeigt ist, außer dass die Speicherstruktur 252 Abschnitte der Hartmaske 210 über den Bit-Leitungsstapeln 204 aufweist. Durch das Zurücklassen von Abschnitten der Hartmaske 210 an den Bit-Leitungsstapeln 204, kann das Risiko von Leckströmen zwischen den zweiten Durchkontaktierungen 229 und den zweiten Bit-Leitungen 209 verringert oder beseitigt werden. Auf diese Weise kann das Aufweisen der Hartmasken 210, wie in den 15A - 17B gezeigt, in einigen Fällen das Ertragsfenster während der Bearbeitung steigern. Die in den 15A - 17B beschriebenen Techniken können auf andere Ausführungsformen der vorliegenden Offenbarung angewendet werden.
  • Die 15A - 15B stellen die Bildung von Bit-Leitungsstapeln 204 im Einklang mit einigen Ausführungsformen dar. Die Bit-Leitungsstapel 204 sind ähnlich jenen, welche in den 3A - 3B gezeigt sind, und können auf eine ähnliche Weise gebildet werden, außer dass die strukturierte Hartmaske 210, welche als eine Ätzmaske verwendet wird, nach dem Ätzen der Bit-Leitungsschichten 202 an den Bit-Leitungsstapeln 204 zurückgelassen wird. In einigen Ausführungsformen weisen die an den Bit-Leitungsstapeln 204 zurückbleibenden Abschnitte der Hartmaske 210 eine Dicke T3 auf, welche im Bereich von ungefähr 10 nm bis ungefähr 30 nm liegt, obwohl andere Dicken möglich sind.
  • In den 16A - 16B werden das Speichermaterial 211 und das Selektormaterial 213 im Einklang mit einigen Ausführungsformen gebildet. Das Speichermaterial 211 und das Selektormaterial 213 können ähnlich jenen sein, welche in den 4A - 5B gezeigt sind, und können auf eine ähnliche Weise gebildet werden, außer dass das Speichermaterial 211 und das Selektormaterial 213 zusätzlich zu den Seitenwänden der Bit-Leitungsstapel 204 auch an den Seitenwänden der Hartmaske 210 abgeschieden werden. Wie in 16B gezeigt, können das Speichermaterial 211 und das Selektormaterial 213 unter Verwendung ähnlicher Techniken wie jenen, welche zuvor für die 5A - 5B beschrieben worden sind, von horizontalen Flächen entfernt werden. Auf diese Weise werden Speicherstapel 206 gebildet, welche die Hartmaske 210 aufweisen.
  • Die 17A - 17B stellen die Bildung einer Speicherstruktur 252 aufweisend die Hartmaske 210 im Einklang mit einigen Ausführungsformen dar. Nach dem Bilden der Speicherstapel 206, welche in den 16A - 16B gezeigt sind, können Bearbeitungsschritte ähnlich jenen, welche für die 6A - 12B beschrieben worden sind, ausgeführt werden, um die Speicherstrukturen 252 zu bilden. In einigen Ausführungsformen können die Speicherstapel 206 der Speicherstruktur 252 eine Dicke T4 aufweisen, welche im Bereich von ungefähr 110 nm bis ungefähr 230 nm liegt, obwohl andere Dicken möglich sind. Wie oben beschrieben kann das Vorhandensein der Hartmaske 210 die elektrische Isolierung zwischen den zweiten Durchkontaktierungen 229 und den zweiten Bit-Leitungen 209 der Speicherstruktur 252 verbessern. In einigen Ausführungsformen können zusätzliche Bearbeitungsschritte ausgeführt werden, wie zum Beispiel jene, welche zuvor für die 13 - 14 beschrieben worden sind.
  • Die 18A - 22B stellen Zwischenschritte bei der Bildung einer Speicherstruktur 254 (siehe 22B) im Einklang mit einigen Ausführungsformen dar. Die Speicherstruktur 254 ist ähnlich der Speicherstruktur 250, welche in den 12A - 12C gezeigt ist, außer dass das Speichermaterial 211 und das Selektormaterial 213 der Speicherstruktur 254 nacheinander abgeschieden und geätzt werden. Auf diese Weise kann das Speichermaterial 211 derart gebildet werden, dass es eine im Wesentlichen konstante Dicke an den Seitenwänden der Bit-Leitungsstapel 204 aufweist, und kann somit nicht das „L-förmige“ Profil aufweisen, wie zuvor zum Beispiel in 5B gezeigt. Zusätzlich dazu ermöglichen die hierin beschriebenen Techniken, dass das Selektormaterial 213 in einigen Ausführungsformen derart gebildet wird, dass es sich ungefähr bis zur vollen Höhe der Seitenwände der Bit-Leitungsstapel 204 erstreckt. Durch das Bilden des Speichermaterials 211 und des Selektormaterials 213 getrennt voneinander, wie hierin beschrieben, kann eine verbesserte Kontrolle der Entfernung horizontaler Abschnitte des Speichermaterials 211 oder des Selektormaterials 213 erzielt werden. Die in den 18A - 22B beschriebenen Techniken können auf andere Ausführungsformen der vorliegenden Offenbarung angewendet werden.
  • Die 18A - 18B stellen die Abscheidung des Speichermaterials 211 im Einklang mit einigen Ausführungsformen dar. Das Speichermaterial 211 kann zum Beispiel als eine Abdeckschicht, welche die Struktur, welche in den 3A - 3B gezeigt ist, bedeckt, gebildet werden. Das Speichermaterial 211 kann ähnlich jenem sein, welches für die 4A - 4B beschreiben worden ist, und kann auf eine ähnliche Weise gebildet werden. In den 19A - 19B wird im Einklang mit einigen Ausführungsformen ein Ätzprozess ausgeführt, um Abschnitte des Speichermaterials 211 von horizontalen Flächen zu entfernen. Der Ätzprozess kann ähnlich einem oder mehreren Ätzprozessen sein, welche für die 5A - 5B beschrieben worden sind. Zum Beispiel kann der Ätzprozess im Einklang mit einigen Ausführungsformen Abschnitte des Speichermaterials 211 hinterlassen, welche an Seitenwänden der Bit-Leitungsstapel 204 zurückbleiben.
  • Die 20A - 20B stellen die Abscheidung des Selektormaterials 213 im Einklang mit einigen Ausführungsformen dar. Das Selektormaterial 213 kann zum Beispiel als eine Abdeckschicht, welche die Struktur, welche in den 19A - 19B gezeigt ist, bedeckt, gebildet werden. Das Selektormaterial 211 kann ähnlich jenem sein, welches für die 4A - 4B beschrieben worden ist, und kann auf eine ähnliche Weise gebildet werden. In den 21A - 21B wird im Einklang mit einigen Ausführungsformen ein Ätzprozess ausgeführt, um Abschnitte des Selektormaterials 213 von horizontalen Flächen zu entfernen, wodurch Speicherstapel 206 gebildet werden. Der Ätzprozess kann ähnlich einem oder mehreren Ätzprozessen sein, welche für die 5A - 5B beschrieben worden sind. Zum Beispiel kann der Ätzprozess im Einklang mit einigen Ausführungsformen Abschnitte des Selektormaterials 213 hinterlassen, welche an Seitenwänden der Bit-Leitungsstapel 204 (zum Beispiel am Speichermaterial 211) zurückbleiben.
  • Die 22A - 22B stellen die Bildung einer Speicherstruktur 254 im Einklang mit einigen Ausführungsformen dar. Nach dem Bilden der Speicherstapel 206, welche in den 21A - 21B gezeigt sind, können Bearbeitungsschritte ähnlich jenen, welche für die 6A - 12B beschrieben worden sind, ausgeführt werden, um die Speicherstrukturen 254 zu bilden. In einigen Ausführungsformen können zusätzliche Bearbeitungsschritte ausgeführt werden, wie zum Beispiel jene, welche zuvor für die 13 - 14 beschrieben worden sind.
  • Die 23A - 32B stellen Zwischenschritte bei der Bildung einer Speicherstruktur 450 (siehe 32A - B) im Einklang mit einigen Ausführungsformen dar. Die Speicherstruktur 450 ist ähnlich der Speicherstruktur 250, welche für die 12A - 12D beschrieben worden ist, außer dass die Speicherstruktur 450 Bit-Leitungsstapel 404 aufweisend Elektroden 402/408, welche von den Seitenwänden der Bit-Leitungsstapel 404 vorstehen, aufweist. Die Elektroden 402/408 können eine verbesserte Vorrichtungsleistung, Effizienz und Reproduzierbarkeit ermöglichen, wie nachfolgend ausführlicher beschrieben. In einigen Fällen kann die erste Elektrode 402 als Teil der ersten Bit-Leitung 201 betrachtet werden, und die zweite Elektrode 408 kann als Teil der zweiten Bit-Leitung 209 betrachtet werden.
  • Die 23A - 23B stellen die Abscheidung der Bit-Leitungsschichten 401 im Einklang mit einigen Ausführungsformen dar. Die Bit-Leitungsschichten 401 werden anschließend strukturiert, um die ersten Bit-Leitungen 201 und die zweiten Bit-Leitungen 209 (siehe die 24A - 24B) der Speicherstruktur 450, sowie die ersten Elektroden 402 und die zweiten Elektroden 408 (siehe die 26A - 26B) der Speicherstruktur 450 im Einklang mit einigen Ausführungsformen zu bilden. In einigen Ausführungsformen können die Bit-Leitungsschichten 401 ein erstes Bit-Leitungsmaterial 201, ein erstes Elektrodenmaterial 402, eine erste Haftschicht 203, eine Isolierschicht 205, eine zweite Haftschicht 207, ein zweites Elektrodenmaterial 408 und ein zweites Bit-Leitungsmaterial 209 aufweisen. In einigen Ausführungsformen sind das erste Bit-Leitungsmaterial 201, die erste Haftschicht 203, die Isolierschicht 205, die zweite Haftschicht 207 und das zweite Bit-Leitungsmaterial 209 Materialien ähnlich jenen, welche zuvor für die 2A - 2B beschrieben worden sind, und können unter Verwendung ähnlicher Techniken abgeschieden werden. Diese verschiedenen Materialschichten können ähnliche Dicken aufweisen, wie zuvor für die 2A - 2B beschrieben worden sind, oder können andere Dicken als zuvor beschrieben aufweisen. In einigen Ausführungsformen kann eine Hartmaske (in den 23A - 23B nicht gezeigt) über den Bit-Leitungsschichten 401 zur Verwendung während nachfolgenden Strukturierungsschritten abgeschieden werden. Die Hartmaske kann ähnlich der für die 2A - 2B beschriebenen Hartmaske 210 sein.
  • In einigen Ausführungsformen ist das erste Elektrodenmaterial 402 zwischen dem ersten Bit-Leitungsmaterial 201 und der ersten Haftschicht 203 angeordnet, und das zweite Elektrodenmaterial 408 ist zwischen der zweiten Haftschicht 207 und dem zweiten Bit-Leitungsmaterial 209 angeordnet. Das Elektrodenmaterial 402/408 enthält ein leitfähiges Material, welches sich vom Bit-Leitungsmaterial 201/209 unterscheiden kann. Zum Beispiel enthält das Elektrodenmaterial 402/408 in einigen Ausführungsformen ein Material wie zum Beispiel Ruthenium, Wolfram, Kupfer, Titan, Titannitrid, Tantal, Tantalnitrid, Kombinationen davon oder dergleichen. Das Elektrodenmaterial 402/408 kann unter Verwendung geeigneter Techniken, wie zum Beispiel Plattieren, CVD, PVD, PECVD, ALD oder dergleichen, abgeschieden werden. In einigen Ausführungsformen können das erste Elektrodenmaterial 402 und das zweite Elektrodenmaterial 408 jeweils eine Dicke im Bereich von ungefähr 2 nm bis ungefähr 5 nm aufweisen, obwohl andere Dicken möglich sind.
  • In einigen Ausführungsformen ist das Elektrodenmaterial 402/408 ein Material, welches für einige Ätzprozesse eine niedrigere Ätzrate aufweist als das Bit-Leitungsmaterial 201/209. Mit anderen Worten können die Materialien des Bit-Leitungsmaterials 201/209 und des Elektrodenmaterials 402/408 derart gewählt werden, dass ein selektiver Ätzprozess das Bit-Leitungsmaterial 201/209 selektiv vor dem Elektrodenmaterial 402/408 ätzen kann. In einigen Ausführungsformen kann der selektive Ätzprozess das Material der Haftschichten 203/207 selektiv vor dem Elektrodenmaterial 402/408 ätzen. Zum Beispiel kann das Bit-Leitungsmaterial 201/209 in einigen Ausführungsformen Wolfram sein, und das Elektrodenmaterial 402/408 kann Ruthenium sein, obwohl andere Materialien möglich sind.
  • Die 24A - 24B stellen ein Strukturieren der Bit-Leitungsschichten 401 zum Bilden von Bit-Leitungsstapeln 404 im Einklang mit einigen Ausführungsformen dar. Die Bit-Leitungsstapel 404 können unter Verwendung geeigneter Fotolithografiemaskierungstechniken und Ätztechniken, wie zum Beispiel jenen, welche zuvor für das Strukturieren der Bit-Leitungsstapel 204 (siehe die 3A - 3B) beschrieben worden sind, aus den Bit-Leitungsschichten 401 strukturiert werden. Zum Beispiel kann eine Hartmaske über den Bit-Leitungsschichten 401 strukturiert werden, und dann kann die Struktur der Hartmaske unter Verwendung eines oder mehrerer akzeptabler Ätzprozesse auf die Bit-Leitungsschichten 401 übertragen werden. Auf diese Weise wird die Struktur der Hartmaske durch die Bit-Leitungsschichten 401 hindurch erweitert, wodurch das erste Bit-Leitungsmaterial 201 strukturiert wird, um die ersten Bit-Leitungen 201 zu definieren, und das zweite Bit-Leitungsmaterial 209 strukturiert wird, um die zweiten Bit-Leitungen 209 zu definieren. In einigen Ausführungsformen können eine oder mehrere Schichten der Bit-Leitungsschichten unter Verwendung eines anderen Ätzprozesses als jenem für eine oder mehrere andere Schichten der Bit-Leitungsschichten 401 geätzt werden. Die Hartmaske kann in einigen Ausführungsformen während oder nach der Bildung der Bit-Leitungsstapel 404 entfernt werden. In einigen Ausführungsformen weisen die Bit-Leitungsstapel 204 eine Dicke T5 im Bereich von ungefähr 100 nm bis ungefähr 200 nm auf, obwohl andere Dicken möglich sind. In einigen Ausführungsformen weisen die Bit-Leitungsstapel 404 eine Breite W4 im Bereich von ungefähr 40 nm bis ungefähr 100 nm auf, obwohl andere Breiten möglich sind.
  • In den 25A - 25B wird ein erster selektiver Ätzprozess an den Bit-Leitungsstapeln 404 ausgeführt, um die ersten Elektroden 402 und die zweiten Elektrode 408 im Einklang mit einigen Ausführungsformen zu bilden. In einigen Ausführungsformen ätzt der erste selektive Ätzprozess Flächen der ersten Bit-Leitung 201, der zweiten Bit-Leitung 209, der ersten Haftschicht 203 und der zweiten Haftschicht 207 selektiv vor Flächen des ersten Elektrodenmaterials 402 und des zweiten Elektrodenmaterials 408. Während des ersten selektiven Ätzprozesses kann zum Beispiel eine erste Ätzrate des Bit-Leitungsmaterials 201/209 größer sein als eine zweite Ätzrate des Elektrodenmaterials 402/408. In einigen Ausführungsformen liegt das Verhältnis dieser ersten Ätzrate zu dieser zweiten Ätzrate im Bereich von ungefähr 10 : 1 bis ungefähr 100 : 1, obwohl andere Verhältnisse möglich sind. Auf diese Weise spart der erste selektive Ätzprozess Seitenwände der Bit-Leitungen 201/209 und der Haftschichten 203/207 aus und hinterlässt Abschnitte des ersten Elektrodenmaterials 402 und des zweiten Elektrodenmaterials 408, welche von den Seitenwänden der Bit-Leitungsstapel 404 vorstehen. Nach dem Ausführen des ersten selektiven Ätzprozesses bilden die verbleibenden Abschnitte des ersten Elektrodenmaterials 402 die ersten Elektroden 402, und die verbleibenden Abschnitte des zweiten Elektrodenmaterials 408 bilden die zweiten Elektroden 408.
  • In einigen Fällen kann der erste selektive Ätzprozess die Bit-Leitungen 201/209 um einen anderen Wert aussparen als die Haftschichten 203/207. In einigen Fällen kann der erste selektive Ätzprozess die ersten Bit-Leitungen 201 um einen anderen Wert aussparen als die zweiten Bit-Leitungen 209. In einigen Fällen werden obere Flächen der zweiten Bit-Leitungen 209 durch den ersten selektiven Ätzprozess geätzt. In einigen Ausführungsformen wird die Hartmaske an den zweiten Bit-Leitungen 209 zurückgelassen, um obere Flächen der zweiten Bit-Leitungen 209 während des ersten selektiven Ätzprozesses zu schützen. In einigen Ausführungsformen kann die Hartmaske nach dem Ausführen des ersten selektiven Ätzprozesses entfernt werden. In anderen Ausführungsformen wird die Hartmaske nicht entfernt, und eine diesbezügliche Beispielausführungsform ist in den 33A - B gezeigt.
  • Der erste selektive Ätzprozess kann einen oder mehrere Nass- und/oder Trockenätzprozesse umfassen. Zum Beispiel kann der erste selektive Ätzprozess ein Plasmaätzprozess sein, welcher Chlor als ein Prozessgas aufweist, obwohl andere Prozessgase oder Prozessgasgemische möglich sind. In einigen Ausführungsformen kann der erste selektive Ätzprozess einen Prozessdruck im Bereich von ungefähr 1 mTorr bis ungefähr 10 mTorr aufweisen, obwohl andere Drücke möglich sind. In einigen Ausführungsformen kann der erste selektive Ätzprozess eine Plasmaenergie im Bereich von ungefähr 40 W bis ungefähr 800 W, eine Vorspannungsleistung im Bereich von ungefähr 0 W bis ungefähr 200 W oder eine Ätzzeit im Bereich von ungefähr 5 Sekunden bis ungefähr 100 Sekunden verwenden. Dabei handelt es sich um ein Beispiel, und andere selektive Ätzprozesse oder Prozessparameter sind für den ersten selektiven Ätzprozess möglich.
  • In den 26A - 26B wird ein zweiter selektiver Ätzprozess an den Bit-Leitungsstapeln 404 ausgeführt, um Seitenwände der Isolierschicht 205 im Einklang mit einigen Ausführungsformen auszusparen. Der zweite selektive Ätzprozess ätzt in einigen Ausführungsformen Flächen der Isolierschicht 205 selektiv vor Flächen der Bit-Leitungen 201/209, der Haftschichten 203/207 und der Elektroden 402/408. Zum Beispiel kann die Isolierschicht 205 während des zweiten selektiven Ätzprozesses mit einer höheren Rate geätzt werden als die anderen Schichten der Bit-Leitungsstapel 404. Der zweite selektive Ätzprozess kann einen oder mehrere Nass- und/oder Trockenätzprozesse umfassen. Zum Beispiel kann der zweite selektive Ätzprozess eine Nassätzung mit verdünntem HF („dHF“) oder dergleichen umfassen. Dabei handelt es sich um ein Beispiel, und andere selektive Ätzprozesse sind für den zweiten selektiven Ätzprozess möglich. In einigen Ausführungsformen wird der zweite selektive Ätzprozess nicht ausgeführt.
  • In einigen Ausführungsformen weisen die Bit-Leitungen 201/209 nach dem Ausführen des zweiten selektiven Ätzprozesses eine Breite W6 auf, die Elektroden 402/408 weisen eine Breite W7 auf, die Haftschichten 203/207 weisen eine Breite W8 auf, und die Isolierschicht 205 weist eine Breite W9 auf. In einigen Fällen kann sich die Breite W6 der ersten Bit-Leitungen 201 von der Breite W6 der zweiten Bit-Leitungen 209 unterscheiden. In einigen Fällen kann sich die Breite W8 der ersten Haftschicht 203 von der Breite W8 der zweiten Haftschicht 207 unterscheiden. In einigen Ausführungsformen ist die Breite W9 der Isolierschicht 205 ungefähr gleich oder geringer als die Breite W6 der Bit-Leitungen 201/209 und/oder die Breite W8 der Haftschichten 203/207. In einigen Fällen kann sich die Breite W7 der ersten Elektroden 402 von der Breite W7 der zweiten Elektroden 408 unterscheiden. In einigen Ausführungsformen ist die Breite W7 der Elektroden 402/408 größer als die Breite W6 der Bit-Leitungen 201/209, die Breite W8 der Haftschichten 203/207 und/oder die Breite W9 der Isolierschicht 205. In einigen Ausführungsformen liegt die Breite W6 der Bit-Leitungen 201/209 im Bereich von ungefähr 30 nm bis ungefähr 90 nm, die Breite W7 der Elektroden 402/408 liegt im Bereich von ungefähr 40 nm bis ungefähr 100 nm, die Breite W8 der Haftschichten 203/207 liegt im Bereich von ungefähr 30 nm bis ungefähr 90 nm, und die Breite W9 der Isolierschicht 205 liegt im Bereich von ungefähr 20 nm bis ungefähr 80 nm. Andere Breiten sind möglich.
  • Die vorstehenden Abschnitte (zum Beispiel die „Spitzen“) der Elektroden 402/408 können mit verschiedenen Profilen gebildet werden, welche Vorteile bereitstellen können. Als veranschaulichende Beispiele zeigen die 27A - 27C jeweils eine vergrößerte Ansicht des Bereichs 27, welcher in 26B angezeigt ist, und welcher einen vorstehenden Abschnitt der ersten Elektrode 402 aufweist. Wie in 27A gezeigt, kann der vorstehende Abschnitt der ersten Elektrode 402 um einen Abstand L1, welcher im Bereich von ungefähr 5 nm bis ungefähr 30 nm liegt, von der ersten Bit-Leitung vorstehen, obwohl andere Abstände möglich sind. Gemäß einigen Ausführungsformen stellt zum Beispiel 27A eine erste Elektrode 402 dar, welche einen vorstehenden Abschnitt mit einem flachen Ende aufweist, 27B stellt eine erste Elektrode 402 dar, welche einen vorstehenden Abschnitt mit einem abgerundeten (zum Beispiel konvexen) Ende aufweist, und 27C stellt eine erste Elektrode 402 dar, welche einen vorstehenden Abschnitt mit einem gestuften und verjüngten Ende aufweist. Dabei handelt es sich um Beispiele, und die Elektroden 402/408 können vorstehende Abschnitte mit anderen, wie zum Beispiel zugespitzten, verjüngten, unregelmäßigen, abgewinkelten, abgefasten, konkaven, Profilen oder andere Formen oder Profile aufweisen. In einigen Ausführungsformen kann das Profil der vorstehenden Abschnitte durch das Kontrollieren von Parametern des ersten selektiven Ätzprozesses und/oder des zweiten selektiven Ätzprozesses gesteuert werden. In einigen Fällen kann eine Elektrode 402/408 aufweisend ein verhältnismäßig schmaleres Spitzenende oder ein verjüngtes Spitzenende die Bildung eines lokalisierteren elektrischen Felds ermöglichen, welches die Vorrichtungseffizienz und Reproduzierbarkeit während des Betriebs verbessern kann (nachfolgend ausführlicher erklärt). Während die 27A - 27C einen vorstehenden Abschnitt einer ersten Elektrode 402 zeigen, ist die Erörterung auf vorstehende Abschnitte der ersten Elektroden 402 oder der zweiten Elektroden 408 anwendbar.
  • In den 28A - 28B werden ein Speichermaterial 211 und ein Selektormaterial 213 über den Bit-Leitungsstapeln 404 im Einklang mit einigen Ausführungsformen abgeschieden. Das Speichermaterial 211 und das Selektormaterial 213 können ähnlich jenen sein, welche zuvor für die 4A - 4B beschrieben worden sind, und können unter Verwendung ähnlicher Techniken abgeschieden werden. In einigen Ausführungsformen werden das Speichermaterial 211 und/oder das Selektormaterial 213 konform über den Bit-Leitungsstapeln 404 abgeschieden. In den 29A - 29B werden ein oder mehrere Ätzprozesse ausgeführt, um Abschnitte des Speichermaterials 211 und des Selektormaterials 213 zu entfernen, um Speicherstapel 406 im Einklang mit einigen Ausführungsformen zu bilden. Der eine oder die mehreren Ätzprozesse können ähnlich jenen sein, welche zuvor für die 5A - 5B beschrieben worden sind. Nach dem/den Ätzprozess/en bilden die Bit-Leitungsstapel 404 und das verbleibende Speichermaterial 211 und Selektormaterial 213 die Speicherstapel 406. In anderen Ausführungsform können das Speichermaterial 211 und das Selektormaterial 213 in separaten Schritten abgeschieden und geätzt werden, ähnlich wie beim für die 18A - 22B beschriebenen Prozess.
  • Die 30A - 30B stellen die Bildung von Steuerwortleitungen 221 und einer dritten dielektrischen Schicht 225 im Einklang mit einigen Ausführungsformen dar. Die Steuerwortleitungen 221 können ähnlich den Steuerwortleitungen 221 sein, welche zuvor für die 7A - 7B beschrieben worden sind, und können unter Verwendung ähnlicher Techniken gebildet werden. Zum Beispiel können die Steuerwortleitungen 221 an entgegengesetzten Seiten der Speicherstapel 406 gebildet werden. Die dritte dielektrische Schicht 225 kann ähnlich der dritten dielektrischen Schicht 225 sein, welcher zuvor für die 8A - 8B beschrieben worden ist, und kann unter Verwendung ähnlicher Techniken gebildet werden. Zum Beispiel kann die dritte dielektrische Schicht 225 über den Speicherstapeln 406 und den Steuerwortleitungen 221 abgeschieden werden.
  • Die 31A - 31B stellen die Bildung zweiten Wortleitungen 233 im Einklang mit einigen Ausführungsformen dar. Die zweiten Wortleitungen 233 können ähnlich den zweiten Wortleitungen 233 sein, welche zuvor für die 11A - 11B beschrieben worden sind, und können in einer ähnlichen Weise gebildet werden. Zum Beispiel können die zweiten Wortleitungen 223 durch zweite Durchkontaktierungen 229 mit den Steuerwortleitungen 221 verbunden werden.
  • In den 32A - 32B wird eine vierte dielektrische Schicht 235 über den zweiten Wortleitungen 233 abgeschieden, wodurch eine Speicherstruktur 450 aufweisend Elektroden 402/408 im Einklang mit einigen Ausführungsformen gebildet wird. Die vierte dielektrische Schicht 235 kann ähnlich der vierten dielektrischen Schicht 235 sein, welche zuvor für die 12A - 12D beschrieben worden ist, und kann auf eine ähnliche Weise gebildet werden. In einigen Ausführungsformen kann die Speicherstruktur 450 ähnlich der Speicherstruktur 250, welche in den 12A - 12D gezeigt ist, sein, abgesehen von der Einbeziehung von Elektroden 402/408 und dem Umstand, dass die Schichten innerhalb der Bit-Leitungsstapel 404 unterschiedliche Breiten aufweisen. Wie in 32B gezeigt, bildet jeder der Speicherstapel 406 und dessen benachbarte Steuerwortleitungen 221 vier Speicherzellen 460A, 460B, 460C und 460D.
  • Die Speicherzellen 460A - D können ähnlich gesteuert werden, wie die Speicherzellen 260A - D, welche für die 12C - 12D beschrieben worden sind. Zum Beispiel können Lese- und Schreiboperation an einer bestimmten der Speicherzellen 460 ausgeführt werden, indem angemessene Vorspannungen an entsprechende erste Wortleitungen 103, zweite Wortleitungen 233 und Bit-Leitungen 201/209 angelegt werden. Die ersten Elektroden 402 werden mit den ersten Bit-Leitungen 201 elektrisch verbunden, und die zweiten Elektroden 408 werden mit den zweiten Bit-Leitungen 209 elektrisch verbunden. In einigen Fällen können die elektrischen Felder, welche nahe den Enden der Elektroden 402/408 (zum Beispiel nahe den Spitzenenden) gebildet werden, während den Lese-/Schreiboperationen größer und/oder lokalisierter sein als die elektrischen Felder, welche nahe den Seitenwänden der Bit-Leitungen 201/209 gebildet werden. Verhältnismäßig größere elektrische Felder können nahe den Enden der Elektroden 402/408 gebildet werden, da die Elektroden 402/408 dünner sind als die Bit-Leitungen 201/209, und da die Enden der Elektroden 402/408 von den Bit-Leitungsstapeln 404 nach außen vorstehen. Wie zuvor beschrieben, kann der Widerstandszustand eines Bereichs des Speichermaterials innerhalb einer Speicherzelle für einige Typen von resistivem Speicher durch ein elektrisches Feld verändert werden. Folglich kann innerhalb einer Speicherzelle 460 ein verhältnismäßig großes elektrisches Feld, angeordnet nahe einem Ende einer Elektrode 402/408 bewirken, dass der widerstandsverändernde Bereich des Speichermaterials 211 nahe dem Ende angeordnet ist. Indem auf diese Weise ermöglicht wird, dass die widerstandsverändernden Bereiche von Speicherzellen 460 nahe den Elektroden 402/408 auftreten, können die Lese-/Schreiboperationen der Speicherzellen 460 effizienter, zuverlässiger und/oder reproduzierbarer sein. Somit können die hierin beschriebenen Ausführungsformen Speicherstrukturen 450 schaffen, welche eine größere Dichte und eine größere Vorrichtungsleistung aufweisen.
  • Die 33A - 33B stellen eine Speicherstruktur 452 im Einklang mit einigen Ausführungsformen dar. Die Speicherstruktur 452 ist ähnlich der Speicherstruktur 450, welche für die 23A - 32B beschrieben worden ist, außer dass die Hartmaske 210 an den Bit-Leitungsstapeln 404 zurückgelassen wird. Dies ist ähnlich der Ausführungsform, welche zuvor für die 15A - 17B beschrieben worden ist. Durch das Zurücklassen von Abschnitten der Hartmaske 210 an den Bit-Leitungsstapeln 404, kann der Abstand zwischen den zweiten Durchkontaktierungen 229 und den zweiten Bit-Leitungen 209 erhöht werden, wodurch das Risiko von Leckströmen oder Kurzschließen verringert werden kann.
  • Hierin beschriebene Ausführungsformen können Vorteile erzielen. Zum Beispiel kann die Dichte einer Speicheranordnung um bis zum Vierfachen erhöht werden, indem eine Speicherstruktur verwendet wird, welche zwei überlappende Bit-Leitungen mit einer gemeinsam genützten Steuerwortleitung an jeder der Seiten der beiden Bit-Leitungen verwendet wird. Darüber hinaus kann durch das Verwenden von zwei überlappenden Sätzen von Wortleitungen, welche mit den Steuerwortleitungen verbunden sind (zum Beispiel eine Wortleitung oberhalb der Steuerwortleitungen und eine Wortleitung unterhalb der Steuerwortleitungen), die Dichte der Speicheranordnung mit geringer oder keiner Flächeneinbuße erhöht werden. Auf diese Weise kann die Dichte einer Speicheranordnung in einigen Fällen erhöht werden, ohne die verwendete Gesamtfläche der Speicheranordnung zu vergrößern. In einigen Fällen können die hierin beschriebenen Speicherstrukturen innerhalb der BEOL-Schichten (zum Beispiel Metallisierungsschichten) einer Halbleitervorrichtung integriert werden, und können somit zu geringeren Kosten und mit weniger Änderungen bestehender Fertigungsprozesse gebildet werden. In einigen Ausführungsformen werden Elektroden aufweisend vorstehende Spitzen in den Speicherzellen gebildet, welche dabei helfen können, die widerstandsverändernden Bereiche in den Speicherzellen zu lokalisieren. Das Lokalisieren der widerstandsverändernden Bereiche auf diese Weise kann die Reproduzierbarkeit verbessern, Abweichungen verringern und die Betriebseffizienz der Speicheranordnung steigern. Die hierin beschriebenen Speicherstrukturen und Speicheranordnungen können ohne die Bildung von Dummy-Speicherzellen oder nichtfunktionellen Speicherzellen gebildet werden.
  • Gemäß einer Ausführungsform umfasst ein Verfahren zum Herstellen einer Halbleitervorrichtung das Bilden einer ersten Wortleitung über einem Substrat; das Bilden eines Bit-Leitungsstapels, umfassend das Bilden einer ersten Bit-Leitung über der ersten Wortleitung, wobei die erste Bit-Leitung ein erstes Material enthält; das Bilden einer Isolierschicht über der ersten Bit-Leitung; und das Bilden einer zweiten Bit-Leitung über der Isolierschicht, wobei die zweite Bit-Leitung das erste Material enthält; das Abscheiden eines Speichermaterials am Bit-Leitungsstapel, wobei sich das Speichermaterial entlang einer ersten Seitenwand des Bit-Leitungsstapels erstreckt und sich entlang einer zweiten Seitenwand des Bit-Leitungsstapels erstreckt; das Abscheiden eines leitfähigen Materials über dem Speichermaterial, wobei ein erster Abschnitt des leitfähigen Materials entlang der ersten Seitenwand von einem zweiten Abschnitt des leitfähigen Materials entlang der zweiten Seitenwand elektrisch isoliert wird; und das Bilden einer zweiten Wortleitung über dem leitfähigen Material, wobei die zweite Wortleitung mit dem zweiten Abschnitt des leitfähigen Materials elektrisch verbunden wird. In einer Ausführungsform umfasst das Verfahren das Abscheiden eines ovonischen Schwellwertschaltmaterials (OTS-Materials) am Speichermaterial. In einer Ausführungsform umfasst das Strukturieren des Bit-Leitungsstapels das Verwenden einer strukturierten Hartmaske als eine Ätzmaske, wobei das Speichermaterial an Seitenwänden der strukturierten Hartmaske abgeschieden wird. In einer Ausführungsform umfasst das Bilden des Bit-Leitungsstapels das Bilden einer ersten Elektrode an der ersten Bit-Leitung, wobei die erste Elektrode von den Seitenwänden der ersten Bit-Leitung vorsteht; und das Bilden einer zweiten Elektrode über der Isolierschicht, wobei die zweite Bit-Leitung an der zweiten Elektrode gebildet wird, wobei die zweite Elektrode von den Seitenwänden der zweiten Bit-Leitung vorsteht. In einer Ausführungsform enthalten die erste Elektrode und die zweite Elektrode ein zweites Material, welches sich vom ersten Material unterscheidet, wobei das Bilden des Bit-Leitungsstapels ferner das Ausführen eines Ätzprozesses umfasst, welcher das erste Material selektiv vor dem zweiten Material ätzt. In einer Ausführungsform ist das erste Material Wolfram und das zweite Material ist Ruthenium. In einer Ausführungsform ist die erste Wortleitung mit dem ersten Abschnitt des leitfähigen Materials elektrisch verbunden. In einer Ausführungsform umfasst das Bilden des Bit-Leitungsstapels das Aussparen der Isolierschicht unter Verwendung eines Ätzprozesses, welcher die Isolierschicht selektiv vor dem ersten Material ätzt. In einer Ausführungsform sind Seitenwände der ersten Bit-Leitung, der Isolierschicht und der zweiten Bit-Leitung komplanar.
  • Gemäß einer Ausführungsform umfasst ein Verfahren das Bilden erster Wortleitungen über einem Substrat; das Bilden von Speicherstapeln über den ersten Wortleitungen, wobei jeder der Speicherstapel eine erste Seitenwand und eine zweite Seitenwand aufweist, wobei das Bilden jedes der Speicherstapel das Bilden einer ersten Bit-Leitung über mindestens einer ersten Wortleitung umfasst; das Bilden einer zweiten Bit-Leitung über der ersten Bit-Leitung, wobei die zweite Bit-Leitung von der ersten Bit-Leitung elektrisch isoliert ist; das Abscheiden einer resistiven Speicherschicht entlang der Seitenwände der ersten Bit-Leitung und der Seitenwände der zweiten Bit-Leitung; und das Abscheiden einer Selektorschicht an der resistiven Speicherschicht; das Bilden von Steuerwortleitungen an den Speicherstapeln, wobei sich jede der Steuerwortleitungen von der ersten Seitenwand eines ersten entsprechenden Speicherstapels zur zweiten Seitenwand eines zweiten entsprechenden Speicherstapels erstreckt; und das Bilden zweiter Wortleitungen über den Speicherstapeln und den Steuerwortleitungen, wobei jede der Steuerwortleitungen mit einer ersten Wortleitung oder einer zweiten Wortleitung elektrisch verbunden ist. In einer Ausführungsform umfasst das Bilden jedes der Speicherstapel das Ausführen mindestens eines Ätzprozesses zum Entfernen horizontaler Abschnitte der resistiven Speicherschicht und der Selektorschicht. In einer Ausführungsform weist die resistive Speicherschicht nach dem Ausführen des einen oder der mehreren Ätzprozess ein „L-förmiges“ Profil auf. In einer Ausführungsform weist die erste Bit-Leitung eine erste Elektrodenschicht auf, und die zweite Bit-Leitung weist eine zweite Elektrodenschicht, wobei die erste Elektrodenschicht und die zweite Elektrodenschicht seitlich vorstehen. In einer Ausführungsform weisen die erste Elektrodenschicht und die zweite Elektrodenschicht Dicken im Bereich von 2 nm bis 5 nm auf. In einer Ausführungsform weist die erste Bit-Leitung eine erste Haftschicht auf, und die zweite Bit-Leitung weist eine zweite Haftschicht auf. In einer Ausführungsform ist die zweite Bit-Leitung von der ersten Bit-Leitung durch eine Schicht aus Oxid elektrisch isoliert.
  • Gemäß einer Ausführungsform weist eine Halbleitervorrichtung eine Speicherstruktur über einem Substrat auf, wobei die Speicherstruktur eine erste Wortleitung; eine erste Bit-Leitung über der ersten Wortleitung; eine zweite Bit-Leitung über der ersten Bit-Leitung; ein Speichermaterial über Seitenwänden der ersten Bit-Leitung und der zweiten Bit-Leitung; eine erste Steuerwortleitung entlang einer ersten Seite des Speichermaterials, wobei die erste Steuerwortleitung mit der ersten Wortleitung elektrisch verbunden ist; eine zweite Steuerwortleitung entlang einer zweiten Seite des Speichermaterials, welche der ersten Seite entgegengesetzt angeordnet ist; und eine zweite Wortleitung über der zweiten Bit-Leitung, der ersten Steuerwortleitung und der zweiten Steuerwortleitung, wobei die zweite Wordleitung mit der zweiten Steuerwortleitung elektrisch verbunden ist, aufweist. In einer Ausführungsform weist die Speicherstruktur eine erste Elektrode, welche die erste Bit-Leitung kontaktiert, und eine zweite Elektrode, welche die zweite Bit-Leitung kontaktiert, auf, wobei die erste Elektrode und die zweite Elektrode eine größere Breite aufweisen als die erste Bit-Leitung und die zweite Bit-Leitung. In einer Ausführungsform weist die Speicherstruktur vier separate Speicherzellen auf. In einer Ausführungsform weist die Halbleitervorrichtung Metallisierungsschichten über dem Substrat auf, wobei die Speicherstruktur über den Metallisierungsschichten angeordnet ist.
  • Vorstehend sind Merkmale verschiedener Ausführungsformen umrissen, damit der Fachmann die Aspekte der vorliegenden Offenbarung besser verstehen kann. Der Fachmann sollte erkennen, dass die vorliegende Offenbarung ohne Weiteres als Grundlage zum Ausgestalten oder Abwandeln anderer Prozesse und Strukturen zum Ausführen derselben Zwecke und/oder Erzielen derselben Vorteile der hierin offenbarten Ausführungsformen verwendet werden kann. Der Fachmann sollte ferner erkennen, dass solche äquivalenten Konstruktionen nicht vom Geist und Umfang der vorliegenden Offenbarung abweichen, und dass verschiedenste Änderungen, Ersetzungen und Neugestaltungen hierin vorgenommen werden können, ohne vom Geist und Umfang der vorliegenden Offenbarung abzuweichen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • US 63/174627 [0001]

Claims (20)

  1. Verfahren zum Herstellen einer Halbleitervorrichtung, umfassend: Bilden einer ersten Wortleitung über einem Substrat; Bilden eines Bit-Leitungsstapels, umfassend: - Bilden einer ersten Bit-Leitung über der ersten Wortleitung, wobei die erste Bit-Leitung ein erstes Material enthält; - Bilden einer Isolierschicht über der ersten Bit-Leitung; und - Bilden einer zweiten Bit-Leitung über der Isolierschicht, wobei die zweite Bit-Leitung das erste Material enthält; Abscheiden eines Speichermaterials am Bit-Leitungsstapel, wobei sich das Speichermaterial entlang einer ersten Seitenwand des Bit-Leitungsstapels erstreckt und sich entlang einer zweiten Seitenwand des Bit-Leitungsstapels erstreckt; Abscheiden eines leitfähigen Materials über dem Speichermaterial, wobei ein erster Abschnitt des leitfähigen Materials entlang der ersten Seitenwand von einem zweiten Abschnitt des leitfähigen Materials entlang der zweiten Seitenwand elektrisch isoliert wird; und Bilden einer zweiten Wortleitung über dem leitfähigen Material, wobei die zweite Wortleitung mit dem zweiten Abschnitt des leitfähigen Materials elektrisch verbunden wird.
  2. Verfahren nach Anspruch 1, ferner umfassend: Abscheiden eines ovonischen Schwellwertschaltmaterials, OTS-Materials, auf dem Speichermaterial.
  3. Verfahren nach Anspruch 1 oder 2, wobei das Strukturieren des Bit-Leitungsstapels umfasst: Verwenden einer strukturierten Hartmaske als eine Ätzmaske, wobei das Speichermaterial auf Seitenwänden der strukturierten Hartmaske abgeschieden wird.
  4. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden des Bit-Leitungsstapels ferner umfasst: Bilden einer ersten Elektrode auf der ersten Bit-Leitung, wobei die erste Elektrode von den Seitenwänden der ersten Bit-Leitung vorsteht; und Bilden einer zweiten Elektrode über der Isolierschicht, wobei die zweite Bit-Leitung auf der zweiten Elektrode gebildet wird, wobei die zweite Elektrode von den Seitenwänden der zweiten Bit-Leitung vorsteht.
  5. Verfahren nach Anspruch 4, wobei die erste Elektrode und die zweite Elektrode ein zweites Material enthalten, das von dem ersten Material verschieden ist, wobei das Bilden des Bit-Leitungsstapels ferner umfasst: Durchführen eines Ätzprozesses, der das erste Material selektiv vor dem zweiten Material ätzt.
  6. Verfahren nach Anspruch 5, wobei das erste Material Wolfram ist und das zweite Material Ruthenium ist.
  7. Verfahren nach einem der vorstehenden Ansprüche, wobei die erste Wortleitung elektrisch mit dem ersten Abschnitt des leitfähigen Materials verbunden wird.
  8. Verfahren nach einem der vorstehenden Ansprüche, wobei das Bilden des Bit-Leitungsstapels ferner umfasst: Aussparen der Isolierschicht unter Verwendung eines Ätzprozesses, der die Isolierschicht selektiv vor dem ersten Material ätzt.
  9. Verfahren nach einem der vorstehenden Ansprüche, wobei Seitenwände der ersten Bit-Leitung, der Isolierschicht und der zweiten Bit-Leitung komplanar sind.
  10. Verfahren umfassend: Bilden erster Wortleitungen über einem Substrat; Bilden von Speicherstapeln über den ersten Wortleitungen, wobei jeder der Speicherstapel eine erste Seitenwand und eine zweite Seitenwand aufweist, wobei das Bilden jedes der Speicherstapel umfasst: - Bilden einer ersten Bit-Leitung über mindestens einer ersten Wortleitung; - Bilden einer zweiten Bit-Leitung über der ersten Bit-Leitung, wobei die zweite Bit-Leitung von der ersten Bit-Leitung elektrisch isoliert wird; - Abscheiden einer resistiven Speicherschicht entlang von Seitenwänden der ersten Bit-Leitung und Seitenwänden der zweiten Bit-Leitung; und - Abscheiden einer Selektorschicht auf der resistiven Speicherschicht; Bilden von Steuerwortleitungen auf den Speicherstapeln, wobei sich jede der Steuerwortleitungen von der ersten Seitenwand eines ersten entsprechenden Speicherstapels zu der zweiten Seitenwand eines zweiten jeweiligen Speicherstapels erstreckt; und Bilden zweiter Wortleitungen über den Speicherstapeln und den Steuerwortleitungen, wobei jede der Steuerwortleitungen elektrisch mit einer ersten Wortleitung oder einer zweiten Wortleitung verbunden wird.
  11. Verfahren nach Anspruch 10, wobei das Bilden jedes der Speicherstapel ferner umfasst: Ausführen mindestens eines Ätzprozesses, um horizontale Abschnitte der resistiven Speicherschicht und der Selektorschicht zu entfernen.
  12. Verfahren nach Anspruch 11, wobei die resistive Speicherschicht nach dem Ausführen des einen oder der mehreren Ätzprozesse ein L-förmiges Profil aufweist.
  13. Verfahren nach einem der Ansprüche 10 bis 12, wobei die erste Bit-Leitung eine erste Elektrodenschicht aufweist und die zweite Bit-Leitung eine zweite Elektrodenschicht aufweist, wobei die erste Elektrodenschicht und die zweite Elektrodenschicht seitlich vorstehen.
  14. Verfahren nach Anspruch 13, wobei die erste Elektrodenschicht und die zweite Elektrodenschicht Dicken von 2 nm bis 5 nm aufweisen.
  15. Verfahren nach einem der Ansprüche 10 bis 14, wobei die erste Bit-Leitung eine erste Haftschicht aufweist und die zweite Bit-Leitung eine zweite Haftschicht aufweist.
  16. Verfahren nach einem der Ansprüche 10 bis 15, wobei die zweite Bit-Leitung durch eine Schicht aus Oxid elektrisch von der ersten Bit-Leitung isoliert wird.
  17. Halbleitervorrichtung aufweisend: eine Speicherstruktur über einem Substrat, wobei die Speicherstruktur aufweist: - eine erste Wortleitung; - eine erste Bit-Leitung über der ersten Wortleitung; - eine zweite Bit-Leitung über der ersten Bit-Leitung; - ein Speichermaterial über Seitenwänden der ersten Bit-Leitung und der zweiten Bit-Leitung; - eine erste Steuerwortleitung entlang einer ersten Seite des Speichermaterials, wobei die erste Steuerwortleitung mit der ersten Wortleitung elektrisch verbunden ist; - eine zweite Steuerwortleitung entlang einer zweiten Seite des Speichermaterials, welche gegenüber der ersten Seite angeordnet ist; und - eine zweite Wortleitung über der zweiten Bit-Leitung, der ersten Steuerwortleitung und der zweiten Steuerwortleitung, wobei die zweite Wortleitung elektrisch mit der zweiten Steuerwortleitung verbunden ist.
  18. Halbleitervorrichtung nach Anspruch 17, wobei die Speicherstruktur ferner eine erste Elektrode, die die erste Bit-Leitung kontaktiert, und eine zweite Elektrode aufweist, die die zweite Bit-Leitung kontaktiert, wobei die erste Elektrode und die zweite Elektrode eine größere Breite aufweisen als die erste Bit-Leitung und die zweite Bit-Leitung.
  19. Halbleitervorrichtung nach Anspruch 17 oder 18, wobei die Speicherstruktur vier separate Speicherzellen aufweist.
  20. Halbleitervorrichtung nach einem der Ansprüche 17 bis 19, ferner aufweisend: mehrere Metallisierungsschichten über dem Substrat, wobei die Speicherstruktur über den mehreren Metallisierungsschichten angeordnet ist.
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