CN114975512A - 半导体存储器件及制造方法 - Google Patents

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CN114975512A CN202210296501.3A CN202210296501A CN114975512A CN 114975512 A CN114975512 A CN 114975512A CN 202210296501 A CN202210296501 A CN 202210296501A CN 114975512 A CN114975512 A CN 114975512A
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Abstract

本公开涉及半导体存储器件及制造方法。一种半导体器件包括：存储结构，在衬底之上，其中，该存储结构包括第一字线；第一位线，在第一字线之上；第二位线，在第一位线之上；存储材料，在第一位线和第二位线的侧壁之上；第一控制字线，沿着存储材料的第一侧，其中，第一控制字线电连接至第一字线；第二控制字线，沿着存储材料的与第一侧相反的第二侧；以及第二字线，在第二位线、第一控制字线和第二控制字线之上，其中，第二字线电连接至第二控制字线。

Description

半导体存储器件及制造方法
技术领域
本公开总体涉及半导体存储器件及制造方法。
背景技术
半导体存储器用于电子应用的集成电路中，包括例如收音机、电视、蜂窝电话和个人计算设备。一类半导体存储器是电阻随机存取存储器(RRAM)，其涉及在电阻变化材料中存储值。电阻变化材料可以在低电阻阶段和高电阻阶段之间切换以指示位码。
发明内容
根据本公开的一个实施例，提供了一种制造半导体器件的方法，所述方法包括：在衬底之上形成第一字线；形成位线堆叠，包括：在所述第一字线之上形成第一位线，其中，所述第一位线包括第一材料；在所述第一位线之上形成绝缘层；以及在所述绝缘层之上形成第二位线，其中，所述第二位线包括所述第一材料；在所述位线堆叠上沉积存储材料，其中，所述存储材料沿着所述位线堆叠的第一侧壁延伸并沿着所述位线堆叠的第二侧壁延伸；在所述存储材料之上沉积导电材料，其中，所述导电材料的沿着所述第一侧壁的第一部分与所述导电材料的沿着所述第二侧壁的第二部分电隔离；以及在所述导电材料之上形成第二字线，其中，所述第二字线电连接至所述导电材料的第二部分。
根据本公开的另一实施例，提供了一种制造半导体器件的方法，包括：在衬底之上形成第一字线；在所述第一字线之上形成存储堆叠，其中，每个存储堆叠包括第一侧壁和第二侧壁，其中，形成每个存储堆叠包括：在至少一个第一字线之上形成第一位线；在所述第一位线之上形成第二位线，其中，所述第二位线与所述第一位线电隔离；沿着所述第一位线的侧壁和所述第二位线的侧壁沉积电阻存储层；以及在所述电阻存储层上沉积选择层；在所述存储堆叠上形成控制字线，其中，每个控制字线从第一相应存储堆叠的第一侧壁延伸至第二相应存储堆叠的第二侧壁；以及在所述存储堆叠和所述控制字线之上形成第二字线，其中，每个控制字线电连接至第一字线或第二字线。
根据本公开的又一实施例，提供了一种半导体器件，包括：存储结构，在衬底之上，其中，所述存储结构包括：第一字线；第一位线，在所述第一字线之上；第二位线，在所述第一位线之上；存储材料，在所述第一位线和所述第二位线的侧壁之上；第一控制字线，沿着所述存储材料的第一侧，其中，所述第一控制字线电连接至所述第一字线；第二控制字线，沿着所述存储材料的与所述第一侧相反的第二侧；以及第二字线，在所述第二位线、所述第一控制字线和所述第二控制字线之上，其中，所述第二字线电连接至所述第二控制字线。
附图说明
在结合附图阅读时，可以从下面的具体实施方式中最佳地理解本公开的各方面。应当注意，根据行业的标准做法，各种特征不是按比例绘制的。事实上，为了讨论的清楚起见，各种特征的尺寸可能被任意增大或减小。
图1A和图1B示出了根据一些实施例的制造存储器件的第一字线的中间步骤的平面图和截面图。
图2A、图2B、图3A和图3B示出了根据一些实施例的制造存储结构的位线堆叠的中间步骤的平面图和截面图。
图4A、图4B、图5A和图5B示出了根据一些实施例的制造存储结构的存储堆叠的中间步骤的平面图和截面图。
图6A、图6B、图7A和图7B示出了根据一些实施例的制造存储结构的控制字线的中间步骤的平面图和截面图。
图8A、图8B、图9A、图9B、图10A、图10B、图11A和图11B示出了根据一些实施例的制造存储结构的第二字线的中间步骤的平面图和截面图。
图12A、图12B和图12C示出了根据一些实施例的制造存储结构的中间步骤的平面图和截面图。
图12D示出了根据一些实施例的存储阵列的平面图。
图13和图14示出了根据一些实施例的制造存储器件的中间步骤的截面图。
图15A、图15B、图16A、图16B、图17A和图17B示出了根据一些实施例的制造存储结构的中间步骤的平面图和截面图。
图18A、图18B、图19A、图19B、图20A、图20B、图21A、图21B、图22A和图22B示出了根据一些实施例的制造存储结构的中间步骤的平面图和截面图。
图23A、图23B、图24A、图24B、图25A、图25B、图26A和图26B示出了根据一些实施例的制造具有电极的存储结构的位线堆叠的中间步骤的平面图和截面图。
图27A、图27B和图27C示出了根据一些实施例的电极的放大截面图。
图28A、图28B、图29A和图29B示出了根据一些实施例的制造具有电极的存储结构的存储堆叠的中间步骤的平面图和截面图。
图30A和图30B示出了根据一些实施例的制造具有电极的存储结构的控制字线的中间步骤的平面图和截面图。
图31A和图31B示出了根据一些实施例的制造具有电极的存储结构的第二字线的中间步骤的平面图和截面图。
图32A和图32B示出了根据一些实施例的制造具有电极的存储结构的中间步骤的平面图和截面图。
图33A和图33B示出了根据一些实施例的制造具有电极的存储结构的中间步骤的平面图和截面图。
具体实施方式
下面的公开内容提供了用于实现本发明的不同特征的许多不同的实施例或示例。下文描述了组件和布置的具体示例以简化本公开。当然，这些仅是示例而不意图是限制性的。例如，在下面的说明中，在第二特征上方或之上形成第一特征可以包括以直接接触的方式形成第一特征和第二特征的实施例，并且还可以包括可在第一特征和第二特征之间形成附加特征，使得第一特征和第二特征可以不直接接触的实施例。此外，本公开在各个示例中可重复参考标号和/或字母。这种重复是为了简单性和清楚性的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，本文中可能使用了空间相关术语(例如，“下方”、“之下”、“低于”、“以上”、“上部”等)，以易于描述图中所示的一个要素或特征相对于另外(一个或多个)要素或(一个或多个)特征的关系。这些空间相关术语意在涵盖器件在使用或工作中除了图中所示朝向之外的不同朝向。装置可能以其他方式定向(旋转90度或处于其他朝向)，并且本文中所用的空间相关描述符同样可被相应地解释。
现在将关于具体实施例来描述实施例，其中电阻随机存取存储器(RRAM)器件包括存储结构的阵列，存储结构具有两条垂直堆叠的位线和两条垂直堆叠的字线。位线可设置在字线之间，并且字线连接到在位线的相反侧之上延伸的控制字线。以此方式，每个存储结构包括四个独立可控的存储单元。在一些情况下，诸如本文描述的存储结构可允许增加存储阵列的存储单元密度，而不增加存储阵列的面积。此外，本文的一些实施例描述了存储结构，其中每个存储单元包括具有突出端部(tip)的电极，其中电极连接到位线。在一些情况下，电极的突出端部在器件操作期间引起更局部的电场，这可使得在突出端部附近的更局部的区域中发生电阻存储器的物理机制。这可以提高器件再现性、存储单元操作的更均匀性、以及存储单元的更一致的操作。
图1A至图14示出了根据一些实施例的形成包括存储结构250(参见图12A-图12C)的半导体器件350(参见图14)的中间步骤。在图1A至图12B中，以“A”标志结尾的图是沿着“B”标志的相应图所示的截面A-A’示出的平面图。类似地，以“B”标志结尾的图沿着“A”标志的相应图所示的截面B-B’示出。例如，图1A示出了图1B所示结构在图1B所示的截面A-A’处的自上而下平面图，并且图1B示出了图1A所示结构沿着图1A所示的截面B-B’的截面图。
首先转向图1A-图1B，根据一些实施例，在衬底101之上形成第一字线103。衬底101可以是半导体衬底，例如，体半导体、绝缘体上半导体(SOI)衬底等，其可被掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂。衬底101可以是晶圆，例如，硅晶圆。通常，SOI衬底是形成在绝缘体层上的半导体材料层。绝缘体层可以是例如掩埋氧化物(BOX)层、氧化硅层等。绝缘体层设置在衬底上，通常为硅衬底或玻璃衬底。还可以使用其他衬底，例如，多层衬底或梯度衬底。在一些实施例中，衬底101的半导体材料可以包括：硅；锗；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟；合金半导体，包括硅-锗、磷砷化镓、砷化铝铟、砷化铝镓、砷化镓铟、磷化镓铟和/或磷砷化镓铟；或其组合。
此外，衬底101可以包括形成在衬底101内和/或之上的有效器件(未单独示出)，并且可以包括在有效器件之上的第一金属化层102。本领域普通技术人员将认识到，有效器件可包括多种有源器件和无源器件，例如，晶体管、电容器、电阻器等、或其组合。有效器件可用于产生半导体器件设计的所需结构和功能要求，并可使用任何合适的技术形成。例如，有效器件可包括一种或多种器件，例如，二极管、光电二极管、熔丝、互补金属氧化物半导体(CMOS)晶体管、鳍式场效应晶体管(FinFET)、纳米结构(例如，纳米片、纳米线、栅极全环绕等)场效应晶体管(NSFET)等、或它们的组合。
第一金属化层102形成在有效器件之上，并且可以连接各种有效器件以形成功能电路。在实施例中，第一金属化层102包括电介质材料和导电材料的交替层，并且可以使用任何合适的技术(例如，沉积、镶嵌、双镶嵌等)形成。电介质层可以为金属间电介质层(IMD)，并且电介质层中的一个或多个可以为低k电介质材料、非低k电介质材料、氧化物、氮化物、聚合物等、或其组合。在一些实施例中，电介质层中的一个或多个可以由类似于第一电介质层105的材料形成，如下所述。
导电层可以是金属化图案，并且可以包括导电特征，这些导电特征彼此互连并嵌入在一个或多个电介质层中。导电特征可包括多层导电线、导电过孔、和/或导电接触件。导电过孔可以形成在电介质层中以电连接不同层中的导电线。导电材料可以包括一种或多种金属、金属合金、或它们的组合，并且可以使用合适的技术沉积。作为代表性示例，在图1A-图1B中示出第一金属化层102包括导电线111、覆盖导电线111的电介质层110、以及延伸穿过电介质层110以电连接导电线111的导电过孔113。在一些实施例中，导电线111可以是逻辑电路或另一类电路的一部分。例如，第一金属化层102可以具有四个金属化层，并且导电线可以是第四金属化层的一部分，但第一金属化层102可以具有任何合适数量的金属化层。这些是示例，可以使用任何合适数量的导电层、电介质层或导电过孔。
根据一些实施例，存储结构250的第一字线103可形成在第一金属化层102之上。在一些实施例中，第一字线103可通过导电过孔113电连接到第一金属化层102。例如，第一字线103可通过首先在第一金属化层102之上形成第一电介质层105来形成。第一电介质层105可包括一种或多种电介质材料，例如，掺杂或未掺杂的氧化硅、氮化硅、氮氧化硅、碳化硅、掺杂的硅酸盐玻璃、可流动氧化物、其他高k材料、低k材料等、或它们的组合。在实施例中，第一电介质层105包括诸如硼磷硅酸盐玻璃(BPSG)之类的材料，但可以使用任何合适的电介质，其可以包括上文针对第一金属化层102的电介质层描述的那些电介质。第一电介质层105可使用任何合适的工艺形成，例如，CVD、PVD、PECVD、ALD等。在一些实施例中，使用化学机械抛光(CMP)工艺、研磨工艺等来平坦化第一电介质层105。
在一些实施例中，在形成第一电介质层105之后，第一字线103可形成在第一电介质层105内。以此方式，第一电介质层105可以围绕并隔离第一字线103。作为示例工艺，第一字线103可如下形成：在第一电介质层105内形成开口，并在开口内沉积导电材料。例如，可以使用合适的光刻和蚀刻工艺来形成开口。在一些实施例中，导电材料包括可选的衬里层和衬里层之上的导电填充材料。衬里层可以是扩散阻挡层、粘附层等，并且可以包括一层或多层钛、氮化钛、钽、氮化钽、钼、钌、铑、铪、铱、铌、铼、钨、钴、铝、铜、它们的合金、它们的氧化物等、或它们的组合。衬里层可以使用合适的工艺来沉积，例如，电镀、CVD、PVD、PECVD、ALD等。
在沉积衬里层(如果存在的话)之后，沉积导电填充材料以填充第一电介质层105中的开口的其余部分，而形成第一字线103。导电填充材料可以包括一种或多种导电材料，例如，钨、钴、铝、镍、铜、银、金、钼、钌、氮化钼、它们的合金等、或它们的组合。导电填充材料可以使用合适的工艺来沉积，例如，电镀、CVD、PVD、PECVD、ALD等。在一些实施例中，可以执行平坦化工艺(例如，CMP和/或研磨)以去除多余的导电材料。
在其他实施例中，可使用其他技术形成第一字线103。例如，第一字线103的导电材料可沉积在第一金属化层102之上，然后使用合适的光刻和蚀刻技术进行图案化以形成第一字线103。第一电介质层105的材料然后可以沉积第一字线103之上。然后可以执行平坦化工艺以去除多余的材料。这些技术以及所有其他合适的技术完全意图在本公开的范围内。在一些实施例中，第一字线103可形成为具有约80nm到约180nm范围内的厚度T1，或约40nm到约80nm范围内的宽度W1。在一些实施例中，相邻的第一字线103可被间隔开约40nm到约80nm范围内的距离S1。其他形状、尺寸、厚度、宽度、或距离也是可能的，并且第一字线103可以具有与所示不同的数量或布置。
在一些实施例中，可以在第一字线103之上形成第二电介质层107，并且可以形成延伸穿过第二电介质层107以电连接第一字线103的第一过孔109。第二电介质层107可以使用与上述第一电介质层105类似的材料和类似的工艺来形成。然而，可以使用任何合适的材料或技术。
在一些实施例中，可以使用与上述第一字线103类似的材料和工艺来形成第一过孔109。例如，第一过孔109可如下形成：在第二电介质层107中形成开口，用导电材料填充开口，然后执行平坦化工艺以去除多余的导电材料。然而，可以使用任何合适的材料或技术。在一些实施例中，第一过孔109可以具有约30nm到约100nm范围内的厚度，并且可以具有约40nm到约80nm范围内的宽度或长度。其他形状、尺寸、厚度、宽度、长度、或距离也是可能的，并且第一过孔109可以具有与所示不同的数量或布置。
图2A-图2B示出了根据一些实施例的位线层202的沉积。根据一些实施例，位线层202随后被图案化以形成存储结构250(参见图12A-图12C)的第一位线201和第二位线209(参见图3A-图3B)。在一些实施例中，位线层202可以包括第一位线材料201、第一粘附层203、绝缘层205、第二粘附层207和第二位线材料209。第一位线材料201可以包括导电材料，例如，钨、钴、铝、镍、铜、银、金、它们的合金等、或它们的组合。导电材料可以使用可接受的工艺来沉积，例如，电镀、CVD、PVD、PECVD、ALD等。然而，可以使用任何合适的材料或沉积技术。在一些实施例中，第一位线材料201可以具有约30nm到约50nm范围内的厚度，但其他厚度也是可能的。
根据一些实施例，然后可以在第一位线材料201上沉积第一粘附层203，以提高第一位线材料201和上覆的绝缘层205之间的粘附性。第一粘附层203可以包括钛、氮化钛、钽、氮化钽、碳等、或其组合。第一粘附层203可以使用可接受的工艺来沉积，例如，电镀、CVD、PVD、PECVD、ALD等。然而，可以使用任何合适的材料或沉积技术。在一些实施例中，第一粘附层203可以具有约2nm到约5nm范围内的厚度，但其他厚度也是可能的。
根据一些实施例，然后可以在第一粘附层203上沉积绝缘层205。绝缘层205将第一位线201与第二位线209电隔离(参见图3A-图3B)。在一些实施例中，绝缘层205可以是与先前针对第一电介质层105描述的类似的材料。例如，绝缘层205可以是氧化物材料，但其他材料也是可能的。绝缘层205可以使用可接受的工艺来沉积，例如，先前针对第一电介质层105描述的那些工艺。然而，可以使用任何合适的材料或沉积技术。在一些实施例中，绝缘层205可以具有约20nm到约30nm范围内的厚度，但其他厚度也是可能的。
根据一些实施例，然后可以在绝缘层205上沉积第二粘附层207。第二粘附层207可以提供绝缘层205和上覆的第二位线材料209之间的改进的粘附性。第二粘附层207可以包括与针对第一粘附层203描述的类似的材料，并且可以使用类似的工艺来沉积。例如，第二粘附层207可以具有约2nm到约5nm范围内的厚度，但其他厚度也是可能的。
根据一些实施例，然后可以在第二粘附层207上沉积第二位线材料209。第二位线材料209可以包括与针对第一位线材料201描述的类似的材料，并且可以使用类似的工艺来沉积。例如，第二位线材料209可以具有约30nm到约50nm范围内的厚度，但其他厚度也是可能的。
在一些实施例中，可以在位线层202之上沉积硬掩模210，以在后续图案化步骤期间使用。硬掩模210可以是诸如氮化硅、氧化硅、氮氧化硅、SiCON、SiC、SiOC等、或其组合之类的材料。硬掩模210可以使用合适的工艺来沉积，例如，CVD、PVD、ALD等。在一些实施例中，硬掩模210可具有约5nm至约30nm范围内的厚度，但其他厚度也是可能的。
图3A-图3B示出了根据一些实施例的对位线层202的图案化以形成位线堆叠204。根据一些实施例，位线堆叠204包括由第一位线材料201形成的第一位线201和由第二位线材料209形成的第二位线209。例如，第一位线201和第二位线209可以通过使用合适的光刻掩模和蚀刻工艺图案化位线层202来形成。例如，可以在硬掩模210(参见图2A-图2B)之上形成光致抗蚀剂(图中未示出)，并使用可接受的光刻技术进行图案化。光致抗蚀剂的图案然后可以使用可接受的蚀刻工艺而转移到硬掩模210，例如，湿法蚀刻、干法蚀刻、反应离子蚀刻(RIE)、中性束蚀刻(NBE)等、或其组合。蚀刻工艺可以是各向异性的。在一些实施例中，然后可以使用例如灰化工艺来去除光致抗蚀剂。
硬掩模210的图案然后可以使用一个或多个可接受的蚀刻工艺而转移到位线层202，例如，湿法蚀刻、干法蚀刻、RIE、NBE等、或其组合。蚀刻工艺可以是各向异性的。以此方式，硬掩模210的图案延伸穿过位线层202，图案化第一位线材料201以限定第一位线201，并图案化第二位线材料209以限定第二位线209。在一些实施例中，位线层202的一个或多个层可以使用与位线层202的一个或多个其他层不同的蚀刻工艺来蚀刻。在一些实施例中，可以通过蚀刻工艺去除硬掩模210。在其他实施例中，可以在图案化位线层之后去除硬掩模210。例如，可以使用湿法蚀刻工艺、干法蚀刻工艺、平坦化工艺等、或其组合来去除硬掩模210。在其他实施例中，硬掩模210未被去除并且保留在位线堆叠204上。下面针对图15A至图17B描述其中硬掩模210未被去除的实施例工艺。
以此方式，根据一些实施例，可以形成位线堆叠204。每个位线堆叠204包括第一位线201和第二位线209。每个第一位线201通过绝缘层205与相应的第二位线209分离并隔离。在一些实施例中，位线堆叠204具有约100nm至约200nm范围内的厚度T2。相邻的位线堆叠204可被分开45nm到约100nm范围内的距离S2。在一些实施例中，位线堆叠204具有约40nm至约80nm范围内的宽度W2。其他厚度、距离、或宽度是可能的。在一些实施例中，位线堆叠204可以具有基本上垂直的侧壁，如图3B所示。在其他实施例中，位线堆叠204可以具有倾斜侧壁、渐缩侧壁、凸侧壁、凹侧壁、或具有与这些示例不同的轮廓的侧壁。如图3A-图3B所示，在一些实施例中，可以在一对第一过孔109之间形成一对位线堆叠204，但位线堆叠204或第一过孔109的其他布置或配置也是可能的。
图4A-图4B示出了根据一些实施例的在位线堆叠204之上沉积存储材料211和选择材料213。存储材料211可以是例如适合于存储数字值(例如，0或1)的电阻存储器材料，例如，电阻随机存取存储器(RRAM或ReRAM)材料、PCRAM材料、CBRAM材料等。在一些实施例中，可以通过在存储材料211两端施加适当的电压和/或电流来控制存储材料211的电阻。例如，存储材料211可被控制为处于高电阻状态或低电阻状态。根据存储材料211的电阻状态，流过存储材料211的电流变化，并且可以存储相应的数字值。存储结构250(参见图12A-图12C)的类型和物理机制可取决于存储材料211的具体材料。例如，一些类型的存储材料211可以通过在存储材料211两端施加电场(例如，通过控制存储材料211两端的电压)而设置为具体电阻状态，并且其他类型的存储材料211可以通过加热存储材料211(例如，通过控制流过存储材料211的电流)而设置为具体电阻状态。
在一些实施例中，存储材料211可以包括含金属高k电介质材料，例如，金属氧化物。金属可以是过渡金属。在一些实施例中，存储材料211包括HfOx、ZrOx、TaOx、TiOx、VOx、NiOx、NbOx、LaOx、CuOx等、或其组合。在其他实施例中，存储材料211包括AlOx、SnOx、GdOx、IGZO、Ag2S等、或其组合。在其他实施例中，存储材料211包括硫属化物材料，例如，GeS2、GeSe、AgGeSe、GeSbTe、掺杂的GeSbTe(例如，掺杂有N、Si、C、Ga、In等、或其组合)等、或其组合。在一些实施例中，存储材料211可被沉积为共形膜。存储材料211可以通过CVD、PVD、ALD、PECVD等来沉积。这些是示例，并且其他材料或其他沉积技术是可能的，并且所有这些也都被认为在本公开的范围内。在一些实施例中，存储材料211在表面上被沉积至约5nm至约15nm范围内的厚度，但其他厚度也是可能的。
根据一些实施例，然后将选择材料213沉积在存储材料211之上。在其他实施例中，在沉积选择材料213之前图案化存储材料211，下面针对图18A-图22B描述其示例实施例。在一些实施例中，选择材料213是表现出双向阈值开关(OTS)效应或类似效应的材料。在一些实施例中，选择材料213包括硫属化物材料，其至少包括硫属元素阴离子(例如，硒、碲等)和正电性元素(例如，锗、硅、磷、砷、锑、铋、锌、氮、硼、碳等)。例如，硫属化物材料可以是GeSb2Te5(GST)，但也可以使用其他硫属化物材料。在一些实施例中，选择材料213可被沉积为共形膜。选择材料213可以通过CVD、PVD、ALD、PECVD等来沉积。这些是示例，并且其他材料或其他沉积技术是可能的，并且所有这些也都被认为在本公开的范围内。在一些实施例中，选择材料213在表面上被沉积至约10nm至约30nm范围内的厚度，但其他厚度也是可能的。
在图5A-图5B中，根据一些实施例，执行一个或多个蚀刻工艺以去除存储材料211和选择材料213的一些部分以形成存储堆叠206。根据一些实施例，该一个或多个蚀刻工艺可以从水平表面去除存储材料211和选择材料213，并且在位线堆叠204的侧壁上留下存储材料211和选择材料213的一些部分。以此方式，一个位线堆叠204上的存储材料211和选择材料213与相邻位线堆叠204上的存储材料和选择材料213隔离。位线堆叠204和剩余的存储材料211和选择材料213形成存储堆叠206。剩余的存储材料211和选择材料213可以覆盖第一位线201的一些或全部相反侧壁，并且可以覆盖第二位线209的一些或全部相反侧壁。在一些情况下，保留在位线堆叠204的侧壁上的存储材料211可被认为是“存储间隔件”，并且保留在位线堆叠204的侧壁上的选择材料213可被认为是“选择间隔件”。如图5B所示，在一些实施例中，剩余的存储材料211的横截面可具有“L形”轮廓。该一个或多个蚀刻工艺可以包括例如湿法蚀刻、干法蚀刻、RIE、NBE等、或它们的组合。蚀刻工艺可以是各向异性的。
在图6A-图6B中，根据一些实施例，导电材料220沉积在存储堆叠206之上。在一些实施例中，导电材料220可以包括与先前针对第一字线103(参见图1A-图1B)描述的类似的一种或多种材料。导电材料220也可以使用与先前针对第一字线103描述的类似的技术来沉积。其他材料或技术也是可能的。在一些实施例中，可以执行平坦化工艺(例如，CMP和/或研磨)以去除多余的导电材料220。在平坦化之后，导电材料220、第二位线209、存储材料211和选择材料213的顶表面可以是大致齐平的。在一些实施例中，平坦化工艺还可以去除存储材料211和/或选择材料213的多余部分。
图7A-图7B示出了根据一些实施例的图案化导电材料220以形成控制字线221。导电材料220可以例如使用合适的光刻和蚀刻技术(例如，先前描述的那些)来图案化。在一些实施例中，控制字线221可以形成在第一字线103之上，如图7A所示。在一些实施例中，控制字线221的宽度W3可以大于第一字线103的宽度W1(参见图1A-图1B)，但在其他实施例中，宽度W3可以大约等于或小于宽度W1。在一些实施例中，控制字线221具有约40nm至约80nm范围内的宽度W3，但其他宽度是可能的。
在一些实施例中，一些控制字线221可以从一个存储堆叠206的侧壁延伸到相邻的存储堆叠206的侧壁。以此方式，一些控制字线221可以在两个相邻的存储堆叠206的侧壁上延伸，并且一些控制字线221可以在单个存储堆叠206的侧壁上延伸。例如，在一些实施例中，位于第一字线103的相反末端的控制字线221可各自在单个相应的存储堆叠206上延伸，并且沿着第一字线103的其他控制字线221可各自在两个相邻的存储堆叠206上延伸。其他配置或布置是可能的。在一些实施例中，一些控制字线221形成在第一过孔109之上，并通过第一过孔109电连接到对应的第一字线103。如图7A-图7B所示，其他控制字线221未形成在第一过孔109之上，并因此与第一字线103电隔离。在一些实施例中，形成在第一字线103之上的控制字线221可以交替地连接到该第一字线103或与该第一字线103隔离。以此方式，控制字线221的形成允许存储堆叠206的任一侧的存储单元260(参见图12C-图12D)被控制。
在图8A-图8B中，根据一些实施例，在控制字线221之上沉积第三电介质层225。第三电介质层225可以在控制字线221之上和之间延伸。以此方式，第三电介质层225可以围绕并分隔控制字线221以隔离控制字线221。第三电介质层225可以是与第一电介质层105或第二电介质层107类似的材料，并且可以使用类似的技术形成。在一些实施例中，可以在沉积第三电介质层225之后执行平坦化工艺(例如，CMP和/或研磨)。在一些实施例中，第三电介质层225具有约15nm至约40nm范围内的厚度，但其他厚度是可能的。
在图9A-图9B中，根据一些实施例，在第三电介质层225中图案化开口227。开口227可以暴露控制字线221的一些部分。在一些实施例中，开口227暴露与第一字线103隔离的那些控制字线221(例如，未形成在第一过孔109之上的那些控制字线221)的一些部分。开口227可以使用合适的光刻和蚀刻技术来图案化。开口227的尺寸可以大于、大约等于、或小于第一过孔109的尺寸。
在图10A-图10B中，根据一些实施例，导电材料231沉积在第三电介质层225之上以及开口227内。在一些实施例中，填充开口227的导电材料231形成第二过孔229。在一些实施例中，第二过孔229可以电连接到一些控制字线221，例如，未电连接到第一字线103的那些控制字线221。导电材料231可以包括一种或多种材料，例如，先前针对第一字线103描述的那些材料，并且可以使用类似的技术来沉积。例如，在一些实施例中，导电材料231可以包括使用CVD沉积的钨，但其他材料或沉积技术是可能的。在一些实施例中，可以在沉积之后对导电材料231执行平坦化工艺(例如，CMP和/或研磨)。在一些实施例中，第三电介质层225上的导电材料231具有约30nm至约60nm范围内的厚度，但其他厚度是可能的。
在图11A-图11B中，根据一些实施例，导电材料231被图案化以形成第二字线233。导电材料231可以例如使用合适的光刻和蚀刻技术(例如，先前描述的那些)来图案化。在一些实施例中，第二字线233可被形成在第一字线103和控制字线221之上，如图11A所示。在一些实施例中，第二字线233的宽度W4可以大于第一字线103的宽度W1(参见图1A-图1B)、或控制字线221的宽度W3，但在其他实施例中，宽度W4可以大约等于、或小于宽度W1或宽度W3。在一些实施例中，第二字线233具有约40nm至约100nm范围内的宽度W4，但其他宽度是可能的。在一些实施例中，相邻的第二字线233被分隔开约40nm至约100nm范围内的距离S3，但其他分隔距离是可能的。
在一些实施例中，形成在第二过孔229之上的第二字线233通过第二过孔229电连接到对应的控制字线221。如图11A-图11B所示，第二字线233通过第二过孔229电连接到一些控制字线221，并且第一字线103通过第一过孔109电连接到其他控制字线221。在一些实施例中，沿着第二字线233的控制字线221可以交替地连接到对应的第一字线103或者该第二字线233。以此方式，存储堆叠206的一侧可以被电连接到第一字线103的控制字线221覆盖，并且存储堆叠206的另一侧可以被电连接到第二字线233的控制字线221覆盖。在其他实施例中，可以使用相比于第二字线233的单独的处理或沉积步骤来形成第二过孔229。
在图12A-图12D中，根据一些实施例，第四电介质层235沉积在第二字线233之上，形成存储结构250。第四电介质层235可以在第二字线233之上和之间延伸。以此方式，第四电介质层235可以围绕并分隔第二字线233以隔离第二字线233。第四电介质层235可以是与第一电介质层105、第二电介质层107或第三电介质层225类似的材料，并且可以使用类似的技术形成。在一些实施例中，可以在沉积第四电介质层235之后执行平坦化工艺(例如，CMP和/或研磨)。在执行平坦化工艺之后，第四电介质层235和第二字线233的顶表面可大致齐平。
图12C示出了类似于图12B所示的存储结构250，不同在于为了说明目的而标记了各种特征。例如，图12C示出了第一存储堆栈206A和第二存储堆栈206B，各自包括第一位线201(BL1)和第二位线209(BL2)，并且各自具有位于一侧的第一控制字线221(WLC1)和位于另一侧的第二控制字线221(WLC2)。第一控制字线221(WLC1)连接到第一字线103(WL1)，并且第二控制字线221(WLC2)连接到第二字线233(WL2)。如图12C所示，每个存储堆栈206及其相邻的控制字线221(WLC1、WLC2)形成四个存储单元260A、260B、260C和260D。例如，存储单元260B和260D分别形成在存储单元260A和260C之上。存储单元260A和260B形成在存储堆叠206的一侧并且包括沉积在该侧的存储材料211和选择材料213的相同层的不同区域，并且存储单元260C和260D形成在存储堆叠206的另一侧并且包括沉积在该侧的存储材料211和选择材料213的相同层的不同区域。使用本文所述的技术，可以在存储堆叠206的两侧形成单独的存储单元260，这可以增加存储结构或器件中的存储单元的密度。
可以使用第一位线201(BL1)、第二位线209(BL2)、第一控制字线221(WLC1)和第二控制字线221(WLC2)来独立地对四个存储单元260A-D中的每一个执行读取和写入操作。例如，可以通过向第一字线103(WL1)和第一位线201(BL1)施加偏压来控制第一存储堆叠206A的存储单元260A。第一字线103(WL1)通过第一过孔109(VIA1)电连接至第一控制字线221(WLC1)，因此对第一字线103(WL1)偏压允许第一控制字线221(WLC1)也被偏压。以此方式，跨存储材料211和选择材料213的位于第一位线201(BL1)和第一控制字线221(WLC1)之间的部分形成相应的电压差。在一些实施例中，以此方式施加适当的偏压允许独立于相邻的存储单元260B-D来对存储单元260A执行读取和写入操作。类似地，可以通过向第二位线209(BL2)和第一字线103(WL1)施加偏压来控制存储单元260B，可以通过向第一位线201(BL1)和第二字线233(WL2)施加偏压来控制存储单元260C，并且可以通过向第二位线209(BL2)和第二字线233(WL2)施加偏压来控制存储单元260D。以此方式，可以通过偏压相应的位线201/209和相应的字线103/233来控制存储阵列262的任何存储单元260(参见图12D)。
如上所述，在一些实施例中，单独的字线(例如，第一字线103和第二字线233)被形成为控制字线221上方和下方的两个单独的层。以此方式，一个字线(例如，第一字线103)可以控制位于位线201/209的一侧的存储单元260A-B，并且另一字线(例如，第二字线233)可以控制位于位线201/209的第二侧的存储单元260C-D。因此，通过在不同的层中放置单独的字线，可以在相同大小的面积内使存储单元260的数量加倍，而没有面积损失并且也无需使用虚设单元。此外，通过形成单独的位线201/209，可以在相同大小的面积内进一步使存储单元260的数量加倍，而没有面积损失。以此方式，在一些情况下，本文描述的技术可以允许将存储结构或器件的存储密度增加多达四倍。其他配置或密度是可能的。
图12D示出了根据一些实施例的包括存储单元260的存储阵列262的展开平面图。为清楚起见，一些特征未在图12D的平面图中示出。图12D还示出了示例参考截面C-C’，其可对应于图12C中所示的截面图。存储阵列262包括多个存储单元260，它们可以使用对应的位线201/209和字线103/233而独立地控制，如前所述。存储单元260B在对应的存储单元260A之上并与之重叠，并且存储单元260D在对应的存储单元260C之上并与之重叠。如图12D所示，存储单元260可布置成行和列的阵列。在一些实施例中，第一字线103和第二字线233平行，并且位线201/209垂直于字线103/233。额外的存储结构250可进一步垂直堆叠以提供三维存储阵列，从而增加器件密度。在一些实施例中，存储阵列262可设置在半导体管芯的后端制程(BEOL)中。例如，存储阵列262可设置在半导体管芯的互连层中，例如，在形成在半导体衬底上的一个或多个有源器件(例如，晶体管等)之上。例如，存储阵列262可设置在FinFET器件之上，并且位线201/109可平行于或覆盖FinFET器件的鳍，并且字线103/233可平行于或覆盖FinFET器件的栅极结构。这是示例，并且其他器件、结构、布置或配置是可能的。在一些实施例中，第一字线103或第二字线233可以与半导体管芯内的逻辑电路的导电线组合。这在下面针对图13-图14进一步描述。
图13示出了根据一些实施例的在进一步处理之后的图12B所示的结构的截面图。具体地，图13示出了根据一些实施例的在存储结构250之上形成第二金属化层302。第二金属化层302可以形成在第二字线233之上以将第二字线233电连接到其他功能电路。在一些实施例中，第二金属化层302可以通过通孔(图中未示出)连接到第一字线103或第一金属化层102。第二金属化层302可以例如以与第一金属化层102(参见图1A-图1B)类似的方式和材料形成，但其他技术或材料是可能的。
作为代表性示例，图13示出第二金属化层302包括覆盖第二字线233的电介质层305、覆盖电介质层305的导电线307、以及延伸穿过电介质层305以电连接第二字线233的导电过孔303。在一些实施例中，导电线307可以是逻辑电路或另一类电路的一部分，并且第二金属化层302可以具有任何合适数量的导电层、电介质层、或导电过孔。
图14示出了根据一些实施例的包括存储结构250的半导体器件350的截面图。存储结构250可以类似于先前针对图12A-图12D描述的存储结构250或存储阵列262。在一些实施例中，半导体器件250包括形成在衬底101之上的第一金属化层102和第二金属化层302。半导体器件350的第一金属化层102、第二金属化层302和衬底101可以类似于先前针对图1A-图1B和图13所描述的那些，并且可以使用类似的技术或材料来形成。在一些实施例中，半导体器件350具有在衬底101之上的逻辑区域351和存储区域353。在一些实施例中，存储结构250可以形成在半导体器件350的第一金属化层102和第二金属化层302之间。例如，在一些实施例中，存储结构250可以形成在导电线111和导电线307之间。
在一些情况下，半导体器件350的逻辑区域351包括有源器件、无源器件、逻辑器件等。在一些实施例中，存储结构250可以形成在存储区域353中但不形成在逻辑区域351中。因此，逻辑区域351的处于或接近与存储结构250相同的水平的区域可填充有一种或多种电介质材料，其可以包括前述电介质层中的一个或多个，例如，电介质层110、第一电介质层105、第二电介质层107、第三电介质层225、电介质层305等。为清楚起见，未单独示出这些和其他各种电介质层。
图14另外示出了导电过孔355的形成，该导电过孔355延伸穿过一种或多种电介质材料以连接逻辑区域351内的导电线111和导电线307。导电过孔111可以例如使用与用于导电过孔303的类似的技术或材料来形成，但其他技术或材料是可能的。在一些实施例中，导电过孔355可以使用与形成导电过孔303相同的工艺步骤中的一个或多个来形成，但在其他实施例中，可以在导电过孔303之前或之后形成导电过孔355。通过如本文所述将存储结构250合并到半导体器件350的金属化层中，半导体器件350可以具有更大的设计灵活性和改进的存储密度。例如，在一些情况下，存储结构250的多个重叠的字线103/233和重叠的位线201/209可以连接到逻辑区域351的不同的金属层。
图15A-图17B示出了根据一些实施例的形成存储结构252(参见图17B)的中间步骤。存储结构252类似于图12A-图12C所示的存储结构250，不同在于存储结构252包括在位线堆叠204之上的硬掩模210的部分。通过将硬掩模210的部分留在位线堆叠204上，可以减少或消除第二过孔229和第二位线209之间的泄漏的风险。以此方式，在一些情况下，包括如图15A-图17B所示的硬掩模210可以增加处理期间的良率窗口。图15A-图17B中描述的技术可以应用于本公开的其他实施例。
图15A-图15B示出了根据一些实施例的位线堆叠204的形成。位线堆叠204类似于图3A-图3B中所示的那些并可以以类似的方式形成，不同在于用作蚀刻掩模的经图案化的硬掩模210在蚀刻位线层202之后留在位线堆叠204上。在一些实施例中，留在位线堆叠204上的硬掩模210的部分具有约10nm到约30nm范围内的厚度T3，但其他厚度是可能的。
在图16A-图16B中，根据一些实施例，形成存储材料211和选择材料213。存储材料211和选择材料213可以类似于图4A-图5B中所示的那些，并且可以以类似的方式形成，不同在于除了位线堆叠204的侧壁之外，存储材料211和选择材料213还被沉积在硬掩模210的侧壁上。如图16B所示，可以使用与先前针对图5A-图5B描述的类似的技术从水平表面去除存储材料211和选择材料213。以此方式，形成包括硬掩模210的存储堆叠206。
图17A-图17B示出了根据一些实施例的形成包括硬掩模210的存储结构252。在形成图16A-图16B所示的存储堆叠206之后，可以执行与针对图6A-图12B描述的类似的处理步骤以形成存储结构252。在一些实施例中，存储结构252的存储堆叠206可以具有约110nm至约230nm范围内的厚度T4，但其他厚度是可能的。如上所述，硬掩模210的存在可以改善存储结构252的第二过孔229和第二位线209之间的电隔离。在一些实施例中，可以执行例如先前针对图13-图14描述的额外的处理步骤。
图18A-图22B示出了根据一些实施例的形成存储结构254(参见图22B)的中间步骤。存储结构254类似于图12A-图12C所示的存储结构250，不同在于存储结构254的存储材料211和选择材料213被顺序地沉积和蚀刻。以此方式，可以在位线堆叠204的侧壁上形成具有基本恒定的厚度的存储材料211，并且因此可不具有如先前例如在图5B中所示的“L形”轮廓。此外，在一些实施例中，本文描述的技术允许选择材料213被形成为大致延伸位线堆叠204的侧壁的整个高度。通过如本文所述分开形成存储材料211和选择材料213，可以实现对存储材料211或选择材料213的水平部分的去除的改进控制。图18A-图22B中描述的技术可以应用于本公开的其他实施例。
图18A-图18B示出了根据一些实施例的存储材料211的沉积。存储材料211可以形成为例如覆盖图3A-图3B中所示结构的毯式(blanket)层。存储材料211可以类似于针对图4A-图4B所述的存储材料，并且可以以类似的方式形成。在图19A-图19B中，根据一些实施例，执行蚀刻工艺以从水平表面去除存储材料211的一些部分。蚀刻工艺可以类似于针对图5A-图5B描述的一个或多个蚀刻工艺。例如，根据一些实施例，蚀刻工艺可以使存储材料211的一些部分留在位线堆叠204的侧壁上。
图20A-图20B示出了根据一些实施例的选择材料213的沉积。选择材料213可以形成为例如覆盖图19A-图19B中所示结构的毯式层。选择材料213可以类似于针对图4A-图4B所述的选择材料，并且可以以类似的方式形成。在图21A-图21B中，根据一些实施例，执行蚀刻工艺以从水平表面去除选择材料213的一些部分，形成存储堆叠206。蚀刻工艺可以类似于针对图5A-图5B描述的一个或多个蚀刻工艺。例如，根据一些实施例，蚀刻工艺可以使选择材料213的一些部分留在位线堆叠204的侧壁上(例如，在存储材料211上)。
图22A-图22B示出了根据一些实施例的存储结构254的形成。在形成图21A-图21B中所示的存储堆叠206之后，可以执行与针对图6A-图12B所述的类似的处理步骤以形成存储结构254。在一些实施例中，可以执行例如先前针对图13-图14描述的额外的处理步骤。
图23A-图32B示出了根据一些实施例的形成存储结构450(参见图32A-图32B)的中间步骤。存储结构450类似于针对图12A-图12D所描述的存储结构250，不同在于存储结构450包括位线堆叠404，其具有从位线堆叠404的侧壁突出的电极402/408。电极402/408可以允许改善器件性能、效率和再现性，下面更详细地描述。在一些情况下，第一电极402可以被认为是第一位线201的一部分，并且第二电极408可以被认为是第二位线209的一部分。
图23A-图23B示出了根据一些实施例的位线层401的沉积。根据一些实施例，位线层401随后被图案化以形成存储结构450的第一位线201和第二位线209(参见图24A-图24B)、以及存储结构450的第一电极402和第二电极408(参见图26A-图26B)。在一些实施例中，位线层401可以包括第一位线材料201、第一电极材料402、第一粘附层203、绝缘层205、第二粘附层207、第二电极材料408和第二位线材料209。在一些实施例中，第一位线材料201、第一粘附层203、绝缘层205、第二粘附层207和第二位线材料209是与先前针对图2A-图2B描述的类似的材料，并且可以使用类似的技术来沉积。这些各种材料层可以具有与先前针对图2A-图2B所描述的类似的厚度，或者可具有与先前描述的不同的厚度。在一些实施例中，可以在位线层401之上沉积硬掩模(图23A-图23B中未示出)以在后续图案化步骤期间使用。硬掩模可以类似于针对图2A-图2B描述的硬掩模210。
在一些实施例中，第一电极材料402在第一位线材料201和第一粘附层203之间，并且第二电极材料408在第二粘附层207和第二位线材料209之间。电极材料402/408包括可以不同于位线材料201/209的导电材料。例如，在一些实施例中，电极材料402/408包括诸如钌、钨、铜、钛、氮化钛、钽、氮化钽、它们的组合等之类的材料。电极材料402/408可以使用合适的技术沉积，例如，电镀、CVD、PVD、PECVD、ALD等。在一些实施例中，第一电极材料402和第二电极材料408可各自具有约2nm至约5nm范围内的厚度，但其他厚度是可能的。
在一些实施例中，电极材料402/408是针对一些蚀刻工艺具有比位线材料201/209更低的蚀刻速率的材料。换言之，位线材料201/209和电极材料402/408的材料可被选择为使得选择性蚀刻工艺可以相对于电极材料402/408选择性地蚀刻位线材料201/209。在一些实施例中，选择性蚀刻工艺可以相对于电极材料402/408选择性地蚀刻粘附层203/207的材料。例如，在一些实施例中，位线材料201/209可以是钨，并且电极材料402/408可以是钌，但是其他材料是可能的。
图24A-图24B示出了根据一些实施例的图案化位线层401以形成位线堆叠404。位线堆叠404可以使用合适的光刻掩蔽和蚀刻工艺来从位线层401图案化，例如，先前描述的用于图案化位线堆叠204的那些工艺(参见图3A-图3B)。例如，可以图案化位线层401之上的硬掩模，然后可以使用一个或多个可接受的蚀刻工艺将硬掩模的图案转移到位线层401。以此方式，硬掩模的图案延伸穿过位线层401，图案化第一位线材料201以限定第一位线201并图案化第二位线材料209以限定第二位线209。在一些实施例中，位线层401的一个或多个层可以使用与位线层401的一个或多个其他层不同的蚀刻工艺来蚀刻。在一些实施例中，可以在位线堆叠404的形成期间或之后去除硬掩模。在一些实施例中，位线堆叠204具有约100nm至约200nm范围内的厚度T5，但其他厚度也是可能的。在一些实施例中，位线堆叠404具有约40nm至约100nm范围内的宽度W4，但其他宽度也是可能的。
在图25A-图25B中，根据一些实施例，对位线堆叠404执行第一选择性蚀刻工艺以形成第一电极402和第二电极408。在一些实施例，第一选择性蚀刻工艺相对于第一电极材料402和第二电极材料408的表面选择性地蚀刻第一位线201、第二位线209、第一粘附层203和第二粘附层207的表面。例如，在第一选择性蚀刻工艺期间，位线材料201/209的第一蚀刻速率可以大于电极材料402/408的第二蚀刻速率。在一些实施例中，该第一蚀刻速率与该第二蚀刻速率的比率在约10:1至约100:1的范围内，但其他比率也是可能的。以此方式，第一选择性刻蚀工艺使位线201/209和粘附层203/207的侧壁凹陷，并留下第一电极材料402和第二电极材料408的一些部分从位线堆叠404的侧壁突出。在执行第一选择性刻蚀工艺后，第一电极材料402的剩余部分形成第一电极402，并且第二电极材料408的剩余部分形成第二电极408。
在一些情况下，第一选择性蚀刻工艺可以使位线201/209凹陷与粘附层203/207不同的量。在一些情况下，第一选择性蚀刻工艺可以使第一位线201凹陷与第二位线209不同的量。在一些情况下，第二位线209的顶表面被第一选择性蚀刻工艺蚀刻。在一些实施例中，硬掩模留在第二位线209上以在第一选择性蚀刻工艺期间保护第二位线209的顶表面。在一些实施例中，硬掩模可以在执行第一选择性蚀刻工艺之后被去除。在其他实施例中，未去除硬掩模，并且其示例实施例在图33A-图33B中示出。
第一选择性蚀刻工艺可以包括一个或多个湿法和/或干法蚀刻工艺。例如，第一选择性蚀刻工艺可以是包括氯作为工艺气体的等离子体蚀刻工艺，但是其他工艺气体、或工艺气体的混合物也是可能的。在一些实施例中，第一选择性蚀刻工艺可以具有约1mTorr至约10mTorr范围内的工艺压力，但其他压力也是可能的。在一些实施例中，第一选择性蚀刻工艺可以使用约40W至约800W范围内的等离子体功率、约0W至约200W范围内的偏置功率、或约5秒至约100秒范围内的蚀刻时间。这是示例，并且对于第一选择性蚀刻工艺，其他选择性蚀刻工艺或工艺参数是可能的。
在图26A-图26B中，根据一些实施例，对位线堆叠404执行第二选择性蚀刻工艺以凹陷绝缘层205的侧壁。在一些实施例中，第二选择性蚀刻工艺相对于位线201/209、粘附层203/207和电极402/408的表面选择性地蚀刻绝缘层205的表面。例如，在第二选择性蚀刻工艺期间，可以以比位线堆叠404的其他层更大的速率来蚀刻绝缘层205。第二选择性蚀刻工艺可以包括一个或多个湿法和/或干法蚀刻工艺。例如，第二选择性蚀刻工艺可以包括湿法稀释HF(“dHF”)蚀刻等。这是示例，并且对于第二选择性蚀刻工艺，其他选择性蚀刻工艺也是可能的。在一些实施例中，未执行第二选择性蚀刻工艺。
在一些实施例中，在执行第二选择性蚀刻工艺之后，位线201/209具有宽度W6，电极402/408具有宽度W7，黏附层203/207具有宽度W8，以及绝缘层205具有宽度W9。在一些情况下，第一位线201的宽度W6可以不同于第二位线209的宽度W6。在一些情况下，第一黏附层203的宽度W8可以不同于第二黏附层207的宽度W8。在一些实施例中，绝缘层205的宽度W9大约等于或小于位线201/209的宽度W6、和/或黏附层203/207的宽度W8。在一些情况下，第一电极402的宽度W7可以不同于第二电极408的宽度W7。在一些实施例中，电极402/408的宽度W7大于位线201/209的宽度W6、黏附层203/207的宽度W8、和/或绝缘层205的宽度W9。在一些实施例中，位线201/209的宽度W6在约30nm至约90nm的范围内，电极402/408的宽度W7在约40nm至约100nm的范围内，黏附层203/207的宽度W8在约30nm至约90nm的范围内，并且绝缘层205的宽度W9在约20nm至约80nm的范围内。其他宽度也是可能的。
电极402/408的突出部分(例如，“端部”)可形成为具有各种轮廓，这可以提供优点。作为说明性示例，图27A-图27C各自示出了图26B中指示的区域27的放大图，其包括第一电极402的突出部分。如图27A所示，第一电极402的突出部分可以从第一位线201突出约5nm到约30nm范围内的距离L1，但其他距离也是可能的。作为示例，根据一些实施例，图27A示出了具有包括平坦末端的突出部分的第一电极402，图27B示出了具有包括圆形(例如，凸出的)末端的突出部分的第一电极402，并且图27C示出了具有包括阶梯状和渐缩末端的突出部分的第一电极402。这些是示例，并且电极402/408可以具有包括其他轮廓(例如，尖的、渐缩的、不规则的、成角度的、倒角的、凹形的)或具有其他形状或轮廓的突出部分。在一些实施例中，可以通过控制第一选择性蚀刻工艺和/或第二选择性蚀刻工艺的参数来控制突出部分的轮廓。在一些情况下，具有相对较窄端部末端或渐缩端部末端的电极402/408可允许形成更局部的电场，这可以提高操作期间的器件效率和再现性(下面更详细地解释)。虽然图27A-图27C示出了第一电极402的突出部分，但该讨论适用于第一电极402或第二电极408的突出部分。
在图28A-图28B中，根据一些实施例，存储材料211和选择材料213沉积在位线堆叠404之上。存储材料211和选择材料213可以与先前针对图4A-图4B描述的类似，并且可以使用类似的技术来沉积。在一些实施例中，存储材料211和/或选择材料213被共形地沉积在位线堆叠404之上。在图29A-图29B中，根据一些实施例，执行一个或多个蚀刻工艺以去除存储材料211和选择材料213的一些部分以形成存储堆叠406。该一个或多个蚀刻工艺可以类似于先前针对图5A-图5B所描述的那些蚀刻工艺。在(一个或多个)蚀刻工艺之后，位线堆叠404以及剩余的存储材料211和选择材料213形成存储堆叠406。在其他实施例中，存储材料211和选择材料213可以在单独的步骤中被沉积和蚀刻，类似于针对图18A-图22B描述的工艺。
图30A-图30B示出了根据一些实施例的形成控制字线221和第三电介质层225。控制字线221可以类似于先前针对图7A-图7B描述的控制字线221，并且可以使用类似的技术形成。例如，控制字线221可以形成在存储堆叠406的相反侧。第三电介质层225可以类似于先前针对图8A-图8B描述的第三电介质层225，并且可以使用类似的技术形成。例如，第三电介质层225可以沉积在存储堆叠406和控制字线221之上。
图31A-图31B示出了根据一些实施例的形成第二字线233。第二字线233可以类似于先前针对图11A-图11B描述的第二字线233，并且可以以类似的方式形成。例如，第二字线223可以通过第二过孔229连接到控制字线221。
在图32A-图32B中，根据一些实施例，第四电介质层235沉积在第二字线233之上，形成具有电极402/408的存储结构450。第四电介质层235可以类似于先前针对图12A-图12D描述的第四电介质层235，并且可以以类似的方式形成。在一些实施例中，存储结构450可以类似于图12A-图12D中所示的存储结构250，不同在于包括电极402/408并且位线堆叠404内的层具有不同宽度。如图32B所示，每个存储堆叠406及其相邻的控制字线221形成四个存储器单元460A、460B、460C和460D。
存储单元460A-D可以与针对图12C-图12D描述的存储单元260A-D类似地进行控制。例如，可以通过向对应的第一字线103、第二字线233和位线201/209施加适当的电压偏置来对具体的存储单元460执行读取和写入操作。第一电极402电连接到第一位线201，并且第二电极408电连接到第二位线209。在一些情况下，在读取/写入操作期间，在电极402/408的末端附近(例如，在端部末端附近)形成的电场可以比在位线201/209的侧壁附近形成的电场更大和/或更局部化。由于电极402/408比位线201/209更薄，并且由于电极402/408的末端从位线堆叠404向外突出，因此可以在电极402/408的末端附近形成相对较大的电场。如前所述，对于一些类型的电阻存储器，存储单元内的存储材料区域的电阻状态可能被电场改变。因此，在存储单元460内，局部化在电极402/408的末端附近的相对较大的电场可使得存储材料211的电阻变化区域被局部化在该末端附近。通过以此方式促进存储单元460的电阻变化区域出现在电极402/408附近，存储单元460的读取/写入操作可以更加高效、可靠和/或可再现。因此，本文描述的实施例可以实现具有更大密度和更大器件性能的存储结构450。
图33A-图33B示出了根据一些实施例的存储结构452。存储结构452类似于针对图23A-图32B描述的存储结构450，不同在于硬掩模210留在位线堆叠404上。这类似于先前针对图15A-图17B描述的实施例。通过使硬掩模210的一些部分留在位线堆叠404上，可以增加第二过孔229和第二位线209之间的距离，这可以减少泄漏或短路的机会。
本文描述的实施例可以实现优点。例如，通过利用具有两条重叠的位线以及在这两条位线的每一侧共享的共享控制字线的存储结构，存储阵列的密度可以增加多达四倍。此外，通过使用连接到控制字线的两组重叠的字线(例如，控制字线上方的一个字线和控制字线下方的一个字线)，可以增加存储阵列的密度，而面积损失较小或没有面积损失。以此方式，在一些情况下，可以增加存储阵列的密度，而在不增加存储阵列的总体占用面积。在一些情况下，本文描述的存储结构可以并入半导体器件的BEOL层(例如，金属化层)内，并因此可以以较低成本形成并且对现有制造工艺的改变更少。在一些实施例中，在存储单元中形成具有突出端部的电极，这可有助于局部化存储单元中的电阻变化区域。以此方式局部化电阻变化区域可以提高存储阵列的再现性、减少变化、并提高操作效率。本文描述的存储结构和存储阵列可以在不形成虚设存储单元或非功能性存储单元的情况下形成。
根据一个实施例，一种制造半导体器件的方法，包括：在衬底之上形成第一字线；形成位线堆叠，包括：在第一字线之上形成第一位线，其中，第一位线包括第一材料；在第一位线之上形成绝缘层；以及在绝缘层之上形成第二位线，其中，第二位线包括第一材料；在位线堆叠上沉积存储材料，其中，存储材料沿着位线堆叠的第一侧壁延伸并沿着位线堆叠的第二侧壁延伸；在存储材料之上沉积导电材料，其中，导电材料的沿着第一侧壁的第一部分与导电材料的沿着第二侧壁的第二部分电隔离；以及在导电材料之上形成第二字线，其中，第二字线电连接至导电材料的第二部分。在一个实施例中，该方法包括：在存储材料上沉积双向阈值开关(OTS)材料。在一个实施例中，形成位线堆叠包括使用经图案化的硬掩模作为蚀刻掩模，并且其中，存储材料沉积在经图案化的硬掩模的侧壁上。在一个实施例中，形成位线堆叠包括：在第一位线上形成第一电极，其中，第一电极从第一位线的侧壁突出；以及在绝缘层之上形成第二电极，其中，第二位线形成在第二电极上，其中，第二电极从第二位线的侧壁突出。在一个实施例中，第一电极和第二电极包括不同于第一材料的第二材料，其中，形成位线堆叠还包括：执行蚀刻工艺，该蚀刻工艺相对于第二材料选择性地蚀刻第一材料。在一个实施例中，第一材料是钨并且第二材料是钌。在一个实施例中，第一字线电连接到导电材料的第一部分。在一个实施例中，形成位线堆叠包括：使用蚀刻工艺来凹陷绝缘层，该蚀刻工艺相对于第一材料选择性地蚀刻绝缘层。在一个实施例中，第一位线、绝缘层和第二位线的侧壁是共面的。
根据一个实施例，一种方法包括：在衬底之上形成第一字线；在第一字线之上形成存储堆叠，其中，每个存储堆叠包括第一侧壁和第二侧壁，其中，形成每个存储堆叠包括：在至少一个第一字线之上形成第一位线；在第一位线之上形成第二位线，其中，第二位线与第一位线电隔离；沿着第一位线的侧壁和第二位线的侧壁沉积电阻存储层；以及在电阻存储层上沉积选择层；在存储堆叠上形成控制字线，其中，每个控制字线从第一相应存储堆叠的第一侧壁延伸至第二相应存储堆叠的第二侧壁；以及在存储堆叠和控制字线之上形成第二字线，其中，每个控制字线电连接至第一字线或第二字线。在一个实施例中，形成每个存储堆叠包括：执行至少一个蚀刻工艺以去除电阻存储层和选择层的水平部分。在一个实施例中，在执行至少一个蚀刻工艺之后，电阻存储层具有“L形”轮廓。在一个实施例中，第一位线包括第一电极层并且第二位线包括第二电极层，其中，第一电极层和第二电极层横向突出。在一个实施例中，第一电极层和第二电极层的厚度在2nm至5nm的范围内。在一个实施例中，第一位线包括第一粘附层并且第二位线包括第二粘附层。在一个实施例中，第二位线通过氧化物层与第一位线电隔离。
根据一个实施例，一种半导体器件包括：存储结构，在衬底之上，其中，该存储结构包括第一字线；第一位线，在第一字线之上；第二位线，在第一位线之上；存储材料，在第一位线和第二位线的侧壁之上；第一控制字线，沿着存储材料的第一侧，其中，第一控制字线电连接至第一字线；第二控制字线，沿着存储材料的与第一侧相反的第二侧；以及第二字线，在第二位线、第一控制字线和第二控制字线之上，其中，第二字线电连接至第二控制字线。在一个实施例中，存储结构包括与第一位线接触的第一电极以及与第二位线接触的第二电极，其中，第一电极和第二电极的宽度大于第一位线和第二位线的宽度。在一个实施例中，存储结构包括四个单独的存储单元。在一个实施例中，半导体器件包括在衬底之上的金属化层，其中，存储结构在金属化层之上。
以上概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应当理解，他们可以容易地使用本公开作为设计或修改其他工艺和结构以实现本文介绍的实施例的相同目的和/或实现本文介绍的实施例的相同优点的基础。本领域技术人员还应该认识到，这样的等同构造不脱离本公开的精神和范围，并且他们可以在不脱离本公开的精神和范围的情况下在本文中进行各种改变、替换和变更。
示例1是一种制造半导体器件的方法，所述方法包括：在衬底之上形成第一字线；形成位线堆叠，包括：在所述第一字线之上形成第一位线，其中，所述第一位线包括第一材料；在所述第一位线之上形成绝缘层；以及在所述绝缘层之上形成第二位线，其中，所述第二位线包括所述第一材料；在所述位线堆叠上沉积存储材料，其中，所述存储材料沿着所述位线堆叠的第一侧壁延伸并沿着所述位线堆叠的第二侧壁延伸；在所述存储材料之上沉积导电材料，其中，所述导电材料的沿着所述第一侧壁的第一部分与所述导电材料的沿着所述第二侧壁的第二部分电隔离；以及在所述导电材料之上形成第二字线，其中，所述第二字线电连接至所述导电材料的第二部分。
示例2是示例1所述的方法，还包括：在所述存储材料上沉积双向阈值开关(OTS)材料。
示例3是示例1所述的方法，其中，形成所述位线堆叠包括：使用经图案化的硬掩模作为蚀刻掩模，并且其中，所述存储材料沉积在所述经图案化的硬掩模的侧壁上。
示例4是示例1所述的方法，其中，形成所述位线堆叠还包括：在所述第一位线上形成第一电极，其中，所述第一电极从所述第一位线的侧壁突出；以及在所述绝缘层之上形成第二电极，其中，所述第二位线形成在所述第二电极上，其中，所述第二电极从所述第二位线的侧壁突出。
示例5是示例4所述的方法，其中，所述第一电极和所述第二电极包括不同于所述第一材料的第二材料，其中，形成所述位线堆叠还包括：执行蚀刻工艺，该蚀刻工艺相对于所述第二材料选择性地蚀刻所述第一材料。
示例6是示例5所述的方法，其中，所述第一材料是钨并且所述第二材料是钌。
示例7是示例1所述的方法，其中，所述第一字线电连接到所述导电材料的第一部分。
示例8是示例1所述的方法，其中，形成所述位线堆叠还包括：使用蚀刻工艺来凹陷所述绝缘层，该蚀刻工艺相对于所述第一材料选择性地蚀刻所述绝缘层。
示例9是示例1所述的方法，其中，所述第一位线、所述绝缘层和所述第二位线的侧壁是共面的。
示例10是一种制造半导体器件的方法，包括：在衬底之上形成第一字线；在所述第一字线之上形成存储堆叠，其中，每个存储堆叠包括第一侧壁和第二侧壁，其中，形成每个存储堆叠包括：在至少一个第一字线之上形成第一位线；在所述第一位线之上形成第二位线，其中，所述第二位线与所述第一位线电隔离；沿着所述第一位线的侧壁和所述第二位线的侧壁沉积电阻存储层；以及在所述电阻存储层上沉积选择层；在所述存储堆叠上形成控制字线，其中，每个控制字线从第一相应存储堆叠的第一侧壁延伸至第二相应存储堆叠的第二侧壁；以及在所述存储堆叠和所述控制字线之上形成第二字线，其中，每个控制字线电连接至第一字线或第二字线。
示例11是示例10所述的方法，其中，形成每个存储堆叠还包括：执行至少一个蚀刻工艺以去除所述电阻存储层和所述选择层的水平部分。
示例12是示例11所述的方法，其中，在执行所述至少一个蚀刻工艺之后，所述电阻存储层具有“L形”轮廓。
示例13是示例10所述的方法，其中，所述第一位线包括第一电极层，并且所述第二位线包括第二电极层，其中，所述第一电极层和所述第二电极层横向突出。
示例14是示例13所述的方法，其中，所述第一电极层和所述第二电极层的厚度在2nm至5nm的范围内。
示例15是示例10所述的方法，其中，所述第一位线包括第一粘附层，并且所述第二位线包括第二粘附层。
示例16是示例10所述的方法，其中，所述第二位线通过氧化物层与所述第一位线电隔离。
示例17是一种半导体器件，包括：存储结构，在衬底之上，其中，所述存储结构包括：第一字线；第一位线，在所述第一字线之上；第二位线，在所述第一位线之上；存储材料，在所述第一位线和所述第二位线的侧壁之上；第一控制字线，沿着所述存储材料的第一侧，其中，所述第一控制字线电连接至所述第一字线；第二控制字线，沿着所述存储材料的与所述第一侧相反的第二侧；以及第二字线，在所述第二位线、所述第一控制字线和所述第二控制字线之上，其中，所述第二字线电连接至所述第二控制字线。
示例18是示例17所述的半导体器件，其中，所述存储结构还包括与所述第一位线接触的第一电极以及与所述第二位线接触的第二电极，其中，所述第一电极和所述第二电极的宽度大于所述第一位线和所述第二位线的宽度。
示例19是示例17所述的半导体器件，其中，所述存储结构包括四个单独的存储单元。
示例20是示例17所述的半导体器件，还包括：多个金属化层，在所述衬底之上，其中，所述存储结构在所述多个金属化层之上。

Claims (10)

1.一种制造半导体器件的方法，所述方法包括：
在衬底之上形成第一字线；
形成位线堆叠，包括：
在所述第一字线之上形成第一位线，其中，所述第一位线包括第一材料；
在所述第一位线之上形成绝缘层；以及
在所述绝缘层之上形成第二位线，其中，所述第二位线包括所述第一材料；
在所述位线堆叠上沉积存储材料，其中，所述存储材料沿着所述位线堆叠的第一侧壁延伸并沿着所述位线堆叠的第二侧壁延伸；
在所述存储材料之上沉积导电材料，其中，所述导电材料的沿着所述第一侧壁的第一部分与所述导电材料的沿着所述第二侧壁的第二部分电隔离；以及
在所述导电材料之上形成第二字线，其中，所述第二字线电连接至所述导电材料的第二部分。
2.根据权利要求1所述的方法，还包括：在所述存储材料上沉积双向阈值开关OTS材料。
3.根据权利要求1所述的方法，其中，形成所述位线堆叠包括：使用经图案化的硬掩模作为蚀刻掩模，并且其中，所述存储材料沉积在所述经图案化的硬掩模的侧壁上。
4.根据权利要求1所述的方法，其中，形成所述位线堆叠还包括：
在所述第一位线上形成第一电极，其中，所述第一电极从所述第一位线的侧壁突出；以及
在所述绝缘层之上形成第二电极，其中，所述第二位线形成在所述第二电极上，其中，所述第二电极从所述第二位线的侧壁突出。
5.根据权利要求4所述的方法，其中，所述第一电极和所述第二电极包括不同于所述第一材料的第二材料，其中，形成所述位线堆叠还包括：执行蚀刻工艺，该蚀刻工艺相对于所述第二材料选择性地蚀刻所述第一材料。
6.根据权利要求5所述的方法，其中，所述第一材料是钨并且所述第二材料是钌。
7.根据权利要求1所述的方法，其中，所述第一字线电连接到所述导电材料的第一部分。
8.根据权利要求1所述的方法，其中，形成所述位线堆叠还包括：使用蚀刻工艺来凹陷所述绝缘层，该蚀刻工艺相对于所述第一材料选择性地蚀刻所述绝缘层。
9.一种制造半导体器件的方法，包括：
在衬底之上形成第一字线；
在所述第一字线之上形成存储堆叠，其中，每个存储堆叠包括第一侧壁和第二侧壁，其中，形成每个存储堆叠包括：
在至少一个第一字线之上形成第一位线；
在所述第一位线之上形成第二位线，其中，所述第二位线与所述第一位线电隔离；
沿着所述第一位线的侧壁和所述第二位线的侧壁沉积电阻存储层；以及
在所述电阻存储层上沉积选择层；
在所述存储堆叠上形成控制字线，其中，每个控制字线从第一相应存储堆叠的第一侧壁延伸至第二相应存储堆叠的第二侧壁；以及
在所述存储堆叠和所述控制字线之上形成第二字线，其中，每个控制字线电连接至第一字线或第二字线。
10.一种半导体器件，包括：
存储结构，在衬底之上，其中，所述存储结构包括：
第一字线；
第一位线，在所述第一字线之上；
第二位线，在所述第一位线之上；
存储材料，在所述第一位线和所述第二位线的侧壁之上；
第一控制字线，沿着所述存储材料的第一侧，其中，所述第一控制字线电连接至所述第一字线；
第二控制字线，沿着所述存储材料的与所述第一侧相反的第二侧；以及
第二字线，在所述第二位线、所述第一控制字线和所述第二控制字线之上，其中，所述第二字线电连接至所述第二控制字线。
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