TW202240721A - 半導體裝置及製造半導體裝置的方法 - Google Patents

半導體裝置及製造半導體裝置的方法 Download PDF

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Abstract

一種半導體裝置，其包括基板上方的記憶體結構，其中記憶體結構包括第一字線；第一字線上方的第一位元線；第一位元線上方的第二位元線；第一位元線及第二位元線的側壁上方的記憶體材料；沿記憶體材料的第一側的第一控制字線，其中第一控制字線電連接至第一字線；沿記憶體材料的與第一側相對的第二側的第二控制字線；以及第二位元線、第一控制字線、及第二控制字線上方的第二字線，其中第二字線電連接至第二控制字線。

Description

半導體記憶體裝置及製造方法
無
半導體記憶體用於包括例如無線電、電視、手機、及個人電腦裝置的電子應用的積體電路中。一種類型的半導體記憶體係電阻式隨機存取記憶體(resistive random access memory，RRAM)，其涉及在電阻變化材料中儲存值。電阻變化材料可在低電阻階段及高電阻階段之間切換以指示位元碼。
無
以下揭示內容提供用於實施所提供本揭示內容的不同特徵的許多不同實施例、或實例。下文描述組件及配置的特定實例以簡化本揭示內容。當然，這些僅為實例且非意欲為限制性的。舉例而言，在以下描述中第一特徵於第二特徵上方或上的形成可包括第一及第二特徵直接接觸地形成的實施例，且亦可包括額外特徵可形成於第一特徵與第二特徵之間使得第一特徵及第二特徵可不直接接觸的實施例。此外，本揭示內容在各種實例中可重複參考數字及/或字母。此重複係出於簡單及清楚的目的，且本身且不指明所論述的各種實施例及/或組態之間的關係。
此外，為了方便用於描述如諸圖中圖示的一個元件或特徵與另一(多個)元件或(多個)特徵的關係的描述，在本文中可使用空間相對術語，諸如「在……下面」、「在……之下」、「下部」、「在……之上」、「上部」及類似者。空間相對術語意欲涵蓋除了諸圖中所描繪的定向以外的裝置在使用或操作時的不同定向。裝置可另外定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述符可類似地加以相應解釋。
現在將結合特定實施例描述實施例，其中電阻式隨機存取記憶體(resistive random access memory，RRAM)裝置包括具有兩條垂直堆疊的位元線及兩條垂直堆疊的字線的記憶體結構陣列。位元線可佈置在字線之間，且字線連接至在位元線的相對側上方延伸的控制字線。以這種方式，各個記憶體結構包含四個獨立可控的記憶體單元。在某些情況下，諸如本文描述的記憶體結構可允許在不增大記憶體陣列的面積的情況下增大記憶體陣列的記憶體單元密度。此外，本文中的一些實施例描述了其中各個記憶體單元包括具有突出尖端的電極的記憶體結構，其中電極連接至位元線。在某些情況下，電極的突出尖端在裝置操作期間引起更局部化的電場，這可導致電阻式記憶體的物理機制發生在靠近突出尖端的更局部化的區域中。這可提高裝置的再現性、更均勻的記憶體單元操作、及更一致的記憶體單元操作。
第1A圖至第14圖示出了根據一些實施例的形成包含記憶體結構250（見第12A圖至第12C圖）的半導體裝置350（見第14圖）的中間步驟。在第1A圖至第12B圖中，以「A」標記結尾的圖係沿相應的有「B」標誌的圖所示的橫截面A-A'示出的平面圖。類似地，以「B」標誌結尾的圖係沿相應的有「A」標記的圖中所示的橫截面B-B'示出的。舉例而言，第1A圖示出了第1B圖中所示結構在第1B圖所示橫截面A-A'處的由上而下平面圖，且第1B圖示出了第1A圖所示結構沿第1A圖所示橫截面B-B'的橫截面圖。
首先轉至第1A圖至第1B圖，根據一些實施例，在基板101上方形成第一字線103。基板101可係半導體基板，諸如體半導體、絕緣體上半導體(semiconductor-on-insulator，SOI)基板、或類似者，其可經摻雜（例如，使用p型或n型摻雜劑）或無摻雜。基板101可係晶圓，諸如矽晶圓。通常，SOI基板係形成在絕緣體層上的半導體材料的層。絕緣體層可係例如埋入式氧化物(buried oxide，BOX)層、氧化矽層、或類似者。絕緣體層設定在基板上，通常為矽或玻璃基板。亦可使用其他基板，諸如多層或梯度基板。在一些實施例中，基板101的半導體材料可包括矽；鍺；包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦的化合物半導體；包括矽鍺、磷砷化鎵、砷化銦鋁、砷化鎵鋁、砷化銦鎵、磷化銦鎵、及/或磷砷化銦鎵的合金半導體；或其組合。
此外，基板101可包括形成在基板101內及/或上方的主動裝置（未單獨圖示），且可包括主動裝置上方的第一金屬化層102。如本領域普通技術人員將認識到的，主動裝置可包含多種主動裝置及被動裝置，諸如半導體、電容器、電阻器、類似者、或其組合。主動裝置可用於產生半導體裝置設計的期望結構及功能要求，且可利用任何適合的技術形成。舉例而言，主動裝置可包含一或多個裝置，諸如二極體、光電二極體、熔絲、互補金屬氧化物半導體(Complementary Metal-Oxide Semiconductor，CMOS)電晶體、鰭式場效電晶體(Fin Field Effect Transistor，FinFET)、奈米結構（諸如，奈米片、奈米線、全環繞閘極、或類似者）場效電晶體(Nanostructure Field Effect Transistor，NSFET)、或類似者、或其組合。
第一金屬化層102形成在主動裝置上方，且可連接各種主動裝置以形成功能性電路系統。在一個實施例中，第一金屬化層102包含介電材料及導電材料的交替層，且可利用任何適合的技術（諸如，沉積、鑲嵌、雙重鑲嵌、或類似者）形成。介電層可係金屬間介電層(inter-metal dielectric layer，IMD)，且介電層中的一或多者可係低k介電材料、非低k介電材料、氧化物、氮化物、聚合物、類似者、或其組合。在一些實施例中，介電層中的一或多者可由類似於如下描述的第一介電層105的材料形成。
導電層可係金屬化圖案，且可包括彼此互連且嵌入一或多個介電層中的導電特徵。導電特徵可包括多層的導電線、導電通孔、及/或導電觸點。導電通孔可形成在介電層中，以電連接不同層中的導電線。導電材料可包含一或多種金屬、金屬合金、或其組合，且可使用適合的技術沉積。作為代表性實例，第一金屬化層102如第1A圖至第1B圖中所示，包括導電線111、上覆導電線111的介電層110、及延伸穿過介電層110以電連接導電線111的導電通孔113。在一些實施例中，導電線111可係邏輯電路或另一類型電路的部分。舉例而言，第一金屬化層102可具有四個金屬化層，且導電線可係第四金屬化層的部分，儘管第一金屬化層102可具有任何適合數目的金屬化層。這些係實例，可利用任何適合數目的導電層、介電層、或導電通孔。
根據一些實施例，記憶體結構250的第一字線103可形成在第一金屬化層102上方。在一些實施例中，第一字線103可藉由導電通孔113電連接至第一金屬化層102。第一字線103例如可藉由首先在第一金屬化層102上方形成第一介電層105來形成。第一介電層105可包含一或多種介電材料，諸如經摻雜或無摻雜的氧化矽、氮化矽、氧氮化矽、碳化矽、摻雜矽酸鹽玻璃、可流動氧化物、其他高k材料、低k材料、類似者、或其組合。在一個實施例中，第一介電層105包含諸如硼磷矽酸鹽玻璃(BPSG)的材料，儘管可利用任何適合的介電質，其可包括上述用於第一金屬化層102的介電層的介電質。第一介電層105可利用任何適合的製程形成，諸如CVD、PVD、PECVD、ALD、或類似者。在一些實施例中，第一介電層105使用化學機械研磨(chemical mechanical polishing，CMP)製程、研磨製程、或類似者來平坦化。
在一些實施例中，在形成第一介電層105之後，可在第一介電層105內形成第一字線103。以這種方式，第一介電層105可圍繞且隔離第一字線103。作為實例製程，第一字線103可藉由在第一介電層105內形成開口且在開口內沉積導電材料來形成。舉例而言，可使用適合的光學微影術及蝕刻製程來形成開口。在一些實施例中，導電材料包括可選的襯裡層及襯裡層上方的導電填充材料。襯裡層可係擴散阻障層、黏合層、或類似者，且可包含一或多層的鈦、氮化鈦、鉭、氮化鉭、鉬、釕、銠、鉿、銥、鈮、錸、鎢、鈷、鋁、銅、這些的合金、這些的氧化物、類似者、或其組合。襯裡層可使用適合的製程沉積，諸如電鍍、CVD、PVD、PECVD、ALD、或類似者。
在沉積襯裡層（若存在）之後，導電填充材料經沉積以填充第一介電層105中開口的剩餘部分，形成第一字線103。導電填充材料可包含一或多種導電材料，諸如鎢、鈷、鋁、鎳、銅、銀、金、，鉬、釕、氮化鉬、其合金、類似者、或其組合。導電填充材料可使用適合的製程沉積，諸如電鍍、CVD、PVD、PECVD、ALD、或類似者。在一些實施例中，可執行平坦化製程（諸如，CMP及/或研磨）以移除多餘的導電材料。
在其他實施例中，可使用其他技術形成第一字線103。舉例而言，第一字線103的導電材料可沉積在第一金屬化層102上方，且接著使用適合的光學微影術及蝕刻技術圖案化以形成第一字線103。第一介電層105的材料可接著沉積在第一字線103上方。接著可執行平坦化製程以移除多餘的材料。這些及所有其他適合的技術完全旨在包括在本揭示內容的範疇內。在一些實施例中，第一字線103可形成為具有約80 nm至約180 nm範圍內的厚度T1或約40 nm至約80 nm範圍內的寬度W1。在一些實施例中，相鄰的第一字線103可間隔開約40 nm至約80 nm範圍內的距離S1。其他形狀、尺寸、厚度、寬度、或距離係可能的，且第一字線103可具有與所示不同的數目或配置。
在一些實施例中，可在第一字線103上方形成第二介電層107，且第一通孔109可形成為延伸穿過第二介電層107以電連接第一字線103。第二介電層107可使用與上述第一介電層105類似的材料及類似製程形成。然而，可利用任何適合的材料或技術。
在一些實施例中，第一通孔109可使用類似於上述第一字線103的材料及製程形成。舉例而言，第一通孔109可藉由在第二介電層107中形成開口、用導電材料填充開口、且接著執行平坦化製程以移除多餘的導電材料來形成。然而，可利用任何適合的材料或技術。在一些實施例中，第一通孔109可具有約30 nm至約100 nm範圍內的厚度，且可具有約40 nm至約80 nm範圍內的寬度或長度。其他形狀、尺寸、厚度、寬度、長度、或距離係可能的，且第一通孔109可具有與所示不同的數目及配置。
第2A圖至第2B圖示出了根據一些實施例的位元線層202的沉積。根據一些實施例，位元線層202隨後經圖案化以形成記憶體結構250（見第12A圖至第12C圖）的第一位元線201及第二位元線209（見第3A圖至第3B圖）。在一些實施例中，位元線層202可包括第一位元線201、第一黏合層203、絕緣層205、第二黏合層207及第二位元線209。第一位元線201可包含導電材料，諸如鎢、鈷、鋁、鎳、銅、銀、金、其合金、類似者、或其組合。可使用可接受的製程（諸如電鍍、CVD、PVD、PECVD、ALD、或類似者）沉積導電材料。然而，可利用任何適合的材料或沉積技術。在一些實施例中，第一位元線201可具有約30 nm至約50 nm範圍內的厚度，儘管其他厚度亦係可能的。
根據一些實施例，接著可將第一黏合層203沉積在第一位元線201上，以改善第一位元線201與上覆絕緣層205之間的黏合。第一黏合層203可包含鈦、氮化鈦、鉭、氮化鉭、碳、類似者、或其組合。可使用可接受的製程（諸如電鍍、CVD、PVD、PECVD、ALD、或類似者）沉積第一黏合層203。然而，可利用任何適合的材料或沉積技術。在一些實施例中，第一黏合層203可具有約2 nm至約5 nm範圍內的厚度，儘管其他厚度亦係可能的。
根據一些實施例，接著可將絕緣層205沉積在第一黏合層203上。絕緣層205將第一位元線201與第二位元線209（見第3A圖至第3B圖）電隔離。在一些實施例中，絕緣層205可係類似於先前針對第一介電層105描述的材料。舉例而言，絕緣層205可係氧化物材料，儘管其他材料亦係可能的。絕緣層205可使用可接受的製程沉積，諸如先前針對第一介電層105描述的製程。然而，可利用任何適合的材料或沉積技術。在一些實施例中，絕緣層205可具有約20 nm至約30 nm範圍內的厚度，儘管其他厚度亦係可能的。
根據一些實施例，接著可將第二黏合層207沉積在絕緣層205上。第二黏合層207可在絕緣層205與上覆第二位元線209之間提供改善的黏合。第二黏合層207可包含類似於針對第一黏合層203描述的材料，且可使用類似製程沉積。舉例而言，第二黏合層207可具有約2 nm至約5 nm範圍內的厚度，儘管其他厚度亦係可能的。
根據一些實施例，接著可將第二位元線209沉積在第二黏合層207上。第二位元線209可包含類似於針對第一位元線201描述的材料，且可使用類似製程沉積。舉例而言，第二位元線209可具有約30 nm至約50 nm範圍內的厚度，儘管其他厚度亦係可能的。
在一些實施例中，硬遮罩210可沉積在位元線層202上方，以在後續圖案化步驟期間使用。硬遮罩210可係諸如氮化矽、氧化矽、氧氮化矽、SiCON、SiC、SiOC、類似者、或其組合的材料。硬遮罩210可使用適合的製程（諸如CVD、PVD、ALD、或類似者）沉積。在一些實施例中，硬遮罩210可具有約5 nm至約30 nm範圍內的厚度，但其他厚度亦係可能的。
第3A圖至第3B圖示出了根據一些實施例的圖案化位元線層202以形成位元線堆疊204。根據一些實施例，位元線堆疊204包含由第一位元線201形成的第一位元線201及由第二位元線209形成的第二位元線209。第一位元線201及第二位元線209可例如藉由使用適合的光學微影術遮蔽及蝕刻製程圖案化位元線層202來形成。舉例而言，可在硬遮罩210（見第2A圖至第2B圖）上方形成光阻劑（圖中未示出）且使用可接受的光學微影術技術來圖案化。接著可使用可接受的蝕刻製程（諸如濕式蝕刻、乾式蝕刻、反應離子蝕刻(reactive ion etching，RIE)、中性束蝕刻(neutral beam etching，NBE)、類似者、或其組合）將光阻劑的圖案轉移至硬遮罩210。蝕刻製程可係各向異性的。在一些實施例中，接著可例如使用灰化製程來移除光阻劑。
接著可使用一或多個可接受的蝕刻製程（諸如濕式蝕刻、乾式蝕刻、RIE、NBE、類似者、或其組合）將硬遮罩210的圖案轉移至位元線層202。蝕刻製程可係各向異性的。以這種方式，硬遮罩210的圖案延伸穿過位元線層202，圖案化第一位元線201以定義第一位元線201，且圖案化第二位元線209以定義第二位元線209。在一些實施例中，位元線層202的一或多個層可使用與位元線層202的一或多個其他層不同的蝕刻製程來蝕刻。在一些實施例中，可藉由蝕刻製程移除硬遮罩210。在其他實施例中，可在圖案化位元線層之後移除硬遮罩210。舉例而言，可使用濕式蝕刻製程、乾式蝕刻製程、平坦化製程、類似者、或其組合來移除硬遮罩210。在其他實施例中，硬遮罩210不經移除，且保留在位元線堆疊204上。下面針對第15A圖至第17B圖描述硬遮罩210不經移除的實施例製程。
以這種方式，根據一些實施例，可形成位元線堆疊204。各個位元線堆疊204包含第一位元線201及第二位元線209。各個第一位元線201藉由絕緣層205與各自的第二位元線209分開及隔離。在一些實施例中，位元線堆疊204具有約100 nm至約200 nm範圍內的厚度T2。相鄰的位元線堆疊204可藉由距離S2分開，距離S2在45 nm至約100 nm的範圍內。在一些實施例中，位元線堆疊204具有在約40 nm至約80 nm範圍內的寬度W2。其他厚度、距離、或寬度亦係可能的。在一些實施例中，位元線堆疊204可具有大體垂直的側壁，如第3B圖中所示。在其他實施例中，位元線堆疊204可具有傾斜側壁、錐形側壁、凸側壁、凹側壁、或具有不同於這些實例的另一輪廓的側壁。如第3A圖至第3B圖中所示，在一些實施例中，可在一對第一通孔109之間形成一對位線堆疊204，儘管位元線堆疊204或第一通孔109的其他配置或組態亦係可能的。
第4A圖至第4B圖示出了根據一些實施例的在位元線堆疊204上方沉積記憶體材料211及選擇器材料213。記憶體材料211例如可係適於儲存數位值（例如，0或1）的電阻式記憶體材料，諸如電阻式隨機存取記憶體（RRAM或ReRAM）材料、PCRAM材料、CBRAM材料、或類似者。在一些實施例中，可藉由在記憶體材料211上施加適當的電壓及/或電流來控制記憶體材料211的電阻。舉例而言，記憶體材料211可被控制成處於高電阻狀態或低電阻狀態。根據記憶體材料211的電阻狀態，流過記憶體材料211的電流變化，且可儲存相應的數位值。記憶體結構250的類型及物理機制（見第12A圖至第12C圖）可取決於記憶體材料211的特定材料。舉例而言，一些類型的記憶體材料可藉由在記憶體材料211上施加電場（例如，藉由控制記憶體材料211上的電壓）設定成特定電阻狀態，且其他類型的記憶體材料211可藉由加熱記憶體材料211（例如，藉由控制穿過記憶體材料211的電流）設定成特定電阻狀態。
在一些實施例中，記憶體材料211可包含含金屬的高k介電材料，諸如金屬氧化物。金屬可係過渡金屬。在一些實施例中，記憶體材料211包含HfO x、ZrO x、TaO x、TiO x、VO x、NiO x、NbO x、LaO x、CuO x、類似者、或其組合。在其他實施例中，記憶體材料211包含AlO x、SnO x、GdO x、IGZO、Ag 2S、類似者、或其組合。在其他實施例中，記憶體材料211包含硫屬化合物材料，諸如GeS 2、GeSe、AgGeSe、GeSbTe、摻雜GeSbTe（例如，摻雜有N、Si、C、Ga、In、類似者、或其組合）、類似者、或其組合。在一些實施例中，記憶體材料211可沉積為共形膜。記憶體材料211可藉由CVD、PVD、ALD、PECVD、或類似者沉積。這些係實例，其他材料或其他沉積技術亦係可能的，且所有這些亦被視為在本揭示內容的範疇內。在一些實施例中，記憶體材料211沉積在表面上，其厚度在約5 nm至約15 nm的範圍內，儘管其他厚度亦係可能的。
根據一些實施例，選擇器材料213接著沉積在記憶體材料211上方。在其他實施例中，在沉積選擇器材料213之前，記憶體材料211經圖案化，下面針對第18A圖至第22B圖描述選擇器材料213的實例實施例。在一些實施例中，選擇器材料213係表現出雙向定限開關(ovonic threshold switching，OTS)效應或類似效應的材料。在一些實施例中，選擇器材料213包含硫屬化合物材料，其至少包含硫屬陰離子（例如，硒、碲、或類似者）及正電性元素（例如，鍺、矽、磷、砷、銻、鉍、鋅、氮、硼、碳、或類似者）。舉例而言，硫屬化合物材料可係GeSb 2Te 5(GST)，儘管亦可利用其他硫屬化合物材料。在一些實施例中，選擇器材料213可沉積為共形膜。選擇器材料213可藉由CVD、PVD、ALD、PECVD、或類似者沉積。這些係實例，且其他材料或其他沉積技術亦係可能的，且所有這些亦被視為在本揭示內容的範疇內。在一些實施例中，選擇器材料213沉積在表面上，其厚度在約10 nm至約30 nm的範圍內，儘管其他厚度亦係可能的。
在第5A圖至第5B圖中，根據一些實施例，執行一或多個蝕刻製程以移除記憶體材料211及選擇器材料213的部分，以形成記憶體堆疊206。根據一些實施例，一或多個蝕刻製程可自水平表面移除記憶體材料211及選擇器材料213，且將記憶體材料211及選擇器材料213的部分留在位元線堆疊204的側壁上。這樣，一個位元線堆疊204上的記憶體材料211及選擇器材料213與相鄰位元線堆疊204上的記憶體材料及選擇器材料213隔離。位元線堆疊204以及剩餘記憶體材料211及選擇器材料213形成記憶體堆疊206。剩餘記憶體材料211及選擇器材料213可覆蓋第一位元線201的相對側壁的一些或全部，且可覆蓋第二位元線209的相對側壁的一些或全部。在一些情況下，剩餘在位元線堆疊204的側壁上的記憶體材料211可被視為「記憶體間隔物」，且剩餘在位元線堆疊204的側壁上的選擇器材料213可被視為「選擇器間隔物」。如第5B圖中所示，在一些實施例中，剩餘記憶體材料211在橫截面上可具有「L形」輪廓。一或多個蝕刻製程可包含例如濕式蝕刻、乾式蝕刻、RIE、NBE、類似者、或其組合。蝕刻製程可係各向異性的。
在第6A圖至第6B圖中，根據一些實施例，導電材料220沉積在記憶體堆疊206上方。在一些實施例中，導電材料220可包括類似於先前針對第一字線103（見第1A圖至第1B圖）描述的材料的一或多種材料。導電材料220亦可使用類似於先前針對第一字線103描述的技術來沉積。其他材料或技術亦係可能的。在一些實施例中，可執行平坦化製程（例如，CMP及/或研磨）以移除多餘的導電材料220。在平坦化之後，導電材料220、第二位元線209、記憶體材料211、及選擇器材料213的頂表面可大致齊平。在一些實施例中，平坦化製程亦可移除記憶體材料211及/或選擇器材料213的多餘部分。
第7A圖至第7B圖示出了根據一些實施例的圖案化導電材料220以形成控制字線221。導電材料220可例如使用適合的光學微影術及蝕刻技術（諸如先前描述的技術）來圖案化。在一些實施例中，控制字線221可形成在第一字線103上方，如第7A圖中所示。在一些實施例中，控制字線221可具有大於第一字線103的寬度W1（見第1A圖至第1B圖）的寬度W3，但在其他實施例中，寬度W3可約相同於或小於寬度W1。在一些實施例中，控制字線221具有在約40 nm至約80 nm範圍內的寬度W3，儘管其他寬度亦係可能的。
在一些實施例中，一些控制字線221可自一個記憶體堆疊206的側壁延伸至相鄰記憶體堆疊206的側壁。以這種方式，一些控制字線221可在兩個相鄰記憶體堆疊206的側壁上延伸，且一些控制字線221可在單個記憶體堆疊206的側壁上延伸。舉例而言，在一些實施例中，第一字線103的相對末端處的控制字線221可各在單個各自的記憶體堆疊206上延伸，以及沿第一字線103的其他控制字線221可各在兩個相鄰的記憶體堆疊206上延伸。其他組態或配置亦係可能的。在一些實施例中，一些控制字線221形成在第一通孔109上方，且藉由第一通孔109電連接至相應的第一字線103。如第7A圖至第7B圖中所示，其他控制字線221未形成在第一通孔109上方，且因此與第一字線103電隔離。在一些實施例中，形成在第一字線103上方的控制字線221可交替地連接至第一字線103或與第一字線103隔離。以這種方式，控制字線221的形成允許控制記憶體堆疊206的任一側上的記憶體單元260A~D（見第12C圖至第12D圖）。
在第8A圖至第8B圖中，根據一些實施例，第三介電層225沉積在控制字線221上方。第三介電層225可在控制字線221上方及之間延伸。以這種方式，第三介電層225可圍繞及分開控制字線221以隔離控制字線221。第三介電層225可係類似於第一介電層105或第二介電層107的材料，且可使用類似技術形成。在一些實施例中，可在沉積第三介電層225之後執行平坦化製程（例如，CMP及/或研磨）。在一些實施例中，第三介電層225可具有約15 nm至約40 nm範圍內的厚度，但其他厚度亦係可能的。
在第9A圖至第9B圖中，根據一些實施例，開口227在第三介電層225中經圖案化。開口227可曝光控制字線221的部分。在一些實施例中，開口227曝光與第一字線103隔離的那些控制字線221的部分（例如，那些未在第一通孔109上方形成的控制字線221）。可使用適合的光學微影術及蝕刻技術圖案化開口227。開口227可具有大於、約相同於、或小於第一通孔109尺寸的尺寸。
在第10A圖至第10B圖中，根據一些實施例，導電材料231沉積在第三介電層225上方及開口227內。在一些實施例中，填充開口227的導電材料231形成第二通孔229。在一些實施例中，第二通孔229可電連接至一些控制字線221，諸如那些沒有電連接至第一字線103的控制字線221。導電材料231可包含一或多種材料，諸如先前針對第一字線103描述的材料，且可使用類似技術沉積。舉例而言，導電材料231可包含在一些實施例中使用CVD沉積的鎢，儘管其他材料或沉積技術亦係可能的。在一些實施例中，可在沉積之後對導電材料231執行平坦化製程（例如，CMP及/或研磨）。在一些實施例中，第三介電層225上的導電材料231具有約30 nm至約60 nm範圍內的厚度，儘管其他厚度亦係可能的。
在第11A圖至第11B圖中，根據一些實施例，導電材料231經圖案化以形成第二字線233。導電材料231可例如使用適合的光學微影術及蝕刻技術（諸如先前描述的技術）來圖案化。在一些實施例中，如第11A圖中所示，可在第一字線103及控制字線221上方形成第二字線233。在一些實施例中，第二字線233可具有大於第一字線103的寬度W1（見第1A圖至第1B圖）或控制字線221的寬度W3的寬度W4，但在其他實施例中，寬度W4可約相同於或小於寬度W1或寬度W3。在一些實施例中，第二字線233具有約40 nm至約100 nm範圍內的寬度W4，儘管其他寬度亦係可能的。在一些實施例中，相鄰的第二字線233藉由距離S3分開，距離S3在約40 nm至約100 nm的範圍內，儘管其他分開距離亦係可能的。
在一些實施例中，形成在第二通孔229上方的第二字線233藉由第二通孔229電連接至相應的控制字線221。如第11A圖至第11B圖中所示，第二字線233藉由第二通孔229電連接至一些控制字線221，且第一字線103藉由第一通孔109電連接至其他控制字線221。在一些實施例中，沿第二字線233的控制字線221可交替連接至相應的第一字線103或第二字線233。以這種方式，記憶體堆疊206的一側可由電連接至第一字線103的控制字線221覆蓋，且記憶體堆疊206的另一側可由電連接至第二字線233的控制字線221覆蓋。在其他實施例中，第二通孔229可使用與第二字線233不同的分開處理或沉積步驟形成。
在第12A圖至第12D圖中，根據一些實施例，第四介電層235沉積在第二字線233上方，形成記憶體結構250。第四介電層235可在第二字線233上方及之間延伸。以這種方式，第四介電層235可圍繞及分開第二字線233以隔離第二字線233。第四介電層235可係類似於第一介電層105、第二介電層107、或第三介電層225的材料，且可使用類似技術形成。在一些實施例中，可在沉積第四介電層235之後執行平坦化製程（例如，CMP及/或研磨）。在執行平坦化製程之後，第四介電層235及第二字線233的頂表面可大致齊平。
第12C圖示出了類似於第12B圖中所示的記憶體結構250，不同之處在於，為了便於解釋，標記了各種特徵。舉例而言，第12C圖示出了第一記憶體堆疊206A及第二記憶體堆疊206B，各包含第一位元線201 (BL1)及第二位元線209 (BL2)，且各在一側上具有第一控制字線221 (WLC1)，以及在另一側上具有第二控制字線221 (WLC2)。第一控制字線221 (WLC1)連接至第一字線103 (WL1)，且第二控制字線221 (WLC2)連接至第二字線233 (WL2)。如第12C圖中所示，各個記憶體堆疊206及其相鄰的控制字線221 (WLC1、WLC2)形成四個記憶體單元260A、260B、260C、及260D。舉例而言，記憶體單元260B及260D分別形成在記憶體單元260A及260C之上。記憶體單元260A及260B形成在記憶體堆疊206的一側上，且包含沉積在該側的記憶體材料211及選擇器材料213的相同層的不同區域，且記憶體單元260C及260D形成在記憶體堆疊206的另一側上，且包含沉積在該側的記憶體材料211及選擇器材料213的相同層的不同區域。使用本文描述的技術，可在記憶體堆疊206的兩側上形成分開的記憶體單元260 A~D，這可增大記憶體結構或裝置中的記憶體單元的密度。
可使用第一位元線201 (BL1)、第二位元線209 (BL2)、第一控制字線221 (WLC1)、及第二控制字線221 (WLC2)獨立地在四個記憶體單元260A~D中的各者上執行讀寫操作。舉例而言，可藉由施加電壓偏置至第一字線103 (WL1)及第一位元線201 (BL1)來控制第一記憶體堆疊206A的記憶體單元260A。第一字線103 (WL1)經由第一通孔109 (VIA1)電連接至第一控制字線221 (WLC1)，且因此偏置第一字線103 (WL1)亦允許偏置第一控制字線221 (WLC1)。以這種方式，在第一位元線201 (BL1)與第一控制字線221 (WLC1)之間的記憶體材料211及選擇器材料213的部分之間形成相應的電壓差。在一些實施例中，以這種方式施加適當的電壓偏置允許在記憶體單元260A上獨立於相鄰的記憶體單元260B~D執行讀寫操作。類似地，可藉由施加電壓偏置至第二位元線209 (BL2)及第一字線103 (WL1)來控制記憶體單元260B，可藉由施加電壓偏置至第一位元線201 (BL1)及第二字線233 (WL2)來控制記憶體單元260C，且可藉由施加電壓偏置至第二位元線209 (BL2)及第二字線233 (WL2)來控制記憶體單元260D。以這種方式，記憶體陣列262（見第12D圖）的任何記憶體單元260A~D可藉由偏置相應的位元線201/209及相應的字線103/233來控制。
如上所述，在一些實施例中，分開的字線（例如，第一字線103及第二字線233）形成為控制字線221之上及之下的兩個分開的層。這樣，一個字線（例如，第一字線103）可控制位於位元線201/209的一側上的記憶體單元260A~B，且另一字線（例如，第二字線233）可控制位於位元線201/209的第二側上的記憶體單元260C~D。因此，藉由在不同層中放置分開的字線，可在相同大小的區域內使記憶體單元260A~D的數目加倍，而無需面積損失，亦無需使用虛設單元。另外，藉由形成分開的位元線201/209，在相同大小的區域內，記憶體單元260A~D的數目可進一步加倍，而無需面積損失。以這種方式，本文描述的技術可允許在某些情況下將記憶體結構或裝置的記憶體密度增大高達四倍。其他組態或密度亦係可能的。
第12D圖示出了根據一些實施例的包含記憶體單元260A~D的記憶體陣列262的擴展平面圖。為了清楚起見，第12D圖的平面圖中未顯示某些特徵。第12D圖亦顯示了可對應於第12C圖中所示的橫截面圖的實例參考橫截面C-C'。記憶體陣列262包含複數個記憶體單元260A~D，如先前所述，可使用相應的位元線201/209及字線103/233獨立地控制這些記憶體單元。記憶體單元260B在相應記憶體單元260A之上且與之重疊，且記憶體單元260D在相應記憶體單元260C之上且與之重疊。如第12D圖中所示，記憶體單元260A~D可配置成列及行的陣列。在一些實施例中，第一字線103及第二字線233平行，且位元線201/209垂直於字線103/233。額外記憶體結構250可進一步垂直堆疊以提供三維記憶體陣列，從而增大裝置密度。在一些實施例中，記憶體陣列262可佈置在半導體晶片的後段製程(back end of line，BEOL)中。舉例而言，記憶體陣列262可佈置在半導體晶片的互連層中，諸如在半導體基板上形成的一或多個主動裝置（例如，電晶體或類似者）之上。舉例而言，記憶體陣列262可佈置在FinFET裝置之上，且位元線201/109可平行於或上覆FinFET裝置的鰭片，且字線103/233可平行於或上覆FinFET裝置的閘極結構。這係一個實例，且其他裝置、結構、配置、或組態亦係可能的。在一些實施例中，第一字線103或第二字線233可與半導體晶片內的邏輯電路的導電線組合。下面針對第13圖至第14圖對此進行了進一步描述。
第13圖示出了根據一些實施例的在進一步處理之後第12B圖中所示結構的橫截面圖。特別地，第13圖示出了根據一些實施例的在記憶體結構250上方形成第二金屬化層302。第二金屬化層302可形成在第二字線233上方，以便將第二字線233電連接至其他功能性電路系統。在一些實施例中，第二金屬化層302可藉由貫穿孔（圖中未示出）連接至第一字線103或第一金屬化層102。第二金屬化層302可例如以與第一金屬化層102（見第1A圖至第1B圖）類似的方式及使用類似的材料形成，儘管其他技術或材料亦係可能的。
作為代表性實例，第二金屬化層302如第13圖中所示，包括上覆第二字線233的介電層305、上覆介電層305的導電線307、及延伸穿過介電層305以電連接第二字線233的導電通孔303。在一些實施例中，導電線307可係邏輯電路或另一類型電路的部分，且第二金屬化層302可具有任意適合數目的導電層、介電層、或導電通孔。
第14圖示出了根據一些實施例的包含記憶體結構250的半導體裝置350的橫截面圖。記憶體結構250可類似於先前針對第12A圖至第12D圖描述的記憶體結構250或記憶體陣列262。在一些實施例中，半導體裝置350包含在基板101上方形成的第一金屬化層102及第二金屬化層302。半導體裝置350的第一金屬化層102、第二金屬化層302、及第一基板101可類似於先前針對第1A圖至第1B圖及第13圖所描述的，且可使用類似的技術或材料形成。在一些實施例中，半導體裝置350在基板101上方具有邏輯區域351及記憶體區域353。在一些實施例中，記憶體結構250可形成在半導體裝置350的第一金屬化層102與第二金屬化層302之間。舉例而言，在一些實施例中，記憶體結構250可形成在導電線111與導電線307之間。
在某些情況下，半導體裝置350的邏輯區域351包含主動裝置、被動裝置、邏輯裝置、或類似者。在一些實施例中，記憶體結構250可形成在記憶體區域353中，但不形成在邏輯區域351中。因此，與記憶體結構250處於相同層級或接近層級的邏輯區域351的區域可填充一或多種介電材料，其可包含先前描述的介電層中的一或多者，諸如介電層110、第一介電層105、第二介電層107、第三介電層225、介電層305、或類似者。為了清楚起見，這些及其他各種介電層未單獨示出。
第14圖額外示出了導電通孔355的形成，導電通孔355延伸穿過一或多個介電材料，以連接邏輯區域351內的導電線111及導電線307。導電通孔355可例如使用類似於用於導電通孔303的技術或材料來形成，儘管其他技術或材料亦係可能的。在一些實施例中，可使用形成導電通孔303的相同製程步驟中的一或多者形成導電通孔355，但在其他實施例中，導電通孔355可在導電通孔303之前或之後形成。如本文所述藉由將記憶體結構250併入半導體裝置350的金屬化層中，半導體裝置350可具有更大的設計靈活性及改善的記憶體密度。舉例而言，在一些情況下，記憶體結構250的多個重疊字線103/233及重疊位元線201/209可連接至邏輯區域351的不同金屬層。
第15A圖至第17B圖示出了根據一些實施例的形成記憶體結構252（見第17B圖）的中間步驟。記憶體結構252類似於第12A圖至第12C圖中所示的記憶體結構250，不同之處在於記憶體結構252包括位元線堆疊204上方的硬遮罩210的部分。藉由將硬遮罩210的部分留在位元線堆疊204上，第二通孔229與第二位元線209之間的洩漏風險可降低或消除。以這種方式，在某些情況下，如第15A圖至第17B圖中所示的包括硬遮罩210可在處理期間增大產率窗口。第15A圖至第17B圖中描述的技術可應用於本揭示內容的其他實施例。
第15A圖至第15B圖示出了根據一些實施例的位元線堆疊204的形成。位元線堆疊204類似於第3A圖至第3B圖中所示的那些，且可以類似的方式形成，不同之處在於用作蝕刻遮罩的經圖案化硬遮罩210在蝕刻位元線層202之後保留在位元線堆疊204上。在一些實施例中，保留在位元線堆疊204上的硬遮罩210的部分具有約10 nm至約30 nm範圍內的厚度T3，儘管其他厚度亦係可能的。
在第16A圖至第16B圖中，根據一些實施例，形成記憶體材料211及選擇器材料213。記憶體材料211及選擇器材料213可類似於第4A圖至第5B圖中所示的材料，且可以類似的方式形成，記憶體材料211及選擇器材料213除了沉積在位元線堆疊204的側壁上以外，還沉積在硬遮罩210的側壁上。如第16B圖中所示，可使用類似於先前針對第5A圖至第5B圖描述的技術自水平表面移除記憶體材料211及選擇器材料213。以這種方式，形成包括硬遮罩210的記憶體堆疊206。
第17A圖至第17B圖示出了根據一些實施例的包括硬遮罩210的記憶體結構252的形成。在形成第16A圖至第16B圖中所示的記憶體堆疊206之後，可執行類似於針對第6A圖至第12B圖描述的處理步驟以形成記憶體結構252。在一些實施例中，記憶體結構252的記憶體堆疊206可具有約110 nm至約230 nm範圍內的厚度T4，儘管其他厚度亦係可能的。如上所述，硬遮罩210的存在可改善記憶體結構252的第二通孔229與第二位元線209之間的電隔離。在一些實施例中，可執行額外處理步驟，諸如先前針對第13圖至第14圖描述的那些。
第18A圖至第22B圖示出了根據一些實施例的形成記憶體結構254（見第22B圖）的中間步驟。記憶體結構254類似於第12A圖至第12C圖中所示的記憶體結構250，不同之處在於記憶體結構254的記憶體材料211及選擇器材料213經順序沉積及蝕刻。以這種方式，記憶體材料211可在位元線堆疊204的側壁上形成具有大體恆定的厚度，且因此可不具有如先前（例如，第5B圖中）所示的「L形」輪廓。此外，在一些實施例中，本文描述的技術允許形成選擇器材料213，選擇器材料213大致延伸位元線堆疊204的側壁的全高。如本文所述藉由分開地形成記憶體材料211及選擇器材料213，可達成對記憶體材料211或選擇器材料213的水平部分的移除的改善控制。第18A圖至第22B圖中描述的技術可應用於本揭示內容的其他實施例。
第18A圖至第18B圖示出了根據一些實施例的記憶體材料211的沉積。記憶體材料211例如可形成為覆蓋第3A圖至第3B圖中所示結構的毯覆層。記憶體材料211可類似於針對第4A圖至第4B圖描述的材料，且可以類似的方式形成。在第19A圖至第19B圖中，根據一些實施例，執行蝕刻製程以自水平表面移除記憶體材料211的部分。蝕刻製程可類似於針對第5A圖至第5B圖描述的一或多個蝕刻製程。舉例而言，根據一些實施例，蝕刻製程可將記憶體材料211的部分保留在位元線堆疊204的側壁上。
第20A圖至第20B圖示出了根據一些實施例的選擇器材料213的沉積。選擇器材料213例如可形成為覆蓋第19A圖至第19B圖中所示結構的毯覆層。選擇器材料213可類似於針對第4A圖至第4B圖描述的材料，且可以類似的方式形成。在第21A圖至第21B圖中，根據一些實施例，執行蝕刻製程以自水平表面移除選擇器材料213的部分，形成記憶體堆疊206。蝕刻製程可類似於針對第5A圖至第5B圖描述的一或多個蝕刻製程。舉例而言，根據一些實施例，蝕刻製程可將選擇器材料213的部分保留在位元線堆疊204的側壁上（例如，在記憶體材料211上）。
第22A圖至第22B圖示出了根據一些實施例的記憶體結構254的形成。在形成第21A圖至第21B圖中所示的記憶體堆疊206之後，可執行類似於針對第6A圖至第12B圖中描述的處理步驟以形成記憶體結構254。在一些實施例中，可執行額外處理步驟，諸如先前針對第13圖至第14圖描述的處理步驟。
第23A圖至第32B圖示出了根據一些實施例的形成記憶體結構450（見第32A圖至第32B圖）的中間步驟。記憶體結構450類似於針對第12A圖至第12D圖描述的記憶體結構250，不同之處在於記憶體結構450包含位元線堆疊404，位元線堆疊404具有突出於位元線堆疊404的側壁的電極402/408。電極402/408可允許改善裝置效能、效率、及再現性，下面將更詳細地描述。在一些情況下，第一電極402可被視為第一位元線201的部分，且第二電極408可被視為第二位元線209的部分。
第23A圖至第23B圖示出了根據一些實施例的位元線層401的沉積。根據一些實施例，位元線層401隨後經圖案化以形成記憶體結構450的第一位元線201及第二位元線209（見第24A圖至第24B圖），以及記憶體結構450的第一電極402及第二電極408（見第26A圖至第26B圖）。在一些實施例中，位元線層401可包括第一位元線201、第一電極402、第一黏合層203、絕緣層205、第二黏合層207、第二電極材料408、及第二位元線209。在一些實施例中，第一位元線201、第一黏合層203、絕緣層205、第二黏合層207、及第二位元線209類似於先前針對第2A圖至第2B圖描述的材料，且可使用類似技術來沉積。這些各種材料層可具有與第2A圖至第2B圖描述的類似的厚度，或可具有與先前描述的不同的厚度。在一些實施例中，硬遮罩（第23A圖至第23B圖中未示出）可沉積在位元線層401上方，以在隨後的圖案化步驟期間使用。硬遮罩可類似於針對第2A圖至第2B圖描述的硬遮罩210。
在一些實施例中，第一電極402在第一位元線201與第一黏合層203之間，且第二電極材料408在第二黏合層207與第二位元線209之間。電極材料402/408包含可不同於位元線201/209的導電材料。舉例而言，在一些實施例中，電極材料402/408包含諸如釕、鎢、銅、鈦、氮化鈦、鉭、氮化鉭、其組合、或類似者的材料。電極材料402/408可使用適合的技術沉積，諸如電鍍、CVD、PVD、PECVD、ALD、或類似者。在一些實施例中，第一電極402及第二電極材料408可各具有約2 nm至約5 nm範圍內的厚度，儘管其他厚度亦係可能的。
在一些實施例中，對於一些蝕刻製程，電極材料402/408係比位元線201/209具有更低的蝕刻速率的材料。換言之，位元線201/209及電極材料402/408的材料可經選擇，使得選擇性蝕刻製程可在電極材料402/408上方選擇性蝕刻位元線201/209。在一些實施例中，選擇性蝕刻製程可在電極材料402/408上方選擇性地蝕刻黏合層203/207的材料。舉例而言，在一些實施例中，位元線201/209可係鎢，且電極材料402/408可係釕，儘管其他材料亦係可能的。
第24A圖至第24B圖示出了根據一些實施例的位元線層401的圖案化以形成位元線堆疊404。位元線堆疊404可使用適合的光學微影術遮蔽及蝕刻製程自位元線層401進行圖案化，諸如先前描述的用於圖案化位元線堆疊204（見第3A圖至第3B圖）的製程。舉例而言，可圖案化位元線層401上方的硬遮罩，且接著可使用一或多個可接受的蝕刻製程將硬遮罩的圖案轉移至位元線層401。以這種方式，硬遮罩的圖案延伸穿過位元線層401，圖案化第一位元線201以定義第一位元線201，且圖案化第二位元線209以定義第二位元線209。在一些實施例中，位元線層401的一或多個層可使用與位元線層401的一或多個其他層不同的蝕刻製程來蝕刻。在一些實施例中，可在形成位元線堆疊404期間或之後移除硬遮罩。在一些實施例中，位元線堆疊204具有約100 nm至約200 nm範圍內的厚度T5，儘管其他厚度亦係可能的。在一些實施例中，位元線堆疊404具有約40 nm至約100 nm範圍內的寬度W4，儘管其他寬度亦係可能的。
在第25A圖至第25B圖中，根據一些實施例，在位元線堆疊404上執行第一選擇性蝕刻製程，以形成第一電極402及第二電極408。在一些實施例中，第一選擇性蝕刻製程在第一電極402及第二電極材料408的表面上選擇性蝕刻第一位元線201、第二位元線209、第一黏合層203、及第二黏合層207的表面。舉例而言，在第一選擇性蝕刻製程期間，位元線201/209的第一蝕刻速率可大於電極材料402/408的第二蝕刻速率。在一些實施例中，這個第一蝕刻速率與這個第二蝕刻速率的比率在約10:1至約100:1的範圍內，儘管其他比率亦係可能的。以這種方式，第一選擇性蝕刻製程凹陷位元線201/209及黏合層203/207的側壁，且留下第一電極402及第二電極材料408的部分突出於位元線堆疊404的側壁。在執行第一選擇性蝕刻製程之後，第一電極402的剩餘部分形成第一電極402，且第二電極材料408的剩餘部分形成第二電極408。
在一些情況下，第一選擇性蝕刻製程可使位元線201/209凹陷不同於黏合層203/207凹陷量的凹陷量。在一些情況下，第一選擇性蝕刻製程可使第一位元線201凹陷不同於第二位元線209凹陷量的凹陷量。在一些情況下，第二位元線209的頂表面由第一選擇性蝕刻製程蝕刻。在一些實施例中，硬遮罩留在第二位元線209上，以在第一選擇性蝕刻製程期間保護第二位元線209的頂表面。在一些實施例中，可在執行第一選擇性蝕刻製程之後移除硬遮罩。在其他實施例中，硬遮罩未移除，第33A圖至第33B圖中示出了硬遮罩的這個實例實施例。
第一選擇性蝕刻製程可包括一或多個濕式及/或乾式蝕刻製程。舉例而言，第一選擇性蝕刻製程可係包含氯作為製程氣體的電漿蝕刻製程，儘管其他製程氣體或製程氣體的混合物亦係可能的。在一些實施例中，第一選擇性蝕刻製程可具有約1 mTorr至約10 mTorr範圍內的製程壓力，但其他壓力亦係可能的。在一些實施例中，第一選擇性蝕刻製程可使用約40 W至約800 W範圍內的電漿功率、約0 W至約200 W範圍內的偏置功率、或約5秒至約100秒範圍內的蝕刻時間。這係一個實例，其他選擇性蝕刻製程或製程參數亦可能用於第一選擇性蝕刻製程。
在第26A圖至第26B圖中，根據一些實施例，在位元線堆疊404上執行第二選擇性蝕刻製程，以凹陷絕緣層205的側壁。在一些實施例中，第二選擇性蝕刻製程在位元線201/209、黏合層203/207及電極402/408的表面上方選擇性蝕刻絕緣層205的表面。舉例而言，在第二選擇性蝕刻製程期間，可以比蝕刻位元線堆疊404的其他層更高的速率蝕刻絕緣層205。第二選擇性蝕刻製程可包含一或多個濕式及/或乾式蝕刻製程。舉例而言，第二選擇性蝕刻製程可包含濕式稀HF（「dHF」）蝕刻或類似者。這係一個實例，且對於第二選擇性蝕刻製程，其他選擇性蝕刻製程亦係可能的。在一些實施例中，不執行第二選擇性蝕刻製程。
在一些實施例中，在執行第二選擇性蝕刻製程之後，位元線201/209具有寬度W6，電極402/408具有寬度W7，黏合層203/207具有寬度W8，且絕緣層205具有寬度W9。在一些情況下，第一位元線201的寬度W6可不同於第二位元線209的寬度W6。在一些情況下，第一黏合層203的寬度W8可不同於第二黏合層207的寬度W8。在一些實施例中，絕緣層205的寬度W9約相同於或小於位元線201/209的寬度W6及/或黏合層203/207的寬度W8。在一些情況下，第一電極402的寬度W7可不同於第二電極408的寬度W7。在一些實施例中，電極402/408的寬度W7大於位元線201/209的寬度W6、黏合層203/207的寬度W8、及/或絕緣層205的寬度W9。在一些實施例中，位元線201/209的寬度W6在約30 nm至約90 nm的範圍內，電極402/408的寬度W7在約40 nm至約100 nm的範圍內，黏合層203/207的寬度W8在約30 nm至約90 nm的範圍內，且絕緣層205的寬度W9在約20 nm至約80 nm的範圍內。其他寬度亦係可能的。
電極402/408的突出部分（例如，「尖端」）可形成為具有各種輪廓，這可提供優點。作為說明性實例，第27A圖至第27C圖各示出了第26B圖中所示區域27的放大圖，區域包括第一電極402的突出部分。如第27A圖中所示，第一電極402的突出部分可自第一位元線201突出約5 nm至約30 nm範圍內的距離L1，儘管其他距離亦係可能的。作為實例，根據一些實施例，第27A圖示出了具有帶有平端的突出部分的第一電極402；第27B圖示出了具有帶有圓（例如，凸的）端的突出部分的第一電極402；且第27C圖示出了具有帶有階梯及漸縮端的突出部分的第一電極402。這些係實例，且電極402/408可具有帶有其他輪廓的突出部分，諸如尖形、錐形、不規則、成角度、倒角、凹的、或具有其他形狀或輪廓。在一些實施例中，可藉由控制第一選擇性蝕刻製程及/或第二選擇性蝕刻製程的參數來控制突出部分的輪廓。在一些情況下，具有相對較窄的尖端或漸縮尖端的電極402/408可允許形成更局部化的電場，其可在操作期間提高裝置效率及再現性（下文更詳細地解釋）。雖然第27A圖至第27C圖係示出第一電極402的突出部分，但討論適用於第一電極402或第二電極408的突出部分。
在第28A圖至第28B圖中，根據一些實施例，記憶體材料211及選擇器材料213沉積在位元線堆疊404上方。記憶體材料211及選擇器材料213可類似於先前針對第4A圖至第4B圖描述的材料，且可使用類似技術沉積。在一些實施例中，記憶體材料211及/或選擇器材料213共形地沉積在位元線堆疊404上方。在第29A圖至第29B圖中，根據一些實施例，執行一或多個蝕刻製程以移除記憶體材料211及選擇器材料213的部分，以形成記憶體堆疊406。一或多個蝕刻製程可類似於先前針對第5A圖至第5B圖描述的製程。在蝕刻製程（多個）之後，位元線堆疊404以及剩餘的記憶體材料211及選擇器材料213形成記憶體堆疊406。在其他實施例中，記憶體材料211及選擇器材料213可在分開的步驟中沉積及蝕刻，類似於第18A圖至第22B圖描述的製程。
第30A圖至第30B圖示出了根據一些實施例的控制字線221及第三介電層225的形成。控制字線221可類似於先前針對第7A圖至第7B圖描述的控制字線221，且可使用類似技術形成。舉例而言，控制字線221可形成在記憶體堆疊406的相對側上。第三介電層225可類似於先前針對第8A圖至第8B圖描述的第三介電層225，且可使用類似技術形成。舉例而言，第三介電層225可沉積在記憶體堆疊406及控制字線221上方。
第31A圖至第31B圖示出了根據一些實施例的第二字線233的形成。第二字線233可類似於先前針對第11A圖至第11B圖描述的第二字線233，且可以類似的方式形成。舉例而言，第二字線233可藉由第二通孔229連接至控制字線221。
在第32A圖至第32B圖中，根據一些實施例，第四介電層235沉積在第二字線233上方，形成具有電極402/408的記憶體結構450。第四介電層235可類似於先前針對第12A圖至第12D圖描述的第四介電層235，且可以類似的方式形成。在一些實施例中，記憶體結構450可類似於第12A圖至第12D圖中所示的記憶體結構250，不同之處在於包括電極402/408及具有不同寬度的位元線堆疊404內的層。如第32B圖中所示，各個記憶體堆疊406及其相鄰的控制字線221形成四個記憶體單元460A、460B、460C、及460D。
記憶體單元460A~D的控制方式與第12C圖~12D中描述的對記憶體單元260A~D的控制類似。舉例而言，可藉由施加適當的電壓偏置至相應的第一字線103、第二字線233、及位元線201/209在特定記憶體單元460上執行讀寫操作。第一電極402電連接至第一位元線201，且第二電極408電連接至第二位元線209。在一些情況下，在讀/寫操作期間，在電極402/408的末端附近形成的電場（例如，靠近尖端）可比在位元線201/209的側壁附近形成的電場更大及/或更局部化。在電極402/408的末端附近可形成相對較大的電場，因為電極402/408比位元線201/209薄，且因為電極402/408的末端向外突出於位元線堆疊404。如前所述，對於一些類型的電阻式記憶體，記憶體單元內的記憶體材料區域的電阻狀態可由電場改變。因此，在記憶體單元460內，位於電極402/408的末端附近的相對大的電場可導致記憶體材料211的電阻變化區域位於該末端附近。藉由以這種方式促進記憶體單元460的電阻變化區域出現在電極402/408附近，記憶體單元460的讀/寫操作可更有效、可靠、及/或可再現。因此，本文描述的實施例可達成具有更大密度及更大裝置效能的記憶體結構450。
第33A圖至第33B圖示出了根據一些實施例的記憶體結構452。記憶體結構452類似於第23A圖至第32B圖中描述的記憶體結構450，不同之處在於硬遮罩210保留在位元線堆疊404上。這類似於先前針對第15A圖至第17B圖描述的實施例。藉由將硬遮罩210的部分留在位元線堆疊404上，可增大第二通孔229與第二位元線209之間的距離，這可減少洩漏或短路的機會。
本文描述的實施例可達成優點。舉例而言，藉由利用具有兩個重疊位元線且在兩個位元線的各個側上共用共亯控制字線的記憶體結構，記憶體陣列的密度可增大至四倍。此外，藉由利用連接至控制字線的兩組重疊字線（例如，一個字線在控制字線之上且一個字線在控制字線之下），記憶體陣列的密度可在幾乎沒有或沒有面積損失的情況下增大。以這種方式，在一些情況下，可在不增大記憶體陣列的總佔地面積的情況下增大記憶體陣列的密度。在一些情況下，本文描述的記憶體結構可併入半導體裝置的BEOL層（例如，金屬化層）中，且因此可以較低的成本形成，並對現有製造製程的更改較少。在一些實施例中，電極形成在具有突出尖端的記憶體單元中，其可幫助定位記憶體單元中的電阻變化區域。以這種方式定位電阻變化區域可提高再現性、減少變化、且提高記憶體陣列的操作效率。本文描述的記憶體結構及記憶體陣列可在不形成虛設或非功能性記憶體單元的情況下形成。
根據一個實施例，製造半導體裝置的方法包括在基板上方形成第一字線；形成位元線堆疊，包括在第一字線上方形成第一位元線，其中第一位元線包括第一材料；在第一位元線上方形成絕緣層；以及在絕緣層上方形成第二位元線，其中第二位元線包括第一材料；在位元線堆疊上沉積記憶體材料，其中記憶體材料沿位元線堆疊的第一側壁延伸且沿位元線堆疊的第二側壁延伸；在記憶體材料上方沉積導電材料，其中沿第一側壁的導電材料的第一部分與沿第二側壁的導電材料的第二部分電隔離；以及在導電材料上方形成第二字線，其中第二字線電連接至導電材料的第二部分。在一個實施例中，方法包括在記憶體材料上沉積雙向定限開關(ovonic threshold switching，OTS)材料。在一個實施例中，圖案化位元線堆疊包括使用經圖案化硬遮罩作為蝕刻遮罩，且其中記憶體材料沉積在經圖案化硬遮罩的多個側壁上。在一個實施例中，形成位元線堆疊包括在第一位元線上形成第一電極，其中第一電極突出於第一位元線的多個側壁；以及在絕緣層上方形成第二電極，其中第二位元線形成在第二電極上，其中第二電極突出於第二位元線的多個側壁。在一個實施例中，第一電極及第二電極包括不同於第一材料的第二材料，其中形成位元線堆疊進一步包括執行在第二材料上方選擇性蝕刻第一材料的蝕刻製程。在一個實施例中，第一材料為鎢且第二材料為釕。在一個實施例中，第一字線電連接至導電材料的第一部分。在一個實施例中，形成位元線堆疊包括使用選擇性地在第一材料上方蝕刻絕緣層的蝕刻製程來凹陷絕緣層。在一個實施例中，第一位元線、絕緣層、及第二位元線的側壁共面。
根據實施例，一種方法包括在基板上方形成第一字線；在第一字線上方形成多個記憶體堆疊，其中各個記憶體堆疊包括第一側壁及第二側壁，其中形成各個記憶體堆疊包括在至少一個第一字線上方形成第一位元線；在第一位元線上方形成第二位元線，其中第二位元線與第一位元線電隔離；沿第一位元線的側壁及第二位元線的側壁沉積電阻式記憶體層；以及在電阻式記憶體層上沉積選擇器層；在記憶體堆疊上形成多個控制字線，其中各個控制字線自第一各自記憶體堆疊的第一側壁延伸至第二各自記憶體堆疊的第二側壁；以及在記憶體堆疊及控制字線上方形成多個第二字線，其中各個控制字線電連接至第一字線或第二字線。在一個實施例中，形成各個記憶體堆疊包括執行至少一個蝕刻製程，以移除電阻式記憶體層及選擇器層的多個水平部分。在一個實施例中，在執行一或多個蝕刻製程之後，電阻式記憶體層具有「L形」輪廓。在一個實施例中，第一位元線包括第一電極層，且第二位元線包括第二電極層，其中第一電極層及第二電極層側向突出。在一個實施例中，第一電極層及第二電極層具有2 nm至5 nm範圍內的厚度。在一個實施例中，第一位元線包括第一黏合層，且第二位元線包括第二黏合層。在一個實施例中，第二位元線藉由一氧化物層與第一位元線電隔離。
根據一個實施例，半導體裝置包括基板上方的記憶體結構，其中記憶體結構包括第一字線；第一字線上方的第一位元線；第一位元線上方的第二位元線；第一位元線及第二位元線的多個側壁上方的記憶體材料；沿記憶體材料的第一側的第一控制字線，其中第一控制字線電連接至第一字線；沿記憶體材料的與第一側相對的第二側的第二控制字線；以及在第二位元線、第一控制字線、及第二控制字線上方的第二字線，其中第二字線電連接至第二控制字線。在一個實施例中，記憶體結構包括接觸第一位元線的第一電極及接觸第二位元線的第二電極，其中第一電極及第二電極比第一位元線及第二位元線具有更大的寬度。在一個實施例中，記憶體結構包含四個分開的記憶體單元。在一個實施例中，半導體裝置包括基板上方的複數個金屬化層，其中記憶體結構在這些金屬化層上方。
前述內容概述若干實施例的特徵，使得熟習此項技術者可更佳地理解本揭示內容的態樣。熟習此項技術者應瞭解，其可易於使用本揭示內容作為用於設計或修改用於實施本文中引入的實施例的相同目的及/或達成相同優勢的其他製程及結構的基礎。熟習此項技術者亦應認識到，此類等效構造並不偏離本揭示內容的精神及範疇，且此類等效構造可在本文中進行各種改變、取代、及替代而不偏離本揭示內容的精神及範疇。
27:區域 101:基板 102:第一金屬化層 103:第一字線 105:第一介電層 107:第二介電層 109:第一通孔 110:介電層 111:導電線 113:導電通孔 201:位元線 202:位元線層 203:第一黏合層 204:位元線堆疊 205:絕緣層 206:記憶體堆疊 206A:第一記憶體堆疊 206B:第二記憶體堆疊 207:第二黏合層 209:位元線 210:硬遮罩 211:記憶體材料 213:選擇器材料 220:導電材料 221:控制字線 225:第三介電層 227:開口 229:第二通孔 231:導電材料 233:第二字線 235:第四介電層 250:記憶體結構 252:記憶體結構 254:記憶體結構 260A~D:記憶體單元 262:記憶體陣列 302:第二金屬化層 303:導電通孔 305:介電層 307:導電線 350:半導體裝置 351:邏輯區域 353:記憶體區域 355:導電通孔 401:位元線層 402:第一電極 404:位元線堆疊 406:記憶體堆疊 408:第二電極 452:記憶體結構 460A~D:記憶體單元 A-A':橫截面 B-B':橫截面 C-C':橫截面 L1:距離 S1~3:距離 W1~4,6~9:寬度 T1~5:厚度
本揭示內容的態樣在與隨附圖式一起研讀時自以下詳細描述內容來最佳地理解。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，各種特徵的尺寸可為了論述清楚經任意地增大或減小。 第1A圖及第1B圖示出了根據一些實施例的製造記憶體裝置的第一字線的中間步驟的平面圖及橫截面圖。 第2A圖、第2B圖、第3A圖、及第3B圖示出了根據一些實施例的製造記憶體結構的位元線堆疊的中間步驟的平面圖及橫截面圖。 第4A圖、第4B圖、第5A圖、及第5B圖示出了根據一些實施例的製造記憶體結構的記憶體堆疊的中間步驟的平面圖及橫截面圖。 第6A圖、第6B圖、第7A圖、及第7B圖示出了根據一些實施例的製造記憶體結構的控制字線的中間步驟的平面圖及橫截面圖。 第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A圖、及第11B圖示出了根據一些實施例的製造記憶體結構的第二字線的中間步驟的平面圖及橫截面圖。 第12A圖、第12B圖、及第12C圖示出了根據一些實施例的製造記憶體結構的中間步驟的平面圖及橫截面圖。 第12D圖示出了根據一些實施例的記憶體陣列的平面圖。 第13圖及第14圖示出了根據一些實施例的製造記憶體裝置的中間步驟的橫截面圖。 第15A圖、第15B圖、第16A圖、第16B圖、第17A圖、及第17B圖示出了根據一些實施例的製造記憶體結構的中間步驟的平面圖及橫截面圖。 第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B圖、第22A圖、及第22B圖示出了根據一些實施例的製造記憶體結構的中間步驟的平面圖及橫截面圖。 第23A圖、第23B圖、第24A圖、第24B圖、第25A圖、第25B圖、第26A圖、及第26B圖示出了根據一些實施例的製造具有電極的記憶體結構的位元線堆疊的中間步驟的平面圖及橫截面圖。 第27A圖、第27B圖、及第27C圖示出了根據一些實施例的電極的放大橫截面圖。 第28A圖、第28B圖、第29A圖、及第29B圖示出了根據一些實施例的製造具有電極的記憶體結構的記憶體堆疊的中間步驟的平面圖及橫截面圖。 第30A圖及第30B圖示出了根據一些實施例的製造具有電極的記憶體結構的控制字線的中間步驟的平面圖及橫截面圖。 第31A圖及第31B圖示出了根據一些實施例的製造具有電極的記憶體結構的第二字線的中間步驟的平面圖及橫截面圖。 第32A圖及第32B圖示出了根據一些實施例的製造具有電極的記憶體結構的中間步驟的平面圖及橫截面圖。 第33A圖及第33B圖示出了根據一些實施例的製造具有電極的記憶體結構的中間步驟的平面圖及橫截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
101:基板
102:第一金屬化層
103:第一字線
107:第二介電層
109:第一通孔
110:介電層
111:導電線
113:導電通孔
201:位元線
203:第一黏合層
205:絕緣層
207:第二黏合層
209:位元線
210:硬遮罩
211:記憶體材料
213:選擇器材料
221:控制字線
225:第三介電層
229:第二通孔
233:第二字線
402:第一電極
408:第二電極
452:記憶體結構
A-A':橫截面

Claims (20)

  1. 一種製造半導體裝置的方法，該方法包含： 在一基板上方形成一第一字線； 形成一位元線堆疊，包含： 在該第一字線上方形成一第一位元線，其中該第一位元線包含一第一材料； 在該第一位元線上方形成一絕緣層；及 在該絕緣層上方形成一第二位元線，其中該第二位元線包含該第一材料； 在該位元線堆疊上沉積一記憶體材料，其中該記憶體材料沿該位元線堆疊的一第一側壁延伸且沿該位元線堆疊的一第二側壁延伸； 在該記憶體材料上方沉積一導電材料，其中沿該第一側壁的該導電材料的一第一部分與沿該第二側壁的該導電材料的一第二部分電隔離；及 在該導電材料上方形成一第二字線，其中該第二字線電連接至該導電材料的該第二部分。
  2. 如請求項1所述之方法，進一步包含：在該記憶體材料上沉積一雙向定限開關材料。
  3. 如請求項1所述之方法，其中圖案化該位元線堆疊包含：使用一經圖案化硬遮罩作為一蝕刻遮罩，且其中該記憶體材料沉積在該經圖案化硬遮罩的多個側壁上。
  4. 如請求項1所述之方法，其中形成該位元線堆疊進一步包含： 在該第一位元線上形成一第一電極，其中該第一電極突出於該第一位元線的多個側壁；及 在該絕緣層上方形成一第二電極，其中該第二位元線形成在該第二電極上，其中該第二電極突出於該第二位元線的多個側壁。
  5. 如請求項4所述之方法，其中該第一電極及該第二電極包含不同於該第一材料的一第二材料，其中形成該位元線堆疊之步驟進一步包含：執行一蝕刻製程，該蝕刻製程在該第二材料上方選擇性地蝕刻該第一材料。
  6. 如請求項5所述之方法，其中該第一材料為鎢且該第二材料為釕。
  7. 如請求項1所述之方法，其中該第一字線電連接至該導電材料的該第一部分。
  8. 如請求項1所述之方法，其中形成該位元線堆疊進一步包含：使用在該第一材料上方選擇性地蝕刻該絕緣層的一蝕刻製程凹陷該絕緣層。
  9. 如請求項1所述之方法，其中該第一位元線、該絕緣層、及該第二位元線的多個側壁共面。
  10. 一種方法，包含： 在一基板上方形成多個第一字線； 在該些第一字線上方形成多個記憶體堆疊，其中各個記憶體堆疊包含一第一側壁及一第二側壁，其中形成各個記憶體堆疊包含： 在至少一個第一字線上方形成一第一位元線； 在該第一位元線上方形成一第二位元線，其中該第二位元線與該第一位元線電隔離； 沿該第一位元線的多個側壁及該第二位元線的多個側壁沉積一電阻式記憶體層；及 在該電阻式記憶體層上沉積一選擇器層； 在該些記憶體堆疊上形成多個控制字線，其中各個控制字線自一第一各自記憶體堆疊的該第一側壁延伸至一第二各自記憶體堆疊的該第二側壁；及 在該些記憶體堆疊及該些控制字線上方形成多個第二字線，其中各個控制字線電連接至一第一字線或一第二字線。
  11. 如請求項10所述之方法，其中形成各個記憶體堆疊進一步包含：執行至少一個蝕刻製程以移除該電阻式記憶體層及該選擇器層的多個水平部分。
  12. 如請求項11所述之方法，其中在執行該一或多個蝕刻製程之後，該電阻式記憶體層具有一L形輪廓。
  13. 如請求項10所述之方法，其中該第一位元線包含一第一電極層，且該第二位元線包含一第二電極層，其中該第一電極層及該第二電極層側向突出。
  14. 如請求項13所述之方法，其中該第一電極層及該第二電極層具有2 nm至5 nm的範圍內的厚度。
  15. 如請求項10所述之方法，其中該第一位元線包含一第一黏合層，且該第二位元線包含一第二黏合層。
  16. 如請求項10所述之方法，其中該第二位元線藉由一氧化物層與該第一位元線電隔離。
  17. 一種半導體裝置，包含： 在一基板上方的一記憶體結構，其中該記憶體結構包含： 一第一字線； 在該第一字線上方的一第一位元線； 在該第一位元線上方的一第二位元線； 在該第一位元線及該第二位元線的多個側壁上方的一記憶體材料； 沿該記憶體材料的一第一側的一第一控制字線，其中該第一控制字線電連接至該第一字線； 沿該記憶體材料的與該第一側相對的一第二側的一第二控制字線；及 在該第二位元線、該第一控制字線、及該第二控制字線上方的一第二字線，其中該第二字線電連接至該第二控制字線。
  18. 如請求項17所述之半導體裝置，其中該記憶體結構進一步包含接觸該第一位元線的一第一電極，以及接觸該第二位元線的一第二電極，其中該第一電極及該第二電極比該第一位元線及該第二位元線具有更大的一寬度。
  19. 如請求項17所述之半導體裝置，其中該記憶體結構包含四個分開的記憶體單元。
  20. 如請求項17所述之半導體裝置，其進一步包含在該基板上方的複數個金屬化層，其中該記憶體結構在該些金屬化層上方。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11723218B2 (en) * 2020-06-29 2023-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method for forming the same
US11910722B2 (en) * 2021-12-06 2024-02-20 International Business Machines Corporation Subtractive top via as a bottom electrode contact for an embedded memory

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060203541A1 (en) * 2003-03-18 2006-09-14 Haruki Toda Phase change memory device
KR101583717B1 (ko) 2009-01-13 2016-01-11 삼성전자주식회사 저항 메모리 장치의 제조방법
US8570786B2 (en) * 2011-07-07 2013-10-29 Kabushiki Kaisha Toshiba Memory device and fabricating method thereof
US8728940B2 (en) 2012-01-26 2014-05-20 Micron Technology, Inc. Memory arrays and methods of forming same
KR101965614B1 (ko) 2012-09-26 2019-04-04 삼성전자주식회사 반도체 메모리 장치
US9076962B2 (en) 2013-03-15 2015-07-07 Globalfoundries Singapore Pte. Ltd. Nonvolative memory
US20150028280A1 (en) 2013-07-26 2015-01-29 Micron Technology, Inc. Memory cell with independently-sized elements
KR102075032B1 (ko) * 2013-11-07 2020-02-10 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
KR102542998B1 (ko) 2018-06-26 2023-06-14 에스케이하이닉스 주식회사 3차원 적층형 반도체 메모리 소자
US11037952B2 (en) * 2018-09-28 2021-06-15 Taiwan Semiconductor Manufacturing Co., Ltd. Peripheral circuitry under array memory device and method of fabricating thereof
US11069704B2 (en) 2019-04-09 2021-07-20 Macronix International Co., Ltd. 3D NOR memory having vertical gate structures
KR102619536B1 (ko) 2019-06-12 2024-01-02 삼성전자주식회사 3차원 반도체 메모리 장치

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