TWI755256B - 記憶裝置及其形成方法 - Google Patents

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曾元泰
曾國權
朱益輝
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Abstract

一些實施例涉及一種記憶裝置及其形成方法。所述記憶 裝置包括上覆在基底上的第一電極。資料儲存層上覆在第一電極上。第二電極上覆在資料儲存層上。在資料儲存層內能夠選擇性地形成導電橋以將第一電極耦合到第二電極。活性金屬層設置在資料儲存層與第二電極之間。緩衝層設置在活性金屬層與第二電極之間。緩衝層具有比活性金屬層更低的與氧的反應性。

Description

記憶裝置及其形成方法
本發明是有關於一種存儲裝置及其形成方法。
許多現代電子裝置包含電子記憶體。電子記憶體可為易失性記憶體(volatile memory)或非易失性記憶體(non-volatile memory)。非易失性記憶體能夠在沒有電力的情況下保留其所存儲的資料，而易失性記憶體在斷電時會丟失其所存儲的資料。可程式金屬化單元(programmable metallization cell，PMC)隨機存取記憶體(random-access memory，RAM)(其也可被稱為奈米橋(Nanobridge)或電解記憶體)因其優於當前電子記憶體的優點而有望成為下一代非易失性電子記憶體的一個候選者。與當前非易失性記憶體(例如快閃隨機存取記憶體)相比，PMCRAM通常具有更好的性能及可靠性。與當前易失性記憶體(例如動態隨機存取記憶體(dynamic random-access memory，DRAM)及靜態隨機存取記憶體(static random-access memory，SRAM))相比，PMCRAM通常具有更好的性能及密度且具有更低的功耗。
本發明實施例提供一種記憶裝置，其包括：基底、第一電極、資料儲存層、第二電極、活性金屬層以及緩衝層。第一電極上覆在基底上。資料儲存層上覆在第一電極上。第二電極上覆在資料儲存層上，其中在資料儲存層內能夠選擇性地形成導電橋以將第一電極耦合到第二電極。活性金屬層設置在資料儲存層與第二電極之間。緩衝層設置在活性金屬層與第二電極之間，其中緩衝層具有比活性金屬層更低的與氧的反應性。
本發明實施例提供一種記憶裝置，其包括：介電結構、選擇器結構以及第一記憶單元。介電結構上覆在基底上。選擇器結構設置在介電結構內，其中選擇器結構包括上覆在第一電極上的選擇器。第一記憶單元上覆在選擇器結構上且設置在介電結構內，其中第一記憶單元包括第二電極、上覆在第二電極上的資料儲存層、上覆在資料儲存層上的第三電極、以及設置在資料儲存層與第三電極之間的緩衝層，其中緩衝層包含第一導電材料且第三電極包含與第一導電材料不同的第二導電材料。
本發明實施例提供一種形成記憶裝置的方法，其包括：在基底之上形成底部電極通孔；在底部電極通孔之上形成記憶單元層堆疊，其中記憶單元層堆疊包括下部電極層、資料儲存結構、緩衝層及上部電極層，其中緩衝層設置在資料儲存結構與上部電極層之間；對上部電極層執行第一蝕刻製程，從而在緩衝層之上 形成上部電極，其中第一蝕刻製程暴露出緩衝層的上表面；以及對緩衝層、資料儲存結構及下部電極層執行第二蝕刻製程，從而形成記憶單元。
100a、100b、200a、200b、200c、200d、300a、300b:記憶裝置
102:基底
104:半導體裝置
106:源極/汲極區
108、420:閘極介電層
110、421:閘極電極
112:側壁間隔件
114:下部導通孔
116:下部導電配線
118:下部內連介電結構
120:介電層
122:上部內連介電結構
124:底部電極通孔
126、126a、126b、126c、126d:記憶單元
128:第一電極
130:資料儲存層
131:區
132:活性金屬層
134:緩衝層
136:第二電極
138:頂部電極通孔
140:上部導通孔
142:上部導電配線
144:選擇器結構
146:選擇器
148:第三電極
150:1-選擇器1-記憶單元(1S1MC)堆疊
302a:嵌入式記憶區
302b:邏輯區
304:氣隙
304a:第一氣隙
305:第一熱傳導路徑
306:底部內連通孔
308:第二導通孔
310:第二導電配線
400:積體電路(IC)
403:字元線
404:位元線
405a:第一金屬氧化物半導體場效電晶體(MOSFET)
405b:第二MOSFET
406:半導體基底
407:內連結構
412:層間介電(ILD)層
414:導電接觸件
415:導電配線
416:導通孔
418:金屬間介電(IMD)層
424:源極/汲極區
500、600、700、800、900、1000、1100:剖視圖
602:第一電極層
604:選擇器層
606:第二電極層
608:資料儲存結構
610:導電層
612:緩衝膜
614:第三電極層
616:記憶單元層堆疊
618:掩蔽層
702:第一蝕刻劑
704:導電材料
902:第二蝕刻劑
1002:第一IMD層
1102:第二IMD層
1200:方法
1202、1204、1206、1208、1210、1212、1214:動作
A-A’、B-B’:線
Ld:側向距離
結合附圖閱讀以下詳細說明，會最好地理解本公開的各個方面。應注意，根據本行業中的標準慣例，各種特徵並非按比例繪製。事實上，為使論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1A示出包括上覆在資料儲存層上的緩衝層的記憶裝置的一些實施例的剖視圖。
圖1B示出具有上覆在選擇器結構上的記憶單元的1-選擇器1-記憶單元(one-selector one-memory cell，1S1MC)堆疊的一些實施例的剖視圖，其中記憶單元包括上覆在資料儲存層上的緩衝層。
圖2A到圖2D示出圖1A所示記憶裝置的各種替代實施例的剖視圖。
圖3A到圖3B示出包括嵌入式記憶區及邏輯區的記憶裝置的各種實施例的剖視圖，所述嵌入式記憶區包括多個記憶單元，所述邏輯區在側向上與嵌入式記憶區相鄰。
圖4A到圖4C示出包括多個1S1MC堆疊的積體電路(integrated circuit，IC)的一些實施例的各種視圖，所述多個 1S1MC堆疊設置在多條位元線與多條字元線之間。
圖5到圖11示出形成記憶單元的方法的一些實施例的剖視圖，所述記憶單元包括上覆在資料儲存層上的緩衝層。
圖12以流程圖格式示出包括形成記憶單元的方法的一些實施例的方法，所述記憶單元包括上覆在資料儲存層上的緩衝層。
本公開提供用於實施本公開的不同特徵的許多不同實施例或實例。以下闡述元件及佈置的具體實例以簡化本公開。當然，這些僅為實例且不旨在進行限制。舉例來說，以下說明中將第一特徵形成在第二特徵“之上”或第二特徵“上”可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成有附加特徵從而使得所述第一特徵與所述第二特徵可不直接接觸的實施例。另外，本公開可能在各種實例中重複使用參考編號和/或字母。這種重複使用是出於簡潔及清晰的目的，而不是自身指示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...之下(beneath)”、“在...下方(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的定向外還囊括裝 置在使用或操作中的不同定向。設備可具有其他定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
可程式金屬化單元一般包括排列在頂部電極與底部電極之間的資料儲存層。活性金屬(active metal)層可設置在資料儲存層與頂部電極之間。在設定(set)操作期間，在頂部電極與底部電極兩端施加設定電壓，使得在資料儲存層內形成導電橋(例如，導致低電阻狀態)。在施加設定電壓時，離子可從活性金屬層行進到資料儲存層，從而在資料儲存層內形成導電橋。在重置(reset)操作期間，在頂部電極與底部電極兩端施加重置電壓，使得導電橋可至少部分地從資料儲存層移除(例如，導致高電阻狀態)。在施加重置電壓時，離子可從資料儲存層行進到活性金屬層，從而至少部分地溶解資料儲存層內的導電橋。
在製作可程式金屬化單元期間，在基底之上形成記憶單元堆疊。記憶單元堆疊包括頂部電極層、底部電極層、設置在頂部電極層與底部電極層之間的資料儲存層、以及設置在資料儲存層與頂部電極層之間的活性金屬層。在頂部電極層之上形成硬罩幕層。隨後執行單獨的蝕刻製程以界定頂部電極及底部電極。舉例來說，通過將頂部電極層圖案化來執行第一蝕刻製程(例如，第一電漿蝕刻製程)以界定頂部電極。第一蝕刻製程可暴露出活性金屬層的上表面和/或可過度蝕刻至活性金屬層中。此外，第一蝕刻製程可包括將頂部電極層及活性金屬層暴露於一種或多種氟 系蝕刻劑(例如，四氟化碳(例如，CF4)、六氟化硫(例如，SF6)等)。所述一種或多種氟系蝕刻劑可與活性金屬層發生反應，從而導致在活性金屬層的上表面上和/或頂部電極的側壁及硬罩幕層的側壁上形成副產物(例如，氟化鋁(例如，AlF3))。在用於界定底部電極的第二蝕刻製程(例如，第二電漿蝕刻製程)期間，來自第一蝕刻製程的副產物可能會被蝕刻並重新沉積到資料儲存層的側壁上。由於副產物是導電的，因此副產物可能會使頂部電極與底部電極電短接(short)，從而使可程式金屬化單元不可操作。此外，如果留在原位，副產物還會導致長期的可靠性問題，例如由於在後續退火製程期間副產物擴散出去到達相鄰的結構。因此，在所述單獨的蝕刻製程之後可利用濕式清潔製程(例如，使用例如氫氟酸和/或去離子水等清潔溶液)來減少和/或移除重新沉積的副產物。然而，濕式清潔製程可能會損壞頂部電極和/或底部電極與資料儲存層之間的介面，從而導致層與層之間的剝離。此在一定程度上可能會損害可程式金屬化單元的穩定性、耐久性和/或切換時間。
在本公開的一些實施例中，為消除副產物在記憶單元堆疊的側壁上的形成和/或重新沉積，可在蝕刻記憶單元堆疊之前在頂部電極層與活性金屬層之間形成緩衝層。因此，在形成緩衝層之後，在頂部電極層的中心部分之上形成掩蔽層。根據掩蔽層執行第一蝕刻製程(例如，包含一種或多種氟系蝕刻劑的第一電漿蝕刻)，以移除頂部電極層的一部分，從而界定頂部電極且在側向 上與掩蔽層偏置開的區中暴露出緩衝層的上表面。由於第一蝕刻製程在緩衝層上停止，因此第一蝕刻不接觸活性金屬層且將不會導致在所述一種或多種氟系蝕刻劑與活性金屬層之間形成副產物(例如，氟化鋁(例如，AlF3))。對緩衝層及下伏的層執行第二蝕刻製程(例如，包含氯(例如，Cl2)、三氯化硼(例如，BCl3)、二氧化硫(例如，SO2)等的第二電漿蝕刻)以界定可程式金屬化單元。第二蝕刻製程利用一種或多種無氟蝕刻劑，從而防止或減輕副產物在所述一種或多種無氟蝕刻劑與記憶單元堆疊的位於緩衝層之下的層(例如，活性金屬層、資料儲存層等)之間的形成。此外，由於在第一蝕刻製程期間未形成副產物，因此第二蝕刻製程可不會將導電材料(例如，來自第一蝕刻製程的副產物)重新沉積到可程式金屬化單元的側壁上。因此，在製作期間緩衝層會減輕導電材料在可程式金屬化單元的側壁上的重新沉積，從而防止頂部電極與底部電極短接在一起。此在一定程度上會提高可程式金屬化單元的性能、耐久性和/或可靠性。
另外，在第一蝕刻製程之後，可對頂部電極以及緩衝層的上表面執行清潔製程(例如，利用氫氟酸和/或去離子水的濕式清潔製程)。清潔製程可移除在所述一種或多種氟系蝕刻劑與頂部電極層和/或緩衝層之間形成的任何不希望的副產物。由於緩衝層上覆在資料儲存層及活性金屬層上，因此清潔製程可不會損壞資料儲存層與活性金屬層和/或底部電極層之間的介面。此會減輕可程式金屬化單元的層之間的剝離，從而提高可程式金屬化單元的 穩定性和/或耐久性。
圖1A示出具有記憶單元126的記憶裝置100a的一些實施例的剖視圖，記憶單元126包括上覆在資料儲存層130上的緩衝層134。記憶單元126可例如被配置為可程式金屬化單元、陽離子型(cation-type)電阻隨機存取記憶體(resistive random-access memory，RRAM)單元或一些其他合適類型的RRAM單元。應注意，陽離子型RRAM單元可例如被稱為可程式金屬化單元(PMC)或導電橋接隨機存取記憶體(conductive-bridging random-access memory，CBRAM)單元。
記憶裝置100a包括基底102及上覆在基底102上的記憶單元126。下部內連介電結構118上覆在基底102上。下部導通孔114設置在下部內連介電結構118內且上覆在基底102上。此外，下部導電配線116設置在下部內連介電結構118內且上覆在下部導通孔114上。在基底102上和/或基底102之上可設置有半導體裝置104。在一些實施例中，半導體裝置104可例如被配置為電晶體。在此種實施例中，半導體裝置104包括源極/汲極區106、閘極介電層108、閘極電極110及側壁間隔件112。在各種實施例中，下部導通孔114上覆在半導體裝置104的源極/汲極區106上。
在下部內連介電結構118之上設置有介電層120。上部內連介電結構122上覆在介電層120上。記憶單元126設置在上部內連介電結構122內且上覆在底部電極通孔124上。在一些實施例中，記憶單元126包括第一電極128、資料儲存層130、活性金 屬層132、緩衝層134及第二電極136。頂部電極通孔138上覆在第二電極136上。上部導通孔140上覆在頂部電極通孔138上，且上部導電配線142上覆在上部導通孔140上。在一些實施例中，活性金屬層132可被配置為離子貯存層(reservoir layer)，第一電極128可被配置為底部電極，且第二電極136可被配置為頂部電極。
在各種實施例中，記憶單元126被配置為可程式金屬化單元，使得在資料儲存層130的區131內能夠選擇性地形成導電橋(未示出)。在此種實施例中，在記憶單元126的操作期間，可在資料儲存層130的區131內反復形成及溶解導電橋，以使記憶單元126在低電阻狀態與高電阻狀態之間改變。在形成導電橋時，在第一電極128與第二電極136之間施加設定電壓。設定電壓可引起活性金屬層132的氧化並形成金屬陽離子。此外，由設定電壓形成的電場使金屬陽離子遷移到資料儲存層130並還原到區131內的導電橋中。在溶解或移除導電橋時，在第一電極128與第二電極136之間施加重置電壓。重置電壓可引起導電橋的氧化並形成金屬陽離子。此外，由重置電壓形成的電場使金屬陽離子遷移到活性金屬層132並還原到活性金屬層132中。
第一電極128及第二電極136以及活性金屬層132是導電的。然而，與第一電極128及第二電極136相比，活性金屬層132具有電化學活性。因此，第一電極128及第二電極136具有比活性金屬層132更低的與氧的反應性且依賴於比活性金屬層132 更多的能量來氧化。舉例來說，第一電極128及第二電極136可依賴於5電子伏特(electron volt，eV)或大於5電子伏特來氧化，而活性金屬層132可依賴於3eV或小於3eV來氧化。然而，其他eV值也是適合的。第一電極128及第二電極136可為或可包含例如鎢、鈦、鉭、氮化鈦、氮化鉭、一些其他合適的材料或前述材料的任意組合。
資料儲存層130可為用於由活性金屬層132的氧化產生的金屬陽離子的固體電解質。舉例來說，在活性金屬層132是或包含鋁的情況下，資料儲存層130可為用於鋁陽離子的固體電解質。在一些實施例中，資料儲存層130是或包含氧化矽(例如，SiO2)、氧化鉿(例如，HfO2)、氮化矽(例如，SiNx)、氧化鋁(例如，Al2O3)、氧化鋯(例如，ZrO2)、氧化鉭(例如，TaOx)、氧化鈦(例如，TiOx)、氮化鋁、一些其他合適的介電質或前述介電質的任意組合。此外，在一些實施例中，資料儲存層130是或包含鍺硫(例如，GeS)、鍺硒(例如，GeSe)、鍺碲(例如，GeTe)、金屬氧化物、非晶矽、一些其他合適的電解質或前述電解質的任意組合。在一些實施例中，活性金屬層132可為或可包含例如鋁、銅、鋯、碲、一些其他合適的材料或前述材料的任意組合。在又一些實施例中，活性金屬層132可由鋁、銅、鋯或碲組成或基本上由鋁、銅、鋯或碲組成。
在各種實施例中，緩衝層134設置在活性金屬層132與第二電極136之間。在一些實施例中，緩衝層134可為或可包含 例如釕、碳、一些其他合適的材料或前述材料的任意組合。在另一些實施例中，緩衝層134可為或可包含單一材料(例如，釕或碳)，使得緩衝層134是單一材料形成的連續層。在又一些實施例中，與活性金屬層132相比，緩衝層134是導電的且是電化學惰性的。在此種實施例中，緩衝層134具有比活性金屬層132更低的與氧的反應性，且依賴於比活性金屬層132更多的能量來氧化。在又一些實施例中，緩衝層134可由碳或釕組成或基本上由碳或釕組成。
在一些實施例中，在製作記憶單元126期間，執行第一蝕刻製程以形成第二電極136。在各種實施例中，第一蝕刻製程包括執行包含一種或多種氟系蝕刻劑的電漿蝕刻。通過在資料儲存層130之上設置緩衝層134，在製作期間會減輕來自活性金屬層132和/或第二電極136與所述一種或多種氟系蝕刻劑的副產物在記憶單元126的外側壁上的形成和/或重新沉積。通過減輕來自緩衝層134和/或第二電極136的副產物的重新沉積，記憶單元126的外側壁不會通過導電材料電短接在一起，且因此記憶單元126可在高電阻狀態與低電阻狀態之間改變。此在一定程度上會提高記憶單元126的性能、耐久性和/或可靠性。
在另一些實施例中，第二電極136可為或可包含擴散性物質(例如，鈦、鉭、前述物質的金屬氮化物等)。在又一些實施例中，如果擴散性物質行進到資料儲存層130和/或活性金屬層132，則擴散性物質可減輕記憶單元126在高電阻狀態與低電阻狀 態之間切換的能力。此可因由重置電壓形成的電場可能無法從資料儲存層130移除擴散性物質而發生，從而降低溶解和/或移除導電橋的能力。在一些實施例中，緩衝層134可為或可包含擴散阻擋材料，例如(舉例來說)釕、銥、一些其他擴散阻擋材料等。因此，在各種實施例中，第二電極136包含第一導電材料，且緩衝層134包含與第一導電材料不同的第二導電材料。在一些實施例中，緩衝層134是導電的和/或被配置成阻擋或以其他方式減緩擴散性物質擴散到資料儲存層130和/或活性金屬層132。在一些此種實施例中，緩衝層134包含低擴散率材料(例如，釕、銥等)，所述低擴散率材料阻擋或以其他方式減緩擴散性物質的擴散。舉例來說，由於緩衝層134包括由低擴散率材料形成的單一連續層，因此緩衝層134可具有比第二電極136的晶粒(grain)尺寸更小的晶粒尺寸，使得擴散性物質可不穿過緩衝層134的晶粒邊界行進到資料儲存層130。在另一些實施例中，緩衝層134可不包括晶粒邊界(例如，緩衝層134可具有非晶結構)，從而增加第二電極136的擴散性物質的擴散路徑複雜性。因此，緩衝層134會增加擴散性物質的擴散路徑複雜性，從而阻擋或減緩擴散性物質從第二電極136擴散到資料儲存層130。此在一定程度上可提高記憶單元126的耐久性和/或穩定性。因此，在一些實施例中，緩衝層134可被配置為和/或被稱為擴散阻擋層。
圖1B示出根據圖1A所示記憶裝置100a的一些替代實施例的記憶裝置100b的一些實施例的剖視圖。
在一些實施例中，記憶裝置100b包括上覆在選擇器(selector)結構144上的記憶單元126。記憶單元126包括第二電極136、資料儲存層130、活性金屬層132、緩衝層134及上覆在緩衝層134上的第三電極148。選擇器結構144包括上覆在第一電極128上的選擇器146。在各種實施例中，記憶單元126與選擇器146形成1-選擇器1-記憶單元(1S1MC)堆疊150。1S1MC堆疊150設置在底部電極通孔124之上。在一些實施例中，第三電極148可為或可包含例如鎢、鈦、鉭、氮化鈦、氮化鉭、一些其他合適的材料或前述材料的任意組合。因此，在各種實施例中，第一電極128、第二電極136及第三電極148可分別包含相同的材料(例如，鎢、鈦、鉭、氮化鈦、氮化鉭、一些其他合適的材料或前述材料的任意組合)。在一些實施例中，第一電極128可被稱為下部電極，第二電極136可被稱為中間電極，且第三電極148可被稱為上部電極。
在一些實施例中，選擇器146可包含被配置成具有與二極體(例如，PN二極體、PiN二極體、肖特基二極體(Schottky diode)、氧化物半導體-氧化物二極體等)相似的電反應(electrical response)的一種或多種材料。在此種實施例中，選擇器146具有閾值電壓，如果超過閾值電壓，則允許電流流動穿過選擇器146，而如果施加的電壓小於閾值電壓，則選擇器146阻擋電流流動。由於選擇器146被配置成選擇性地阻擋電流流動穿過記憶單元126，因此選擇器146被配置成選擇性地提供對記憶單元126的存 取。
在一些實施例中，選擇器146可為或可包括閾值型選擇器(threshold type selector)，例如(舉例來說)雙向閾值開關(ovonic threshold switch，OTS)。在一些此種實施例中，選擇器146可包含二元材料(例如，SiTe、GeTe、CTe、BTe、ZnTe、AlTe等)、三元材料(例如，GeSeAs、GeSeSb、GeSbTe、GeSiAs等)、四元材料(例如，GeSeAsTe、GeSeTeSi、GeSeTeAs等)、一些其他合適的材料或前述材料的任意組合。在其他實施例中，選擇器146可為或可包括電壓導電橋(voltage conductive bridge，VCB)選擇器。在一些此種實施例中，選擇器146可包括Ag及氧化鉿(例如，HfO2)形成的層、Cu及氧化鉿(例如，HfO2)形成的層、Al及二氧化矽(例如，SiO2)形成的層、Ag及氧化鉭(例如，TaO2)形成的層等。在各種實施例中，選擇器146可為或可包含例如硼、碳、鎵、鍺、砷、硒、氮、一些其他合適的材料或前述材料的任意組合。在一些實施例中，選擇器146可為或可包括堆疊到彼此上的閾值型選擇器與上覆的指數型選擇器(exponential type selector)。在又一些其他實施例中，選擇器146可為或可包括基於燈絲(filament)的選擇器、整流器(rectifier)、變阻器型選擇器(varistor-type selector)、基於摻雜硫屬化物的選擇器(doped-chalcogenide-based selector)、基於莫特效應的選擇器(Mott effect based selector)、基於混合離子電子導電(mixed-ionic-electronic-conductive，MIEC)的選擇器、場輔助超 線性閾值(field-assisted-superliner-threshold，FAST)選擇器、電壓導電橋(VCB)選擇器、指數型選擇器等。
圖2A示出記憶裝置200a的一些實施例的剖視圖，記憶裝置200a具有上覆在基底102上的1S1MC堆疊150。
在一些實施例中，1S1MC堆疊150包括上覆在基底102上的記憶單元126及選擇器結構144。在一些實施例中，基底102可為或可包含例如半導體本體，例如單晶矽/互補金屬氧化物半導體(complementary metal-oxide-semiconductor，CMOS)塊、矽-鍺(SiGe)、絕緣體上矽(silicon-on-insulator，SOI)或另一合適的材料。介電層120上覆在基底102上，且上部內連介電結構122上覆在介電層120上。此外，底部電極通孔124設置在介電層120內且位於記憶單元126之下。在一些實施例中，介電層120可為或可包含例如氮化矽、碳化矽、氮氧化矽、碳氧化矽、一些其他合適的材料或前述材料的任意組合。在又一些實施例中，上部內連介電結構122可為或可包含例如二氧化矽、低介電常數(low-k)介電質、極低介電常數介電質、一些其他合適的材料或前述材料的任意組合。如本文中所使用的低介電常數介電質可為例如介電常數小於約3.9、2或1.5的介電質。在各種實施例中，底部電極通孔124可為或可包含例如銅、鋁、鎢、另一合適的導電材料或前述材料的任意組合。
在各種實施例中，選擇器結構144包括第一電極128及選擇器146，其中第一電極128設置在選擇器146與底部電極通孔 124之間。在一些實施例中，記憶單元126包括第二電極136、資料儲存層130、活性金屬層132、緩衝層134及第三電極148。在一些實施例中，記憶單元126的相對的側壁與選擇器結構144的相對的側壁實質上對齊且分別相對於與底部電極通孔124的頂表面垂直的線(未示出)傾斜。在另一些實施例中，第一電極128的相對的直側壁與選擇器146的相對的直側壁實質上對齊且分別相對於與底部電極通孔124的頂表面垂直的線傾斜。在又一些實施例中，第二電極136的相對的直側壁、資料儲存層130的相對的直側壁、活性金屬層132的相對的側壁、緩衝層134的相對的側壁及第三電極148的相對的側壁實質上對齊且分別相對於與底部電極通孔124的頂表面垂直的線傾斜。
頂部電極通孔138設置在上部內連介電結構122內且上覆在記憶單元126上。在一些實施例中，頂部電極通孔138可為或可包含例如銅、鋁、鎢、另一合適的導電材料或前述材料的任意組合。上部導通孔140及上部導電配線142設置在上部內連介電結構122內。上部導通孔140設置在上部導電配線142與頂部電極通孔138之間。在一些實施例中，上部導通孔140及上部導電配線142分別可為或可包含例如銅、鋁、鎢、釕、鈦、鉭、氮化鈦、氮化鉭、另一導電材料或前述材料的任意組合。
圖2B示出根據圖2A所示記憶裝置200a的一些替代實施例的記憶裝置200b的一些實施例的剖視圖，其中省略活性金屬層(圖2A所示132)。
如圖2B中所示，在一些實施例中，緩衝層134的下表面可直接接觸資料儲存層130的上表面，且緩衝層134的上表面可直接接觸第三電極148的下表面。記憶單元126被配置成存儲資料且可為非電壓記憶單元。在一些實施例中，記憶單元126可為被配置成基於資料儲存層130的電阻狀態來存儲資料的電阻切換記憶單元，例如(舉例來說)RRAM單元、相變隨機存取記憶體(phase-change random-access memory，PCRAM)單元等。舉例來說，資料儲存層130可具有與第一資料狀態(例如，二進位“0”)相關聯的高電阻狀態或與第二資料狀態(例如，二進位“1”)相關聯的低電阻狀態。在一些實施例中，資料儲存層130可為或可包含例如硫屬化物、氧化物(例如，二氧化矽)、氮化物、高介電常數介電質、一些其他合適的介電質或前述材料的任意組合。在各種實施例中，當記憶單元126被配置為PCRAM單元時，資料儲存層130可為或可包含例如硫屬化物、硫(S)、硒(Se)、碲(Te)、硫化硒(SeS)、鍺銻碲(GeSbTe)、銀銦銻碲(AgInSbTe)等，所述硫屬化物由至少一種硫屬離子(例如，週期表第VI欄中的化學元素)組成。在另一些實施例中，資料儲存層130可包含摻雜有一種或多種摻雜劑(例如(舉例來說)硼、碳、一些其他合適的摻雜劑或前述摻雜劑的任意組合)的硫屬化物。在另一些實施例中，當記憶單元126被配置為RRAM單元時，資料儲存層130可為或可包含例如高介電常數介電質(例如氧化鋁、氧化鉿、氧化鉭)、另一合適的高介電常數介電質或前述高介電常數介電質的任 意組合。在另一些實施例中，記憶單元126可為磁阻式隨機存取記憶體(magnetoresistive random-access memory，MRAM)單元。在此種實施例中，資料儲存層130可包括磁性穿隧接面(magnetic tunnel junction，MTJ)，所述磁性穿隧接面被配置成基於MTJ的磁性定向來存儲資料。
在一些實施例中，在製作記憶單元126期間，執行第一蝕刻製程(例如，包含一種或多種氟系蝕刻劑的第一電漿蝕刻)以形成第二電極136。通過在資料儲存層130上設置緩衝層134，會減輕來自資料儲存層130與所述一種或多種氟系蝕刻劑的副產物(例如，氟化鋁(例如，AlF3))在記憶單元126的外側壁上的形成和/或重新沉積。通過減輕副產物在資料儲存層130上/資料儲存層130內的形成，可提高記憶單元126的耐久性和/或穩定性。此外，通過減輕來自資料儲存層130的副產物的重新沉積，記憶單元126的外側壁不會電短接在一起。此在一定程度上會確保記憶單元126可在高電阻狀態與低電阻狀態之間改變，從而提高記憶單元126的性能及耐久性。
圖2C示出根據圖2B所示記憶裝置200b的一些替代實施例的記憶裝置200c的一些實施例的剖視圖，其中省略選擇器結構(圖2B所示144)。在此種實施例中，資料儲存層130設置在第一電極128與第二電極136之間，且緩衝層134設置在資料儲存層130與第二電極136之間。
圖2D示出根據圖2A所示記憶裝置200a的一些替代實施 例的記憶裝置200d的一些實施例的剖視圖，其中第三電極148的最大寬度小於緩衝層134的寬度。
圖3A示出記憶裝置300a的一些實施例的剖視圖，記憶裝置300a包括嵌入式記憶區302a及邏輯區302b，嵌入式記憶區302a包括多個記憶單元126a到126d，邏輯區302b在側向上與嵌入式記憶區302a相鄰。
在一些實施例中，嵌入式記憶區302a包括設置在下部內連介電結構118之上的介電層120。在各種實施例中，介電層120可被稱為蝕刻停止層。所述多個記憶單元126a到126d在側向上設置在嵌入式記憶區302a內且上覆在下部內連介電結構118上。在各種實施例中，記憶單元126a到126d中的每一者包括第二電極136、資料儲存層130、活性金屬層132、緩衝層134及第三電極148。在又一些實施例中，記憶單元126a到126d中的每一者可被配置為圖1A到圖2D中所示和/或所闡述的記憶單元126。在另一些實施例中，記憶單元126a到126d中的每一者直接上覆在對應的選擇器結構144上，使得記憶單元126a到126d中的每一者及所述對應的選擇器結構144是1S1MC堆疊的一部分。在一些實施例中，選擇器結構144包括上覆在第一電極128上的選擇器146。在又一些實施例中，可省略記憶單元126a到126d中的每一者的活性金屬層132(未示出)，使得緩衝層134直接接觸資料儲存層130的上表面(例如，參見圖2B)。在一些此種實施例中，記憶單元126a到126d中的每一者可被配置為RRAM單元、 PCRAM單元、MRAM單元等。
上部內連介電結構122可為或可包含例如介電材料，例如二氧化矽、含氫碳氧化矽(SiCOH)、低介電常數介電質、極低介電常數介電質、其他合適的介電材料或前述介電材料的任意組合。上部內連介電結構122的有效介電常數是所述結構所包含的介電材料及所述結構的實體結構的函數。舉例來說，上部內連介電結構122可具有降低上部內連介電結構122的有效介電常數的孔隙率(porosity)和/或多個氣隙(air-gap)304。在一些實施例中，孔隙率是分佈在整個介電材料中的空隙空間，而氣隙是介電層中較大的空隙，否則會被介電材料填充。氣隙304可被稱為空隙、孔隙(pore)、開口等。在一些實施例中，上部內連介電結構122可具有介於約2到3.6的範圍或另一合適的範圍內的有效介電常數。在又一些實施例中，上部內連介電結構122的孔隙率可例如介於約0.1%到40%的範圍內或為另一合適的值。氣隙304設置在所述多個記憶單元126a到126d內的相鄰記憶單元之間且可被配置成降低上部內連介電結構122的有效介電常數，從而降低上部內連介電結構122內相鄰的導電結構(例如，記憶單元126a到126d的層)之間的電容。此在一定程度上是由於每一氣隙304的介電常數約為1。因此，通過在所述多個記憶單元126a到126d之間引入氣隙304，會減小上部內連介電結構122內相鄰的導電結構之間的阻容(resistance-capacitance，RC)延遲，從而提高記憶裝置300a的性能及可靠性。
為增加設置在基底102之上的裝置的數目，可減小記憶單元126a到126d的特徵尺寸和/或可減小所述多個記憶單元126a到126d中的相鄰記憶單元之間的側向距離Ld。在又一些實施例中，在記憶單元126a到126d的操作期間，在對每一記憶單元126a到126d執行設定操作和/或重置操作時，熱量可在資料儲存層130內和/或資料儲存層130周圍積聚。然而，在省略氣隙304(未示出)的實施例中，隨著側向距離Ld減小，來自例如第一記憶單元126a的熱量可橫越(traverse)側向距離Ld到達在側向上與第一記憶單元126a相鄰的第二記憶單元126b。在此種實施例中，側向距離Ld可被稱為熱傳導路徑。此會導致第一記憶單元126a與第二記憶單元126b之間的熱串擾(cross-talk)，其中來自第一記憶單元126a的熱量輻射到第二記憶單元126b。熱串擾可能會導致在每一記憶單元126a到126d的資料儲存層130周圍積聚高熱量，從而導致每一記憶單元126a到126d兩端的電荷洩漏(即，洩漏電流)、記憶單元126a到126d兩端的資料狀態不一致和/或記憶單元126a到126d中的每一者內的層之間的剝離。此在一定程度上可能會降低記憶單元126a到126d的能量效率，減少可對每一記憶單元126a到126d執行的設定操作和/或重置操作的數目和/或限制記憶單元126a到126d的尺寸。在根據本公開的實施例中，通過在所述多個記憶單元126a到126d中的相鄰的記憶單元之間設置氣隙304，所述相鄰的記憶單元之間的熱傳導路徑(即，熱量行進的路徑)增加。舉例來說，通過在第一記憶單元126a與第二記 憶單元126b之間設置第一氣隙304a，來自第一記憶單元126a的熱量可橫越第一熱傳導路徑305到達第二記憶單元126b。此是由於每一氣隙304的熱導率小於上部內連介電結構122的介電材料的熱導率。在各種實施例中，所述多個記憶單元126a到126d中的相鄰的記憶單元之間的熱傳導路徑大於側向距離Ld。舉例來說，第一熱傳導路徑305大於第一記憶單元126a與第二記憶單元126b之間的側向距離Ld。因此，通過在所述多個記憶單元126a到126d中的相鄰的記憶單元之間設置氣隙304，會減少所述多個記憶單元126a到126d之間的熱串擾，從而提高記憶單元126a到126d的耐久性並減少所述多個記憶單元126a到126d兩端的不一致的資料狀態。
在各種實施例中，記憶單元126a到126d中的每一者被配置為PCRAM單元，使得每一記憶單元126a到126d的資料儲存層130可為或可包括被配置成在結晶相與非晶相之間切換的相變元件(phase change element，PCE)。在此種實施例中，可省略活性金屬層132(未示出)。此外，PCE可為或可包含例如硫屬化物。在記憶單元126a到126d的操作期間，底部電極通孔124、第一電極128和/或第二電極136可被配置為加熱結構，所述加熱結構被配置成向PCE施加熱量以使PCE在非晶相與結晶相之間改變。舉例來說，可在低溫(例如，約460開爾文(kelvin，K)到500開爾文)下執行使PCE改變成結晶相(例如，執行設定操作)，且可在高溫(例如，約900K)下執行使PCE改變成非晶相(例如， 執行重置操作)。結晶相可對應於低電阻狀態(例如，二進位“1”)且非晶相可對應于高電阻狀態(例如，二進位“0”)。由於氣隙304設置在所述多個記憶單元126a到126d之間，因此記憶單元126a到126d之間的熱隔離增加，從而減少每一記憶單元126a到126d的不準確的資料狀態。舉例來說，第一氣隙304a可減少第一記憶單元126a與第二記憶單元126b之間的熱串擾，從而阻止來自對第一記憶單元126a執行的重置操作的熱量改變第二記憶單元126b的資料狀態。此會提高記憶裝置300a的耐久性及性能。
邏輯區302b包括設置在下部內連介電結構118內的底部內連通孔306。第二導通孔308設置在上部內連介電結構122內且上覆在底部內連通孔306上。在一些實施例中，第二導通孔308可為或可包含例如釕、銅、鋁、鈦、鉭、氮化鈦、氮化鉭、另一導電材料或前述材料的任意組合。第二導電配線310設置在上部內連介電結構122內且上覆在第二導通孔308上。在另一些實施例中，第二導電配線310可為或可包含例如釕、銅、鋁、鈦、鉭、氮化鈦、氮化鉭、另一導電材料或前述材料的任意組合。
圖3B示出與圖3A所示記憶裝置300a的一些替代實施例對應的記憶裝置300b的一些實施例的剖視圖，其中省略選擇器結構(圖3A所示144)。在又一些實施例中，可省略每一記憶單元126a到126d的活性金屬層132(未示出)，使得緩衝層134直接接觸資料儲存層130(例如，參見圖2C)的上表面。在一些此種實施例中，記憶單元126a到126d中的每一者可被配置為RRAM 單元、PCRAM單元、MRAM單元等。
圖4A到圖4C示出積體電路(IC)400的一些實施例的各種視圖，積體電路400具有設置在多條字元線403與多條位元線404之間的多個1-選擇器1-記憶單元(1S1MC)堆疊150。圖4C示出所述多個1S1MC堆疊150的一些實施例的示意圖。圖4A示出沿著圖4C所示線A-A’截取的積體電路400的一些實施例的剖視圖。圖4B示出沿著圖4C所示線B-B’截取的積體電路400的一些替代實施例的剖視圖。
積體電路400包括設置在半導體基底406上/半導體基底406內的第一金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)405a及第二MOSFET 405b。第一MOSFET 405a及第二MOSFET 405b分別包括一對源極/汲極區424，所述一對源極/汲極區424設置在半導體基底406中且在側向上間隔開。在半導體基底406之上在各源極/汲極區424之間設置有閘極介電層420，且在閘極介電層420之上設置有閘極電極421。
在第一MOSFET 405a及第二MOSFET 405b以及半導體基底406之上設置有層間介電(inter-level dielectric，ILD)層412。ILD層412包含一種或多種ILD材料。在一些實施例中，ILD層412可為或可包括低介電常數介電層、極低介電常數介電層、氧化物層(例如，二氧化矽層)或其類似物中的一者或多者。此外，在ILD層412內設置有導電接觸件414。導電接觸件414延伸穿 過ILD層412延伸到閘極電極421及所述一對源極/汲極區424。在各種實施例中，導電接觸件414可為或可包含例如銅、鎢、鋁、鈦、鉭、一些其他合適的材料或前述材料的任意組合。
在半導體基底406之上設置有內連結構407。內連結構407包括多個金屬間介電(inter-metal dielectric，IMD)層418、多條導電配線415及多個導通孔416。所述多條導電配線415及所述多個導通孔416設置在所述多個IMD層418內。導電配線415及導通孔416被配置成為設置在整個積體電路400中的各種裝置之間提供電連接。在一些實施例中，IMD層418可各自包括低介電常數介電層、極低介電常數介電層、氧化物層(例如，二氧化矽層)等。在各種實施例中，導電配線415及導通孔416可為或可包含例如銅、鋁、鎢、釕、氮化鈦、氮化鉭、一些其他合適的材料或前述材料的任意組合。
在各種實施例中，所述多個1S1MC堆疊150設置在內連結構407內。在各種實施例中，所述多個1S1MC堆疊150設置在IMD層418中的一者內。在另一些實施例中，所述多個1S1MC堆疊150可設置在多個IMD層418內。此外，所述多條位元線404設置在IMD層418內且上覆在所述多個1S1MC堆疊150上。位元線404平行於彼此排列且各自在第一方向上在側向上延伸。所述多條字元線403設置在IMD層418內且位於所述多個1S1MC堆疊150之下。在一些實施例中，字元線403平行於彼此排列且各自在與第一方向正交的第二方向上在側向上延伸。在一些實施 例中，位元線404及字元線403分別可為或可包含例如鋁、銅、鎢、鈦、鉭、一些其他合適的材料或前述材料的任意組合。
所述多個1S1MC堆疊150在垂直方向上設置在所述多條字元線403與所述多條位元線404之間。在一些實施例中，1S1MC堆疊150排列成具有多個行及多個列的陣列。所述多條位元線404中的各別位元線及所述多條字元線403中的各別字元線耦合到每一單獨的1S1MC堆疊150。在又一些實施例中，1S1MC堆疊150中的每一者包括上覆在選擇器結構144上的記憶單元126。在一些實施例中，選擇器結構144包括選擇器146及第一電極128，其中第一電極128設置在選擇器146與對應的字元線403之間。在各種實施例中，記憶單元126包括第二電極136、資料儲存層130、緩衝層134及第三電極148，其中緩衝層134設置在資料儲存層130與對應的位元線404之間。在又一些實施例中，活性金屬層(未示出)沿著資料儲存層130的上表面設置且在垂直方向上設置在緩衝層134與資料儲存層130之間。在一些替代實施例中，省略第一電極128(未示出)，使得選擇器146直接接觸對應的字元線403。在另一些實施例中，省略第三電極148(未示出)，使得緩衝層134直接接觸對應的位元線404。在又一些實施例中，在IMD層418中的一者或多者內在所述多個1S1MC堆疊150內相鄰的記憶單元之間可設置有多個氣隙(未示出)(例如，如圖3A中所示和/或所闡述)。
此外，如圖4B及圖4C中所示，緩衝層134及資料儲存 層130各自在第一方向上在側向上延伸。在一些實施例中，緩衝層134的外側壁及資料儲存層130的外側壁分別與對應的位元線404的外側壁對齊。在一些實施例中，緩衝層134及資料儲存層130在多條字元線403之上在側向上連續地延伸。在一些實施例中，省略每一1S1MC堆疊150的第三電極148(未示出)，使得緩衝層134直接接觸對應的位元線404，且沿著對應的位元線404的底表面連續地延伸。在又一些實施例中，記憶單元126中的每一者的資料儲存結構可在資料儲存層130內設置在對應的位元線404與下伏的字元線403之間。在一些此種實施例中，記憶單元126中的每一者的資料儲存結構由位於對應的選擇器146的外側壁之間側向間隔開的資料儲存層130的一部分來界定。記憶單元126中的每一者的資料儲存結構可具有高電阻狀態或低電阻狀態。
圖5到圖11示出形成具有記憶單元的記憶裝置的方法的一些實施例的剖視圖500到1100，所述記憶單元包括上覆在資料儲存層上的緩衝層。儘管參照方法闡述圖5到圖11中所示的剖視圖500到1100，然而應理解，圖5到圖11中所示的結構並不限於所述方法，而是可單獨地獨立於所述方法。此外，儘管圖5到圖11被闡述為一系列動作，然而應理解，這些動作不是限制性的，所述動作的次序可在其他實施例中進行更改，且所公開的方法也適用於其他結構。在其他實施例中，可整體地或部分地省略所示和/或所闡述的一些動作。
如圖5的剖視圖500中所示，在基底102之上形成介電 層120，且在介電層120內形成底部電極通孔124。在一些實施例中，可例如通過化學氣相沉積(chemical vapor deposition，CVD)、物理氣相沉積(physical vapor deposition，PVD)、原子層沉積(atomic layer deposition，ALD)或另一合適的沉積或生長製程來沉積介電層120。在另一些實施例中，形成底部電極通孔124的方法可包括：將介電層120圖案化以在介電層120內形成開口；在介電層120之上沉積(例如，通過CVD、PVD、濺鍍、無電鍍覆、電鍍或另一合適的沉積或生長製程)導電材料，使得導電材料填充所述開口；以及對導電材料執行平坦化製程(例如，化學機械平坦化(chemical mechanical planarization，CMP)製程)，從而形成底部電極通孔124。在各種實施例中，基底102可為或可包含例如半導體本體，例如單晶矽/COMS塊、矽-鍺(SiGe)、絕緣體上矽(SOI)或另一合適的材料。
如圖6的剖視圖600中所示，在介電層120及底部電極通孔124之上形成記憶單元層堆疊616。在一些實施例中，記憶單元層堆疊616包括第一電極層602、選擇器層604、第二電極層606、資料儲存結構608、導電層610、緩衝膜612及第三電極層614。在各種實施例中，導電層610可被稱為活性金屬膜或活性金屬層。在另一些實施例中，緩衝膜612可被稱為緩衝層、擴散阻擋膜、擴散阻擋層或第二導電層。在替代實施例中，緩衝膜612沿著資料儲存結構608的頂表面延伸且直接接觸資料儲存結構608的頂表面。在一些此種實施例中，可省略導電層610(未示出)， 使得緩衝膜612夾置在資料儲存結構608與第三電極層614之間。在一些實施例中，可通過使用沉積製程(例如(舉例來說)CVD、PVD、ALD、濺鍍、共濺鍍(co-sputtering)、電鍍、無電鍍覆或另一合適的生長或沉積製程)形成或沉積記憶單元層堆疊616內的層和/或結構。此外，在形成記憶單元層堆疊616的層之後，可在記憶單元層堆疊616之上形成掩蔽層618。在各種實施例中，掩蔽層618可為或可包括光阻、硬掩蔽層等。
在各種實施例中，第一電極層602、第二電極層606及第三電極層614分別可為或可包含例如鎢、鈦、鉭、氮化鈦、一些其他合適的材料或前述材料的任意組合。在一些實施例中，資料儲存結構608可為或可包含例如硫屬化物、氧化物(例如，二氧化矽)、氮化物、高介電常數介電質、一些其他合適的材料或前述材料的任意組合。在另一些實施例中，導電層610可為或可包含例如鋁、銅、鋯、碲、一些其他合適的材料或前述材料的任意組合。在又一些實施例中，緩衝膜612可為或可包含例如釕、碳、一些其他合適的材料或前述材料的任意組合。在一些實施例中，第一電極層602可被稱為下部電極層，第二電極層606可被稱為中間電極層，且第三電極層614可被稱為上部電極層。
如圖7的剖視圖700中所示，根據掩蔽層618對第三電極層(圖6所示614)執行第一蝕刻製程，從而在緩衝膜612之上形成第三電極148。在一些實施例中，第一蝕刻製程可包括根據掩蔽層618執行第一電漿蝕刻製程，以移除第三電極層(圖6所示 614)的一部分，且在側向上與掩蔽層618偏置開的區中暴露出緩衝膜612的上表面。在一些此種實施例中，第一電漿蝕刻製程包括將第三電極層(圖6所示614)暴露於一種或多種第一蝕刻劑702。在各種實施例中，所述一種或多種第一蝕刻劑702可包括一種或多種氟系蝕刻劑，例如(舉例來說)三氟化氮(例如，NF3)、六氟化硫(例如，SF6)、四氟化碳(CF4)、三氟甲烷(例如，CHF3)、二氟甲烷(例如，CH2F2)、氟代甲烷(例如，CH3F)、另一合適的蝕刻劑或前述蝕刻劑的任意組合。在各種實施例中，由於第一蝕刻製程在緩衝膜612上停止，因此第一蝕刻製程不接觸導電層610和/或資料儲存結構608，且將不會導致在導電層610的上表面和/或資料儲存結構608的上表面上形成副產物(例如，氟化鋁(例如，AlF3))。因此，緩衝膜612防止導電層610和/或資料儲存結構608暴露於所述一種或多種氟系蝕刻劑。
在又一些實施例中，所述一種或多種氟系蝕刻劑與第三電極層(圖6所示614)和/或緩衝膜612發生反應，從而沿著緩衝膜612的上表面、第三電極148的側壁和/或掩蔽層618的側壁形成導電材料704。在各種實施例中，導電材料704可為所述一種或多種氟系蝕刻劑與第三電極層(圖6所示614)和/或緩衝膜612之間的反應的副產物。在又一些實施例中，緩衝膜612可被配置成防止導電材料704擴散到導電層610和/或資料儲存結構608。在又一些實施例中，在第一蝕刻製程期間可不形成導電材料704，使得導電材料704被省略(未示出)。
如圖8的剖視圖800中所示，在圖7所示第一蝕刻製程之後，可對第三電極148及緩衝膜612執行濕式清潔製程。在各種實施例中，濕式清潔製程可包括將導電材料(圖7所示704)、緩衝膜612和/或第三電極148暴露於例如氫氟酸、去離子水或類似物，從而移除導電材料(圖7所示704)。由於緩衝膜612在導電層610的上表面和/或資料儲存結構608之上在側向上連續地延伸，因此濕式清潔製程可不會損壞資料儲存結構608與導電層610和/或第二電極層606之間的介面。此在一定程度上會減輕記憶單元層堆疊616的層之間的剝離。
如圖9的剖視圖900中所示，對記憶單元層堆疊616的緩衝膜(圖8所示612)及下伏的層執行第二蝕刻製程，以在底部電極通孔124之上界定1S1MC堆疊150。1S1MC堆疊150包括記憶單元126及選擇器結構144。在一些實施例中，記憶單元126包括第二電極136、資料儲存層130、活性金屬層132、緩衝層134及第三電極148。在一些實施例中，選擇器結構144包括選擇器146及第一電極128。在一些實施例中，第二蝕刻製程可包括根據掩蔽層618執行第二電漿蝕刻製程，以移除在側向上與掩蔽層618偏置開的緩衝膜(圖8所示612)的部分、導電層(圖8所示610)的部分、資料儲存結構(圖8所示608)的部分、第二電極層(圖8所示606)的部分、選擇器層(圖8所示604)的部分及第一電極層(圖8所示602)的部分。在各種實施例中，第二蝕刻製程包括將緩衝膜(圖8所示612)及下伏的層暴露於一種或多種第二蝕 刻劑902。在各種實施例中，所述一種或多種第二蝕刻劑902可為或可包括例如氯(例如，Cl2)、三氯化硼(例如，BCl3)、二氧化硫(例如，SO2)、羰基硫(例如，COS)、溴化氫(例如，HBr)、雙氧(例如，O2)、另一合適的蝕刻劑或前述蝕刻劑的任意組合。在一些實施例中，所述一種或多種第二蝕刻劑902不含氟，使得所述一種或多種第二蝕刻劑902不包括氟系蝕刻劑。在一些此種實施例中，由於所述一種或多種第二蝕刻劑902缺少氟系蝕刻劑，因此所述一種或多種第二蝕刻劑902可不與緩衝層134和/或下伏的層發生反應以沿著1S1MC堆疊150的側壁形成導電材料。此在一定程度上會減輕1S1MC堆疊150內的層短接在一起，從而提高記憶單元126的性能、耐久性和/或可靠性。在各種實施例中，所述一種或多種第一蝕刻劑(圖7所示702)與所述一種或多種第二蝕刻劑902不同。
如圖10的剖視圖1000中所示，在1S1MC堆疊150之上及1S1MC堆疊150周圍形成第一金屬間介電(IMD)層1002。在一些實施例中，可通過例如CVD、PVD、ALD或另一合適的沉積或生長製程形成第一IMD層1002。在另一些實施例中，第一IMD層1002可為或可包含例如二氧化矽、低介電常數介電材料、極低介電常數介電材料、其他合適的介電材料或前述材料的任意組合。此外，在第一IMD層1002內及1S1MC堆疊150之上形成頂部電極通孔138。在各種實施例中，可通過單鑲嵌製程或另一合適的形成製程形成頂部電極通孔138。在一些實施例中，頂部電極通 孔138可為或可包含例如銅、鋁、鎢、另一合適的導電材料或前述材料的任意組合。
如圖11的剖視圖1100中所示，在第一IMD層1002之上形成第二IMD層1102。在一些實施例中，可通過例如CVD、PVD、ALD或另一合適的沉積或生長製程形成第二IMD層1102。在另一些實施例中，第二IMD層1102可為或可包含例如二氧化矽、低介電常數介電材料、極低介電常數介電材料、另一合適的介電材料或前述材料的任意組合。此外，在第二IMD層1102內及頂部電極通孔138之上形成上部導通孔140及上部導電配線142。在一些實施例中，上部導通孔140及上部導電配線142分別可為或可包含例如銅、鋁、鎢、釕、鈦、鉭、氮化鈦、氮化鉭、另一導電材料或前述材料的任意組合。在另一些實施例中，上部導通孔140和/或上部導電配線142可各自通過單鑲嵌製程、雙鑲嵌製程或另一合適的形成製程形成。
圖12示出形成具有記憶單元的記憶裝置的方法1200，所述記憶單元包括上覆在資料儲存層上的緩衝層。儘管方法1200被示出和/或闡述為一系列動作或事件，然而應理解，所述方法不限於所示次序或動作。因此，在一些實施例中，可以與所示次序不同的次序施行所述動作和/或可同時施行所述動作。此外，在一些實施例中，可將所示動作或事件細分成多個動作或事件，所述多個動作或事件可分次單獨施行或與其他動作或子動作同時施行。在一些實施例中，可省略一些所示動作或事件，且可包括其他未 示出的動作或事件。
在動作1202處，在基底之上形成底部電極通孔。圖5示出與動作1202的一些實施例對應的剖視圖500。
在動作1204處，在底部電極通孔之上形成記憶單元層堆疊，其中記憶單元層堆疊包括第一電極層、選擇器層、第二電極層、資料儲存結構、導電層、緩衝膜及第三電極層。緩衝膜設置在資料儲存結構之上。圖6示出與動作1204的一些實施例對應的剖視圖600。
在動作1206處，對第三電極層執行第一蝕刻製程，從而在緩衝膜之上形成第三電極。第一蝕刻製程包括將第三電極層暴露於一種或多種氟系蝕刻劑。圖7示出與動作1206的一些實施例對應的剖視圖700。
在動作1208處，對第三電極及緩衝膜執行濕式清潔製程。圖8示出與動作1208的一些實施例對應的剖視圖800。
在動作1210處，對緩衝膜及下伏的層執行第二蝕刻製程，從而在底部電極通孔之上形成1-選擇器1-記憶單元(1S1MC)堆疊。1S1MC堆疊包括第一電極、選擇器、第二電極、資料儲存層、活性金屬層、緩衝層及第三電極。圖9示出與動作1210的一些實施例對應的剖視圖900。
在動作1212處，在1S1MC堆疊之上形成頂部電極通孔。圖10示出與動作1212的一些實施例對應的剖視圖1000。
在動作1214處，在頂部電極通孔之上形成上部導通孔， 且在上部導通孔之上形成上部導電配線。圖11示出與動作1214的一些實施例對應的剖視圖1100。
因此，在一些實施例中，本申請涉及一種包括第一電極、資料儲存層、第二電極及緩衝層的記憶單元，其中緩衝層上覆在資料儲存層上。
在各種實施例中，本申請提供一種記憶裝置，所述記憶裝置包括：基底；第一電極，上覆在所述基底上；資料儲存層，上覆在所述第一電極上；第二電極，上覆在所述資料儲存層上，其中在所述資料儲存層內能夠選擇性地形成導電橋以將所述第一電極耦合到所述第二電極；活性金屬層，設置在所述資料儲存層與所述第二電極之間；以及緩衝層，設置在所述活性金屬層與所述第二電極之間，其中所述緩衝層具有比所述活性金屬層更低的與氧的反應性。
在上述記憶裝置中，其中所述緩衝層包含第一導電材料且所述第一電極包含與所述第一導電材料不同的第二導電材料。
在上述記憶裝置中，其中所述緩衝層的外側壁與所述資料儲存層的外側壁及所述第二電極的外側壁對齊。
在上述記憶裝置中，其中所述緩衝層包含第一導電材料且所述活性金屬層包含與所述第一導電材料不同的第二導電材料。
在上述記憶裝置中，其中所述第一導電材料包括碳或釕且所述第二導電材料包括鋁、銅、鋯或碲。
在上述記憶裝置中，其中所述緩衝層直接接觸所述第二電極的底表面且直接接觸所述活性金屬層的頂表面。
在上述記憶裝置中，更包括：底部電極通孔，位於所述第一電極之下；以及選擇器，設置在所述底部電極通孔與所述第一電極之間，其中所述選擇器的外側壁與所述緩衝層的外側壁對齊。
在上述記憶裝置中，更包括：位元線，上覆在所述緩衝層上且沿著第一方向在側向上連續地延伸，其中所述緩衝層的外側壁與所述位元線的外側壁對齊；以及多條字元線，位於所述資料儲存層之下且沿著第二方向延伸，其中所述第一方向與所述第二方向正交，其中所述多條字元線在所述緩衝層的所述外側壁之間在側向上間隔開。
在上述記憶裝置中，其中所述資料儲存層沿著所述第一方向在側向上連續地延伸，其中所述資料儲存層的外側壁與所述緩衝層的所述外側壁對齊。
在各種實施例中，本申請提供一種記憶裝置，所述記憶裝置包括：介電結構，上覆在基底上；選擇器結構，設置在所述介電結構內，其中所述選擇器結構包括上覆在第一電極上的選擇器；以及第一記憶單元，上覆在所述選擇器結構上且設置在所述介電結構內，其中所述第一記憶單元包括第二電極、上覆在所述第二電極上的資料儲存層、上覆在所述資料儲存層上的第三電極、及設置在所述資料儲存層與所述第三電極之間的緩衝層，其 中所述緩衝層包含第一導電材料且所述第三電極包含與所述第一導電材料不同的第二導電材料。
在上述記憶裝置中，更包括：第二記憶單元，設置在所述介電結構內且在側向上與所述第一記憶單元偏置開非零距離；以及氣隙，設置在所述介電結構內，其中所述氣隙在側向上設置在所述第一記憶單元與所述第二記憶單元之間。
在上述記憶裝置中，其中所述氣隙從所述緩衝層的頂表面上方連續地延伸到位於所述選擇器結構的頂表面下方的點。
在上述記憶裝置中，更包括：介電層，位於所述介電結構之下，其中所述介電層在側向上從所述第一記憶單元連續地延伸到所述第二記憶單元，其中在位於所述氣隙正下方的區中所述介電層的上表面是U形的。
在上述記憶裝置中，其中所述緩衝層包含釕或碳。
在上述記憶裝置中，其中所述緩衝層的外側壁與所述選擇器的外側壁對齊。
在上述記憶裝置中，其中所述資料儲存層包含硫屬化物。
在各種實施例中，本申請提供一種形成記憶裝置的方法，所述方法包括：在基底之上形成底部電極通孔；在所述底部電極通孔之上形成記憶單元層堆疊，其中所述記憶單元層堆疊包括下部電極層、資料儲存結構、緩衝層及上部電極層，其中所述緩衝層設置在所述資料儲存結構與所述上部電極層之間；對所述上部電極層執行第一蝕刻製程，從而在所述緩衝層之上形成上部 電極，其中所述第一蝕刻製程暴露出所述緩衝層的上表面；以及對所述緩衝層、所述資料儲存結構及所述下部電極層執行第二蝕刻製程，從而形成記憶單元。
在上述方法中，其中所述第一蝕刻製程包括將所述上部電極層暴露於第一蝕刻劑，其中所述第二蝕刻製程包括將所述緩衝層、所述資料儲存結構及所述下部電極層暴露於第二蝕刻劑，其中所述第一蝕刻劑與所述第二蝕刻劑不同。
在上述方法中，其中所述第一蝕刻劑包括氟系蝕刻劑。
在上述方法中，更包括：其中所述第一蝕刻製程沿著所述緩衝層的所述上表面及所述上部電極的側壁形成導電材料；以及執行濕式清潔製程以移除所述導電材料。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對本文作出各種改變、代替及變更。
100a:記憶裝置
102:基底
104:半導體裝置
106:源極/汲極區
108:閘極介電層
110:閘極電極
112:側壁間隔件
114:下部導通孔
116:下部導電配線
118:下部內連介電結構
120:介電層
122:上部內連介電結構
124:底部電極通孔
126:記憶單元
128:第一電極
130:資料儲存層
131:區
132:活性金屬層
134:緩衝層
136:第二電極
138:頂部電極通孔
140:上部導通孔
142:上部導電配線

Claims (10)

  1. 一種記憶裝置，包括：基底；第一電極，上覆在所述基底上；資料儲存層，上覆在所述第一電極上；第二電極，上覆在所述資料儲存層上，其中在所述資料儲存層內能夠選擇性地形成導電橋以將所述第一電極耦合到所述第二電極；活性金屬層，設置在所述資料儲存層與所述第二電極之間；以及緩衝層，設置在所述活性金屬層與所述第二電極之間，其中所述緩衝層具有比所述活性金屬層更低的與氧的反應性，其中所述緩衝層的外側壁與所述資料儲存層的外側壁及所述第二電極的外側壁對齊，且所述緩衝層的所述外側壁、所述資料儲存層的所述外側壁及所述第二電極的所述外側壁與同一介電層接觸。
  2. 如請求項1所述的記憶裝置，其中所述緩衝層包含第一導電材料且所述第一電極包含與所述第一導電材料不同的第二導電材料。
  3. 如請求項1所述的記憶裝置，其中所述第一電極、所述資料儲存層、所述第二電極、所述活性金屬層及所述緩衝層嵌置於所述同一介電層中，且所述第一電極的外側壁及所述活性金屬層的外側壁與所述緩衝層的所述外側壁對齊。
  4. 如請求項1所述的記憶裝置，其中所述緩衝層包含第一導電材料且所述活性金屬層包含與所述第一導電材料不同的第二導電材料。
  5. 如請求項1所述的記憶裝置，其中所述緩衝層直接接觸所述第二電極的底表面且直接接觸所述活性金屬層的頂表面。
  6. 如請求項1所述的記憶裝置，更包括：底部電極通孔，位於所述第一電極之下；以及選擇器，設置在所述底部電極通孔與所述第一電極之間，其中所述選擇器的外側壁與所述緩衝層的所述外側壁對齊。
  7. 一種記憶裝置，包括：介電結構，上覆在基底上；選擇器結構，設置在所述介電結構內，其中所述選擇器結構包括上覆在第一電極上的選擇器；以及第一記憶單元，上覆在所述選擇器結構上且設置在所述介電結構內，其中所述第一記憶單元包括第二電極、上覆在所述第二電極上的資料儲存層、上覆在所述資料儲存層上的第三電極、以及設置在所述資料儲存層與所述第三電極之間的緩衝層，其中所述緩衝層包含第一導電材料且所述第三電極包含與所述第一導電材料不同的第二導電材料，其中所述緩衝層在第一方向上延伸，且具有在所述第一方向上彼此間隔開的第一側壁以及在與所述第一方向正交的第二方向上彼此間隔開的第二側壁，其中所述緩衝層的所述第一側壁側向 突出於所述選擇器結構的對應側壁，且所述緩衝層的所述第二側壁與所述選擇器結構的對應側壁對齊。
  8. 如請求項7所述的記憶裝置，更包括：第二記憶單元，設置在所述介電結構內且在側向上與所述第一記憶單元偏置開非零距離；以及氣隙，設置在所述介電結構內，其中所述氣隙在側向上設置在所述第一記憶單元與所述第二記憶單元之間。
  9. 一種形成記憶裝置的方法，所述方法包括：在基底之上形成底部電極通孔；在所述底部電極通孔之上形成記憶單元層堆疊，其中所述記憶單元層堆疊包括下部電極層、資料儲存結構、緩衝層及上部電極層，其中所述緩衝層設置在所述資料儲存結構與所述上部電極層之間；對所述上部電極層執行第一蝕刻製程，從而在所述緩衝層之上形成上部電極，其中所述第一蝕刻製程暴露出所述緩衝層的上表面；以及對所述緩衝層、所述資料儲存結構及所述下部電極層執行第二蝕刻製程，從而形成記憶單元。
  10. 如請求項9所述的形成記憶裝置的方法，其中所述第一蝕刻製程包括將所述上部電極層暴露於第一蝕刻劑，其中所述第二蝕刻製程包括將所述緩衝層、所述資料儲存結構及所述下部電極層暴露於第二蝕刻劑，其中所述第一蝕刻劑與所述第二蝕刻劑不同。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI818709B (zh) * 2022-09-02 2023-10-11 力晶積成電子製造股份有限公司 相變化記憶體結構及其製造方法

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11637242B2 (en) * 2020-08-21 2023-04-25 Tokyo Electron Limited Methods for resistive RAM (ReRAM) performance stabilization via dry etch clean treatment

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252505A (zh) * 2015-06-12 2016-12-21 台湾积体电路制造股份有限公司 Rram器件和方法
TW201735339A (zh) * 2015-12-08 2017-10-01 橫杆股份有限公司 雙端記憶體的界面層形成的調節
TW201742281A (zh) * 2016-02-25 2017-12-01 Samsung Electronics Co Ltd 可變電阻記憶體裝置及半導體裝置
TW201942958A (zh) * 2018-03-29 2019-11-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TW202008514A (zh) * 2018-07-31 2020-02-16 台灣積體電路製造股份有限公司 相變記憶體結構、記憶體器件與其形成方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101425559A (zh) * 2008-12-05 2009-05-06 中国科学院微电子研究所 电阻转变型存储器及其制造方法
KR20160144187A (ko) * 2015-06-08 2016-12-16 에스케이하이닉스 주식회사 저항 메모리층 갖는 반도체 장치 및 그 제조방법
KR102232512B1 (ko) * 2015-08-21 2021-03-29 에스케이하이닉스 주식회사 저항변화 메모리 소자 및 이를 포함하는 메모리 장치
US10714684B2 (en) * 2018-07-02 2020-07-14 International Business Machines Corporation Phase change memory with doped silicon germanium alloy-containing electrodes and air gap-containing spacer
US11088323B2 (en) * 2018-08-30 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. Top electrode last scheme for memory cell to prevent metal redeposit

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106252505A (zh) * 2015-06-12 2016-12-21 台湾积体电路制造股份有限公司 Rram器件和方法
TW201735339A (zh) * 2015-12-08 2017-10-01 橫杆股份有限公司 雙端記憶體的界面層形成的調節
TW201742281A (zh) * 2016-02-25 2017-12-01 Samsung Electronics Co Ltd 可變電阻記憶體裝置及半導體裝置
TW201942958A (zh) * 2018-03-29 2019-11-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
TW202008514A (zh) * 2018-07-31 2020-02-16 台灣積體電路製造股份有限公司 相變記憶體結構、記憶體器件與其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI818709B (zh) * 2022-09-02 2023-10-11 力晶積成電子製造股份有限公司 相變化記憶體結構及其製造方法

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