TW201742281A - 可變電阻記憶體裝置及半導體裝置 - Google Patents

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Abstract

一種可變電阻記憶體裝置包含第一記憶體單元以及第二記憶體單元。第一記憶體單元在第一傳導線與第二傳導線之間，且在第一傳導線與第二傳導線重疊的區處。第二記憶體單元在第二與第三傳導線之間，且在第二傳導線與第三傳導線重疊的區處。每一第一記憶體單元包含第一可變電阻圖案以及第一選擇圖案。每一第二記憶體單元包含第二可變電阻圖案以及第二選擇圖案。第二記憶體單元中的至少一者自第一記憶體單元中的最靠近者移位。

Description

可變電阻記憶體裝置及半導體裝置
本申請案根據35 USC.§119主張2016年2月25日在韓國智慧財產局（KIPO）申請的韓國專利申請案第10-2016-0022344號的優先權，所述申請案的內容在本文中被以引用的方式全部併入。
一個或多個示例性實施例是關於可變電阻記憶體裝置及/或其製造方法。舉例而言，至少一些示例性實施例是關於包含多個記憶體單元的可變電阻記憶體裝置及/或其製造方法。
最近，已開發具有可變電阻特性的記憶體裝置。此等記憶體裝置包含（例如）相變隨機存取記憶體（phase-change random access memory；PRAM）裝置、電阻性隨機存取記憶體（resistive random access memory；ReRAM）裝置以及磁性隨機存取記憶體（magnetic random access memory；MRAM）裝置。
在以上提到的記憶體裝置中，包含選擇元件以及可變電阻元件的記憶體單元可形成於下部電極與上部電極之間或下部傳導線與上部傳導線之間。
一或多個示例性實施例提供具有改良的及/或增強的操作可靠性的可變電阻記憶體裝置。
一或多個示例性實施例提供製造具有改良的及/或增強的操作可靠性的可變電阻記憶體裝置的方法。
至少一個示例性實施例提供一種可變電阻記憶體裝置，包括：第一傳導線，其在基底上沿第一方向配置，第一傳導線中的每一者在與第一方向交叉的第二方向上延伸，且第一方向以及第二方向平行於基底的上表面；第二傳導線，其在第一傳導線上沿第二方向配置，第二傳導線中的每一者在第一方向上延伸；第三傳導線，其在第二傳導線上沿第一方向上配置，第三傳導線中的每一者在第二方向上延伸；第一記憶體單元，在第一傳導線與第二傳導線之間，第一記憶體單元在第一傳導線與第二傳導線在第三方向上重疊的區域，第三方向實質上垂直於基底的上表面，且第一記憶體單元中的每一者包含第一可變電阻圖案以及第一選擇圖案；以及在第二傳導線與第三傳導線之間的第二記憶體單元，第二記憶體單元在第二與第三傳導線在第三方向上重疊的區域，且第二記憶體單元中的每一者包含第二可變電阻圖案以及第二選擇圖案。第二記憶體單元中的至少一者自在平面圖中的第一方向上或第二方向上的第一記憶體單元中的最靠近者移位。
至少一個其他示例性實施例提供一種可變電阻記憶體裝置，包括：第一傳導線，其在基底上沿第一方向配置，第一傳導線中的每一者在與第一方向交叉的第二方向上延伸，且第一方向以及第二方向平行於基底的上表面；第二傳導線，其在第一傳導線上沿第二方向上配置，第二傳導線中的每一者在第一方向上延伸；第三傳導線，其在第二傳導線上沿第一方向上配置，第三傳導線中的每一者在第二方向上延伸；第一記憶體單元，在第一傳導線與第二傳導線之間，第一記憶體單元在第一傳導線與第二傳導線在第三方向上重疊的區域，第三方向實質上垂直於基底的上表面，且第一記憶體單元中的每一者包含第一可變電阻圖案；以及第二記憶體單元，在第二傳導線與第三傳導線之間，第二記憶體單元在第二傳導線與第三傳導線在第三方向上重疊的區域，且第二記憶體單元中的每一者包含第二可變電阻圖案。第二記憶體單元在第三方向上不重疊第一記憶體單元。
至少一個其他示例性實施例提供一種可變電阻記憶體裝置，包括：第一傳導線，其在基底上沿第一方向配置，第一傳導線中的每一者在與第一方向交叉的第二方向上延伸，且第一方向以及第二方向平行於基底的上表面；第二傳導線，其在第一傳導線上沿第二方向上配置，第二傳導線中的每一者在第一方向上延伸；第三傳導線，其在第二傳導線上沿第一方向上配置，第三傳導線中的每一者在第二方向上延伸；第一記憶體單元，在第一與第二傳導線之間，第一記憶體單元在第一傳導線與第二傳導線在第三方向上重疊的區域，第三方向實質上垂直於基底的上表面，且第一記憶體單元中的每一者包含第一可變電阻圖案以及第一選擇圖案；以及第二記憶體單元，在第二傳導線與第三傳導線之間，第二記憶體單元在第二傳導線與第三傳導線在第三方向上重疊的區域，且第二記憶體單元中的每一者包含第二可變電阻圖案以及第二選擇圖案。第二記憶體單元中的至少一者的下表面的一部分在第三方向上重疊第一記憶體單元中的至少一者的上表面的一部分。
至少一個其他示例性實施例提供一種半導體裝置，其包括：多個記憶體單元，其按多個列以及多個行配置於基底的表面上，多個列的記憶體單元在平行於基底的表面的第一方向上配置且多個行的記憶體單元在平行於基底的表面的第二方向上配置，多個列的記憶體單元中的至少第一者包含多個上部記憶體單元以及多個下部記憶體單元，多個上部記憶體單元配置於在第三方向上距基底的表面第一距離處，且多個下部記憶體單元配置於在第三方向上距基底的表面第二距離處。第一方向、第二方向與第三方向相互垂直。在第三方向上，多個上部記憶體單元不與多個下部記憶體單元對準。第一距離大於第二距離。
在根據示例性實施例的包含垂直堆疊的多個記憶體單元的可變電阻記憶體裝置中，上部與下部記憶體單元可相互移位或可按Z形（zigzag）圖案安置。因此，可在不增大金屬佈線的高度的情況下增大上部與下部記憶體單元之間的實體距離。因此，可減小及/或防止上部與下部記憶體單元之間的熱干擾，且可變電阻記憶體裝置可具有改良的及/或增強的操作可靠性。
圖1為說明根據示例性實施例的可變電阻記憶體裝置的平面圖。圖2以及圖3為圖1中繪示的可變電阻記憶體裝置的橫截面圖。更具體言之，圖2為沿著第一方向截取的橫截面圖，且圖3為沿著圖2中的線I-I'截取的橫截面圖。
下文，平行或實質上平行於基底的上表面且相互交叉的兩個方向可分別被定義為第一方向以及第二方向，且垂直或實質上垂直於基底的上表面的方向可被定義為第三方向。在示例性實施例中，第一與第二方向可按直角相互交叉以便相互垂直或實質上垂直。
圖1至圖3繪示具有交叉點單元陣列的堆疊結構的可變電阻記憶體裝置，其中將記憶體單元安置於傳導線在第三方向上相互重疊的區域。圖1至圖3繪示具有按兩層堆疊記憶體單元的堆疊結構的可變電阻記憶體裝置，然而，本發明概念可不限於此，且因此，舉例而言，可變電阻記憶體裝置可具有按多於兩層堆疊記憶體單元的堆疊結構。
參看圖1至圖3，可變電阻記憶體裝置可包含在第三方向上相互間隔開的第一傳導線115、第二傳導線175以及第三傳導線255。第一記憶體單元180可安置於第一傳導線115與第二傳導線處175在第三方向上相互重疊的每一區處，且第二記憶體單元280可安置於第二傳導線處175與第三傳導線255在第三方向上相互重疊的每一區處。
在示例性實施例中，第一傳導線115以及第三傳導線255可充當可變電阻記憶體裝置的字線，且第二傳導線175可充當可變電阻記憶體裝置的位元線。替代地，第一傳導線115以及第三傳導線255可充當可變電阻記憶體裝置的位元線，且第二傳導線175可充當可變電阻記憶體裝置的字線。
基底100可包含半導體材料（例如，矽、鍺、矽鍺等），或III-V半導體化合物（例如，GaP、GaAs、GaSb等）。在至少一些示例性實施例中，基底100可為絕緣體上矽（silicon-on-insulator；SOI）基底或絕緣體上鍺（germanium-on-insulator；GOI）基底。摻雜有p型雜質或n型雜質的井區域（未繪示）可形成於基底100的上部部分處。
包含（例如）電晶體、接觸插塞、佈線等的周邊電路（未繪示）可形成於基底100上，且可至少部分由基底100上的下部絕緣層（未繪示）覆蓋。
第一傳導線115可安置於基底100上。舉例而言，第一傳導線115可形成於下部絕緣層上，且可電連接至周邊電路。
第一傳導線115可在第二方向上延伸，且多個第一傳導線115可經形成以在第一方向上相互間隔開。
第二傳導線175可安置於第一傳導線115上，且與第一傳導線115在第三方向上間隔開。第二傳導線175可在第一方向上延伸，且多個第二傳導線175可在第二方向上相互間隔開。
第三傳導線255可安置於第二傳導線175上且與第二傳導線175在第三方向上間隔開。第三傳導線255可在第二方向上延伸，且多個第三傳導線255可在第一方向上相互間隔開。
第一傳導線至第三傳導線115、175以及255可包含金屬，例如，鎢、銅、鋁、鈦、鉭等。
第一記憶體單元180可形成於第一傳導線115與第二傳導線175之間，具體言之，在第一傳導線115與第二傳導線175在第三方向上相互重疊的每一區處。因此，多個第一記憶體單元180可形成於第一方向以及第二方向中的每一者上以界定第一交叉點單元陣列。
舉例而言，在第一方向上安置的多個第一記憶體單元180可界定第一記憶體單元列。另外，在第二方向上安置的多個第一記憶體單元180可界定第一記憶體單元行。
在示例性實施例中，第一記憶體單元180可包含依序堆疊的第一下部電極125、第一選擇圖案135、第一中間電極145、第一可變電阻圖案155以及第一上部電極165。在示例性實施例中，第一下部電極125或第一上部電極165可不形成，而是被省略。
第一下部電極125可接觸第一傳導線115的上表面。第一下部電極125可包含金屬或金屬氮化物，例如，鈦、氮化鈦等。
第一選擇圖案135可形成於第一下部電極125的上表面上。在示例性實施例中，第一選擇圖案135可包含在第一下部電極125與第一中間電極145之間在非晶形狀態中具有改變電阻的材料。舉例而言，相對高電阻狀態（例如，斷開狀態）與相對低電阻狀態（例如，接通狀態）可在第一選擇圖案135可逆地重複。
在示例性實施例中，第一選擇圖案135可包含雙向定限開關（ovonic threshold switch；OTS）材料。在示例性實施例中，第一選擇圖案135可包含砷，且可更包含矽、鍺、銻、碲、硒、銦以及錫中的至少兩者。在示例性實施例中，第一選擇圖案135可包含硒，且可更包含砷、矽、鍺、銻、碲、銦以及錫中的至少兩者。
在示例性實施例中，第一選擇圖案135可包含（例如）AsTeGeSiIn、GeTe、SnTe、GeSe、SnSe、AsTeGeSiSbS、AsTeGeSiIP、AsTeGeSi、As2 Te3 Ge、As2 Se3 Ge、As25 (Te90 Ge10 )75 、Te40 As35 Si18 Ge6.75 In0.25 、Te28 As34.5 Ge15.5 S22 、Te39 As36 Si17 Ge7 P、As10 Te21 S2 Ge15 Se50 Sb2 、Si5 Te34 As28 Ge11 S21 Se1 、AsTeGeSiSeNS、AsTeGeSiP、AsSe、AsGeSe、AsTeGeSe、ZnTe、GeTePb、GeSeTe、AlAsTe、SeAsGeC、SeTeGeSi、GeSbTeSe、GeBiTeSe、GeAsSbSe、GeAsBiTe、GeAsBiSe、Gex Se1-x 等。在示例性實施例中，第一選擇圖案135可更包含摻雜劑，例如，氮及/或硫。
替代地，第一選擇圖案135可包含依序堆疊的摻雜有n型雜質的多晶矽層以及摻雜有p型雜質的多晶矽層，例如，二極體。
第一中間電極145可加熱第一可變電阻圖案155。第一中間電極145可包含具有大於第一下部電極125的電阻的電阻的傳導性材料。
第一中間電極145可包含金屬氮化物或金屬氮化矽，例如，氮化鈦、氮化鈦矽、氮化鎢、氮化鎢矽、氮化鉭、氮化鉭矽、氮化鋯、氮化鋯矽等。在示例性實施例中，第一中間電極145可包含碳、含有碳的金屬或含有碳的金屬氮化物。舉例而言，第一中間電極145可包含碳、碳氮化物、碳氮化鈦及/或碳氮化鉭。
第一可變電阻圖案155可包含其相位歸因於由自第一中間電極145轉移的焦耳熱量（Joule heat）造成的溫度差而改變的材料，且因此，歸因於溫度差，可改變第一可變電阻圖案155的相位。第一可變電阻圖案155的電阻可藉由第一可變電阻圖案155的相變來改變，且因此第一可變電阻圖案155或第一記憶體單元180可自設定狀態轉換成重設狀態，或反之亦然。在此情況下，可變電阻記憶體裝置可為相變隨機存取記憶體（phase-change random access memory；PRAM）裝置。
在示例性實施例中，第一可變電阻圖案155可包含含有鍺、銻及/或碲的硫族化物材料。在示例性實施例中，第一可變電阻圖案155可包含具有交替堆疊的鍺-碲層與銻-碲層的超晶格。在示例性實施例中，第一可變電阻圖案155可包含含有銦-銻-碲的IST或含有鉍-銻-碲的BST。
在示例性實施例中，第一可變電阻圖案155可包含其電阻可藉由磁場或自旋轉移力矩（spin transfer torque；STT）而改變的材料。在此情況下，可變電阻記憶體裝置可為磁性隨機存取記憶體（magnetic random access memory；MRAM）裝置。
舉例而言，第一可變電阻圖案155可包含鐵磁性材料，例如，鐵（Fe）、鎳（Ni）、鈷（Co）、鏑（Dy）、釓（Gd）或類似者。
在示例性實施例中，第一可變電阻圖案155可包含基於鈣鈦礦的材料或過渡金屬氧化物。在此情況下，可變電阻記憶體裝置可為電阻性隨機存取記憶體（resistive random access memory；ReRAM）裝置。
基於鈣鈦礦的材料可包含（例如）STO（SrTiO3 ）、BTO（BaTiO3 ）、PCMO（Pr1-X CaX MnO3 ）或類似者。過渡金屬氧化物可包含氧化鈦（TiOx）、氧化鋯（ZrOx）、氧化鋁（AlOx）、氧化鉿（HfOx）、氧化鉭（TaOx）、氧化鈮（NbOx）、氧化鈷（CoOx）、氧化鎢（WOx）、氧化鑭（LaOx）或氧化鋅（ZnOx）。可單獨或組合地使用此等物。
第一上部電極165可形成於第一可變電阻圖案155上，且可接觸第二傳導線175的下表面。第一上部電極165可包含與第一下部電極125的材料相同、實質上相同或類似的材料。
如圖2中所說明，第一絕緣圖案173可形成於在第一方向上的第一記憶體單元行的相鄰者之間。舉例而言，第一絕緣圖案173可在第二方向上在第一記憶體單元行之間延伸。第一絕緣圖案173可包含（例如）氧化矽。
包含多個第二記憶體單元280的第二交叉點單元陣列可形成於第一交叉點單元陣列上。在示例性實施例中，多個第二記憶體單元280可形成於第二傳導線175與第三傳導線255在第三方向上相互重疊的區域。
舉例而言，在第一方向上安置的多個第二記憶體單元280可界定第二記憶體單元列。另外，在第二方向上安置的多個第二記憶體單元280可界定第二記憶體單元行。
在示例性實施例中，第二記憶體單元280可包含依序堆疊的第二下部電極205、第二選擇圖案215、第二中間電極225、第二可變電阻圖案235以及第二上部電極245。在示例性實施例中，第二下部電極205或第二上部電極245可不形成，而是被省略。
第二下部電極205、第二選擇圖案215、第二中間電極225、第二可變電阻圖案235以及第二上部電極245可包含分別與第一下部電極125、第一選擇圖案135、第一中間電極145、第一可變電阻圖案155以及第一上部電極165的材料相同或實質上相同的材料。
如圖2中所說明，第三絕緣圖案285可形成於在第一方向上的第二記憶體單元行的相鄰者之間。舉例而言，第三絕緣圖案285可在第二方向上在第一記憶體單元行之間延伸。第三絕緣圖案285可包含（例如）氧化矽。
在示例性實施例中，第一記憶體單元180以及第二記憶體單元280可按Z形圖案安置，或在第三方向上相互偏移或移位。
在示例性實施例中，第二記憶體單元280中的至少一者以及第一記憶體單元180中最靠近其的一者可按Z形圖案安置或在第三方向上相互偏移或移位。
在示例性實施例中，如圖1以及圖2中所繪示，第一記憶體單元列中的一者與第二記憶體單元列中的一者可共用第二傳導線175中的一者。共用第二傳導線175的第一與第二存儲器單元列可界定記憶體單元列。
在記憶體單元列中，第一記憶體單元180與第二記憶體單元280可交替地安置在列方向上，例如，在第一方向上。因此，第一記憶體單元180以及第二記憶體單元280可在第一方向上按Z形圖案安置。
如圖1以及圖2中所繪示，在平面圖中，第一記憶體單元180可安置於第二記憶體單元280之間。舉例而言，第一記憶體單元180與第二記憶體單元280在第三方向上或在平面圖中可不相互重疊。
在示例性實施例中，第二傳導線175上的第二記憶體單元列可自第一記憶體單元列移位給定距離。舉例而言，給定距離可為第一記憶體單元180中的一者或第二記憶體單元280中的一者在第一方向上的寬度。
如上所說明，在堆疊的交叉點單元陣列結構中，可按Z形圖案安置第一記憶體單元180以及第二記憶體單元280，使得可增大第一記憶體單元180與第二記憶體單元280之間的實體距離。
舉例而言，如果第一記憶體單元180與第二記憶體單元280經安置以在第三方向上相互重疊，那麼自第二記憶體單元280產生的焦耳熱量可直接轉移至下面的第一記憶體單元180。因此，第一記憶體單元180以及第二記憶體單元280的操作在第三方向上會受到熱干擾的干擾。
然而，根據示例性實施例，第一記憶體單元180以及第二記憶體單元280可按Z形圖案安置，使得可增大第一記憶體單元180與第二記憶體單元280之間的實體距離或熱距離，以增強按堆疊的交叉點陣列結構安置的第一記憶體單元180以及第二記憶體單元280的操作可靠性。
如圖3中所繪示，第二絕緣圖案185可形成於第二方向上的相鄰記憶體單元列之間。在示例性實施例中，第二絕緣圖案185可穿透第一交叉點單元陣列以及第二交叉點單元陣列，且可在第一方向上延伸。第二絕緣圖案185可穿透第二傳導線175。
第二絕緣圖案185可包含（例如）氧化矽，且可與第一絕緣圖案173以及第三絕緣圖案285合併。第一記憶體單元180的側壁可由第一絕緣圖案173以及第二絕緣圖案185覆蓋，且第二記憶體單元280的側壁可由第二絕緣圖案185以及第三絕緣圖案285覆蓋。
圖4至圖11為說明根據示例性實施例的製造可變電阻記憶體裝置（例如，圖1至圖3中繪示的可變電阻記憶體裝置）的方法的階段的橫截面圖。
特定言之，圖4、圖5、圖6A、圖7A、圖9A、圖10以及圖11為沿著第一方向截取的橫截面圖，且圖6B、圖7B、圖8以及圖9B為沿著圖2的線I-I'截取的橫截面圖。
參看圖4，第一傳導層110、第一下部電極層120、第一選擇材料層130、第一中間電極層140、第一可變電阻材料層150以及第一上部電極層160可依序形成於基底100上。第一罩幕圖案162可形成於第一上部電極層160上。
基底100可包含半導體材料（例如，矽、鍺、矽鍺等）或III-V半導體化合物（例如，GaP、GaAs、GaSb等）。在一些實施例中，基底100可為SOI基底或GOI基底。
在示例性實施例中，包含（例如）電晶體、接觸插塞、佈線等的周邊電路（未繪示）可形成於基底100上，且可至少部分由基底100上的下部絕緣層（未繪示）覆蓋。
第一傳導層110可由金屬（例如，鎢、銅、鋁、鈦、鉭等）形成。第一下部電極層120以及第一上部電極層160可由金屬或金屬氮化物（例如，鈦或氮化鈦）形成。
第一中間電極層140可由具有大於第一下部電極層120以及第一上部電極層160的電阻的電阻的金屬、金屬氮化物或金屬氮化矽形成。第一中間電極層140可由碳、含有碳的金屬或含有碳的金屬氮化物（例如，碳、碳氮化物、碳氮化鈦及/或碳氮化鉭）形成。
第一選擇材料層130可由以上提到的OTS材料形成。替代地，可藉由依序堆疊摻雜有n型雜質的多晶矽層以及摻雜有p型雜質的多晶矽層來形成第一選擇材料層130。
第一可變電阻材料層150可由相變材料（例如，GST、IST、BST等）形成。在示例性實施例中，第一可變電阻材料層150可由鐵磁性材料形成。在示例性實施例中，第一可變電阻材料層150可由基於鈣鈦礦的材料或過渡金屬氧化物形成。
第一傳導層110、第一下部電極層120、第一選擇材料層130、第一中間電極層140、第一可變電阻材料層150以及第一上部電極層160可藉由（例如）物理氣相沈積（physical vapor deposition；PVD）製程、濺鍍製程、原子層沈積（atomic layer deposition；ALD）製程或化學氣相沈積（chemical vapor deposition；CVD）製程等形成。
第一罩幕圖案162可在第二方向上延伸，且可形成多個第一罩幕圖案162以在第一方向上相互間隔開。第一罩幕圖案162可由（例如）氮化矽、旋塗硬罩幕（spin-on-hardmask；SOH）及/或光阻材料形成。
參看圖5，可使用第一罩幕圖案162作為蝕刻罩幕來依序蝕刻第一上部電極層160、第一可變電阻材料層150、第一中間電極層140、第一選擇材料層130、第一下部電極層120以及第一傳導層110。
因此，可將第一上部電極層160、第一可變電阻材料層150、第一中間電極層140、第一選擇材料層130以及第一下部電極層120中的每一者變換成在第二方向上延伸的線圖案。另外，每一者在第二方向上延伸的多個第一傳導線115可在第一方向上自第一傳導層110形成。
每一者包含線圖案的多個堆疊結構可在第一方向上形成於第一傳導線115與第一罩幕圖案162之間，且第一開口172可形成於堆疊結構的在第一方向上的相鄰者之間。
可藉由（例如）灰化製程及/或剝離製程移除第一罩幕圖案162。
參看圖6A以及圖6B，可形成第一絕緣圖案173以填充第一開口172，且第二傳導層170可形成於第一絕緣圖案173以及第一上部電極層160上。
舉例而言，第一絕緣層可由基底100以及第一上部電極層160上的氧化矽形成以足夠填充第一開口172，且可經平坦化直到可暴露第一上部電極層160的上表面。可藉由化學機械拋光（chemical mechanical polishing；CMP）製程執行平坦化製程。第一絕緣圖案173可在第二方向上延伸，且可劃分第一傳導線115的相鄰者以及堆疊結構的相鄰者。
第二傳導層170可由（例如）金屬或金屬氮化物形成。在示例性實施例中，第二傳導層170可由與第一傳導層110的材料相同或實質上相同的材料形成。
參看圖7A以及圖7B，第二下部電極層200、第二選擇材料層210、第二中間電極層220、第二可變電阻材料層230以及第二上部電極層240可依序形成於第二傳導層170上。
第二下部電極層200、第二選擇材料層210、第二中間電極層220、第二可變電阻材料層230以及第二上部電極層240可分別由與第一下部電極層120、第一選擇材料層130、第一中間電極層140、第一可變電阻材料層150以及第一上部電極層160的材料相同或實質上相同的材料形成。
參看圖8，可在第一方向上依序蝕刻第二上部電極層240、第二可變電阻材料層230、第二中間電極層220、第二選擇材料層210以及第二下部電極層200、第二傳導層170、第一上部電極層160、第一可變電阻材料層150、第一中間電極層140、第一選擇材料層130以及第一下部電極層120。因此，每一者在第一方向上延伸的多個第二開口182可在第二方向上形成。
舉例而言，可執行蝕刻製程直到可暴露第一傳導線115的上表面。在示例性實施例中，亦可藉由蝕刻製程部分移除第一傳導線115的上部部分。
藉由蝕刻製程，每一者在第一方向上延伸的多個第二傳導線175可在第二方向上自第二傳導層170形成。
藉由蝕刻製程，包含依序堆疊的第一下部電極125、第一選擇圖案135、第一中間電極145、第一可變電阻圖案155以及第一上部電極165的第一記憶體單元180可形成於第一傳導線115與第二傳導線175在第三方向上相互重疊的每一區中。
藉由蝕刻製程，可將第二下部電極層200、第二選擇材料層210、第二中間電極層220、第二可變電阻材料層230以及第二上部電極層240中的每一者變換成在第二傳導線175上沿第一方向上延伸的線圖案。
第二絕緣層可形成於第一傳導線115以及第二上部電極層240上以足夠填充第二開口182，且可經平坦化直到可暴露第二上部電極層240的上表面以形成第二絕緣圖案185。
第二絕緣圖案185可在第二開口182中的每一者中在第一方向上延伸，且可與第一絕緣圖案173合併。
參看圖9A以及圖9B，第三傳導層250可形成於第二上部電極層240以及第二絕緣圖案185上。第三傳導層250可由金屬或金屬氮化物（例如，與第一傳導層110及/或第二傳導層170的材料相同或實質上相同的材料）形成。
參看圖10，第二罩幕圖案260可形成於第三傳導層250上。
在示例性實施例中，多個第二罩幕圖案260可在第一方向上形成，且第二罩幕圖案260中的每一者可在第二方向上延伸。第二光罩圖案260可由與第一罩幕圖案162的材料相同或實質上相同的材料形成。
在示例性實施例中，第二罩幕圖案260可經形成以在平面圖中沿著第一方向自第一罩幕圖案162或第一上部電極165移位給定距離。在示例性實施例中，給定距離可等於或實質上等於在第一記憶體單元180在第一方向上的寬度。
參看圖11，可將第二罩幕圖案260用作蝕刻罩幕依序蝕刻第三傳導層250、第二上部電極層240、第二可變電阻材料層230、第二中間電極層220、第二選擇材料層210以及第二下部電極層200。
可執行蝕刻製程直到可暴露第二傳導線175的上表面。藉由蝕刻製程，可形成第三開口270以在第二方向上延伸。在示例性實施例中，第三開口270可延伸至第二傳導線175的上部部分。
藉由蝕刻製程，每一者在第二方向上延伸的多個第三傳導線255可在第一方向上自第三傳導層250形成。另外，包含依序堆疊的第二下部電極205、第二選擇圖案215、第二中間電極225、第二可變電阻圖案235以及第二上部電極245的第二記憶體單元280可形成於第二傳導線175與第三傳導線255在第三方向上相互重疊的每一區處。
藉由罩幕圖案162以及260的配置，第一記憶體單元180與第二記憶體單元280可經形成以在第三方向上相互移位。在示例性實施例中，第一記憶體單元180可在平面圖中形成於第二記憶體單元280的相鄰者之間。
可藉由灰化製程及/或剝離製程移除第二罩幕圖案260。
再次參看圖2以及圖3，第三絕緣圖案285可經形成以填充第三開口270。
舉例而言，第三絕緣層可由（例如）第二傳導線175以及第三傳導線255上的氧化矽形成以足夠填充第三開口270，且可經平坦化直到可暴露第三傳導線255的上表面。
第三絕緣圖案285可在第三開口270中的每一者中在第二方向上延伸，且可與第二絕緣圖案185合併。
圖12為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。
圖12繪示具有依序堆疊周邊電路以及記憶體單元的周邊上的單元（cell over peri；COP）結構的可變電阻記憶體裝置。
參看圖12，周邊電路區域可由在基底100上的閘結構40、第一絕緣夾層至第三絕緣夾層60、70以及80、第一接觸插塞至第三接觸插塞65、75以及85以及第一佈線67與第二佈線77界定。包含如圖1至圖3中繪示的第一傳導線115、第二傳導線175、第三傳導線255、第一記憶體單元180以及第二記憶體單元280的交叉點單元陣列可堆疊於周邊電路區域上。
隔離層102可形成於基底100上，且因此可在基底100中界定活性區域以及場區域。
閘結構40可包含依序堆疊的閘絕緣圖案10、閘電極20以及閘罩幕30。
閘絕緣圖案10可包含（例如）氧化矽、金屬氧化物等，閘電極20可包含（例如）摻雜多晶矽、金屬、金屬矽化物、金屬氮化物等，且閘罩幕30可包含（例如）氮化矽。在示例性實施例中，閘間隔物50可進一步形成於閘結構40的側壁上。
雜質區域105可形成於基底100的鄰近閘結構40的上部部分處。雜質區域105可包含n型雜質，例如，磷、砷等。在此情況下，閘結構40以及雜質區域105可界定NMOS電晶體，且圖12中繪示的基底100的部分可充當NMOS區域。
在示例性實施例中，基底100可更包含可形成包含閘結構以及摻雜有p型雜質的雜質區域的PMOS電晶體的PMOS區域。在此情況下，可變電阻記憶體裝置可包含互補金屬氧化物半導體（complementary metal oxide semiconductor；CMOS）電晶體。
在示例性實施例中，閘結構40可為其部分可內埋於基底100中的內埋式閘結構。在此情況下，可移除基底100的上部部分以形成凹座，且閘絕緣圖案以及閘電極可形成於凹座中。
第一絕緣夾層60可覆蓋基底100上的閘結構40、閘間隔物50以及雜質區域105，且第一接觸插塞65可延伸穿過第一絕緣夾層60以接觸雜質區域105。第一佈線67可形成於第一絕緣夾層60上，且可電連接至第一接觸插塞65。
第二絕緣夾層70可形成於第一絕緣夾層60上，且第二接觸插塞75可延伸穿過第二絕緣夾層70以接觸第一佈線67。第二佈線77可形成於第二絕緣夾層70上，且可電連接至第二接觸插塞75。在示例性實施例中，第二佈線77的一部分可延伸至PMOS區域，且可電連接至PMOS電晶體的雜質區域。
第三絕緣夾層80可形成於第二絕緣夾層70上，且可覆蓋第二佈線77。第三接觸插塞85可延伸穿過第三絕緣夾層80以接觸第二佈線77。
第一絕緣夾層至第三絕緣夾層60、70以及80可包含氧化矽。第一接觸插塞至第三接觸插塞65、75以及85，以及第一佈線67以及第二佈線77可包含金屬，例如，鎢、鋁、銅、鈦等及/或金屬氮化物。
交叉點單元陣列可形成於第三絕緣夾層80上。舉例而言，第一傳導線115可電連接至第三接觸插塞85。
圖12繪示在周邊電路區域中的各別兩個層中的第一佈線67以及第二佈線77，然而，本發明概念可不限於此。舉例而言，佈線可形成於單一層中，或更多佈線可形成於周邊電路區域中的多於兩個層中。
圖13為說明根據示例性實施例的另一可變電阻記憶體裝置的平面圖，且圖14為圖13中繪示的可變電阻記憶體裝置的橫截面圖。更特定言之，圖14為沿著第一方向截取的圖13中繪示的可變電阻記憶體裝置的橫截面圖。
可變電阻記憶體裝置可與參看圖1至圖3說明的可變電阻記憶體裝置相同、實質上相同或類似，惟記憶體單元的佈局除外。因此，相似參考數字指相似元件，且為了簡潔起見，以下可省略關於其的詳細描述。
參看圖13以及圖14，可變電阻記憶體裝置可包含可相互間隔開且在第三方向上相互交叉的第一傳導線115a、第二傳導線175a以及第三傳導線255a。
第一記憶體單元180a可安置於第一傳導線115a與第二傳導線175a在第三方向上相互重疊的每一區處。第一記憶體單元180a可包含在第一傳導線115a與第二傳導線175a之間依序堆疊的第一下部電極125a、第一選擇圖案135a、第一中間電極145a、第一可變電阻圖案155a以及第一上部電極165a。
第二記憶體單元280a可安置於第二傳導線175a與第三傳導線255a在第三方向上相互重疊的每一區處。第二記憶體單元280a可包含在第二傳導線175a與第三傳導線255a之間依序堆疊的第二下部電極205a、第二選擇圖案215a、第二中間電極225a、第二可變電阻圖案235a以及第二上部電極245a。
在第一方向上安置的多個第一記憶體單元180a可界定第一記憶體單元列，且在第二方向上安置的多個第一記憶體單元180a可界定第一記憶體單元行。
在第一方向上安置的多個第二記憶體單元280a可界定第二記憶體單元列，且在第二方向上安置的多個第二記憶體單元280a可界定第二記憶體單元行。
第一記憶體單元列中的一者與第二記憶體單元列中的一者可共用第二傳導線175a中的一者。第一記憶體單元180a以及第二記憶體單元280a可按Z形圖案安置或在第三方向上相互偏移或移位。
在示例性實施例中，在記憶體單元列中，第一記憶體單元180a與第二記憶體單元280a可在第三方向上或在平面圖中部分相互重疊。舉例而言，第二記憶體單元280a中的至少一者的下表面與第一記憶體單元180a中最靠近其的一者的上表面可在第三方向上或在平面圖中部分相互重疊。
在示例性實施例中，第一記憶體單元180a與第二記憶體單元280a的重疊的可等於或小於第一記憶體單元180a與第二記憶體單元280a中的每一者的面積的一半。
如上所說明，第一記憶體單元180a與第二記憶體單元280a可部分相互重疊，使得可減小在各別層處的第一記憶體單元180a與第二記憶體單元280a之間的水平距離，同時可增大第一記憶體單元180a與第二記憶體單元280a之間的熱轉移路徑的數目。
因此，可抑制及/或防止歸因於熱干擾的可變電阻記憶體裝置的操作可靠性的惡化，且可增大其整合程度。
圖15以及圖16為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。特定言之，圖15為沿著第一方向截取的可變電阻記憶體裝置的橫截面圖，且圖16為沿著圖15的線I-I'截取的橫截面圖。
可變電阻記憶體裝置可與參看圖1至圖3說明的可變電阻記憶體裝置實質上相同或類似，惟可變電阻圖案的結構以及形狀除外。因此，相似參考數字指相似元件，且為了簡潔起見，以下可省略關於其的詳細描述。
參看圖15以及圖16，如參看圖1至圖3所說明，第一至第三傳導線115、175以及255可相互間隔開且在第三方向上相互交叉。第一記憶體單元180b可安置於第一傳導線115與第二傳導線處175在第三方向上相互重疊的每一區處，且第二記憶體單元280b可安置於第二傳導線處175與第三傳導線255在第三方向上相互重疊的每一區處。
第一記憶體單元180b可包含在第一傳導線115與第二傳導線175之間依序堆疊的第一下部電極125、第一選擇圖案135、第一中間電極145、第一可變電阻圖案158以及第一上部電極164。
第二記憶體單元280b可包含在第二傳導線175與第三傳導線255之間依序堆疊的第二下部電極205、第二選擇圖案215、第二中間電極225、第二可變電阻圖案238以及第二上部電極248。
在示例性實施例中，在第一方向上的第一可變電阻圖案158的寬度可小於第一選擇圖案135及/或第一中間電極145的寬度。在示例性實施例中，第一可變電阻圖案158的面積可小於在平面圖中的第一選擇圖案135及/或第一中間電極145的面積。
第一間隔物148可形成於第一可變電阻圖案158的側壁上。舉例而言，第一間隔物148可包圍第一可變電阻圖案158的側壁。
在示例性實施例中，在第一方向上的第二可變電阻圖案238的寬度可小於第二選擇圖案215及/或第二中間電極225的寬度。在示例性實施例中，第二可變電阻圖案238的面積可小於在平面圖中的第二選擇圖案215及/或第二中間電極225的面積。
第二間隔物228可形成於第二可變電阻圖案238的側壁上。舉例而言，第二間隔物228可包圍第二可變電阻圖案238的側壁。
第一間隔物148以及第二間隔物228可包含（例如）氮化矽、氮氧化矽等。
如上所說明，第一可變電阻圖案158以及第二可變電阻圖案238可因第一間隔物148以及第二間隔物228而分別具有減小的寬度及/或面積。因此，可改良及/或增強自中間電極145以及225至可變電阻圖案158以及238的熱轉移的效率。
第一上部電極164可覆蓋第一間隔物148以及第一可變電阻圖案158的上表面。第二上部電極248可覆蓋第二間隔物228以及第二可變電阻圖案238的上表面。
第一記憶體單元180b與第一傳導線115可由第一絕緣層152劃分以及相互絕緣。第二記憶體單元280b與第二傳導線175可由第二絕緣層232劃分以及相互絕緣。第三傳導線255可由上部絕緣層261劃分以及相互絕緣。
第一絕緣層152以及第二絕緣層232以及上部絕緣層261可包含（例如）氧化矽。
在示例性實施例中，如參看圖1至圖3所說明，第一記憶體單元180b以及第二記憶體單元280b可在第一方向上按Z形圖案安置。
在示例性實施例中，如參看圖13以及圖14所說明，第一記憶體單元180b與第二記憶體單元280b可在第三方向上或在平面圖中部分相互重疊。
圖17至圖27為說明根據示例性實施例的製造可變電阻記憶體裝置（例如，圖15以及圖16中繪示的可變電阻記憶體裝置）的方法的階段的橫截面圖。
更特定言之，圖17至圖25、圖26A以及圖27為沿著第一方向截取的橫截面圖，且圖26B為沿著圖15的線I-I'截取的橫截面圖。
本文中省略與參看圖4至圖11說明的製程相同、實質上相同或類似的製程。
參看圖17，第一傳導層110、第一下部電極層120、第一選擇材料層130、第一中間電極層140以及第一犧牲層141可依序形成於基底100上。
第一犧牲層141可藉由CVD製程、ALD製程或PVD製程由氮化物（例如，氮化矽）形成。
參看圖18，第一犧牲層141、第一中間電極層140、第一選擇材料層130、第一下部電極層120以及第一傳導層110可經部分蝕刻以形成依序堆疊於基底100上的第一傳導線115、第一下部電極125、第一選擇圖案135、第一中間電極145以及第一犧牲圖案143。
舉例而言，可沿著第二方向蝕刻第一中間電極層140、第一選擇材料層130、第一下部電極層120以及第一傳導層110。因此，第一傳導線115可自第一傳導層110形成，且可將第一犧牲層141、第一中間電極層140、第一選擇材料層130以及第一下部電極層120中的每一者變換成在第二方向上延伸的線圖案。第一填充絕緣層可形成於第一傳導線115之間以及線圖案之間。
可沿著第一方向蝕刻線圖案以及第一填充絕緣層。因此，包含依序堆疊的第一下部電極125、第一選擇圖案135、第一中間電極145以及第一犧牲圖案143的第一支柱結構可形成於第一傳導線115上。
第二填充絕緣層可經形成以填充第一支柱結構之間的空間。第二填充絕緣層可經形成以在第二方向上延伸。第一填充絕緣層與第二填充絕緣層可相互合併以界定第一絕緣層152。
參看圖19，可自第一支柱結構移除第一犧牲圖案143，且可形成第一孔洞154以暴露第一中間電極145的上表面。
舉例而言，可藉由使用具有關於氮化物的蝕刻選擇性的蝕刻溶液（例如，磷酸或硝酸）的濕式蝕刻製程來移除第一犧牲圖案143。
參看圖20，第一間隔物層146可共形地形成於第一中間電極145的暴露的上表面、第一孔洞154的側壁以及第一絕緣層152的上表面上。
舉例而言，第一間隔物層146可藉由ALD製程由（例如）氮化矽、氮氧化矽等形成。
參看圖21，第一間隔物層146可藉由各向異性蝕刻製程部分地蝕刻以形成第一間隔物148。
在示例性實施例中，可移除第一間隔物層146在第一中間電極145以及第一絕緣層152的上表面上的部分。因此，第一間隔物148可形成於第一孔洞154的側壁上。
參看圖22，第一可變電阻材料層156可形成於第一中間電極145以及第一絕緣層152上以足夠填充第一孔洞154。
參看圖23，第一可變電阻材料層156可經平坦化直到可暴露第一絕緣層152的上表面（例如，藉由CMP製程）。
可藉由回蝕製程移除第一間隔物148以及第一可變電阻材料層156的在第一孔洞154的上部部分處的部分。因此，可形成其側壁可由第一間隔物148覆蓋的第一可變電阻圖案158。另外，第一凹座159可由第一孔洞154的上部部分界定。
參看圖24，第一上部電極164可形成於第一凹座159中以覆蓋第一間隔物148以及第一可變電阻圖案158的上表面。
在示例性實施例中，第一上部電極層可形成於第一間隔物148、第一可變電阻圖案158以及第一絕緣層152上以足夠填充第一凹座159，且可藉由CMP製程平坦化直到可暴露第一絕緣層152的上表面，使得可形成第一上部電極164以填充第一凹座159。
如上所說明，因第一間隔物148而具有減小的寬度及/或面積的第一可變電阻圖案158可藉由鑲嵌製程形成。第一上部電極164可由第一凹座159自對準。
在第一傳導線115與第二傳導線175之間的第一下部電極125、第一選擇圖案135、第一中間電極145、第一可變電阻圖案158以及第一上部電極164可界定第一記憶體單元180b。
參看圖25，第二傳導層170、第二下部電極層200、第二選擇材料層210、第二中間電極層220以及第二犧牲層221可依序形成於第一絕緣層152以及第一上部電極164上。
第二犧牲層221可由與第一犧牲層141的材料相同或實質上相同的材料形成，例如，氮化物。
參看圖26A以及圖26B，第二犧牲層221、第二中間電極層220、第二選擇材料層210、第二下部電極層200以及第二傳導層170可經依序蝕刻以形成依序堆疊於第一絕緣層152以及第一上部電極164上的第二傳導線175、第二下部電極205、第二選擇圖案215、第二中間電極225以及第二犧牲圖案223。
舉例而言，可沿著第一方向蝕刻第二犧牲層221、第二中間電極層220、第二選擇材料層210、第二下部電極層200以及第二傳導層170。因此，第二傳導線175可自第二傳導層170形成，且可將第二犧牲層221、第二中間電極層220、第二選擇材料層210以及第二下部電極層200中的每一者變換成在第一方向上延伸的線圖案。第三填充絕緣層可經形成以填充第二傳導線175之間以及線圖案之間的空間。
可沿著第二方向蝕刻第二犧牲層221、第二中間電極層220、第二選擇材料層210、第二下部電極層200以及第三填充絕緣層。因此，可形成包含依序堆疊於第二傳導線175上的第二下部電極205、第二選擇圖案215、第二中間電極225以及第二犧牲圖案223的第二支柱結構。
在示例性實施例中，第一支柱結構以及第二支柱結構可在第一方向上按Z形圖案形成。在示例性實施例中，第一支柱結構與第二支柱結構可在平面圖中部分相互重疊。
第四填充絕緣層可經形成以填充第二支柱結構之間的空間。第四填充絕緣層可在第一方向上延伸。第三填充絕緣層與第四填充絕緣層可相互合併以形成第二絕緣層232。
參看圖27，可執行與參看圖19至圖24說明的製程相同、實質上相同或類似的製程。
在示例性實施例中，可自第二支柱結構移除第二犧牲圖案223以形成第二孔洞，且第二間隔物228以及第二可變電阻圖案238可經形成以部分填充第二孔洞。第二上部電極248可經形成以覆蓋第二間隔物228以及第二可變電阻圖案238的上表面。
依序堆疊於第二傳導線175上的第二下部電極205、第二選擇圖案215、第二中間電極225、第二可變電阻圖案238以及第二上部電極248可界定第二記憶體單元280b。
再次參看圖15以及圖16，第三傳導層可形成於第二絕緣層232以及第二記憶體單元280b上。可沿著第二方向蝕刻第三傳導層以形成多個第三傳導線255，每一者在多個第二記憶體單元280b上沿第二方向延伸。
上部絕緣層261可由（例如）第二絕緣層232上的氧化矽形成以填充第三傳導線255之間的空間。
圖28以及圖29為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。更特定言之，圖28為沿著第一方向截取的可變電阻記憶體裝置的橫截面圖，且圖29為沿著第二方向（例如，沿著圖15的線I-I'）截取的橫截面圖。
可變電阻記憶體裝置可包含與參看圖15以及圖16說明的可變電阻記憶體裝置的元件實質上相同或類似的元件。因此，相似參考數字指相似元件，且為了簡潔起見，在下文省略關於其的詳細描述。
參看圖28以及圖29，第一記憶體單元180c中包含的第一選擇圖案135b可藉由鑲嵌製程形成。
舉例而言，下部絕緣層107以及第一傳導線115a可形成於基底100上，且第一絕緣層152a可覆蓋下部絕緣層107以及第一傳導線115a。多個第一孔洞154a可形成於第一絕緣層152a中，且第一孔洞154a中的每一者可暴露第一傳導線115a的上表面。
第一間隔物148a可藉由與參看圖20以及圖21說明的製程相同、實質上相同或類似的製程形成於第一孔洞154a的側壁上。第一選擇材料層可經形成以填充第一孔洞154a，且可藉由CMP製程以及回蝕製程移除第一選擇材料層的上部部分以形成第一選擇圖案135b。藉由回蝕製程，也可部分移除第一間隔物148a，且第一選擇圖案135b的側壁可由第一間隔物148a覆蓋。
第一中間電極145a可形成於第一孔洞154a的上部部分處，且可覆蓋第一選擇圖案135b以及第一間隔物148a的上表面。
藉由鑲嵌製程，第一選擇圖案135b可由第一間隔物148a包圍，且第一選擇圖案135b的面積可小於平面圖中第一中間電極145a的面積。
第二絕緣層152b可形成於第一絕緣層152a上，且可覆蓋第一中間電極145a。第二絕緣層152b可經部分蝕刻以形成每一者暴露第一中間電極145a的上表面的多個第二孔洞154b。
第一可變電阻圖案158可形成於第二孔洞154b中。在示例性實施例中，第一可變電阻圖案158可藉由與參看圖20至圖24說明的製程相同、實質上相同或類似的製程形成。
舉例而言，第二間隔物148b可形成於第二孔洞154b的側壁上，且第一可變電阻圖案158的側壁可由第二間隔物148b包圍。第一上部電極164可形成於第二孔洞154b的上部部分處，且可覆蓋第一可變電阻圖案158以及第二間隔物148b的上表面。
第二記憶體單元280c中包含的第二選擇圖案215b可藉由鑲嵌製程形成。舉例而言，第三孔洞（未繪示）可形成於第三絕緣層232a中，且第三間隔物228a可形成於第三孔洞的側壁上以覆蓋第二選擇圖案215a的側壁。第二中間電極225a可形成於第三孔洞的上部部分處，且可覆蓋第二選擇圖案215b以及第三間隔物228a的上表面。
在示例性實施例中，第二可變電阻圖案238可藉由與參看圖20至圖24說明的製程相同、實質上相同或類似的製程形成。
舉例而言，第四絕緣層232b可形成於第三絕緣層232a上以覆蓋第二中間電極225a。第四孔洞（未繪示）可形成於第四絕緣層232b中以暴露第二中間電極225a中的每一者，且第四間隔物228b、第二可變電阻圖案238以及第二上部電極248可形成於第四孔洞中。
圖30以及圖31為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。更特定言之，圖30為沿著第一方向截取的可變電阻記憶體裝置的橫截面圖，且圖31為沿著第二方向（例如，沿著圖30的線I-I'）截取的橫截面圖。
可變電阻記憶體裝置可包含與參看圖1至圖3說明的可變電阻記憶體裝置的元件相同、實質上相同或類似的元件。因此，為了簡潔起見，以下可省略關於共同元件的詳細描述。
參看圖30以及圖31，如參看圖1至圖3所說明，第一傳導線310、第二傳導線393與第三傳導線495可相互間隔開且可在第三方向上相互交叉。
第一傳導線310可在第一方向上延伸，且多個第一傳導線310可在第二方向上相互間隔開。第二傳導線393可在第二方向上延伸，且多個第二傳導線393可在第一方向上相互間隔開。第三傳導線495可在第一方向上延伸，且多個第三傳導線495可在第二方向上相互間隔開。
第一傳導線310可由第一絕緣圖案305相互絕緣。第二傳導線393可由第二絕緣圖案395相互絕緣。第三傳導線495可由第三絕緣圖案497相互絕緣。
第一記憶體單元390可形成於第一傳導線310與第二傳導線處393在第三方向上相互重疊的每一區處，且第二記憶體單元480可形成於第二傳導線處393與第三傳導線495在第三方向上相互重疊的每一區處。
在示例性實施例中，第一記憶體單元390以及第二記憶體單元480中的每一者可具有可與圖1至圖3中繪示的可變電阻記憶體裝置的第一記憶體單元180以及第二記憶體單元280中的每一者的結構相反的結構。在第一記憶體單元390以及第二記憶體單元480中，選擇圖案可覆在可變電阻圖案的上面。
舉例而言，第一記憶體單元390可包含依序堆疊於第一傳導線310上的第一下部電極335、第一可變電阻圖案355、第一中間電極365、第一選擇圖案375以及第一上部電極385。
第二記憶體單元480可包含依序堆疊於第二傳導線393上的第二下部電極410、第二可變電阻圖案445、第二中間電極455、第二選擇圖案465以及第二上部電極475。
在示例性實施例中，第一下部電極335可具有彎曲形狀。舉例而言，第一下部電極335可具有水平部分以及垂直部分。第一下部電極335的垂直部分可具有部分接觸第一可變電阻圖案355的下表面的支柱形狀。第一下部電極335的水平部分可具有接觸第一傳導線310的上表面的塊形狀。
第一下部電極335可具有彎曲形狀使得第一下部電極335與第一可變電阻圖案355之間的接觸面積可減小。因此，可改良及/或增強加熱的效率。
在示例性實施例中，第一下部電極335可包含於第一記憶體單元390中，且可內埋於第一下部絕緣層320中。如圖30中所繪示，一對第一下部電極335可經形成以相互對稱或實質上對稱圍繞第一填充絕緣圖案340。第一間隔物337可在第一可變電阻圖案355下形成於第一下部電極335與第一填充絕緣圖案340之間。
第二下部電極410可具有包含水平部分以及垂直部分的彎曲形狀。第二下部電極410的垂直部分可部分接觸第二可變電阻圖案445的下表面。第二下部電極410的水平部分可接觸第二傳導線393的上表面。第二下部電極410可具有彎曲形狀使得第二下部電極410與第二可變電阻圖案445之間的接觸面積可減小。因此，可改良及/或增強加熱的效率。
在示例性實施例中，第二下部電極410可在第一方向上延伸，且可通常連接到多個第二記憶體單元480。舉例而言，共用第二下部電極410中的一者的多個第二記憶體單元480可界定第二記憶體單元列。
第二下部電極410可內埋於第二下部絕緣層400中。如圖31中所繪示，一對第二下部電極410可經形成以相互對稱圍繞第二填充絕緣圖案430。第二間隔物420可在第二可變電阻圖案445下形成於第二下部電極410與第二填充絕緣圖案430之間。
第一絕緣層387可形成於第一下部絕緣層320、第一填充絕緣圖案340以及第一絕緣圖案305上，且第一記憶體單元390可由第一絕緣層387劃分或相互絕緣。
第二絕緣層490可形成於第二下部絕緣層400、第二填充絕緣圖案430以及第二下部電極410上。第二記憶體單元480可由第二絕緣層490劃分或相互絕緣。
第一下部絕緣層320以及第二下部絕緣層400、第一填充絕緣圖案340以及第二填充絕緣圖案430、第一絕緣層387以及第二絕緣層490以及第一至第三絕緣圖案305、395以及497可包含（例如）氧化矽。第一間隔物337以及第二間隔物420可包含（例如）氮化矽或氮氧化矽。
共用第一傳導線310中的一者的多個第一記憶體單元390可界定第一記憶體單元列。第一以及第二記憶體單元列可界定記憶體單元列，且如參看圖1至圖3所說明，記憶體單元列的第一記憶體單元390以及第二記憶體單元480可按Z形圖案安置或在第三方向上相互偏移或移位。
在示例性實施例中，記憶體單元列中的第一以及第二記憶體單元可在平面圖中部分相互重疊。
圖32A以及圖32B至圖40A以及圖40B為說明根據示例性實施例的製造可變電阻記憶體裝置（例如，圖30以及圖31中繪示的可變電阻記憶體裝置）的另一方法的階段的橫截面圖。
更特定言之，圖32A、圖33A、圖34A、圖35A、圖36A、圖37A、圖38A、圖39A以及圖40A為沿著第一方向截取的橫截面圖，圖32B、圖33B、圖34B以及圖35B為沿著第二方向（例如，沿著圖32A的線II-II'）截取的橫截面圖，且圖36B、圖37B、圖38B、圖39B以及圖40B為沿著第二方向（例如，沿著圖36A的線III-III'或沿著圖30的線I-I'）截取的橫截面圖。
此方法可包含與參看圖4至圖11說明的製程相同、實質上相同或類似的製程，且本文中省略其詳細描述。
參看圖32A以及圖32B，第一傳導線310以及第一絕緣圖案305可形成於基底300上，且第一下部絕緣層320可形成於第一傳導線310以及第一絕緣圖案305上。
在示例性實施例中，第一傳導層可形成於基底300上，且可沿著第一方向蝕刻以形成多個第一傳導線310。第一絕緣圖案305可經形成以填充第一傳導線310之間的空間。
第一下部絕緣層320可經蝕刻以形成第一開口325。第一開口325可在第二方向上延伸，且可暴露第一傳導線310以及第一絕緣圖案305的上表面。
參看圖33A以及圖33B，第一下部電極層330可共形地形成於第一傳導線310以及第一絕緣圖案305的暴露的上表面、第一開口325的側壁以及第一下部絕緣層320的上表面上。
參看圖34A以及圖34B，第一間隔物層336可形成於第一下部電極層330上以部分填充第一開口325。
舉例而言，第一間隔物層336可藉由CVD製程或ALD製程由（例如）氧化矽或氮氧化矽形成。
參看圖35A以及圖35B，第一間隔物層336以及第一下部電極層330可經部分移除以分別形成第一間隔物337以及第一下部電極335。
在示例性實施例中，第一間隔物層336以及第一下部電極層330可藉由CMP製程平坦化直到可暴露第一下部絕緣層320的上表面。可移除第一間隔物層336以及第一下部電極層330在第一開口325的底部上的部分。
因此，具有彎曲形狀的第一下部電極335可經形成以在第二方向上延伸，且第一間隔物337可形成於第一下部電極335上。
在示例性實施例中，第一凹座339可自第一開口325形成。鄰近第一凹座339的一對第一下部電極335與一對第一間隔物337可面向彼此。
參看圖36A以及圖36B，第一填充絕緣圖案340可由（例如）氧化矽形成以填充第一凹座339。
第一可變電阻材料層350、第一中間電極層360、第一選擇材料層370以及第一上部電極層380可依序形成於第一下部絕緣層320、第一間隔物337以及第一填充絕緣圖案340上。
參看圖37A以及圖37B，可沿著第一方向以及第二方向依序蝕刻第一上部電極層380、第一選擇材料層370、第一中間電極層360、第一可變電阻材料層350以及第一下部電極335。
可執行沿著第二方向的蝕刻製程，直到可暴露第一填充絕緣圖案340的上表面。藉由沿著第二方向的蝕刻製程，可部分蝕刻第一下部絕緣層320以及第一填充絕緣圖案340的上部部分。可執行沿著第一方向的蝕刻製程，直到可暴露第一絕緣圖案305的上表面。
藉由蝕刻製程，可按記憶體單元為單位沿著第二方向切割第一下部電極335。第一可變電阻圖案355、第一中間電極365、第一選擇圖案375以及第一上部電極385可依序堆疊於第一下部電極335上。
因此，可形成依序堆疊的包含第一下部電極335、第一可變電阻圖案355、第一中間電極365、第一選擇圖案375以及第一上部電極385的第一記憶體單元390。
覆蓋第一記憶體單元390的側壁的第一絕緣層387可形成於第一下部絕緣層320、第一填充絕緣圖案340以及第一絕緣圖案305上。第一絕緣層387可藉由CVD製程由（例如）氧化矽形成。
可形成每一者在第二方向上延伸以連接到在第二方向上安置的多個第一上部電極385的多個第二傳導線393。第二絕緣圖案395可由（例如）氧化矽形成於第一絕緣層387上以填充第二傳導線393之間的空間。
參看圖38A以及圖38B，可執行與參看圖32A以及圖32B至圖35A以及圖35B說明的製程相同、實質上相同或類似的製程。
因此，第二下部絕緣層400可形成於第二傳導線393以及第二絕緣圖案395上，且第二下部電極410可經形成以在第二下部絕緣層400中具有彎曲形狀。第二下部電極410可在第一方向上延伸以電連接至在第一方向上安置的多個第二傳導線393。
第二填充絕緣圖案430可形成於一對第二下部電極410之間，且第二間隔物420可形成於第二填充絕緣圖案430與第二下部電極410之間。第二填充絕緣圖案430以及第二間隔物420中的每一者可在第一方向上延伸。
舉例而言，下部絕緣層400以及第二填充絕緣圖案430可由（例如）氧化矽形成，且第二間隔物420可由（例如）氮化矽或氮氧化矽形成。
參看圖39A以及圖39B，第二可變電阻材料層440、第二中間電極層450、第二選擇材料層460以及第二上部電極層470可依序形成於第二下部絕緣層400、第二下部電極410、第二間隔物420以及第二填充絕緣圖案430上。
參看圖40A以及圖40B，可沿著第二方向以及第一方向依序蝕刻第二上部電極層470、第二選擇材料層460、第二中間電極層450以及第二可變電阻材料層440。
可執行沿著第二方向的蝕刻製程，直到可暴露第二下部電極410的上表面。在示例性實施例中，藉由沿著第二方向的蝕刻製程，也可部分蝕刻第二下部電極410的上部部分。
可執行沿著第一方向的蝕刻製程，直到可暴露第二填充絕緣圖案430的上表面。在示例性實施例中，藉由沿著第一方向的蝕刻製程，也可部分蝕刻第二下部絕緣層400以及第二填充絕緣圖案430的上部部分。
藉由蝕刻製程，可形成依序堆疊於第二下部電極410上的第二可變電阻圖案445、第二中間電極455、第二選擇圖案465以及第二上部電極475。另外，可形成每一者包含依序堆疊的第二下部電極410、第二可變電阻圖案445、第二中間電極455、第二選擇圖案465以及第二上部電極475的多個第二記憶體單元480。
第二絕緣層490可由（例如）氧化矽形成於第二下部電極410、第二下部絕緣層400以及第二填充絕緣圖案430上以覆蓋第二記憶體單元480的側壁。
再次參看圖30以及圖31，可形成每一者在第一方向上延伸以電連接至多個第二上部電極475的多個第三傳導線495。第三絕緣圖案497可由（例如）氧化矽形成於第二絕緣層490上以填充第三傳導線495之間的空間。
圖41以及圖42為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。更特定言之，圖41為沿著第一方向截取的可變電阻記憶體裝置的橫截面圖，且圖42為沿著第二方向（例如，沿著圖41的線I-I'）截取的橫截面圖。
可變電阻記憶體裝置可包含與參看圖1至圖3說明的可變電阻記憶體裝置的元件相同、實質上相同或類似的元件。因此，為了簡潔起見，以下可省略關於共同元件的詳細描述。
參看圖41以及圖42，如參看圖1至圖3所說明，第一傳導線510、第二傳導線590與第三傳導線690可相互間隔開且可在第三方向上相互交叉。
第一傳導線510可在第二方向上延伸，且多個第一傳導線510可在第一方向上相互間隔開。第二傳導線590可在第一方向上延伸，且多個第二傳導線590可在第二方向上相互間隔開。第三傳導線690可在第二方向上延伸，且多個第三傳導線690可在第一方向上相互間隔開。
第一記憶體單元580可形成於第一傳導線510與第二傳導線590相互重疊的每一區處，且第二記憶體單元680可形成於第二傳導線590與第三傳導線690相互重疊的每一區處。
在示例性實施例中，第一記憶體單元580以及第二記憶體單元680中的每一者可具有可與圖1至圖3中繪示的可變電阻記憶體裝置的第一記憶體單元180以及第二記憶體單元280中的每一者的結構相反的結構。在第一記憶體單元580以及第二記憶體單元680中，選擇圖案可覆在可變電阻圖案上面。
舉例而言，第一記憶體單元580可包含依序堆疊於第一傳導線510上的第一可變電阻圖案535、第一中間電極540、第一選擇圖案555以及第一上部電極565。
第二記憶體單元680可包含依序堆疊於第二傳導線590上的第二可變電阻圖案620、第二中間電極630、第二選擇圖案645以及第二上部電極655。
第一可變電阻圖案535可具有與參看圖15以及圖16說明的結構及/或形狀相同、實質上相同或類似的結構及/或形狀。在示例性實施例中，第一可變電阻圖案535可由第一間隔物530包圍，且可具有小於第一選擇圖案555及/或第一中間電極540的寬度及/或面積的寬度及/或面積。
第二可變電阻圖案620也可具有與參看圖15以及圖16說明的結構及/或形狀相同、實質上相同或類似的結構及/或形狀。在示例性實施例中，第二可變電阻圖案620可由第二間隔物610包圍，且可具有小於第二選擇圖案645及/或第二中間電極630的寬度及/或面積的寬度及/或面積。
在示例性實施例中，如參看圖1至圖3所說明，第一記憶體單元580以及第二記憶體單元680可在第一方向上按Z形圖案安置。
在示例性實施例中，如參看圖13以及圖14所說明，第一記憶體單元580與第二記憶體單元680在平面圖中可部分相互重疊。
第一傳導線510可由第一絕緣圖案505劃分或相互絕緣。第一記憶體單元580以及第二傳導線590可由第一下部絕緣層520、第一絕緣夾層570以及第二絕緣夾層595劃分或相互絕緣。第二記憶體單元680以及第三傳導線690可由第二下部絕緣層600、第三絕緣夾層660以及第四絕緣夾層695劃分或相互絕緣。絕緣層以及絕緣夾層可包含（例如）氧化矽。
圖43A以及圖43B至圖50A以及圖50B為說明根據示例性實施例的製造可變電阻記憶體裝置（例如，圖41以及圖42中繪示的可變電阻記憶體裝置）的另一方法的階段的橫截面圖。
更特定言之，圖43A、圖44A、圖45A、圖46A、圖47A、圖48A、圖49A以及圖50A為沿著第一方向截取的橫截面圖，且圖43B、圖44B、圖45B、圖46B、圖47B、圖48B、圖49B以及圖50B為沿著第二方向（例如，沿著圖41的線I-I'）截取的橫截面圖。
此方法可包含與參看圖4至圖11或圖17至圖27說明的製程相同、實質上相同或類似的製程，且本文中省略關於其的詳細描述。
參看圖43A以及圖43B，每一者在第二方向上延伸的多個第一傳導線510可形成於基底500上。多個第一絕緣圖案505可在第一方向上形成於基底500上以分別填充第一傳導線510之間的空間。
第一下部絕緣層520可形成於第一傳導線510以及第一絕緣圖案505上。第一下部絕緣層520可經部分蝕刻以形成暴露第一傳導線510的上表面的第一孔洞525。
在示例性實施例中，多個第一孔洞525可在第二方向上形成於第一傳導線510中的每一者上。
參看圖44A以及圖44B，第一間隔物530可形成於第一孔洞525的側壁上。
舉例而言，第一間隔物層可由（例如）氮化矽或氮氧化矽形成於第一傳導線510的暴露的上表面、第一孔洞525的側壁以及第一下部絕緣層520的上表面上。第一間隔物層在第一傳導線510以及第一下部絕緣層520的上表面上的部分可藉由各向異性蝕刻製程移除以形成第一間隔物530。
參看圖45A以及圖45B，可形成第一可變電阻圖案535以部分填充第一孔洞525。
舉例而言，第一可變電阻材料層可形成於第一傳導線510以及第一下部絕緣層520的上表面上以足夠填充第一孔洞525。第一可變電阻材料層可藉由CMP製程平坦化，直到可暴露第一下部絕緣層520的上表面。可藉由回蝕製程移除第一可變電阻材料層以及第一間隔物530的在第一孔洞525的上部部分處的部分。因此，可形成其側壁可由第一間隔物530包圍的第一可變電阻圖案535。
參看圖46A以及圖46B，第一中間電極540可形成於第一孔洞525的上部部分處以覆蓋第一間隔物530以及第一可變電阻圖案535的上表面。
舉例而言，第一中間電極層可形成於第一可變電阻圖案535、第一間隔物530以及第一下部絕緣層520上以填充第一孔洞525的上部部分。第一中間電極層可藉由CMP製程平坦化直到可暴露第一下部絕緣層520的上表面，以形成填充第一孔洞525的剩餘部分的第一中間電極540。
如上所說明，可藉由鑲嵌製程形成第一可變電阻圖案535以因第一間隔物530而具有減小的寬度及/或面積。第一中間電極540可由第一孔洞525自對準。
參看圖47A以及圖47B，第一選擇材料層550以及第一上部電極層560可依序形成於第一下部絕緣層520以及第一中間電極540上。可沿著第二方向蝕刻第一上部電極層560以及第一選擇材料層550。藉由蝕刻製程，可將第一上部電極層560以及第一選擇材料層550中的每一者變換成在第一中間電極510以及第一下部絕緣層520上沿第二方向上延伸的線圖案。
第一絕緣夾層570可形成於第一下部絕緣層520上以填充在第一方向上的線圖案之間的空間。
參看圖48A以及圖48B，第二傳導層可形成於第一絕緣夾層570以及第一上部電極層560上。第二傳導層可經蝕刻以形成每一者在第一方向上延伸的多個第二傳導線590。
可將第二傳導線590用作蝕刻罩幕來蝕刻第一上部電極層560以及第一選擇材料層550以分別形成第一上部電極565以及第一選擇圖案555。
第二絕緣夾層595可形成於第一上部電極565的相鄰者之間以及第一選擇圖案555的相鄰者之間以在第一方向上延伸。第一絕緣夾層570與第二絕緣夾層595可相互交叉，且可相互合併。
藉由以上製程，包含依序堆疊的第一可變電阻圖案535、第一中間電極540、第一選擇圖案555以及第一上部電極565的第一記憶體單元580可形成於第一傳導線510與第二傳導線590在第三方向上相互重疊的每一區中。
參看圖49A以及圖49B，第二下部絕緣層600可形成於第二傳導線590以及第二絕緣夾層595上。第二下部絕緣層600可經部分蝕刻以形成部分暴露第二傳導線590的上表面的第二孔洞605。多個第二孔洞605可沿第一方向形成於第二傳導線590上。
在示例性實施例中，第二孔洞605可在第一方向上與第一孔洞525移位給定距離。
可執行與參看圖44A以及圖44B至圖46A以及圖46B說明的製程相同、實質上相同或類似的製程。因此，第二間隔物610可形成於第二孔洞605的側壁上，且可形成第二可變電阻圖案620。第二可變電阻圖案620的側壁可由第二間隔物610包圍。第二中間電極630可形成於第二孔洞605的上部部分處以覆蓋第二間隔物610以及第二可變電阻圖案620的上表面。
參看圖50A以及圖50B，第二選擇材料層640以及第二上部電極層650可依序形成於第二下部絕緣層600以及第二中間電極630上。可沿著第一方向蝕刻第二上部電極層650以及第二選擇材料層640。藉由蝕刻製程，可將第二上部電極層650以及第二選擇材料層640中的每一者變換成在第二中間電極630以及第二下部絕緣層600上沿第一方向上延伸的線圖案。
第三絕緣夾層660可形成於第二下部絕緣層上以填充線圖案之間的空間。
再次參看圖41以及圖42，第三傳導層可形成於第三絕緣夾層660以及第二上部電極層650上。第三傳導層可經蝕刻以形成每一者在第二方向上延伸的多個第三傳導線690。
可將第三傳導線690用作蝕刻罩幕來蝕刻第二上部電極層650以及第二選擇材料層640以分別形成第二上部電極655以及第二選擇圖案645。
第四絕緣夾層695可形成於第二上部電極655的相鄰者之間以及第二選擇圖案645的相鄰者之間以在第二方向上延伸。第三絕緣夾層660與第四絕緣夾層695可相互交叉，且可相互合併。
藉由以上製程，包含依序堆疊的第二可變電阻圖案620、第二中間電極630、第二選擇圖案645以及第二上部電極655的第二記憶體單元680可形成於第二傳導線590與第三傳導線690在第三方向上相互重疊的每一區中。
圖51以及圖52為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。更特定言之，圖51為沿著第一方向截取的可變電阻記憶體裝置的橫截面圖，且圖52為沿著圖51的線I-I'截取的可變電阻記憶體裝置的橫截面圖。
可變電阻記憶體裝置可與參看圖1至圖3所說明實質上相同或類似，惟可變電阻記憶體裝置可更包含氣隙以及間隔物除外。因此，相似參考數字指相似元件，且為了簡潔起見，以下可省略關於其的詳細描述。
參看圖51以及圖52，第一交叉點單元陣列可由在第一傳導線115與第二傳導線175在第三方向上相互重疊的區中的第一記憶體單元180界定。另外，第二交叉點單元陣列可由在第二傳導線175與第三傳導線255在第三方向上相互重疊的區中的第二記憶體單元280界定。
第一絕緣圖案174可在第二方向上延伸，且可劃分第一交叉點單元陣列的第一記憶體單元行或將第一交叉點單元陣列的第一記憶體單元行相互絕緣。在示例性實施例中，第一間隔物181可在第一方向上形成於第一記憶體單元180以及第一傳導線115的相對側壁中的每一者上。第一絕緣圖案174可由相對的第一間隔物181包夾。
在示例性實施例中，第一記憶體單元行的相鄰者之間的空間可由第一間隔物181變窄，且因此第一氣隙174a可形成於第一絕緣圖案174中。第一氣隙174a可在第一記憶體單元行在第一方向上的相鄰者之間的第二方向上延伸。
第二絕緣圖案186可在第一方向上延伸，且可穿透第一以及第二交叉點單元陣列以及第二傳導線175。在示例性實施例中，第二間隔物282可在第二方向上形成於第一記憶體單元180、第二記憶體單元280以及第二傳導線175的相對側壁中的每一者上。第二絕緣圖案186可由相對的第二間隔物282包夾。
在示例性實施例中，第一記憶體單元列的相鄰者之間的空間或第二記憶體單元列的相鄰者之間的空間可由第二間隔物282變窄，且因此第二氣隙186a可形成於第二絕緣圖案186中。第二氣隙186a可在第一方向上延伸，且可通常在第三方向上鄰近第一交叉點單元陣列以及第二交叉點單元陣列。
第三絕緣圖案286可在第二方向上延伸，且可劃分第二交叉點單元陣列的第二記憶體單元行或將第二交叉點單元陣列的第二記憶體單元行相互絕緣。在示例性實施例中，第三間隔物281可在第一方向上形成於第二記憶體單元280以及第三傳導線255的相對側壁中的每一者上。第三絕緣圖案286可由相對的第三間隔物281包夾。
在示例性實施例中，第二記憶體單元行的相鄰者之間的空間可由第三間隔物281變窄，且因此第三氣隙286a可形成於第三絕緣圖案286中。第三氣隙286a可在第二記憶體單元行在第一方向上的相鄰者之間的在第二方向上延伸。
第一至第三氣隙174a、186a以及286a可相互交叉或相互連接。第一至第三氣隙174a、186a以及286a可包含（例如）氮化矽、氮氧化矽等。
如上所說明，根據一或多個示例性實施例，每一交叉點單元陣列中在水平方向上的熱干擾及/或干涉可因氣隙而減少及/或防止。另外，第一記憶體單元180以及第二記憶體單元280可具有Z形佈局，且因此亦可減少及/或防止在垂直方向上的熱干擾。
因此，可變電阻記憶體裝置可具有改良的及/或增強的操作可靠性。
圖53為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。
可變電阻記憶體裝置可與參看圖13至圖14所說明實質上相同或類似，惟可變電阻記憶體裝置可更包含氣隙除外。因此，相似參考數字指相似元件，且為了簡潔起見，以下可省略關於其的詳細描述。
參看圖53，如參看圖13以及圖14所說明，第一記憶體單元180a與第二記憶體單元280a在平面圖中可部分相互重疊。因此，當與圖51以及圖52的距離相比時，第一記憶體單元180a與第二記憶體單元280a之間的距離可減小。
當形成第一絕緣圖案176時，藉由控制間隙填充條件，第一氣隙176a可形成於第一絕緣圖案176中，其中甚至無間隔物。當形成第三絕緣圖案287時，第三氣隙287a可形成於第三絕緣圖案287中以在第二方向上延伸。
如參看圖52所說明，第二氣隙（未繪示）可進一步形成於第二絕緣圖案（未繪示）中以在第一方向上延伸，第二氣隙可通常鄰近第一以及第二交叉點單元陣列。
在根據示例性實施例的可變電阻記憶體裝置中，交叉點單元陣列的堆疊的記憶體單元可經安置以相互移位，且因此可改良及/或增強記憶體單元的操作可靠性，且可減少特性分佈。因此，可變電阻記憶體裝置可有效地應用於PRAM裝置、ReRAM裝置、MRAM裝置等中的一或多者。
在一些示例性實施例中，可變電阻圖案中的一或多者可包含硫族化物合金，例如，鍺-銻-碲（Ge-Sb-Te）、砷-銻-碲（As-Sb-Te）、錫-銻-碲（Sn-Sb-Te）或錫-銦-銻-碲（Sn-In-Sb-Te）、砷-鍺-銻-碲（As-Ge-Sb-Te）。替代地，可變電阻圖案中的一或多者可包含第VA族中的元素-銻-碲，例如，鉭-銻-碲（Ta-Sb-Te）、鈮-銻-碲（Nb-Sb-Te）或釩-銻-碲（V-Sb-Te），或第VA族中的元素-銻-硒，例如，鉭-銻-硒（Ta-Sb-Se）、鈮-銻-硒（Nb-Sb-Se）或釩-銻-硒（V-Sb-Se）。另外，可變電阻圖案中的一或多者可包含第VIA族中的元素-銻-碲，例如，鎢-銻-碲（W-Sb-Te）、鉬-銻-碲（Mo-Sb-Te）或鉻-銻-碲（Cr-Sb-Te），或第VIA族中的元素-銻-硒，例如，鎢-銻-硒（W-Sb-Se）、鉬-銻-硒（Mo-Sb-Se）或鉻-銻-硒（Cr-Sb-Se）。
雖然可變電阻圖案中的一或多者在以上經描述為主要由三元相變硫族化物合金形成，但可變電阻圖案中的一或多者的硫族化物合金可選自二元相變硫族化物合金或四元相變硫族化物合金。實例二元相變硫族化物合金可包含Ga-Sb、In-Sb、In-Se、Sb2-Te3或Ge-Te合金中的一或多者；實例四元相變硫族化物合金可包含（例如）Ag-In-Sb-Te、(Ge-Sn)-Sb-Te、Ge-Sb-(Se-Te)或Te81-Ge15-Sb2-S2合金中的一或多者。
前述內容說明示例性實施例且不應解釋為限制其。儘管已描述少數示例性實施例，但熟習此項技術者將易於瞭解，在不實質上脫離本發明概念的新穎教示以及優點的情況下，許多修改在示例性實施例中是可能的。因此，所有此等修改意欲包含於如申請專利範圍中所界定的本發明概念的範疇內。在申請專利範圍中，手段加功能條款（means-plus-function clause）意欲涵蓋在本文中描述為執行所述功能的結構，且不僅涵蓋結構等效物且亦涵蓋等效結構。因此，應理解，前述內容說明各種示例性實施例，但不應解釋為限於所揭露的具體示例性實施例，且對所揭露示例性實施例以及其他示例性實施例的修改意欲包括在所附申請專利範圍的範疇內。
10‧‧‧閘絕緣圖案 20‧‧‧閘電極 30‧‧‧閘罩幕 40‧‧‧閘結構 50‧‧‧閘間隔物 60、570‧‧‧第一絕緣夾層 65‧‧‧第一接觸插塞 67‧‧‧第一佈線 70、595‧‧‧第二絕緣夾層 75‧‧‧第二接觸插塞 77‧‧‧第二佈線 80、660‧‧‧第三絕緣夾層 85‧‧‧第三接觸插塞 100、300、500‧‧‧基底 102‧‧‧隔離層 105‧‧‧雜質區域 107‧‧‧下部絕緣層 110‧‧‧第一傳導層 115、115a、310、510‧‧‧第一傳導線 120、330‧‧‧第一下部電極層 125、125a、335‧‧‧第一下部電極 130、370、550‧‧‧第一選擇材料層 135、135a、135b、375、555‧‧‧第一選擇圖案 140、360‧‧‧第一中間電極層 141‧‧‧第一犧牲層 143‧‧‧第一犧牲圖案 145、145a、365、540‧‧‧第一中間電極 146、336‧‧‧第一間隔物層 148、148a、181、337、530‧‧‧第一間隔物 148b、228、282、420、610‧‧‧第二間隔物 150、156、350‧‧‧第一可變電阻材料層 152、152a、387‧‧‧第一絕緣層 152b、232、490‧‧‧第二絕緣層 154、154a、525‧‧‧第一孔洞 154b、605‧‧‧第二孔洞 155、155a、158、355、535‧‧‧第一可變電阻圖案 159、339‧‧‧第一凹座 160、380、560‧‧‧第一上部電極層 162‧‧‧第一罩幕圖案 164、165、165a、385、565‧‧‧第一上部電極 170‧‧‧第二傳導層 172、325‧‧‧第一開口 173、174、176、305、505‧‧‧第一絕緣圖案 174a、176a‧‧‧第一氣隙 175、175a、393、590‧‧‧第二傳導線 180、180a、180b、180c、390、580‧‧‧第一記憶體單元 182‧‧‧第二開口 185、186、395‧‧‧第二絕緣圖案 186a‧‧‧第二氣隙 200‧‧‧第二下部電極層 205、205a、410‧‧‧第二下部電極 210、460、640‧‧‧第二選擇材料層 215、215a、215b、465、645‧‧‧第二選擇圖案 220、450‧‧‧第二中間電極層 221‧‧‧第二犧牲層 223‧‧‧第二犧牲圖案 225、225a、455、630‧‧‧第二中間電極 228a、281‧‧‧第三間隔物 228b‧‧‧第四間隔物 230、440‧‧‧第二可變電阻材料層 232a‧‧‧第三絕緣層 232b‧‧‧第四絕緣層 235、235a、238、445、620‧‧‧第二可變電阻圖案 240、470、650‧‧‧第二上部電極層 245、245a、248、475、655‧‧‧第二上部電極 250‧‧‧第三傳導層 255、255a、495、690‧‧‧第三傳導線 260‧‧‧第二罩幕圖案 261‧‧‧上部絕緣層 270‧‧‧第三開口 280、280a、280b、280c、480、680‧‧‧第二記憶體單元 285、286、497、287‧‧‧第三絕緣圖案 286a、287a‧‧‧第三氣隙 320、520‧‧‧第一下部絕緣層 340‧‧‧第一填充絕緣圖案 400、600‧‧‧第二下部絕緣層 430‧‧‧第二填充絕緣圖案 695‧‧‧第四絕緣夾層
自結合隨附圖式進行的以下詳細描述，將更清晰地理解示例性實施例。圖1至圖53表示如本文中所描述的非限制性示例性實施例。 圖1為說明根據示例性實施例的可變電阻記憶體裝置的平面圖。 圖2以及圖3為圖1中繪示的可變電阻記憶體裝置的橫截面圖。 圖4至圖11為說明根據示例性實施例的製造可變電阻記憶體裝置的方法的階段的橫截面圖。 圖12為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。 圖13為說明根據示例性實施例的另一可變電阻記憶體裝置的平面圖。 圖14為圖13中繪示的可變電阻記憶體裝置的橫截面圖。 圖15以及圖16為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。 圖17至圖27為說明根據示例性實施例的製造可變電阻記憶體裝置的另一方法的階段的橫截面圖。 圖28以及圖29為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。 圖30以及圖31為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。 圖32A以及圖32B至圖40A以及圖40B為說明根據示例性實施例的製造可變電阻記憶體裝置的另一方法的階段的橫截面圖。 圖41以及圖42為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。 圖43A以及圖43B至圖50A以及圖50B為說明根據示例性實施例的製造可變電阻記憶體裝置的另一方法的階段的橫截面圖。 圖51以及圖52為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。 圖53為說明根據示例性實施例的另一可變電阻記憶體裝置的橫截面圖。
115‧‧‧第一傳導線
175‧‧‧第二傳導線
180‧‧‧第一記憶體單元
255‧‧‧第三傳導線
280‧‧‧第二記憶體單元

Claims (25)

  1. 一種可變電阻記憶體裝置，包括： 第一傳導線，其在基底上沿第一方向配置，所述第一傳導線中的每一者在與所述第一方向交叉的第二方向上延伸，且所述第一方向以及所述第二方向平行於所述基底的上表面； 第二傳導線，其在所述第一傳導線上沿所述第二方向配置，所述第二傳導線中的每一者在所述第一方向上延伸； 第三傳導線，其在所述第二傳導線上沿所述第一方向配置，所述第三傳導線中的每一者在所述第二方向上延伸； 第一記憶體單元，在所述第一傳導線與所述第二傳導線之間，所述第一記憶體單元在所述第一傳導線與所述第二傳導線在第三方向上重疊的區域，所述第三方向實質上垂直於所述基底的所述上表面，且所述第一記憶體單元中的每一者包含第一可變電阻圖案以及第一選擇圖案；以及 第二記憶體單元，在所述第二傳導線與所述第三傳導線之間，所述第二記憶體單元在所述第二傳導線與所述第三傳導線在所述第三方向上重疊的區域，且所述第二記憶體單元中的每一者包含第二可變電阻圖案以及第二選擇圖案，其中 所述第二記憶體單元中的至少一者自在平面圖中的所述第一方向上或所述第二方向上的所述第一記憶體單元中的最靠近者移位。
  2. 如申請專利範圍第1項所述的可變電阻記憶體裝置，其中所述第二記憶體單元自所述第一記憶體單元移位所述第一記憶體單元中的每一者的寬度。
  3. 如申請專利範圍第1項所述的可變電阻記憶體裝置，其中所述第二記憶體單元中的至少一者的下表面與在所述第三方向上的所述第一記憶體單元中的所述最靠近者的上表面部分重疊。
  4. 如申請專利範圍第1項所述的可變電阻記憶體裝置，其中 在所述第一方向上配置的多個所述第一記憶體單元界定第一記憶體單元列； 在所述第一方向上配置的多個所述第二記憶體單元界定第二記憶體單元列；且 在所述平面圖中，所述第一記憶體單元列的所述多個第一記憶體單元在所述第二記憶體單元列的所述多個第二記憶體單元之間。
  5. 如申請專利範圍第1項所述的可變電阻記憶體裝置，其中 所述第一記憶體單元中的每一者更包含在所述第一可變電阻圖案與所述第一選擇圖案之間的第一中間電極；且 所述第二記憶體單元中的每一者更包含在所述第二可變電阻圖案與所述第二選擇圖案之間的第二中間電極。
  6. 如申請專利範圍第5項所述的可變電阻記憶體裝置，其中 所述第一可變電阻圖案在所述平面圖中具有小於所述第一中間電極的面積的面積；且 所述第二可變電阻圖案在所述平面圖中具有小於所述第二中間電極的面積的面積。
  7. 如申請專利範圍第6項所述的可變電阻記憶體裝置，更包括： 在所述第一可變電阻圖案以及所述第二可變電阻圖案中的每一者的側壁上的間隔物。
  8. 如申請專利範圍第5項所述的可變電阻記憶體裝置，其中 所述第一選擇圖案在所述平面圖中具有小於所述第一中間電極的面積的面積；且 所述第二選擇圖案在所述平面圖中具有小於所述第二中間電極的面積的面積。
  9. 如申請專利範圍第5項所述的可變電阻記憶體裝置，其中 所述第一可變電阻圖案在所述第一選擇圖案上；且 所述第二可變電阻圖案在所述第二選擇圖案上。
  10. 如申請專利範圍第9項所述的可變電阻記憶體裝置，其中 所述第一記憶體單元中的每一者更包含第一上部電極以及第一下部電極，所述第一上部電極在所述第一可變電阻圖案與所述第二傳導線中的對應者之間，且所述第一下部電極在所述第一選擇圖案與所述第一傳導線中的對應者之間；且 所述第二記憶體單元中的每一者更包含第二上部電極以及第二下部電極，所述第二上部電極在所述第二可變電阻圖案與所述第三傳導線中的對應者之間，且所述第二下部電極在所述第二選擇圖案與所述第二傳導線中的對應者之間。
  11. 如申請專利範圍第5項所述的可變電阻記憶體裝置，其中 所述第一選擇圖案在所述第一可變電阻圖案上；且 所述第二選擇圖案在所述第二可變電阻圖案上。
  12. 如申請專利範圍第11項所述的可變電阻記憶體裝置，其中 所述第一記憶體單元中的每一者更包含第一上部電極以及第一下部電極，所述第一上部電極在所述第一選擇圖案與所述第二傳導線中的對應者之間，且所述第一下部電極在所述第一可變電阻圖案與所述第一傳導線中的對應者之間；且 所述第二記憶體單元中的每一者更包含第二上部電極以及第二下部電極，所述第二上部電極在所述第二選擇圖案與所述第三傳導線中的對應者之間，且所述第二下部電極在所述第二可變電阻圖案與所述第二傳導線中的對應者之間。
  13. 一種可變電阻記憶體裝置，包括： 第一傳導線，其在基底上沿第一方向配置，所述第一傳導線中的每一者在與所述第一方向交叉的第二方向上延伸，且所述第一方向以及所述第二方向平行於所述基底的上表面； 第二傳導線，其在所述第一傳導線上沿所述第二方向配置，所述第二傳導線中的每一者在所述第一方向上延伸； 第三傳導線，其在所述第二傳導線上沿所述第一方向配置，所述第三傳導線中的每一者在所述第二方向上延伸； 第一記憶體單元，在所述第一傳導線與所述第二傳導線之間，所述第一記憶體單元在所述第一與第二傳導線在第三方向上重疊的區域，所述第三方向實質上垂直於所述基底的所述上表面，且所述第一記憶體單元中的每一者包含第一可變電阻圖案；以及 第二記憶體單元，在所述第二傳導線與所述第三傳導線之間，所述第二記憶體單元在所述第二傳導線與所述第三傳導線在所述第三方向上重疊的區域，且所述第二記憶體單元中的每一者包含第二可變電阻圖案， 其中所述第二記憶體單元在所述第三方向上不重疊所述第一記憶體單元。
  14. 如申請專利範圍第13項所述的可變電阻記憶體裝置，其中所述第一可變電阻圖案以及所述第二可變電阻圖案包含GST、具有鍺-碲以及銻-碲的超晶格、IST或BST。
  15. 如申請專利範圍第14項所述的可變電阻記憶體裝置，其中 所述第一記憶體單元中的每一者更包含第一選擇圖案；且 所述第二記憶體單元中的每一者更包含第二選擇圖案。
  16. 如申請專利範圍第15項所述的可變電阻記憶體裝置，其中所述第一選擇圖案以及所述第二選擇圖案包含雙向定限開關（OTS）材料。
  17. 如申請專利範圍第16項所述的可變電阻記憶體裝置，其中所述第一選擇圖案以及所述第二選擇圖案包含AsTeGeSiIn或AsTeGeSiSbS。
  18. 一種可變電阻記憶體裝置，包括： 第一傳導線，其在基底上沿第一方向配置，所述第一傳導線中的每一者在與所述第一方向交叉的第二方向上延伸，且所述第一方向以及所述第二方向平行於所述基底的上表面； 第二傳導線，其在所述第一傳導線上沿所述第二方向配置，所述第二傳導線中的每一者在所述第一方向上延伸； 第三傳導線，其在所述第二傳導線上沿所述第一方向配置，所述第三傳導線中的每一者在所述第二方向上延伸； 第一記憶體單元，在所述第一傳導線與所述第二傳導線之間，所述第一記憶體單元在所述第一傳導線與所述第二傳導線在第三方向上重疊的區域，所述第三方向實質上垂直於所述基底的所述上表面，且所述第一記憶體單元中的每一者包含第一可變電阻圖案以及第一選擇圖案；以及 第二記憶體單元，在所述第二傳導線與所述第三傳導線之間，所述第二記憶體單元在所述第二傳導線與所述第三傳導線在所述第三方向上重疊的區域，且所述第二記憶體單元中的每一者包含第二可變電阻圖案以及第二選擇圖案， 其中所述第二記憶體單元中的至少一者的下表面的一部分在所述第三方向上與所述第一記憶體單元中的至少一者的上表面的一部分重疊。
  19. 如申請專利範圍第18項所述的可變電阻記憶體裝置，其中所述第一記憶體單元中的所述至少一者的所述上表面的重疊的所述部分在平面圖中小於或等於所述第一記憶體單元中的每一者的面積的一半。
  20. 如申請專利範圍第18項所述的可變電阻記憶體裝置，其中 所述第一記憶體單元中的每一者更包含接觸所述第一選擇圖案或所述第一可變電阻圖案的第一下部電極；且 所述第二記憶體單元中的每一者更包含接觸所述第二選擇圖案或所述第二可變電阻圖案的第二下部電極。
  21. 一種半導體裝置，包括： 多個記憶體單元，其按多個列以及多個行配置於基底的表面上，多個列的所述記憶體單元在平行於所述基底的所述表面的第一方向上配置且多個行的所述記憶體單元在平行於所述基底的所述表面的第二方向上配置，所述多個列的記憶體單元中的至少第一者包含多個上部記憶體單元以及多個下部記憶體單元，所述多個上部記憶體單元配置於在第三方向上距所述基底的所述表面第一距離處，且所述多個下部記憶體單元配置於在所述第三方向上距所述基底的所述表面第二距離處；其中 所述第一方向、所述第二方向與所述第三方向相互垂直， 在所述第三方向上，所述多個上部記憶體單元不與所述多個下部記憶體單元對準，且 所述第一距離大於所述第二距離。
  22. 如申請專利範圍第21項所述的半導體裝置，其中所述多個上部記憶體單元與所述多個下部記憶體單元交替地在所述第二方向上配置。
  23. 如申請專利範圍第22項所述的半導體裝置，其中所述多個上部記憶體單元至多僅部分在所述第三方向上與所述多個下部記憶體單元重疊。
  24. 如申請專利範圍第22項所述的半導體裝置，其中 所述多個上部記憶體單元在所述第二方向上相互間隔開所述多個下部記憶體單元中的第一者的寬度；且 所述多個下部記憶體單元在所述第二方向上相互間隔開所述多個上部記憶體單元中的第一者的寬度。
  25. 如申請專利範圍第21項所述的半導體裝置，更包括： 在所述第二方向上配置的多個第一傳導線，所述多個第一傳導線中的每一者接觸所述多個下部記憶體單元當中的對應的下部記憶體單元，且所述多個第一傳導線中的每一者在所述第一方向上延伸； 第二傳導線，其在所述多個上部記憶體單元與所述多個下部記憶體單元之間沿所述第二方向延伸，所述第二傳導線接觸所述多個上部記憶體單元以及所述多個下部記憶體單元；以及 在所述第二方向上配置的多個第三傳導線，所述多個第三傳導線中的每一者接觸所述多個上部記憶體單元當中的對應的上部記憶體單元，且所述多個第三傳導線中的每一者在所述第一方向上延伸。
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