KR102232512B1 - 저항변화 메모리 소자 및 이를 포함하는 메모리 장치 - Google Patents

저항변화 메모리 소자 및 이를 포함하는 메모리 장치 Download PDF

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Abstract

본 기술의 일 실시예에 의한 저항변화 메모리 소자는 제 1 전극, 제 1 전극 상에 형성되는 제 1 접착층, 제 1 접착층 상에 형성되는 데이터 저장 노드, 데이터 저장 노드 상에 형성되는 제 2 접착층, 제 2 접착층 상에 형성되는 도전층, 도전층 상에 형성되는 식각 저지층 및 식각 저지층 상에 형성되는 제 2 전극을 포함하도록 구성될 수 있다.

Description

저항변화 메모리 소자 및 이를 포함하는 메모리 장치{Resistance Variable Memory Device and Apparatus Having the Same}
본 발명은 반도체 장치에 관한 것으로, 보다 구체적으로는 저항변화 메모리 소자 및 이를 포함하는 메모리 장치에 관한 것이다.
상변화 램(PRAM), 저항 램(ReRAM) 등과 같은 저항변화 메모리 장치는 데이터 저장물질의 저항 상태에 따라 정보 저장 상태가 결정된다. 저항변화 메모리 장치에서는 데이터 저장물질이 요구되는 저항상태를 갖질 수 있는 프로그램 전류를 인가하여 프로그램을 수행한다.
저항변화 메모리 장치의 동작 전류는 다양한 요인에 의해 결정될 수 있다.
동작 전류의 증가는 전력 소모의 증가를 가져오며, 따라서 저항변화 메모리 장치는 낮은 동작 전류로 동작하도록 설계될 것이 요구된다.
본 기술의 실시예는 동작 전류를 감소시킬 수 있는 저항변화 메모리 소자 및 이를 포함하는 메모리 장치를 제공한다.
본 기술의 일 실시예에 의한 저항변화 메모리 소자는 제 1 전극; 상기 제 1 전극 상에 형성되는 제 1 접착층; 상기 제 1 접착층 상에 형성되는 데이터 저장 노드; 상기 데이터 저장 노드 상에 형성되는 제 2 접착층; 상기 제 2 접착층 상에 형성되는 도전층; 상기 도전층 상에 형성되는 식각 저지층; 및 상기 식각 저지층 상에 형성되는 제 2 전극;을 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 저항변화 메모리 소자는 제 1 전극; 상기 제 1 전극 상에 형성되는 데이터 저장 노드; 상기 데이터 저장 노드 상에 형성되는 접착층; 상기 접착층 상에 형성되는 도전층; 상기 도전층 상에 형성되는 식각 저지층; 및 상기 식각 저지층 상에 형성되는 제 2 전극;을 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 저항변화 메모리 장치는 제 1 배선과 제 2 배선 간에 전기적으로 접속되며, 상기 제 1 배선의 수직 상부에 상기 제 1 배선과 전기적으로 접속되도록 형성되는 제 1 스위칭 구조체와, 상기 제 1 스위칭 구조체의 수직 상부에 상기 제 1 스위칭 구조체 및 상기 제 2 배선과 전기적으로 접속되도록 형성되는 제 1 저항변화 메모리 소자를 포함하는 제 1 셀; 및 상기 제 2 배선과 제 3 배선 간에 전기적으로 접속되며, 상기 제 2 배선의 수직 상부에 상기 제 2 배선과 전기적으로 접속되는 제 2 저항변화 메모리 소자와, 상기 제 2 저항변화 메모리 소자의 수직 상부에 상기 제 2 저항변화 메모리 소자 및 상기 제 3 배선과 전기적으로 접속되도록 형성되는 제 2 스위칭 구조체를 포함하는 제 2 셀;을 포함하도록 구성되고, 상기 제 1 저항변화 메모리 소자 및 상기 제 2 저항변화 메모리 소자 각각은, 제 1 전극; 상기 제 1 전극 상에 형성되는 제 1 접착층; 상기 제 1 접착층 상에 형성되는 데이터 저장 노드; 상기 데이터 저장 노드 상에 형성되는 제 2 접착층; 상기 제 2 접착층 상에 형성되는 도전층; 상기 도전층 상에 형성되는 식각 저지층; 및 상기 식각 저지층 상에 형성되는 제 2 전극;을 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 저항변화 메모리 장치는 제 1 배선과 제 2 배선 간에 전기적으로 접속되며, 상기 제 1 배선의 수직 상부에 상기 제 1 배선과 전기적으로 접속되도록 형성되는 제 1 저항변화 메모리 소자와, 상기 제 1 저항변화 메모리 소자의 수직 상부에 상기 제 1 저항변화 메모리 소자 및 상기 제 2 배선과 전기적으로 접속되도록 형성되는 제 1 스위칭 구조체를 포함하는 제 1 셀; 및 상기 제 2 배선과 제 3 배선 간에 전기적으로 접속되며, 상기 제 2 배선의 수직 상부에 상기 제 2 배선과 전기적으로 접속되는 제 2 저항변화 메모리 소자와, 상기 제 2 저항변화 메모리 소자의 수직 상부에 상기 제 2 저항변화 메모리 소자 및 상기 제 3 배선과 전기적으로 접속되도록 형성되는 제 2 스위칭 구조체를 포함하는 제 2 셀;을 포함하도록 구성되고, 상기 제 1 저항변화 메모리 소자 및 상기 제 2 저항변화 메모리 소자 각각은, 제 1 전극; 상기 제 1 전극 상에 형성되는 제 1 접착층; 상기 제 1 접착층 상에 형성되는 데이터 저장 노드; 상기 데이터 저장 노드 상에 형성되는 제 2 접착층; 상기 제 2 접착층 상에 형성되는 도전층; 상기 도전층 상에 형성되는 식각 저지층; 및 상기 식각 저지층 상에 형성되는 제 2 전극;을 포함하도록 구성될 수 있다.
본 기술에 의하면 데이터 저장 노드와 인접 레이어 간의 계면저항을 낮추어 저항변화 메모리 장치의 초기 저항, 셋 저항을 낮출 수 있고, 이에 따라 동작 전류를 감소시킬 수 있다.
또한, 데이터 저장 노드와 금속층 간의 계면에 낮은 에너지 장벽이 형성되도록 하여 데이터 저장 노드와 인접 레이어 간의 계면 저항을 더욱 낮출 수 있다.
도 1은 일 실시예에 의한 저항변화 메모리 소자의 구성도이다.
도 2는 데이터 저장 노드와 인접 레이어 간의 계면 저항 간의 관계를 설명하기 위한 도면이다.
도 3은 금속의 일함수를 설명하기 위한 도면이다.
도 4는 일 실시예에 의한 저항변화 메모리 소자의 구성도이다.
도 5 및 도 6은 일 실시예에 의한 저항변화 메모리 장치의 셀 어레이 구조를 설명하기 위한 도면이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 저항변화 메모리 소자의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 저항변화 메모리 소자(10)는 제 1 전극(101), 제 1 접착층(103), 데이터 저장 노드(105), 제 2 접착층(107), 도전층(109), 식각 저지층(111) 및 제 2 전극(113)이 일 방향으로 적층된 구조를 가질 수 있다.
데이터 저장 노드(105)는 제 1 비저항을 갖는 상변화 물질을 이용하여 형성할 수 있다. 그리고, 제 1 접착층(103) 및 제 2 접착층(107)은 제 1 비저항보다 낮은 제 2 비저항을 갖는 상변화 물질을 이용하여 형성할 수 있다.
일 실시예에서, 데이터 저장 노드(105)는 제 1 농도로 도핑된 상변화 물질층일 수 있다. 그리고 제 1 접착층(103) 및 제 2 접착층(107)은 도핑되지 않은 상변화 물질층, 또는 제 1 농도보다 낮은 제 2 농도로 도핑된 상변화 물질층일 수 있다. 데이터 저장 노드(105), 제 1 접착층(103) 및 제 2 접착층(107) 각각은 저마늄(Ge), 안티몬(Sb) 및 텔루륨(Te) 중에서 선택된 적어도 두 종류의 원소의 조합에 의해 형성할 수 있다. 또한, 제 1 접착층(103) 및 제 2 접착층(107)의 도펀트로는 질소(N), 탄소(C) 또는 이들이 조합된 원소 중에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
도전층(109)은 금속물질을 이용하여 형성할 수 있다. 일 실시예에서, 도전층(109)은 일함수가 기 설정된 범위 내의 값을 갖는 금속물질을 이용하여 형성할 수 있다. 예를 들어, 도전층(109)은 일함수가 4eV 이상, 바람직하게는 4~6eV인 알루미늄(Al), 티타늄(Ti), 텅스텐(W), 금(Pt), 니켈(Ni) 등과 같은 금속물질을 이용하여 형성할 수 있다.
식각 저지층(111)은 탄소(C)가 함유된 물질을 이용하여 형성할 수 있다. 식각 저지층(111)은 저항변화 메모리 소자(10)의 패터닝 공정시 데이터 저장 노드(105)에 대한 식각 손상을 방지할 수 있다.
데이터 저장 노드(105)와 인접 레이어 간의 계면 저항 간의 관계를 도 2를 참조하여 설명하면 다음과 같다.
데이터 저장 노드(105)가 제 1 저항(Rcell)을 가지며, 인접 레이어와의 계면 저항이 각각 제 2 저항(Rc)인 경우 전체 저항(RT)은 하기와 같이 나타내어질 수 있다.
[수학식 1]
Figure 112015081399741-pat00001
저항(R)은 해당 레이어의 단위 면적(A)에 대한 비저항(ρ)의 비율에 높이(l)를 곱한 값((ρ/A)*l)으로 정의되므로, [수학식 1]는 [수학식 2]와 같이 표현될 수 있다.
[수학식 2]
Figure 112015081399741-pat00002
결국, 데이터 저장 노드(105)의 사이즈가 일정할 때, 전체 저항(RT)은 계면의 비저항(ρc)에 큰 영향을 받음을 알 수 있다.
따라서, 일 실시예에 의한 저항변화 메모리 소자(10)는 데이터 저장 노드(105)와 인접 레이어 사이에 낮은 비저항을 갖는 제 1 접착층(103) 및 제 2 접착층(107)을 삽입하여, 저항변화 메모리 소자(10)의 전체 저항(RT)을 낮출 수 있도록 구성된다.
저항변화 메모리 소자(10)에 대한 셋(set) 또는 리셋(reset)로 변화시키는 프로그램 동작시, 데이터 저장 노드(105)는 제 1 및 제 2 접착층(103, 107)에 비하여 높은 비저항을 가지므로 낮은 전류로 프로그램이 가능하다. 또한, 제 1 및 제 2 접착층(103, 107)에 의해 계면 저항을 낮추었으므로 낮은 구동 전압으로 동작이 가능하다.
더욱이, 본 실시예에 의한 저항변화 메모리 소자(10)는 제 2 접착층(107)과 식각 저지층(111) 사이에 일함수가 큰 금속물질을 이용하여 형성한 도전층(109)이 개재된다.
도 3은 금속의 일함수를 설명하기 위한 도면이다.
금속의 일함수는 고유의 특성이며, 도 3을 참조하면, 알루미늄(Al), 티타늄(Ti), 텅스텐(W), 금(Pt), 니켈(Ni) 등은 일함수가 4eV 이상인 특성을 갖는다.
금속과 반도체 간의 접합 계면에서 에너지 장벽의 높이는 금속의 일함수가 높을수록 낮아지는 특징이 있다.
본 실시예에서와 같이, 반도체층인 제 2 접착층(107)과 제 2 전극(113) 사이, 바람직하게는 제 2 접착층(107)과 식각 저지층(109) 사이에 일함수가 큰 금속물질, 예를 들어 4~6eV의 일함수를 갖는 도전층(109)을 형성함에 따라, 제 2 접착층(107)과 도전층(109) 간의 에너지 장벽을 낮출 수 있어, 계면 저항을 더욱 낮추게 되는 효과를 얻을 수 있다.
일 실시예에서, 제 1 접착층(103) 및 제 2 접착층(107)은 20~80Å의 두께로 형성할 수 있고, 데이터 저장 노드(105)는 400~500Å의 두께로 형성할 수 있으며, 도전층(109)은 20~50Å의 두께로 형성할 수 있다.
도 4는 일 실시예에 의한 저항변화 메모리 소자의 구성도이다.
도 4에 도시한 저항변화 메모리 소자(20)는 제 1 전극(201), 데이터 저장 노드(203), 접착층(205), 도전층(207), 식각 저지층(209) 및 제 2 전극(211)을 포함할 수 있다.
데이터 저장 노드(203)는 제 1 비저항을 갖는 상변화 물질을 이용하여 형성할 수 있다. 그리고, 접착층(205)은 제 1 비저항보다 낮은 제 2 비저항을 갖는 상변화 물질을 이용하여 형성할 수 있다.
일 실시예에서, 데이터 저장 노드(203)는 제 1 농도로 도핑된 상변화 물질층일 수 있다. 그리고 접착층(205)은 도핑되지 않은 상변화 물질층, 또는 제 1 농도보다 낮은 제 2 농도로 도핑된 상변화 물질층일 수 있다. 데이터 저장 노드(203), 접착층(205) 각각은 저마늄(Ge), 안티몬(Sb) 및 텔루륨(Te) 중에서 선택된 적어도 두 종류의 원소의 조합에 의해 형성할 수 있다. 또한, 접착층(205)의 도펀트로는 질소(N), 탄소(C) 또는 이들이 조합된 원소 중에서 선택될 수 있으나, 이에 한정되는 것은 아니다.
도전층(207)은 금속물질을 이용하여 형성할 수 있다. 일 실시예에서, 도전층(207)은 일함수가 기 설정된 범위 내의 값을 갖는 금속물질을 이용하여 형성할 수 있다. 예를 들어, 도전층(109)은 일함수가 4eV 이상, 바람직하게는 4~6eV인 알루미늄(Al), 티타늄(Ti), 텅스텐(W), 금(Pt), 니켈(Ni) 등과 같은 금속물질을 이용하여 형성할 수 있다.
식각 저지층(209)은 탄소(C)가 함유된 물질을 이용하여 형성할 수 있다. 식각 저지층(209)은 저항변화 메모리 소자(20)의 패터닝 공정시 데이터 저장 노드(203)에 대한 식각 손상을 방지할 수 있다.
본 실시예에 의한 저항변화 메모리 소자(20)는 데이터 저장 노드(203)와 인접 레이어 사이에 낮은 비저항을 갖는 접착층(205)을 삽입하여, 저항변화 메모리 소자(20)의 전체 저항을 낮출 수 있도록 구성된다.
또한, 접착층(205)과 식각 저지층(209) 사이에 일함수가 큰, 예를 들어 4~6eV의 일함수를 갖는 도전층(207)을 형성함에 따라, 접착층(205)과 도전층(207) 간의 에너지 장벽을 낮출 수 있어, 계면 저항을 더욱 낮추게 되는 효과를 얻을 수 있다.
일 실시예에서, 접착층(205)은 20~80Å의 두께로 형성할 수 있고, 데이터 저장 노드(203)는 400~500Å의 두께로 형성할 수 있으며, 도전층(207)은 20~50Å의 두께로 형성할 수 있다.
도 1 또는 도 4에 도시한 저항변화 메모리 소자(10, 20)는 다양한 형태의 어레이 구조로 레이아웃되어 메모리 장치를 구성할 수 있다.
도 5 및 도 6은 일 실시예에 의한 저항변화 메모리 장치의 셀 어레이 구조를 설명하기 위한 도면이다.
먼저, 도 5를 참조하면, 제 1 배선(E11)의 수직 상부에 제 1 배선(E11)과 전기적으로 접속되도록 제 1 스위칭 구조체(303)가 형성될 수 있다. 제 1 스위칭 구조체(303)의 수직 상부로, 제 1 스위칭 구조체(303)와 전기적으로 접속되는 제 1 저항변화 메모리 소자(301)가 형성될 수 있다. 제 1 스위칭 구조체(303)와 제 1 저항변화 메모리 소자(301)는 제 1 셀(C11)을 이룬다.
제 1 저항변화 메모리 소자(301)는 그 수직 상부에 형성되는 제 2 배선(E12)에 전기적으로 접속될 수 있다.
제 2 배선(E12)의 수직 상부에는 제 2 배선(E12)과 전기적으로 접속되는 제 2 저항변화 메모리 소자(311)가 형성될 수 있다. 제 2 저항변화 메모리 소자(311)의 수직 상부에는 제 2 저항변화 메모리 소자(311)와 전기적으로 접속되는 제 2 스위칭 구조체(313)가 형성될 수 있다. 제 2 스위칭 구조체(313)는 그 수직 상부에 형성되는 제 3 배선(E13)에 전기적으로 접속될 수 있다. 제 2 저항변화 메모리 소자(311)와 제 2 스위칭 구조체(313)는 제 2 셀(C12)을 이룬다.
제 1 및 제 2 스위칭 구조체(303, 313) 각각은 오보닉 스위치, 다이오드, 트랜지스터 중 어느 하나일 수 있다. 또한, 스위칭 구조체를 트랜지스터로 채택하는 경우, 트랜지스터는 수직 채널 트랜지스터, 수평 채널 트랜지스터 등 다양한 구조의 트랜지스터 중 어느 하나가 될 수 있다.
도 5에 도시한 저항변화 메모리 장치는 제 2 배선(E12)을 기준으로 제 1 셀(C11)과 제 2 셀(C12)이 대칭 구조를 갖는다. 따라서, 제 2 배선(E12)을 공통 비트라인으로 사용하여 제 1 및 제 2 저항변화 메모리 소자(301, 311)에 동시에 데이터를 기록할 수 있다. 이 경우, 제 1 배선(E11) 및 제 3 배선(E13)은 각각 제 1 워드라인 및 제 2 워드라인으로 작용할 수 있다.
도 6을 참조하면, 제 1 배선(E21)과 전기적으로 접속되도록 제 1 저항변화 메모리 소자(401)가 형성될 수 있다. 제 1 저항변화 메모리 소자(401)의 수직 상부로, 제 1 저항변화 메모리 소자(401)와 전기적으로 접속되는 제 1 스위칭 구조체(403)가 형성될 수 있다. 제 1 스위칭 구조체(403)와 제 1 저항변화 메모리 소자(401)는 제 1 셀(C21)을 이룬다.
제 1 스위칭 구조체(403)는 그 수직 상부에 형성되는 제 2 배선(E22)에 전기적으로 접속될 수 있다.
제 2 배선(E22)의 수직 상부에는 제 2 배선(E22)과 전기적으로 접속되는 제 2 저항변화 메모리 소자(411)가 형성될 수 있다. 제 2 저항변화 메모리 소자(411)의 수직 상부에는 제 2 저항변화 메모리 소자(411)와 전기적으로 접속되는 제 2 스위칭 구조체(413)가 형성될 수 있다. 제 2 스위칭 구조체(413)는 그 수직 상부에 형성되는 제 3 배선(E23)에 전기적으로 접속될 수 있다. 제 2 저항변화 메모리 소자(411)와 제 2 스위칭 구조체(413)는 제 2 셀(C22)을 이룬다.
제 1 및 제 2 스위칭 구조체(403, 413) 각각은 오보닉 스위치, 다이오드, 트랜지스터 중 어느 하나일 수 있다. 또한, 스위칭 구조체를 트랜지스터로 채택하는 경우, 트랜지스터는 수직 채널 트랜지스터, 수평 채널 트랜지스터 등 다양한 구조의 트랜지스터 중 어느 하나가 될 수 있다.
도 6의 구조에서는 제 1 및 제 2 스위치 구조체(403, 413)의 정류 방향이 같기 때문에, 한 번의 프로그래밍 동작으로 제 1 및 제 2 저항변화 메모리 소자(401, 403) 중 어느 하나에 데이터를 기록할 수 있다. 제 1 셀(C21)에 프로그램을 수행하는 경우 제 1 배선(E21)은 제 1 비트라인으로 작용하고 공통배선인 제 2 배선(E22)은 워드라인으로 작용할 수 있다. 제 2 셀(C22)에 프로그램을 수행하는 경우 공통배선인 제 2 배선(E22)은 비트라인으로 작용하고 제 3 배선(E23)은 워드라인으로 작용할 수 있다.
이상에서는 각 셀이 크로스 포인트 타입으로 수직 적층된 경우에 대해 설명하였으나, 이에 한정되는 것은 아니다. 저항변화 메모리 장치는 도 1 또는 제 4에 도시한 저항변화 메모리 소자를 이용하여 단층으로도 형성할 수 있으며, 도 5 또는 도 6에 도시한 구조 외의 다른 수직 적층 구조로 형성할 수도 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10, 20, 301, 311, 401, 411 : 저항변화 메모리 소자
303, 313, 403, 13 : 스위칭 구조체
101, 201 : 제 1 전극
103, 107, 205 : 접착층
105, 203 : 데이터 저장 노드
109, 207 : 도전층
111, 209 : 식각 저지층
113, 211 : 제 2 전극

Claims (32)

  1. 제 1 전극;
    상기 제 1 전극 상에 형성되며, 제 1 비저항보다 낮은 제 2 비저항을 갖는 상변화 물질을 포함하는 제 1 접착층;
    상기 제 1 접착층 상에 형성되며, 상기 제 1 비저항을 갖는 상변화 물질을 포함하는 데이터 저장 노드;
    상기 데이터 저장 노드 상에 형성되며, 상기 제 2 비저항을 갖는 상변화 물질을 포함하는 제 2 접착층;
    상기 제 2 접착층 상에 형성되는 도전층;
    상기 도전층 상에 형성되는 식각 저지층; 및
    상기 식각 저지층 상에 형성되는 제 2 전극;
    을 포함하도록 구성되는 저항변화 메모리 소자.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 데이터 저장 노드는 제 1 농도로 도핑된 상변화 물질을 포함하며,
    상기 제 1 접착층 및 상기 제 2 접착층은 도핑되지 않은 상변화 물질을 포함하는 저항변화 메모리 소자.
  5. 제 1 항에 있어서,
    상기 데이터 저장 노드는 제 1 농도로 도핑된 상변화 물질을 포함하며,
    상기 제 1 접착층 및 상기 제 2 접착층은 상기 제 1 농도보다 낮은 제 2 농도로 도핑된 상변화 물질을 포함하는 저항변화 메모리 소자.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 5 항에 있어서,
    상기 제 1 접착층 및 상기 제 2 접착층의 도펀트는 질소(N), 탄소(C) 또는 이들이 조합된 원소 중에서 선택되는 저항변화 메모리 소자.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 도전층은 기 설정된 범위 내의 일함수를 갖는 금속물질을 포함하는 저항변화 메모리 소자.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 도전층은 일함수가 4~6eV인 금속물질을 포함하는 저항변화 메모리 소자.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 도전층은 알루미늄(Al), 티타늄(Ti), 텅스텐(W), 백금(Pt), 니켈(Ni) 중에서 선택되는 저항변화 메모리 소자.
  10. 제 1 전극;
    상기 제 1 전극 상에 형성되며, 제 1 비저항을 갖는 상변화 물질을 포함하는 데이터 저장 노드;
    상기 데이터 저장 노드 상에 형성되며, 상기 제 1 비저항보다 낮은 제 2 비저항을 갖는 상변화 물질을 포함하는 접착층;
    상기 접착층 상에 형성되는 도전층;
    상기 도전층 상에 형성되는 식각 저지층; 및
    상기 식각 저지층 상에 형성되는 제 2 전극;
    을 포함하도록 구성되는 저항변화 메모리 소자.
  11. 삭제
  12. 삭제
  13. 제 10 항에 있어서,
    상기 데이터 저장 노드는 제 1 농도로 도핑된 상변화 물질을 포함하며,
    상기 접착층은 도핑되지 않은 상변화 물질을 포함하는 저항변화 메모리 소자.
  14. 제 10 항에 있어서,
    상기 데이터 저장 노드는 제 1 농도로 도핑된 상변화 물질을 포함하며,
    상기 접착층은 상기 제 1 농도보다 낮은 제 2 농도로 도핑된 상변화 물질을 포함하는 저항변화 메모리 소자.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제 14 항에 있어서,
    상기 접착층의 도펀트는 질소(N), 탄소(C) 또는 이들이 조합된 원소 중에서 선택되는 저항변화 메모리 소자.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 도전층은 기 설정된 범위 내의 일함수를 갖는 금속물질을 포함하는 저항변화 메모리 소자.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 도전층은 일함수가 4~6eV인 금속물질을 포함하는 저항변화 메모리 소자.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제 10 항에 있어서,
    상기 도전층은 알루미늄(Al), 티타늄(Ti), 텅스텐(W), 백금(Pt), 니켈(Ni) 중에서 선택되는 저항변화 메모리 소자.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 배선과 제 2 배선 간에 전기적으로 접속되며, 상기 제 1 배선의 수직 상부에 상기 제 1 배선과 전기적으로 접속되도록 형성되는 제 1 스위칭 구조체와, 상기 제 1 스위칭 구조체의 수직 상부에 상기 제 1 스위칭 구조체 및 상기 제 2 배선과 전기적으로 접속되도록 형성되는 제 1 저항변화 메모리 소자를 포함하는 제 1 셀; 및
    상기 제 2 배선과 제 3 배선 간에 전기적으로 접속되며, 상기 제 2 배선의 수직 상부에 상기 제 2 배선과 전기적으로 접속되는 제 2 저항변화 메모리 소자와, 상기 제 2 저항변화 메모리 소자의 수직 상부에 상기 제 2 저항변화 메모리 소자 및 상기 제 3 배선과 전기적으로 접속되도록 형성되는 제 2 스위칭 구조체를 포함하는 제 2 셀;을 포함하도록 구성되고,
    상기 제 1 저항변화 메모리 소자 및 상기 제 2 저항변화 메모리 소자 각각은, 제 1 전극; 상기 제 1 전극 상에 형성되며, 제 1 비저항보다 낮은 제 2 비저항을 갖는 상변화 물질을 포함하는 제 1 접착층; 상기 제 1 접착층 상에 형성되며 상기 제 1 비저항을 갖는 상변화 물질을 포함하는 데이터 저장 노드; 상기 데이터 저장 노드 상에 형성되며, 상기 제 2 비저항을 갖는 상변화 물질을 포함하는 제 2 접착층; 상기 제 2 접착층 상에 형성되는 도전층; 상기 도전층 상에 형성되는 식각 저지층; 및 상기 식각 저지층 상에 형성되는 제 2 전극;을 포함하도록 구성되는 저항변화 메모리 장치.
  20. 삭제
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 데이터 저장 노드는 제 1 농도로 도핑된 상변화 물질을 포함하며,
    상기 제 1 접착층 및 상기 제 2 접착층은 도핑되지 않은 상변화 물질을 포함하는 저항변화 메모리 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 데이터 저장 노드는 제 1 농도로 도핑된 상변화 물질을 포함하며,
    상기 제 1 접착층 및 상기 제 2 접착층은 상기 제 1 농도보다 낮은 제 2 농도로 도핑된 상변화 물질을 포함하는 저항변화 메모리 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제 22 항에 있어서,
    상기 제 1 접착층 및 상기 제 2 접착층의 도펀트는 질소(N), 탄소(C) 또는 이들이 조합된 원소 중에서 선택되는 저항변화 메모리 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 도전층은 일함수가 4~6eV인 금속물질을 포함하는 저항변화 메모리 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제 19 항에 있어서,
    상기 도전층은 알루미늄(Al), 티타늄(Ti), 텅스텐(W), 백금(Pt), 니켈(Ni) 중에서 선택되는 저항변화 메모리 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 배선과 제 2 배선 간에 전기적으로 접속되며, 상기 제 1 배선의 수직 상부에 상기 제 1 배선과 전기적으로 접속되도록 형성되는 제 1 저항변화 메모리 소자와, 상기 제 1 저항변화 메모리 소자의 수직 상부에 상기 제 1 저항변화 메모리 소자 및 상기 제 2 배선과 전기적으로 접속되도록 형성되는 제 1 스위칭 구조체를 포함하는 제 1 셀; 및
    상기 제 2 배선과 제 3 배선 간에 전기적으로 접속되며, 상기 제 2 배선의 수직 상부에 상기 제 2 배선과 전기적으로 접속되는 제 2 저항변화 메모리 소자와, 상기 제 2 저항변화 메모리 소자의 수직 상부에 상기 제 2 저항변화 메모리 소자 및 상기 제 3 배선과 전기적으로 접속되도록 형성되는 제 2 스위칭 구조체를 포함하는 제 2 셀;을 포함하도록 구성되고,
    상기 제 1 저항변화 메모리 소자 및 상기 제 2 저항변화 메모리 소자 각각은, 제 1 전극; 상기 제 1 전극 상에 형성되며, 제 1 비저항보다 낮은 제 2 비저항을 갖는 상변화 물질을 포함하는 제 1 접착층; 상기 제 1 접착층 상에 형성되며 상기 제 1 비저항을 갖는 상변화 물질을 포함하는 데이터 저장 노드; 상기 데이터 저장 노드 상에 형성되며, 상기 제 2 비저항을 갖는 상변화 물질을 포함하는 제 2 접착층; 상기 제 2 접착층 상에 형성되는 도전층; 상기 도전층 상에 형성되는 식각 저지층; 및 상기 식각 저지층 상에 형성되는 제 2 전극;을 포함하도록 구성되는 저항변화 메모리 장치.
  27. 삭제
  28. ◈청구항 28은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서,
    상기 데이터 저장 노드는 제 1 농도로 도핑된 상변화 물질을 포함하며,
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  29. ◈청구항 29은(는) 설정등록료 납부시 포기되었습니다.◈
    제 26 항에 있어서,
    상기 데이터 저장 노드는 제 1 농도로 도핑된 상변화 물질을 포함하며,
    상기 제 1 접착층 및 상기 제 2 접착층은 상기 제 1 농도보다 낮은 제 2 농도로 도핑된 상변화 물질을 포함하는 저항변화 메모리 장치.
  30. ◈청구항 30은(는) 설정등록료 납부시 포기되었습니다.◈
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    상기 제 1 접착층 및 상기 제 2 접착층의 도펀트는 질소(N), 탄소(C) 또는 이들이 조합된 원소 중에서 선택되는 저항변화 메모리 장치.
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    상기 도전층은 일함수가 4~6eV인 금속물질을 포함하는 저항변화 메모리 장치.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130292627A1 (en) * 2010-03-25 2013-11-07 Kabushiki Kaisha Toshiba Resistance change memory and method of manufacturing the same
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