TW201447896A - 使用於選擇或隔離記憶體單元之裝置及方法 - Google Patents

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Abstract

本發明揭示用於記憶體單元之選擇及/或隔離之方法及器件，其包括一閘流體之使用。舉例而言，可至少部分地藉由起始一觸發電位之施加以影響與一記憶體儲存組件串聯耦合之一閘流體之一閘極而選擇一記憶體儲存組件以用於存取。該閘流體之該閘極連接至一記憶體單元字線且准許用於使選定及未選記憶體陣列導體相對於諸如雙極接面電晶體之習用選擇器減小洩漏電流之一有效極性方案。

Description

使用於選擇或隔離記憶體單元之裝置及方法 優先權主張
本申請案係主張在2013年3月15日提出申請之第61/798,158號美國臨時申請案之優先權權益之一非暫時性申請案。
本文中所揭示之標的物係關於記憶體器件，且更特定而言係關於用於選擇或隔離記憶體單元之裝置及方法。
一記憶體器件可包含複數個記憶體單元。舉例而言，複數個記憶體單元可以一陣列組態及/或一堆疊組態來配置。一記憶體器件亦可包含可用於(舉例而言)存取一記憶體儲存組件之一介面。舉例而言，例如作為一讀取操作之部分，一介面可存取一記憶體儲存組件以判定記憶體單元之一程式化狀態。例如作為一寫入操作之部分，一介面亦可存取一記憶體儲存組件以在記憶體單元中確立一程式化狀態。舉例而言，一介面可耦合至可使用一記憶體器件之一或多個其他電路器件(例如，一處理器、一收發器等)。
在某些實例性例項中，一記憶體器件可提供為可耦合至其他電路器件之一單獨組件(例如，晶片、半導體晶片等)。在某些其他例項中，一記憶體器件可連同一或多個其他電路器件一起提供，舉例而言，作為多晶片封裝、一或多個半導體晶片、一系統單晶片之部分， 僅列舉幾個。
在某些例項中，一記憶體器件可包含一相變記憶體(PCM)。舉例而言，一記憶體單元可包含一PCM儲存組件(例如，一雙向記憶體開關(OMS)，諸如一硫族化物組件)及一選擇組件(例如，一雙極電晶體、一雙向臨限值開關(OTS)等)。
100‧‧‧實例性裝置
102-1‧‧‧記憶體單元
102-z‧‧‧記憶體單元
106‧‧‧位元線(BL)導體
108‧‧‧字線(WL)導體
109‧‧‧回路線(RL)導體
110‧‧‧相變記憶體組件
112‧‧‧閘流體
112’‧‧‧閘流體電路/閘流體
112”‧‧‧閘流體電路/閘流體
112'''‧‧‧閘流體電路/閘流體
114‧‧‧記憶體單元陣列
116‧‧‧記憶體器件
118‧‧‧電子器件
120‧‧‧第一節點
121‧‧‧第二節點
122‧‧‧第二節點
123‧‧‧第一節點
124‧‧‧第三節點
126‧‧‧選擇電路
128‧‧‧存取電路
130‧‧‧感測電路
140‧‧‧介面
144‧‧‧命令
150‧‧‧電路器件
200‧‧‧曲線圖
202‧‧‧線
204‧‧‧線
206‧‧‧線
300‧‧‧電路
400‧‧‧實例性電路
420‧‧‧實例性電路
422‧‧‧閘極介電部分
900‧‧‧實例性電路
902‧‧‧記憶體單元
1000‧‧‧實例性電路
1002‧‧‧記憶體單元
1100‧‧‧實例性電路
1102‧‧‧記憶體單元
1202‧‧‧記憶體單元/單元
1206‧‧‧位元線
1220‧‧‧埋入式字線/字線
1222‧‧‧金屬字線/字線
1224‧‧‧字線觸點
1230‧‧‧半導體基板
1301‧‧‧位元線導體/位元線
1302a‧‧‧記憶體單元
1302b‧‧‧記憶體單元
1302c‧‧‧記憶體單元
1302d‧‧‧記憶體單元
1303‧‧‧位元線
1307‧‧‧位元線導體/位元線
1309‧‧‧字線導體/字線
1311‧‧‧雙極接面電晶體選擇器
1320‧‧‧程式化電流
1322‧‧‧洩漏電流
1401‧‧‧字線導體/字線
1402a‧‧‧記憶體單元
1402b‧‧‧記憶體單元
1402c‧‧‧記憶體單元
1402d‧‧‧記憶體單元
1403‧‧‧字線導體/字線
1407‧‧‧位元線
1409‧‧‧位元線導體/位元線
1412‧‧‧閘流體選擇器/閘流體
1420‧‧‧程式化電流
1422‧‧‧洩漏電流
1424‧‧‧接通電流
1502‧‧‧溝渠
1506‧‧‧接面
1508‧‧‧接面
1510‧‧‧集極區
1520‧‧‧基極區/基極
1530‧‧‧射極區/射極
1702‧‧‧溝渠
1704‧‧‧接面
1706‧‧‧接面
1708‧‧‧接面
1710‧‧‧陰極區
1720‧‧‧閘極區/共同閘極區/閘極
1730‧‧‧浮動區
1740‧‧‧陽極區/陽極
1802a‧‧‧節點
1802b‧‧‧節點
1802c‧‧‧節點
1802d‧‧‧節點
1808‧‧‧字線輸入
1810‧‧‧字線輸入/列
A‧‧‧陽極
A‧‧‧柱
A’‧‧‧柱
B‧‧‧柱
B’‧‧‧柱
BL‧‧‧位元線
C‧‧‧柱
C’‧‧‧柱
D‧‧‧柱
D’‧‧‧柱
F‧‧‧浮動節點
G‧‧‧閘極
IAK‧‧‧增加正電流位準/電流
IH‧‧‧保持電流
IL‧‧‧鎖存電流
JNP‧‧‧接面
JPN1‧‧‧接面
JPN2‧‧‧接面
K‧‧‧陰極
RL‧‧‧迴回路線
VAK‧‧‧增加正電壓/電位/選定操作電位
VBO‧‧‧導通電壓
VH‧‧‧保持電壓
WL‧‧‧字線
將參考以下圖闡述非限制性且非窮盡性實施方案，其中除非另外指定，否則相似元件符號在所有各個圖中指相似部件。
圖1係展示根據一實施方案包括包含一記憶體儲存組件(例如，一PCM組件等)及一閘流體之一記憶體單元之一實例性裝置之一示意圖。
圖2係圖解說明根據一實施方案之一閘流體之一實例性電流-電壓特性之一曲線圖。
圖3係展示根據一實施方案可用於圖1之記憶體器件中之包含一陽極(A)、一閘極(G)及一陰極(K)之一實例性閘流體電路之一示意圖。
圖4A係展示根據一實施方案之圖解說明於一表示性垂直形成堆疊中之呈一3節點矽控式整流器(SCR)形式之一實例性閘流體電路之一示意圖，該表示性垂直形成堆疊呈可經製作以用於圖1之記憶體器件中之一PNPN分層半導體組態。
圖4B係展示根據一實施方案之可經製作以用於圖1之記憶體器件中之呈一薄電容耦合閘流體(TCCT)形式之一實例性閘流體電路之一示意圖，其圖解說明於具有一額外閘極介電部分之呈一PNPN分層半導體組態之一表示性垂直形成堆疊中。
圖5係根據一實施方案之可用於圖1之記憶體器件中以選擇並存取一記憶體單元之一實例性方法之一圖示。
圖6係根據另一實施方案之可用於圖1之記憶體器件中以選擇並存取一記憶體儲存組件之另一實例性方法之一圖示。
圖7係根據一實施方案之可用於圖1之記憶體器件中以選擇性地隔離一記憶體單元之一實例性方法之一圖示。
圖8係根據一實施方案之用於控制可經選擇並接通以用於存取及經關斷以用於隔離之一記憶體單元之一實例性狀態圖。
圖9至圖11係展示可用於圖1之記憶體器件中且包含根據某些替代實施方案配置之一記憶體儲存組件及一閘流體之實例性記憶體單元之示意圖。
圖12係展示具有一金屬字線導體及一埋入式字線導體之記憶體單元之一實例性組態之一示意圖。
圖13係展示包括雙極接面電晶體作為選擇器之實例性記憶體單元之示意圖，其中單元組態成一2乘2(2×2)陣列。
圖14係展示根據一實施方案之包括閘流體作為選擇器之實例性記憶體單元之示意圖，其中單元組態成一2乘2(2×2)陣列。
圖15係繪示包括雙極接面電晶體作為選擇器之一實例性記憶體器件之一部分之一等距視圖之一圖解說明。
圖16A及圖16B係繪示包括雙極接面電晶體作為選擇器之一實例性記憶體器件之剖視圖之圖解說明。
圖17係繪示根據一實施方案之包括閘流體作為選擇器之一實例性記憶體器件之一部分之一等距視圖之一圖解說明。
圖18A及圖18B係繪示根據一實施方案之包括閘流體作為選擇器之一實例性記憶體器件之剖視圖之圖解說明。
本說明書通篇對「一項實施方案」、「一實施方案」或「某些實施方案」之提及意指結合一(或多個)所闡述實施方案所闡述之一特定 特徵、結構或特性可包括在所主張標的物之至少一項實施方案中。因此，本說明書通篇各個位置的片語「在一項實例性實施方案中」、「在一實例性實施方案中」或「在某些實例性實施方案中」之出現未必全部指相同實施方案。此外，可將特定特徵、結構或特性組合在一或多項實施方案中。
圖1係展示根據一實施方案之包含一實例性記憶體器件116之一實例性裝置100之一示意圖。如所展示，記憶體器件116可提供為一電子器件118之部分或用於一電子器件118中。儘管此處識別為元件符號100，但如本文中所使用，一「器件」可指(舉例而言)一系統、器件、電路或其一(或多個)組件中之任一者或全部，不論個別地或是組合。舉例而言，根據本發明，電子器件118及/或記憶體器件116中之任一者或兩者亦可被視為一「裝置」。
電子器件118可表示可存取記憶體器件116(例如)以傳送表示某種形式之資訊(例如，編碼為位元、資料、值、元素、符號、字元、項、數字、數值或諸如此類)之一或多個電信號之任何電子器件或其部分。舉例而言，電子器件118可包含一電腦、一通信器件、一機器等，其中記憶體器件116可由一電路器件150(例如)經由一介面140來存取。電路器件150可表示可耦合至記憶體器件116之任何電路。因此，電路器件150可包含某種形式之一處理電路(例如，微處理器、微控制器等)、某種形式之一通信電路(例如，一接收器、一傳輸器、一匯流排介面等)、某種形式之編碼電路(例如，一類比轉數位轉換器、一數位轉類比轉換器、一慣性感測器、一相機、一麥克風、一顯示器件等)、另一記憶體器件(例如，一非揮發性記憶體、一儲存媒體等)及/或其一組合，僅列舉幾項實例。
在某些實例性例項中，記憶體器件116可提供為可耦合至電路器件150之一單獨組件(例如，晶片、半導體晶粒等)。在某些其他例項 中，一記憶體器件116可連同一或多個其他電路器件一起提供，舉例而言，作為一多晶片封裝、一「受管理」記憶體器件、一模組、一記憶卡、一或多個半導體晶粒及/或一系統單晶片之部分，僅列舉幾個。
如所展示，記憶體器件116可(舉例而言)包含複數個記憶體單元102-1至102-z。為簡明起見，在此說明中，術語「記憶體單元102」或「若干記憶體單元102」可用作對複數個記憶體單元102-1至102-z(其中「z」表示一整數)中之一或多者之一一般參考。一記憶體單元102可(舉例而言)選擇性地程式化為表示某種形式之資訊(諸如(例如)一二進制邏輯位元(例如，一「1」或一「0」))之一狀態。在某些實例性實施方案中，一記憶體單元102可能夠選擇性地程式化為三個或三個以上狀態，其可表示1.5個位元，或者兩個或兩個以上二進制邏輯位元。
在此實例中，記憶體單元102-1至102-z配置為一記憶體單元陣列114之部分。在某些實例性實施方案中，一記憶體單元陣列114可根據一圖案來配置，諸如數位線(例如，位元線)導體及字線導體之一連接格柵。在某些實例性實施方案中，一記憶體單元陣列114可包含一記憶體單元102堆疊(例如，一多層配置)。在某些實例性實施方案中，一記憶體單元102可經由一適當存取線(諸如一位元線(BL)導體106、一字線(WL)導體108及一回路線(return line，RL)導體109)來存取(例如，使用介面140、選擇電路126、存取電路128、感測電路130及/或諸如此類或其某一組合)。如此項技術中已知，此種電路可包含經組態以用於施加電位之數位線及字線驅動器電路，如本文中所闡述。
雖然本文中使用片語「位元線」及「字線」，但應理解，此等特徵未必意欲限於一特定電子器件中所採用之任何特定「位元」或「字」配置。因此，舉例而言，在一更一般意義上，一「位元線」或 一「字線」可簡單地指一「列線」或「行線」，或反之亦然。數位線(例如，位元線)及字線兩者可更一般地稱為「存取線」。
一記憶體單元102-1可(舉例而言)至少部分地包含一記憶體儲存組件(例如，在此處以舉例之方式表示為一PCM組件110)及呈一閘流體112之形式之一選擇器。以一非限制性實例之方式，如圖1中所圖解說明，在某些實施方案中，一PCM組件110可包含一OMS。PCM組件可包含(舉例而言)一PCM材料，諸如一硫族化物材料，例如碲化鍺銻(GST)，其能夠回應於電信號而採取具有不同電阻率之狀態。舉例而言，GST可回應於一電流信號而採取一相對低電阻，該電流信號可藉由採取比在該信號之前更結晶之一狀態而產生熱(例如，透過與GST熱連通之一加熱器或透過GST自身之自加熱)。相反，一不同電信號(例如，產生較高電流)可使GST至少部分地熔化或非晶化以採取比在該信號之前高的電阻。
如圖1中所圖解說明，PCM組件110可與閘流體112串聯耦合且包含一第一節點120及一第二節點121。如所展示，第一節點120可(舉例而言)耦合至BL導體106，且第二節點121可(舉例而言)耦合至閘流體112之一第一節點123。閘流體112之一第二節點122可(舉例而言)耦合至WL導體108，且閘流體112之一第三節點124可(舉例而言)耦合至RL導體109。雖然以下說明中之某些說明係針對一實例性記憶體單元及/或記憶體單元102-1(如圖1中所圖解說明)陣列114，但應記住亦可實施其他配置，例如如圖9至圖11中所圖解說明及本文中隨後闡述。
介面140可(舉例而言)表示允許存取一記憶體單元102之電路。舉例而言，介面140可(例如)在一讀取操作之支援下提供對一或多個記憶體單元之選擇性讀取。舉例而言，介面140可(例如)在一寫入操作(本文中亦稱為一程式化操作)之支援下提供對一或多個記憶體單元之選擇性程式化。因此，舉例而言，在某些實施方案中，介面140可接 收一或多個命令144且作為回應施加一選定操作電位至一記憶體單元。在某些實例性實施方案中，介面140可包括圖1中所圖解說明之電路之全部或部分作為選擇電路126、存取電路128及/或感測電路130。
根據某些實例性實施方案，可在記憶體器件116中提供一選擇電路126以選擇一或多個記憶體單元以用於存取。如本文中更詳細闡述，選擇電路126可(舉例而言)藉由起始一觸發電位之施加以影響記憶體單元102內之閘流體112之一閘極來選擇一特定記憶體單元以用於存取。閘流體112可包含(舉例而言)一三節點矽控式整流器(SCR)。舉例而言，在某些實施方案中，可經由WL導體108將一觸發電位施加至第二節點122以將閘流體112置於一導電狀態中，其中第一節點123及第三節點124經由閘流體112操作地(例如，電)耦合。相反，在閘流體112在一「非導電」狀態中之情況下，第一節點123及第三節點124由閘流體112操作地(例如，實質上電)隔離。儘管本文中使用術語「非導電」來闡述一閘流體之一狀態，但應理解在某些實施方案中可存在自始至終流過處於一非導電狀態中之一閘流體之全部或部分之某些低位準之電流(例如，洩漏等)。
在閘流體112處於一導電狀態中之情況下，記憶體單元102-1可被視為「選定」或「接通」且可(例如)作為一讀取及/或寫入操作之部分存取。在某些實例性實施方案中，選擇電路126可在一所要存取週期期間連續施加一觸發電位。在某些其他實例性實施方案中，選擇電路126可在一所要存取週期之一部分期間施加一觸發電位。舉例而言，在某些實施方案中，一觸發電位可採取一信號脈衝之形式，該信號脈衝即刻影響閘流體112之一閘極以使得可在存在閘流體112之第一節點123與第三節點124之間之一選定操作電位之情況下將閘流體112置於一導電狀態中。此類型之實例性基於觸發之「閂鎖」處理程序在下文中關於圖2至圖4更詳細地予以闡述。
選擇電路126亦可選擇性地隔離未被選擇之記憶體單元。舉例而言，當一記憶體單元未被選擇時，選擇電路126可將連接至WL 108之閘流體之閘極(第二節點122)耦合(在閘流體外部)至RL導體109及/或另一節點，其處於小於觸發電位之一電位，其涵蓋一反轉極性之可能性。舉例而言，在某些實施方案中，可將RL導體109維持在可小於一觸發電位之一回路電位(return potential)(例如，一接地電位(例如，0伏))或某一其他所要電位(例如，其可係1伏)。選擇電路126可(例如)藉由更改電位或以其他方式影響經由BL導體106遞送之電流來進一步移除或減小未被選擇之一記憶體單元中之一閘流體之第一節點123與第三節點124之間之一電位及/或對應電流。舉例而言，在某些實施方案中，BL導體106可耦合(在閘流體外部)至RL導體109或某一適當節點以更改施加至非選定記憶體單元之電位計/或電流。
一旦一記憶體單元已經選定，則存取電路128可將以選定操作電位施加至該記憶體單元，例如，在PCM組件110之第一節點120與閘流體112之第三節點124之間。因此，舉例而言，在圖1中，可在BL導體106與RL導體109之間提供一選定操作電位，且對應於該選定操作電位之電流可在PCM組件110之第一節點120與第二節點121之間且在閘流體112(其中閘流體112處於一導電狀態中)之第一節點123與第三節點124之間流動。該選定操作電位可至少部分地取決於欲對記憶體單元執行之一所要操作而變化。舉例而言，選定操作電位可取決於正執行一讀取操作還是一寫入操作而不相同。此外，如此項技術中已知，在某些例項中，一選定操作電位可在一PCM組件之一讀取操作或一寫入操作期間之時間處變化。
作為某些示例性讀取或寫入操作之部分，可在記憶體器件116中使用一感測電路130以判定一記憶體單元102-1之一狀態。因此，舉例而言，感測電路130可係回應於穿過一選定PCM組件之以電壓降及/或 一電流(例如，以判定一電阻、一阻抗等)。在某些實施方案中，感測電路130可係回應於一驟回事件或諸如此類，其可在某些條件下發生於一PCM組件110中且被偵測。舉例而言，一驟回事件可在某些條件下導致一突然「負電阻」。雖然不完全理解一驟回事件之一物理根源，但一驟回事件之一發生往往顯著影響一記憶體單元之一電流-電壓表現。因此，可(舉例而言)提供一感測電路130，其回應於一記憶體單元102中之一驟回事件發生而產生起始施加至記憶體單元102之一電位中之一改變之一或多個回饋信號。以舉例之方式，一或多個回饋信號可起始一選定操作電位之一改變以減小電位，將電位斷開連接，使電位之產生停止等。舉例而言，在某些例項中，回應於判定一驟回事件已在一記憶體單元102中發生，來自感測電路130之一或多個回饋信號可起始存取電路128中之一改變。可經由數位線(本文中稱為BL導體106)將當閘流體112被置於一導電狀態中時由PCM組件110表示之記憶體儲存組件之資訊狀態傳遞至感測電路130。
接下來把注意力放在圖2，其係圖解說明根據某些實施方案之如圖3中所圖解說明之一實例性閘流體電路112’及/或圖4A及圖4B中所圖解說明之閘流體電路112”或112'''之某些實例性特性之一曲線圖200。
圖3係展示根據一實施方案之可用於圖1之記憶體器件中之包含具有一陽極(A)、一浮動節點(F)、一閘極(G)及一陰極(K)之一實例性閘流體112’之一電路300之一示意圖。如此實例中所圖解說明，在某些實施方案中，陽極(A)可耦合至PCM組件110且陰極(K)可耦合至一RL導體109(圖1)，其可係處於接地。閘極(G)可耦合至一WL導體108(圖1)。
圖4A係展示根據一實施方案之一實例性電路400之一示意圖，其圖解說明使用一表示性垂直形成堆疊之閘流體112”，該表示性垂直形成堆疊展示可經製作以用於圖1之記憶體器件中之一PNPN分層或分區 半導體組態。閘流體112”亦包含一陽極(A)、一浮動節點(F)、一閘極(G)及一陰極(K)。另外，閘流體112”圖解說明三個接面，其中之第一者標記為JPN1且出現在陽極之P層遇到浮動節點之N層之處，其中之第二者標記為JNP且標記為浮動節點之N層遇到閘極之P層之處，且其中之第三者標記為JPN2且出現在閘極之P層遇到陰極之N層之處。如此實例中所圖解說明，在某些實施方案中，節點(A)可耦合至PCM組件110，閘極(G)可耦合至一WL導體108(圖1)且陰極(K)可耦合至一RL導體109(圖1)，其可處於接地。在此實例中，閘極可受經由一直接(例如，歐姆)觸點連接施加之一觸發電位影響。因此，閘流體112”可採取一3節點矽控式整流器(SCR)之形式或諸如此類。
圖4B係展示一實例性電路420之一示意圖，其圖解說明使用一表示性垂直形成堆疊之又一實例性閘流體112'''，該表示性垂直形成堆疊展示類似於圖4A中之PNPN分層或分區半導體組態之一PNPN分層或分區半導體組態，但其亦包含允許藉由經由一電容式耦合自(例如)WL導體108(圖1)之一觸發電位影響閘極之一閘極介電部分422。因此，閘流體112'''可採取一薄電容耦合閘流體(TCCT)之一形式及/或諸如此類。
圖2繪示根據一實施方案之一實例性閘流體之一電流-電壓(IV)特性。參考圖2，在曲線圖200中，水平軸繪示陽極(A)與陰極(K)之間之一增加正電壓VAK，且垂直軸繪示在陽極(A)與陰極(K)之間流動之一增加正電流位準IAK。閘流體112/112’/112”/112'''可被置於一導電狀態及一非導電狀態中。此處，舉例而言，一閘流體可處於對應於曲線圖200之所標記「接通電阻」區(例如，其中存在由閘流體提供之較小電阻)之一導電狀態中。
如前文所提及，在某些實例性實施方案中，回應於經施加以影響閘極(G)之一觸發電位，可回應於超過一臨限電壓之在一陽極(A)與 一陰極(K)之間之一電位VAK及/或超過一臨限電流強度之與在該陽極與該陰極之間施加之該電位相關聯之一電流IAK之一同時施加而選擇性地允許閘流體112/112’/112”/112'''被置於一導通狀態中。
在非導電狀態(例如，其中預期無顯著電流IAK流動)中，一反向偏壓接面JNP可維持高達一臨限值之一電壓降。當在非導電狀態中時，可將電流IAK視為一洩漏電流，且電流IAK將保持低於一鎖存電流IL。可維持非導電狀態直至VAK超過一臨限電壓(例如，一導通電壓VBO)為止。若將一電流施加至閘流體112之閘極端子，則可將臨限電壓降低至低於導通電壓VBO，但閘流體112可在無此一閘極電流之情況下轉變至一導電狀態中。舉例而言，可維持一非導電狀態直至VAK超過一臨限電壓(例如，一導通電壓VBO)，在此點處閘流體112/112’/112”/112'''可被置於一導通狀態中。類似地，舉例而言，若電流IAK保持低於鎖存電流IL，則可維持一非導電狀態。
在曲線圖200中，線202、204及206表示閘極處之一電流(IG)之不同實例性位準，其可影響導通電壓VBO且因此影響閘流體112/112’/112”/112'''在其處切換至一導電狀態/自一導電狀態切換之點。舉例而言，線202可表示對一顯著高閘極電流IG之一回應，線204可表示對一相對較低閘極電流IG之一回應，且線206可表示對一極低或可能不存在的閘極電流IG之一回應。在閘流體112/112’/112”/112'''處於一導電狀態中之情況下且假定在陽極與陰極之間流動之適度電流，閘流體可保持自偏壓且不需要藉由一觸發電位之施加來進一步影響。此處，舉例而言，閘流體本質上充當一個二極體，其中一串聯電阻處於導電狀態中。因此，在某些實施方案中可以一脈衝之形式即刻施加一觸發電位以影響閘極。
自一導電狀態至一非導電狀態之一隨後切換可(舉例而言)回應於VAK下降至低於一臨限電壓(例如，一保持電壓VH)及/或電流IAK下降至 低於一臨限電流強度(例如，一保持電流IH)而發生。應記住，可(舉例而言)至少部分地基於器件之摻雜剖視圖及/或其他類似物理性質而調諧與閘流體功能性相關之實例性特性(例如，VBO對IG、IL、VH、IH及接通電阻)。因此，關於本文中之所有其他實例，所主張標的物不意欲限制於此等所圖解說明實例。
在某些例項中，可回應於在陽極與陰極之間之一適度電位與用以影響閘極之一觸發電位之一同時(例如，在時間上至少部分地重疊)施加而將一閘流體置於一導電狀態中。在某些實例性實施方案中，一觸發電位可包含一信號脈衝。因此，舉例而言，此一觸發電位之一脈衝可與在陽極與陰極之間施加之一電位之施加重疊。可(舉例而言)在閘流體到達一導電狀態之後移除或減小影響閘極之一觸發電位(例如，可能留下閘極不被驅動)，且在存在在陽極與陰極之間施加之一適度電位及/或電流之情況下維持導電狀態。
接下來把注意力放在圖5，其係根據一實施方案之可用於圖1之記憶體器件中以選擇並存取一或多個記憶體單元之一實例性方法500之一圖式。舉例而言，方法500可(例如)使用各種電路、電路組件等至少部分地實施於各種裝置中。
在實例性方塊502處，可起始用以影響與在一記憶體單元陣列內之一記憶體儲存組件(例如，PCM組件)串聯耦合之一閘流體之一閘極之一觸發電位之施加，以選擇性地允許將閘流體置於一導電狀態中。在某些例項中，在實例性方塊504處，可作為與記憶體單元相關聯之一讀取操作或一寫入操作之部分起始用以影響閘流體之一閘極之一觸發電位之施加。在某些例項中，在實例性方塊506處，一觸發電位可包含經由一字線(例如，圖1之WL導體108)施加之一信號脈衝。
在實例性方塊508處，可(例如)作為與記憶體單元相關聯之一讀取操作或一寫入操作之部分起始一選定操作電位至位元線導體之施 加。舉例而言，可將電位施加至圖1之BL導體106。在某些例項中，在實例性方塊510處，可在存在在陽極與陰極之間施加之一適度電位或在陽極與陰極之間流動之對應電流(例如，超過一臨限電壓及/或一臨限電流強度)之情況下在一觸發電位(例如，信號脈衝)被移除或減小之後維持導電狀態。因此，方法500可藉由起始用於讀取或寫入操作之信號來啟動閘流體選擇器。在一讀取操作中，舉例而言，當閘流體處於導電狀態中時，可由感測電路擷取記憶體單元之儲存組件之一資訊狀態(見圖1)。在一寫入操作中，當閘流體處於導電狀態時，可將一資訊狀態程式化至記憶體單元之儲存組件。
圖6係根據一實施方案之可用於圖1之記憶體器件中以選擇並存取一或多個記憶體單元之另一實例性方法600之一圖示。舉例而言，方法600可(例如)使用各種電路、電路組件等(諸如圖1中所展示之彼等組件)至少部分地實施於各種裝置中。
在實例性方塊602處，藉由選擇性地施加一觸發電位以影響閘流體之一閘極從而將閘流體置於一導電狀態中，可選擇性地允許一位元線導體(例如，圖1之BL導體106)經由具有與一閘流體(例如，閘流體112)串聯耦合之一PCM組件(例如，PCM組件110)之一記憶體單元在一記憶體陣列中耦合(例如，電連接)至一回路線導體(例如，圖1之RL導體109)。方塊602可因此等效於用於將閘流體自一非導電狀態切換至一導電狀態之圖5之方法500。
在實例性方塊604處，在位元線導體經由記憶體儲存組件及閘流體選擇性地耦合至回路線導體之情況下，可(例如)藉由施加一選定操作電位至位元線導體來執行一讀取操作或一寫入操作中之至少一者。因此，可在方塊602處之閘流體選擇器之啟動之後進行方塊604處之讀取及/或寫入操作。
在實例性方塊606處，可選擇性地移除或減小觸發電位，其可係 在方塊604處之讀取/寫入操作之前、與其同時或在其之後。在實例性方塊608處，可回應於選定操作電位VAK(例如，在BL導體106與RL導體124之間)超過一臨限電壓或穿過單元之一對應電流IAK超過一臨限電流強度而使用閘流體內之一浮動節點來維持導電狀態。在實例性方塊608處，一旦閘流體被置於導電狀態中(基於觸發電位與在陽極與陰極之間施加之一適度電位及/或電流之同時施加)，則閘流體可在連續存在在陽極與陰極之間施加之適度電位及/或電流之情況下保持處於導電狀態中。
圖7係根據一實施方案之可用於圖1之記憶體器件中以選擇性地隔離一或多個記憶體單元之一實例性方法700之一圖示。舉例而言，方法700可(例如)使用各種電路、電路組件等(諸如圖1中所展示之彼等組件)至少部分地實施於各種裝置中。
在實例性方塊702處，可將影響閘流體之一閘極之一電位移除或減小至小於一觸發電位。在某些例項中，舉例而言，在方塊704處，若閘極耦合至一字線導體，則為移除或減小觸發信號，可將字線導體耦合至一回路電位，例如接地。
在實例性方塊706處，可將在閘流體之一陽極與一陰極之間之一電位移除或減小至小於一操作電位或臨限電位，及/或可將一對應電流減小至小於一臨限電流強度。在某些例項中，舉例而言，在方塊708處，若陽極耦合至一位元線導體，則可藉由將該位元線導體耦合至一回路電位(例如，接地)來移除或減小電位。
接下來把注意力放在圖8，其係根據一實施方案之用於控制可經選擇並接通以用於存取及/或經關斷以用於隔離之一記憶體單元之一實例性狀態圖800。舉例而言，實例性狀態圖800及/或其中所展示之動作之全部或部分可(例如)使用各種電路、電路組件等(諸如圖1中所展示之彼等組件)至少部分地實施於各種裝置中。
在狀態802中，例如，由於與一記憶體儲存組件(例如，一PCM組件)串聯耦合之閘流體處於一非導電狀態中，記憶體單元可係關斷的。此外，在某些實施方案中，在動作810處，可藉由將閘流體中之一陽極及/或一閘極耦合(在閘流體外部)至一陰極(例如，其可處於一回路電位)而將一記憶體單元維持在一經隔離條件下。舉例而言，參考圖1，BL導體106、WL導體108及RL導體109可全部連接至相同電位，例如接地。
在動作812處，可將一觸發電位施加至閘流體之一閘極以選擇性地允許閘流體被置於一導通狀態中，其選擇記憶體單元且將其置於記憶體單元接通狀態804中。在某些例項中，一觸發電位可包含一信號脈衝等。應理解，觸發電位(例如，WL脈衝)僅需與陽極-陰極(例如，BL-RL)臨限電壓或電流之施加重疊。
在動作814處，可維持一選定操作電位及/或對應電流高於其各別臨限位準以保持閘流體處於一導通狀態中且因此記憶體單元處於記憶體單元接通狀態804中。如根據前述說明將清楚，不需要維持來自動作812之觸發電位以便維持接通狀態804。此外，在動作816處，當記憶體單元處於一接通狀態中時，可執行一或多個讀取操作及/或一或多個寫入操作或者其某一組合及/或諸如此類。
在動作818處，可藉由將選定操作電位及/或對應電流移除或減小至低於用以保持閘流體處於一導通狀態中之其各別臨限位準之位準而將閘流體置於一非導通狀態中。因此，記憶體單元可被置於記憶體單元關斷狀態802中。舉例而言，參考圖1，BL導體106及RL導體109兩者可連接至相同電位，例如接地。由於動作812處之經由WL導體108到達閘流體閘極之觸發電位可係一暫時脈衝，因此WL導體108可已經連接至回路電位，例如接地。
接下來把注意力放在圖9至圖11，其係展示具有實例性記憶體單 元之實例性裝置(部分電路)之示意圖，該等記憶體單元可用於圖1之記憶體器件中且包含呈一PCM組件之形式之一記憶體單元儲存組件及呈根據某些替代實施方案配置之一閘流體之形式之一記憶體單元選擇器。
在圖9中，一實例性電路900包含類似於圖1中之記憶體單元102-1但不同之處在於一BL導體耦合至閘流體112之閘極且一WL導體耦合至PCM組件110之第一節點之一記憶體單元902。
在圖10中，一實例性電路1000包含類似於圖1之記憶體單元102-1但不同之處在於閘流體112及PCM組件110以一反轉次序配置之一記憶體單元1002，其中一BL導體耦合至閘流體112之陽極，一WL導體耦合至閘流體112之閘極，閘流體112之陰極耦合至PCM組件110之第一節點，且PCM組件110之第二節點耦合至一RL導體。
在圖11中，一實例性電路1100包含類似於圖10中之記憶體單元1002但不同之處在於一WL導體耦合至閘流體112之陽極且一BL導體耦合至閘流體112之閘極之一記憶體單元1102。
根據某些態樣，相信本文中所提供之實例性實施方案及基本技術可提供優於使用一雙極接面電晶體(BJT)或諸如此類作為一選擇器之其他電路設計之數個優勢。雖然本文中所呈現之某些實例係基於PCM之記憶體電路，但進一步相信該等技術亦可用於其他點對點記憶體陣列/電路中，其中一三節點選擇器驅動一記憶體單元儲存組件，例如，其中電流可單向流動之一電阻式儲存組件。
舉例而言，本文中所提供之技術可提供以下一益處：在閘流體被置於一導電狀態中(例如，記憶體單元係接通的)之後可避免一傳統雙極接面電晶體(BJT)基本電流，此可減小或可能消除讀取/寫入操作期間的不期望WL降。此處，舉例而言，在某些PCM記憶體設計之情況下，改變及讀取記憶體單元之狀態之操作可需要流動至陣列中之電 阻式位元線導體及字線導體兩者中之一非可忽略不計量之電流。所得電壓降可限制記憶體單元之一工作窗及/或陣列之效率。一WL電壓降可由於各種原因而增加，諸如(例如)在一單個WL導體上同時在讀取/寫入操作中之記憶體單元之數目、WL導體之長度及/或WL導體之特定電阻，僅列舉幾個。若一WL電壓降產生沿著WL導體之選定單元之非均勻極化，則可將記憶體單元之讀取及寫入窗預算按比例減小(例如)電壓降之量。
在某些例項中，相信使用本文中所提供之技術可避免或極大減小此等WL電壓降。因此，可實現以下實例性改良中之一或多者，且可能不顯著影響讀取及寫入窗預算：可針對同一WL中之單元執行較大數目個同時讀取/寫入操作；可達成一較長WL且因此可能較高陣列效率；及/或可允許一較高WL電阻率，例如，其可折衷以促進整合及/或降低成本等。實際上，如下文所闡述，由於承認對WL之導電性之降低之要求而可簡化WL之結構。
圖12係展示具有一金屬字線導體及一埋入式字線導體之記憶體單元之一實例性組態之一示意圖。在一記憶體器件中，WL可由多個部分構成。在此實施方案中，記憶體陣列可包括一埋入式WL 1220及一金屬WL 1222。埋入式WL 1220可由半導體材料形成，諸如一半導體基板1230之一經摻雜部分或其上方之一磊晶層。金屬WL 1222可經由一或多個WL觸點1224連接至埋入式WL 1220。WL觸點1224可提供埋入式WL 1220與金屬WL 1222之間之一電連接。埋入式WL 1220可連接至複數個記憶體單元1202。對於每一單元1202，埋入式WL 1220可連接至閘流體選擇器之閘極，該閘流體選擇器係記憶體單元1202之一組件。閘流體選擇器之陽極可連接至記憶體儲存組件，該記憶體儲存組件亦係記憶體單元1202之一組件。每一記憶體單元1202可連接至一BL 1206。特定而言，記憶體單元1202之記憶體儲存組件可連接至 一BL 1206。在所圖解說明之實施例中，BL 1206延伸至頁中且延伸出頁且因此與陣列之WL 1220交叉，以使得每一單元可由選定之一WL 1220/1222及一位元線1206定址。
使用一非閘流體選擇器(例如，一BJT選擇器)之一記憶體陣列經歷沿著WL之電壓降，其可限制可在毗鄰WL觸點1224之間連接至埋入式WL 1220以用於連接至較低電阻率金屬WL 1222之記憶體單元之數目。舉例而言，圖12繪示在毗鄰WL觸點1224之間連接至埋入式WL 1220之三個記憶體單元1202。在此一實施方案中，可在毗鄰WL觸點1224之間連接至埋入式WL 1220之記憶體單元1202之數目可與埋入式WL 1220之電阻率成反比，以使得埋入式WL之電阻率越高，可在毗鄰WL觸點1224之間連接之記憶體單元1202越少。金屬WL 1222及埋入式WL 1220之總電阻率可顯示可實質上同時存取之同一WL中之單元之數目，此又可限制記憶體之速度或其他效能。
舉例而言，在使用一BJT作為一選擇器之一項實施方案中，一埋入式WL導體(例如，具有約15mΩ．cm之電阻率之經摻雜矽或具有約1000Ω/□之薄片電阻之一材料)可被限制於在毗鄰WL之間沿著一個埋入式WL導體約4至8個記憶體單元。對在毗鄰WL觸點之間沿著一個埋入式WL導體之單元數目之限制可限制記憶體陣列之效率且可限制有效記憶體單元尺寸，從而增加針對一既定容量之記憶體陣列之所需大小。WL導體之搭接(strapping)金屬部分(例如，金屬，諸如具有約10μΩ．cm之電阻率之銅(Cu)，或具有約1Ω/□之薄片電阻之一材料)允許可同時存取之沿著WL之較大數目之單元，但仍產生沿著WL之(例如)約100個記憶體單元之一限制。除需要低電阻率材料(諸如銅(Cu))連同此等材料之限制(例如，Cu當前不能幹式蝕刻且需要鑲嵌處理)外，金屬WL導體亦可限制為線厚度或寬度之最小尺寸。舉例而言，當導電線之厚度或寬度減小至低於約25nm時，銅之電阻率劇烈 增加。對金屬WL導體之厚度之此限制可在製作期間限制WL尺寸之減小且可限制記憶體單元及記憶體陣列之最小尺寸。
一閘流體用作一記憶體單元之一選擇器可克服對WL導體之電阻率限制且因此擴充可用於記憶體陣列記憶體陣列及WL導體之設計之選項。在一項實施例中，使用一閘流體作為一選擇器(其中一WL導體連接至閘流體閘極)，可在毗鄰WL觸點之間將較大數目個記憶體單元連接至埋入式WL導體，諸如觸點之間之10至100個單元，舉例而言，WL觸點之間之20至50個記憶體單元。事實上，由於具有閘流體選擇器之一交叉點記憶體陣列可能之極性(見下文)，理論上不存在對沿著一字線之記憶體單元之數目的限制。在具有或不具有搭接金屬WL1222之情況下，可沿著一單個WL同時存取多於125個單元，例如，150至500個單元。在某些實施例中，一較高電阻率金屬可用於金屬WL 1222，諸如具有大於約15μΩ．cm之一電阻率之金屬或具有大於約1.5Ω/□之薄片電阻之一材料)。此等材料之實例包括但不限於鎢(W)。一較高電阻金屬用於WL導體可減小可實質上同時選擇之記憶體單元之數目之限制。一較高電阻金屬用於金屬WL導體亦可允許製造程序靈活性且允許產品成本之節約。類似地，可相對於一BJT選擇器(諸如大於約15mΩ．cm，更特定而言大於約40mΩ．cm)或具有大於約700Ω/□、更特定而言大於約5000Ω/□之薄片電阻之一材料之使用增加埋入式WL 1220之電阻率。在另一實施例中，可省略金屬搭接層且埋入式WL 1220可支援沿著WL之信號之全部。
本文中所提供之技術可(舉例而言)提供一益處，在於可有利地提供一似NOR陣列極化/隔離方案，例如，其中可使未選BL導體及WL導體短路(在閘流體外部)至一回路電位(例如，接地)，而可將選定記憶體單元極化至大於回路電位之一電壓。
圖13係展示組態成一2乘2(2×2)陣列之包括一BJT作為一選擇器 之實例性記憶體單元之一示意圖。在該圖中，記憶體單元1302a、1302b、1302c、1302d組態成一點對點記憶體陣列。每一記憶體單元1302a、1302b、1302c、1302d包括一記憶體儲存組件(其可係一PCM儲存組件)及一BJT選擇器1311。儲存組件及選擇器之位置可在單元內反轉。每一記憶體單元1302a及1302c之一個節點連接至BL 1303。每一記憶體單元1302b及1302d之一個節點連接至BL導體1301。每一記憶體單元1302a及1302b之一個節點連接至WL導體1309。每一記憶體單元1302c及1302d之一個節點連接至WL導體1307。WL 1307、1309可連接至BJT選擇器1311之基極且BL 1301、1303可連接至記憶體儲存組件之節點。
可施加電壓至BL 1301、1303及WL 1307、1309以選擇(例如，接通/存取、讀取、寫入及/或驗證)記憶體單元。施加至BL 1301、1303及WL 1307、1309之電壓可使得能夠根據下表存取記憶體單元，其中電壓位準係涵蓋讀取及程式化操作之位準之實例：
根據該表，為選擇一記憶體單元，可施加一電壓至連接至待選擇之記憶體單元之BL且可不施加電壓至連接至待選擇之記憶體單元之WL。在圖13之圖式中，可藉由施加一電壓至BL 1301且不施加電壓至WL 1309來選擇記憶體單元1302b。為確保記憶體單元1302d保持未選，可施加一電壓至WL 1307。為確保記憶體單元1302a保持未選，可不施加電壓至BL 1303。因此，可將記憶體單元1302c及未連接至BL 1301或WL 1309之陣列中之所有其他未選記憶體單元連接至WL 1307或可在其處施加一電壓之另一WL及BL 1303或可在其處不施加電 壓之另一BL。在大於一2×2陣列之大小N乘N(N×N)之一陣列中，在選擇一個記憶體單元之情況下，對應於一選定WL(不具有所施加電壓之一WL)之記憶體單元之數目係N的數量級。對應於一選定BL(可具有一所施加電壓之一BL)之記憶體單元之數目係N的數量級。對應於一未選WL(可具有一所施加電壓之一WL)及一未選BL(不具有所施加電壓之一BL)之記憶體單元之數目係N2的數量級。
在圖13之圖式之陣列中，自經施加以選擇一記憶體單元之電壓產生之程式化電流1320可自BL 1301(在其處施加電壓)跨越記憶體單元1302b且沿WL 1309向下流動。自經施加以維持未被選擇之記憶體單元之一未選狀態之電壓產生之洩漏電流1322可自WL 1307跨越記憶體單元1302c且沿BL 1303向下流動。洩漏電流可發生在未連接至一選定BL 1301或一選定WL 1309之一陣列中之每個記憶體單元中。因此，在一2×2陣列中，洩漏可跨越一個記憶體單元1302c而發生。在一N×N陣列中，洩漏可跨越(N-1)2個記憶體單元而發生。由於使用一BJT選擇器之一記憶體陣列在大小上增加，陣列之洩漏可與陣列之一列或行中之記憶體單元之數目之平方成比例增加。
圖14係展示根據一實施方案之組態成一2乘2(2×2)陣列之包括一閘流體作為一選擇器之實例性記憶體單元之一示意圖。在圖14之實施方案中，記憶體單元1402a、1402b、1402c、1402d組態成一點對點記憶體陣列。每一記憶體單元1402a、1402b、1402c、1402d包括一記憶體儲存組件(其可係一PCM儲存組件)及一閘流體選擇器1412。儲存組件及選擇器之位置可在單元內反轉。每一記憶體單元1402a及1402c之一個節點可連接至BL 1407。每一記憶體單元1402b及1402d之一個節點可連接至BL導體1409。每一記憶體單元1402a及1402b之一個節點可連接至WL導體1401。每一記憶體單元1402c及1402d之一個節點可連接至WL導體1403。每一WL 1401、1403可連接至閘流體選擇器 1412之閘極且每一BL 1407、1409可連接至記憶體儲存組件之節點。
可施加電壓至WL 1401、1403及BL 1407、1409以選擇(例如，接通/存取，或讀取、寫入，或驗證)記憶體單元。施加至WL 1401、1403及BL 1407、1409之電壓可使得能夠根據下表存取記憶體單元，其中電壓位準係涵蓋讀取及程式化操作之位準之非限制性實例：
根據該表，為選擇一記憶體單元，可施加一電壓至連接至待選擇之記憶體單元之BL且可不施加一電壓至連接至待選擇之記憶體單元之閘流體閘極之WL。未選WL及未選BL可不具有所施加電壓，例如，連接至一回路或接地線。在圖14中所展示之實施方案中，可藉由施加一電壓至WL 1401且施加一電壓至BL 1409來選擇記憶體單元1402b。為確保記憶體單元1402d保持未選，可不施加電壓至WL 1403。為確保記憶體單元1402a保持未選，可不施加電壓至BL 1407。因此，可將記憶體單元1402c及未連接至WL 1401或BL 1409之陣列中之所有其他未選記憶體單元連接至BL 1407或可在其處不施加電壓之另一BL及WL 1403或可在其處不施加電壓之另一WL。在大於一2×2陣列之大小N乘N(N×N)之一陣列中，在選擇一個記憶體單元之情況下，對應於一選定WL(可具有一所施加電壓之一WL)之記憶體單元之數目係N的數量級。對應於一選定BL(可具有一所施加電壓之一BL)之記憶體單元之數目係N的數量級。對應於一未選BL(不具有所施加電壓之一BL)及一未選WL(不具有所施加電壓之一WL)之記憶體單元之數目係N2的數量級。
在圖14中所展示之實施方案中，可自施加至BL 1409以選擇一記 憶體單元之電壓產生之程式化電流1420可自BL 1409(在其處施加電壓)跨越記憶體單元1402b且向下流動至記憶體單元1402b之閘流體1412之陰極。可自施加至WL 1401以選擇一記憶體單元之電壓產生之接通電流1424可自WL 1401(在其處施加電壓)流動至記憶體單元1402a之閘流體1412之閘極且向下流動至記憶體單元1402a之閘流體1412之陰極。自經施加以維持未被選擇之記憶體單元之一未選狀態之電壓差產生之洩漏電流1422可自BL 1409跨越記憶體單元1402d且沿WL 1403向下流動。洩漏電流可發生在連接至一選定BL 1409之一陣列中之每個記憶體單元中。因此，在一2×2陣列中，洩漏可跨越一個記憶體單元1402c而發生。在一N×N陣列中，洩漏可跨越N-1個記憶體單元而發生。由於使用一閘流體選擇器之一記憶體陣列在大小上增加，因此陣列之洩漏可與陣列之一列或行中之記憶體單元之數目成比例增加，而非如在一BJT選擇器記憶體陣列中與陣列之一列或行中之記憶體單元之數目之平方成比例增加。
藉助某種PCM技術，某些縮放路徑可導致：記憶體單元選擇器可需要維持之較高電壓；某些選擇器接面之一較高摻雜；及/或可需要在待用模式中極化之非選定選擇器之一較大數目。因此，在某些例項中，此縮放可導致洩漏電流之一增加之一電位，其往往降低效率，甚至是在待用模式中。
在某些例項中，相信本文中所提供之技術可減少或可能避免此等效率低下。舉例而言，在某些實例性實施方案中，當作為一讀取或寫入操作之部分未正在存取一陣列記憶體單元之全部或部分時，未選對應BL導體及/或WL導體可耦合至一回路電位(例如，接地)，此可減少或甚至避免正被極化之一陣列可發生之複雜事件(例如，洩漏、電壓平衡等)之全部或部分。因此，舉例而言，運用本文中所提供之技術，若任何記憶體單元可在待用模式(關斷模式)中極化則無複雜事件 且因此若作為一結果可自供應源汲取任何洩漏電流則存在極少複雜事件可係可能的。此外，舉例而言，藉助本文中所提供之技術，可能的是一讀取及/或寫入操作中之洩漏單元之一數目可與BL導體之一線性大小成比例而非與其平方值成比例。在又一實例中，藉助本文中所提供之技術，可能的是將BL及WL導體實質上絕緣(例如，藉由一閘流體之閘極與浮動節點之間之一反向偏壓二極體)而非具有可在其之間直接極化之一個二極體。另一可能優點在於一陣列中之一可能WL/BL短路可變得較易於管理，例如，在一測試流等中，且可由特定行及列修復而非透過瓦片冗餘(tile redundancy)。另一可能益處可在於，在某些實例性實施方案中，一WL電壓(例如，觸發電位)範圍可在一回路電位與約1伏之間，此可允許使用相對較低電壓電晶體而非一高電壓電晶體(例如，在列解碼器等中)。此電位優點(例如，允許選定WL電壓值範圍減小至介於約1伏與高於一接地電位之間)可自在一閘流體選擇器被接通之後在WL上產生之可忽略不計電流產生。施加至WL之電壓之此減小可允許使用低電壓電晶體作為一列解碼器之部分。列解碼器中的低電壓電晶體可允許列解碼器之大小之一減小且增加跨越記憶體陣列之效率。
圖15係繪示針對每一單元包括雙極接面電晶體作為選擇器之一實例性記憶體器件之一部分之一等距視圖之一圖解說明。在圖15之圖解說明中，記憶體陣列中之BJT選擇器組件由一半導體層堆疊形成。半導體層堆疊可形成於一基板上。一集極區1510可包含一p型半導體，舉例而言，p型矽。一基極區1520可包含一n型半導體。一射極區1530可包含一p型半導體。射極區1530與基極區1520接觸之平面可形成接面J1 1506。基極區1520與集極區1510接觸之平面可形成接面J2 1508。基板上之半導體層(例如，集極區1510、基極區1520及射極區1530)可藉由磊晶沈積或藉由蝕刻並摻雜一塊體基板之區或藉由蝕刻 與磊晶沈積之一組合來形成。可將半導體層堆疊圖案化以形成可用於一記憶體單元陣列中之一選擇器陣列。該圖案看產生由溝渠1502分離之個別BJT選擇器，其中每一選擇器可與另一BJT選擇器共用一或多個集極、基極或射極區。舉例而言，毗鄰單元之基極區1520可經連接(如所展示)且形成一埋入式WL導體之部分。儘管未展示，但單元可包括在BJT選擇器之射極區1530上方串聯連接之記憶體儲存組件，其中BL導體在記憶體儲存組件上方串聯連接。
圖16A及圖16B係繪示包括一BJT作為一選擇器之一實例性記憶體器件之剖視圖之圖解說明。圖16A圖解說明沿著使用一BJT作為一選擇器之實例性記憶體器件之WL方向之一剖視圖。圖16B圖解說明如圖16A之沿著使用一BJT作為一選擇器之實例性記憶體器件之WL方向之另一剖視圖。在圖16A及圖16B之圖解說明中，一集極區1510、一基極區1520及一射極區1530形成一半導體堆疊之部分。接面J1 1506可在射極區1530與基極區1520之間。接面J2 1508可在基極區1520與集極區1510之間。圖16B之剖視圖可係沿著圖15中所圖解說明之一不同WL之一剖面。因此，圖16A及圖16B中所展示之四個BJT選擇器柱可形成一2×2陣列，其中柱B’與柱D’共用一BL導體且柱A’與柱C’共用一不同BL導體。
可根據圖13中之表跨越記憶體單元施加電壓。為存取與BJT選擇器柱B’相關聯之一記憶體單元，可沿著連接至柱B’之射極1530且由柱D”共用之BL導體施加一電壓，而施加接地電壓至與柱B’之基極1520連通之WL。程式化電流1320流過與BJT選擇器柱B’相關聯之記憶體單元。為確保2×2陣列中之其他記憶體單元保持未選，可不施加電壓至由柱A’及柱C’共用之BL導體，而施加一電壓至由柱C’及柱D’共用之WL導體(基極區1520)。所施加電壓可在柱C’及柱D’兩者中之接面J2 1508處產生一反向偏壓接面。所施加電壓亦可在柱C’中之接面J1 1506 處產生一反向偏壓接面。反向偏壓接面可跨越記憶體陣列產生洩漏電流。在大於一2×2陣列之大小N×N之一陣列中，根據其中選擇一個記憶體單元之圖16A及圖16B之圖解說明，可跨越陣列產生洩漏電流之記憶體單元之數目係N2的數量級。
圖17係繪示根據一實施方案之針對每一單元包括閘流體作為選擇器之一實例性記憶體器件之一部分之一等距視圖之一圖解說明。在圖17之實施方案中，記憶體陣列中之閘流體選擇器組件由一半導體層堆疊形成。半導體層堆疊可形成於一基板上。一陰極區1710可包含一n型半導體，舉例而言，n型矽。一閘極區1720可包含一p型半導體。一浮動區1730可包含一n型半導體。一陽極區1740可包含一p型半導體。陽極區1740與浮動區1730接觸之平面可形成接面JPN1 1704。浮動區1730與閘極區1720接觸之平面可形成接面JNP 1706。閘極區1720與陰極區1710接觸之平面可形成接面JPN2 1708。基板上之半導體層(例如，陰極區1710、閘極區1720、浮動區1730及陽極區1740)可藉由磊晶沈積、摻雜並蝕刻一塊體基板之區或摻雜/蝕刻塊體半導體與磊晶沈積之一組合來形成。
可將半導體層堆疊圖案化以形成可用於一記憶體單元陣列中之一選擇器陣列。該圖案可產生由溝渠1702分離之個別閘流體選擇器，該等個別閘流體選擇器可與另一閘流體選擇器共用一或多個陰極、閘極、浮動或陽極區。舉例而言，陰極區1710可係跨越在跨越陣列(諸如跨越整個陣列)之多個列及行(分別BL及WL)之交點處之單元共用之一毯覆層；且毗鄰單元之閘極區1720可以連接至WL導體且形成WL導體之部分之一連續半導體線連接，如所展示。在每一柱閘流體處，半導體線形成閘流體之閘極節點。柱A及柱B被展示共用一個WL導體，其連接至兩個閘流體選擇器之一共同閘極區1720，而柱C及柱D共用另一WL導體，其連接至彼等兩個閘流體選擇器之一共同閘極區 1720。儘管未展示，但單元可包括在陽極區1740選擇器上方串聯連接之記憶體儲存組件，其中BL導體在記憶體儲存組件上方串聯連接。分離柱之溝渠1702包括經形成而穿過一陽極層(形成陽極區1740)、浮動層(形成浮動區1730)、閘極層(形成閘極區1720)且部分地進入至陰極層中(跨越陣列形成一連續陰極區1710)之沿WL方向延伸之第一複數個溝渠1702。溝渠1702亦包括經形成而穿過陽極層及浮動層且經形成而部分地穿過閘極層以界定連接一記憶體單元列之一埋入式閘極線之沿BL方向延伸之第二複數個溝渠。
圖18A及圖18B係繪示根據一實施方案之包括一閘流體作為一選擇器之一實例性記憶體器件之剖視圖之圖解說明。在圖18A及圖18B之實施方案中，圖18A圖解說明沿著使用閘流體作為選擇器之實例性記憶體器件之WL方向之一剖視圖。圖18B圖解說明沿著陣列之另一WL導體之一剖視圖。在圖18A及圖18B之實施方案中，陰極區1710、閘極區1720、浮動區1730及陽極區1740形成一半導體堆疊之部分。接面JPN1 1704可在陽極區1740與浮動區1730之間。接面JNP 1706可在浮動區1730與閘極區1720之間。接面JPN2 1708可在閘極區1720與陰極區1710之間。因此，圖18A及圖18B之實施方案中所展示之四個閘流體選擇器柱可形成一2×2陣列，其中柱B及柱D共用一BL導體且柱A及柱C共用一不同BL導體。柱B及柱A共用電連接至共同閘極區1720之一WL導體。柱C及柱D共用電連接至其共同閘極區1720之一不同WL導體。
可根據表II及圖14跨越記憶體單元施加電壓。為存取與閘流體選擇器柱B相關聯之一記憶體單元，可施加一電壓至與柱B之陽極區1740連通之BL，諸如透過一介入記憶體儲存組件(在圖18A中指示為節點1802b處之BL電壓輸入)。亦可在表示至共同閘極區1720之一WL觸點之WL輸入1810處施加一電壓。可將WL輸入與至節點1802b之BL 電壓輸入同時施加或作為將閘流體選擇器柱B接通之一暫時信號脈衝來施加。程式化電流1420流過與閘流體選擇器柱B相關聯之記憶體單元到達陰極區1710。為確保2×2陣列中之其他記憶體單元保持未選，可不施加電壓輸入至表示與柱A及C相關聯之BL導體之柱A之節點1802a。柱B及柱D可自來自其共用BL導體之同一所施加電壓接收一輸入，其可產生至柱D之節點1802d之一所施加電壓輸入。為確保不存取與閘流體選擇器柱D相關聯之記憶體單元，可在WL輸入1808處施加接地電壓，此乃因浮動區N 1730已經隔離陽極1740及閘極1720。柱C可不接收至柱C之節點1802c之電壓輸入且不在WL輸入1808處接收所施加電壓。跨越2×2陣列之所施加電壓可在柱D中之接面JNP 1706處產生一反向偏壓接面。所施加電壓亦可在柱A中之接面JPN1 1704處產生一反向偏壓接面且在柱A中之接面JNP 1706及列1810中之JPN2 1708處產生一直接偏壓接面。此等偏壓接面可僅沿著選定BL及WL跨越記憶體陣列產生洩漏電流，如上文所闡釋。在大於一2×2陣列之大小N×N之一陣列中，根據其中選擇一個記憶體單元之圖18A及圖18B之實施方案，可跨越陣列產生洩漏電流之記憶體單元之數目係N的數量級(例如，約2×N)。
在圖14以及圖18A及圖18B之實例性實施方案中，使用閘流體作為一選擇器可將一點對點陣列之存取方法轉換成一似NOR陣列，例如，可保持未選WL及BL至一接地電位且可將選定WL及BL極化至大於一接地電位之一電壓。如上表II之實例所指示，在用以讀取或寫入一位元之一閘流體選定記憶體單元陣列中，可加相對高偏壓於選定BL，且可稍微加正偏壓於選定WL。圖14以及圖18A及圖18B之實例性實施方案可進一步包括一或多個反向偏壓二極體。未選記憶體單元之浮動區處之反向偏壓二極體可經組態以在一或多個WL與一或多個BL之間絕緣。就洩漏而言，一似NOR陣列極化方案可比一點對點陣列更 穩健，且較佳其中WL及BL可由一或多個反向偏壓二極體絕緣。另外，在可保持未選WL及BL至一接地電位之情況下，可減少跨越記憶體陣列之電壓平衡複雜事件。
更進一步，如圖15至圖16B與圖4A及4B之實施例之一比較以及圖17至圖18B中所圖解說明，在某些例項中，可在可當前用於提供垂直BJT選擇器之技術之延伸中製作一閘流體器件，例如(諸如)某些當前PCM處理程序中之雙交叉淺溝渠絕緣。此處，舉例而言，可延伸用以提供一BJT之一p-n-p接面處理程序以包括另一p-n接面，例如，作為一下部層添加以提供一垂直p-n-p-n結構。此處，舉例而言，在某些例項中，一上部p摻雜區可連接至單元之一上部部分，例如，閘流體之一陽極。一上部n摻雜區不連接至外部節點且因此其可形成浮動節點。一下部p摻雜區可連接至閘流體之閘極。在某些例項中，一「新」下部n摻雜區可充當陣列之塊體，例如，且可用於連接適當閘流體之陰極。
在某些實例性實施方案中，舉例而言，藉由一高度摻雜之n+層、藉由局部短路至一下伏基板或藉由以上技術之一組合，一回路線之全部或部分可提供自陰極至參考(接地)電壓之一低阻抗路徑。
儘管已以舉例之方式在本文中圖解說明瞭某些實例性實施方案，但應記住可提供其他等效實施方案。舉例而言，在某些例項中，一閘流體之一閘極(例如，一SCR)可放置於一N型中間層中，留下一P型浮動節點。類似地，在某些例項中，可反轉一陽極及一陰極(例如，反轉電流方向及極化方案兩者)。在另外其他例項中，一閘流體之內部節點(例如，n型及/或p型)可耦合至單獨字線或諸如此類(或以其他方式受其影響)。
如本文中所使用之術語「及」、「或」以及「及/或」可包括亦預期至少部分地取決於其中使用此等術語之上下文之各種含義。通常， 若用於使諸如A、B或C之一清單相關聯，「或」意欲意指A、B及C(此處以包括意義使用)以及A、B或C(此處以互斥意義使用)。另外，如本文中所使用之術語「一或多個」可用於以單數形式闡述任何特徵、結構或特性或者可用於闡述複數個或某一其他組合之特徵、結構或特性。但是，應注意此僅係一說明性實例且所主張標的物並不限於此實例。
可至少部分地取決於根據特定特徵或實例之應用藉由各種機制來實施本文中所闡述之方法。舉例而言，方法可實施於硬體、韌體或硬體、韌體及軟體之組合中。在一硬體實施方案中，舉例而言，一處理單元可實施於一或多個特殊應用積體電路(ASIC)、數位信號處理器(DSP)、數位信號處理器件(DSPD)、可程式化邏輯器件(PLD)、現場可程式化閘陣列(FPGA)、處理器、控制器、微控制器、微處理器、電子器件、經設計以執行本文中所闡述功能之其他器件單元、類比電路或其組合內。
在前述詳細說明中，已陳述眾多特定細節以提供所主張標的物之一透徹理解。然而，熟習此項技術者將理解可在不存在此等特定細節之情況下實踐所主張標的物。在其他例項中，未詳細地闡述熟習此項技術者將知曉之方法或裝置以便不模糊所主張標的物。
已就關於儲存於一特定裝置(例如，一專用計算器件或平臺)之一記憶體內之二進制狀態之操作之邏輯、演算法或符號表示而呈現前述詳細說明之某些部分。在此特定說明書之上下文中，術語特定裝置或諸如此類包括一通用電腦，一旦其經程式化便執行依據來自程式軟體之指令之特定功能。演算法描述或符號表示係熟習信號處理或相關技術者用來將其工作之實質傳達給其他熟習此項技術者之技術之實例。本文提供一種演算法，且其通常被視為通向一所要結果之一自一致操作或類似信號處理序列。在此上下文中，操作或處理涉及對物理數量 之物理操縱。通常(但未必)，此等數量可採取能夠儲存、傳送、組合、比較或以其他方式操縱為表示資訊之電子信號之電信號或磁信號之形式。已不斷地證明，主要出於常見用法之原因，將此等信號稱為位元、資料、值、元素、符號、字元、項、數字、數值、資訊或諸如此類係便利的。然而，應理解，所有此等或類似術語將與適當物理數量相關聯且僅係方便標記。除非另外明確說明，否則如自以下論述顯而易見，應瞭解，本說明書論述通篇中利用諸如「處理」、「計算(computing)」、「計算(calculating)」、「判定」、「確立」、「獲得」、「識別」、「選擇」、「產生」或諸如此類之術語可指一特定裝置(諸如，一專用電腦或一類似專用電子計算器件)之動作或處理程序。因此，在本說明書之上下文中，一專用電腦或一類似專用電子計算器件能夠操縱或變換通常表示為所述專用電腦或類似專用電子計算器件之記憶體、暫存器或其他資訊儲存器件、傳輸器件或顯示器件內之物理電子或磁數量之信號。在此特定專利申請案之上下文中，術語「特定裝置」可包括一通用電腦，一旦其經程式化便執行依據來自程式軟體之指令之特定功能。
在某些情形中，一記憶體器件之操作(舉例而言，諸如自一個二進制1至一個二進制0之一狀態改變，或反之亦然)可包含一變換(諸如一物理變換)。藉助特定類型之記憶體器件，一物理變換可包含一物件至一不同狀態或事物之一物理變換。舉例而言，但不限於此，針對某些類型之記憶體器件，一狀態改變可涉及電荷之一累積及儲存或者所儲存電荷之一釋放。同樣，在其他記憶體器件中，一狀態改變可包含磁性取向之一物理改變或變換或者分子結構之一物理改變或變換，諸如自晶體至非晶形或反之亦然。在又其他記憶體器件中，舉例而言，一物理狀態改變可涉及量子力學現象，諸如疊加(superposition)、纏結(entanglement)或諸如此類，此可涉及量子位元 (qubit)。前述內容並非意欲作為所有實例之一窮盡性清單，其中一記憶體器件中之一個二進制1至一個二進制0(或反之亦然)之一狀態改變可包含一變換，諸如一物理變換。而是，前述內容意欲作為說明性實例。
一電腦可讀(儲存)媒體通常可係非暫時性的或包含一非暫時性器件。在此上下文中，一非暫時性儲存媒體可包括一有形器件，意指該器件具有一具體實體形式，但該器件可改變其物理狀態。因此，舉例而言，非暫時性係指一器件保持有形儘管存在一狀態改變。一電腦可讀(儲存)媒體可(舉例而言)經提供以與一電子器件118一起使用，或與裝置100(圖1)之其他電路一起使用。
儘管已圖解說明或闡述當前視為實例性特徵之內容，但熟習此項技術者將理解，可在不背離所主張標的物之情況下做出各種其他修改或可替換等效內容。另外，可在不背離本文中所闡述之中心概念之情況下做出諸多修改以使一特定情形適於所主張標的物之教示內容。
因此，意欲使所主張標的物不限於所揭示之特定實例，但彼所主張標的物亦可包括歸屬於隨附申請範圍或其等效內容之可能性內之所有態樣。
100‧‧‧實例性裝置
102-1‧‧‧記憶體單元
102-z‧‧‧記憶體單元
106‧‧‧位元線(BL)導體
108‧‧‧字線(WL)導體
109‧‧‧回路線(RL)導體
112‧‧‧閘流體
114‧‧‧記憶體單元陣列
116‧‧‧記憶體器件
118‧‧‧電子器件
120‧‧‧第一節點
121‧‧‧第二節點
122‧‧‧第二節點
123‧‧‧第一節點
124‧‧‧第三節點
126‧‧‧選擇電路
128‧‧‧存取電路
130‧‧‧感測電路
140‧‧‧介面
144‧‧‧命令
150‧‧‧電路器件
BL‧‧‧位元線
RL‧‧‧回路線
WL‧‧‧字線

Claims (32)

  1. 一種記憶體器件，其包含：複數個數位線導體；複數個字線導體；一記憶體單元陣列，其處於該等數位線導體與該等字線導體之接合點處，每一記憶體單元包含一選擇器閘流體及一記憶體儲存組件；每一記憶體儲存組件之一第一節點耦合至該等數位線導體中之一者；每一記憶體儲存組件之一第二節點耦合至該對應選擇器閘流體之一陽極；每一選擇器閘流體之一閘極耦合至該等字線導體中之一者；且每一選擇器閘流體之一陰極連接至一共同回路線。
  2. 如請求項1之記憶體器件，其中該每一字線導體包括一半導體線，其中該半導體線形成複數個該等選擇器閘流體之閘極節點。
  3. 如請求項2之記憶體器件，其中每一選擇器閘流體之該陰極形成跨越該陣列之一共同半導體層之部分。
  4. 如請求項1之記憶體器件，其包含經組態以在該等數位線導體中之一者與一選定記憶體單元之該選擇器閘流體之該陰極之間施加一第一電位之電路，其中一第二電位施加於該選擇器閘流體之該閘極與該陰極之間，且其中該選擇器閘流體經組態以回應於以下各項中之至少一者而處於一導電狀態中：跨越該選定記憶體單元之該選擇器閘流體之該陽極及該陰極之一所得電位超過一臨限電壓；及 與該所得電位相關聯之一電流超過一臨限電流。
  5. 如請求項4之記憶體器件，其中該選擇器閘流體經組態以在該第一電位係一接地電位時處於一非導電狀態中。
  6. 如請求項4之記憶體器件，其中該選擇器閘流體經組態以在該第二電位係一接地電位時處於一非導電狀態中。
  7. 如請求項1之記憶體器件，其中每一記憶體儲存組件係一電阻式隨機存取記憶體組件。
  8. 如請求項7之記憶體器件，其中每一記憶體儲存組件係一相變記憶體組件。
  9. 如請求項1之記憶體器件，其中該等字線導體由具有大於15μΩ．cm之電阻率之一材料構成。
  10. 如請求項1之記憶體器件，其中該等字線導體由具有大於1.5Ω/□之薄片電阻之一材料構成。
  11. 如請求項1之記憶體器件，其中該等數位線導體及該等字線導體由一浮動半導體區分離。
  12. 一種用於存取一交叉點記憶體陣列中之一記憶體單元之方法，該方法包含：藉由施加一第一電位至一數位線導體且施加一第二電位至在該記憶體單元處相交之一字線導體而選擇該記憶體單元；及在選擇該記憶體單元時將跨越該陣列之未選數位線及未選字線連接至一回路電位。
  13. 如請求項12之方法，其中選擇包含：在充當該記憶體單元之一選擇器器件之一矽控式整流器中觸發一導電狀態。
  14. 如請求項13之方法，其中觸發包含：在該矽控式整流器之一陽極與一陰極之間施加一觸發電位。
  15. 如請求項14之方法，其中將耦合至被置於該導電狀態中之該矽 控式整流器之該記憶體儲存組件之資訊狀態傳遞至一感測電路。
  16. 如請求項13之方法，其中觸發包含：在該數位線導體與該陰極之間施加一第一電位；及施加作為一脈衝之該第二電位至耦合至該矽控式整流器之一閘極之該字線導體作為一觸發電位以將該矽控式整流器置於該導電狀態中。
  17. 如請求項16之方法，其進一步包含：當該矽控式整流器處於該導電狀態中時自該記憶體單元之一記憶體儲存組件擷取一資訊狀態。
  18. 如請求項17之方法，其中在施加作為一脈衝之該第二電位之後進行自該記憶體單元之一記憶體儲存組件擷取一資訊狀態。
  19. 如請求項16之方法，其進一步包含：當該矽控式整流器處於該導電狀態中時將一資訊狀態程式化至該記憶體單元之一記憶體儲存組件。
  20. 如請求項16之方法，其中在該信號脈衝之後該閘流體保持處於該導電狀態中。
  21. 如請求項13之方法，其中將該數位線導體耦合至該陣列中之複數個記憶體單元，且其中觸發包含施加該第一電位至該字線導體，其中將該字線導體耦合至形成對應於該複數個記憶體單元之複數個矽控式整流器之該閘極之一連續半導體線。
  22. 如請求項13之方法，其中該陣列中之每一記憶體單元包含一相變記憶體儲存組件。
  23. 一種形成於一基板上之積體電路記憶體器件，該記憶體器件包含形成於一字線與一數位線之相交點處之一記憶體單元，該記憶體單元包含： 一記憶體儲存組件，其具有與該數位線電連通之一第一節點以及一第二節點；及一矽控式整流器(SCR)選擇器器件，其包含：一陽極，其連接至該記憶體儲存組件之該第二節點，一浮動層，其係與該陽極相反之導電類型且與該陽極形成一接面，一閘極，其與該字線電連通，該閘極係與該浮動層相反之導電類型且與該浮動層形成一接面，及一陰極，其係與該閘極相反之導電類型且與該閘極形成一接面。
  24. 一種記憶體器件，其包含：複數個層，其形成複數個選擇器閘流體，其中該複數個選擇器閘流體中之每一者形成一記憶體單元陣列中之一記憶體單元之一部分，其中該複數個層中之一者係電耦合至複數個字線導體中之一者之一閘極層；複數個數位線導體，其中該複數個電阻式記憶體儲存組件中之一者之一第一節點耦合至複數個數位線導體中之一者；及複數個電阻式記憶體儲存組件，其中該複數個電阻式記憶體儲存組件中之一者之一第二節點耦合至形成該等選擇器閘流體之該複數個層中之一陽極層，其中該複數個字線導體及該複數個數位線導體配置成一交叉點陣列。
  25. 如請求項24之記憶體器件，其中該閘極層經組態以沿著複數個該等選擇器閘流體形成一連續線，其中該閘極層經組態以形成該複數個該等選擇器閘流體之一閘極，且其中該閘極層形成該等字線導體中之一者之一埋入式字線導體之至少部分。
  26. 如請求項24之記憶體器件，其中該複數個層包含交替導電類型之四個半導體層。
  27. 如請求項26之記憶體器件，其中該複數個層包含：一陰極層，其為沿著該等數位線導體中之多者及該等字線導體中之多者之記憶體單元所共有；該閘極層，其形成於該陰極層上方且接觸該陰極層；一浮動層，其形成於該閘極層上方且接觸該閘極層；及該陽極層，其形成於該浮動層上方且接觸該浮動層。
  28. 如請求項27之記憶體器件，其中第一複數個溝渠經形成而穿過該陽極層、該浮動層及該閘極層；且其中第二複數個溝渠經形成而穿過該陽極層及該浮動層且經形成而部分地穿過該閘極層。
  29. 如請求項28之記憶體器件，其中該第一複數個溝渠及該第二複數個溝渠經組態以形成一連續埋入式字線，該連續埋入式字線形成該等選擇器閘流體中之一或多者之該閘極層，且其中該連續埋入式字線耦合至該等字線導體中之一者。
  30. 如請求項28之記憶體器件，其中該第一複數個溝渠及該第二複數個溝渠經組態以使得該陰極層形成一連續半導體層，且其中該連續半導體層形成該複數個選擇器閘流體中之每一者之一陰極。
  31. 如請求項24之記憶體器件，其中該複數個字線導體由具有大於約15μΩ．cm之電阻率之一材料形成。
  32. 如請求項24之記憶體器件，其中該複數個字線導體由具有大於約1.5Ω/□之薄片電阻之一材料形成。
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