CN105074828A - 用于选择或隔离存储器单元的设备及方法 - Google Patents

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CN105074828A CN201480014823.8A CN201480014823A CN105074828A CN 105074828 A CN105074828 A CN 105074828A CN 201480014823 A CN201480014823 A CN 201480014823A CN 105074828 A CN105074828 A CN 105074828A
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奥古斯图·毕维努提
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Abstract

用于存储器单元的选择及/或隔离的方法及装置包含晶闸管的使用。举例来说，可至少部分地通过起始触发电位的施加以影响与存储器存储组件串联耦合的晶闸管的栅极而选择存储器存储组件以用于存取。所述晶闸管的所述栅极连接到存储器单元字线且准许用于使选定及未选定存储器阵列导体相对于例如双极结晶体管的常规选择器减小泄漏电流的高效极性方案。

Description

用于选择或隔离存储器单元的设备及方法
优先权主张
本申请案为主张在2013年3月15日提出申请的第61/798,158号美国临时申请案的优先权权益的非临时申请案。
技术领域
本文中所揭示的标的物涉及存储器装置，且更特定来说涉及用于选择或隔离存储器单元的设备及方法。
背景技术
存储器装置可包括多个存储器单元。举例来说，多个存储器单元可以阵列配置及/或堆叠式配置来布置。存储器装置还可包括可用于(举例来说)存取存储器存储组件的接口。举例来说，例如作为读取操作的部分，接口可存取存储器存储组件以确定存储器单元的经编程状态。例如作为写入操作的部分，接口还可存取存储器存储组件以在存储器单元中确立经编程状态。举例来说，接口可耦合到可使用存储器装置的一或多个其它电路装置(例如，处理器、收发器等)。
在特定实例性实例中，存储器装置可提供为可耦合到其它电路装置的单独组件(例如，芯片、半导体裸片等)。在特定其它实例中，存储器装置可连同一或多个其它电路装置一起提供(举例来说)为多芯片封装、一或多个半导体裸片、芯片上系统的部分，仅列举几个。
在特定实例中，存储器装置可包括相变存储器(PCM)。举例来说，存储器单元可包括PCM存储组件(例如，双向存储器开关(OMS)，例如硫属化物组件)及选择组件(例如，双极晶体管、双向阈值开关(OTS)等)。
附图说明
将参考以下图描述非限制性及非穷尽性实施方案，其中除非另外规定，否则贯穿各个图的相似参考编号是指相似部件。
图1是展示根据一实施方案包含包括存储器存储组件(例如，PCM组件等)及晶闸管的存储器单元的实例性设备的示意图。
图2是图解说明根据一实施方案的晶闸管的实例性电流-电压特性的曲线图。
图3是展示根据一实施方案可用于图1的存储器装置中的包括阳极(A)、栅极(G)及阴极(K)的实例性晶闸管电路的示意图。
图4A是展示根据一实施方案的图解说明于代表性垂直形成的堆叠中的呈3节点硅控式整流器(SCR)形式的实例性晶闸管电路的示意图，所述代表性垂直形成的堆叠呈可经制作以用于图1的存储器装置中的PNPN分层半导体配置。
图4B是展示根据一实施方案的可经制作以用于图1的存储器装置中的呈薄电容耦合晶闸管(TCCT)形式的实例性晶闸管电路的示意图，其图解说明于具有额外栅极介电部分的呈PNPN分层半导体配置的代表性垂直形成的堆叠中。
图5是根据一实施方案的可用于图1的存储器装置中以选择并存取存储器单元的实例性方法的图示。
图6是根据另一实施方案的可用于图1的存储器装置中以选择并存取存储器存储组件的另一实例性方法的图示。
图7是根据一实施方案的可用于图1的存储器装置中以选择性地隔离存储器单元的实例性方法的图示。
图8是根据一实施方案的用于控制可经选择并经接通以用于存取及经关断以用于隔离的存储器单元的实例性状态图。
图9到11是展示可用于图1的存储器装置中且包括根据特定替代实施方案布置的存储器存储组件及晶闸管的实例性存储器单元的示意图。
图12是展示具有金属字线导体及埋入式字线导体的存储器单元的实例性配置的示意图。
图13是展示包含双极结晶体管作为选择器的实例性存储器单元的示意图，其中所述单元配置成2乘2(2×2)阵列。
图14是展示根据一实施方案的包含晶闸管作为选择器的实例性存储器单元的示意图，其中所述单元配置成2乘2(2×2)阵列。
图15是描绘包含双极结晶体管作为选择器的实例性存储器装置的一部分的等角视图的图解说明。
图16A及16B是描绘包含双极结晶体管作为选择器的实例性存储器装置的横截面图的图解说明。
图17是描绘根据一实施方案的包含晶闸管作为选择器的实例性存储器装置的一部分的等角视图的图解说明。
图18A及18B是描绘根据一实施方案的包含晶闸管作为选择器的实例性存储器装置的横截面图的图解说明。
具体实施方式
贯穿本说明书对“一个实施方案”、“一实施方案”或“特定实施方案”的提及意指结合(如果)所描述实施方案一起描述的特定特征、结构或特性可包含在所主张标的物的至少一个实施方案中。因此，贯穿本说明书在各个地方出现的短语“在一个实例性实施方案中”、“在实例性实施方案中”或“在特定实例性实施方案中”未必全部是指相同实施方案。此外，可将特定特征、结构或特性组合在一或多个实施方案中。
图1是展示根据一实施方案的包括实例性存储器装置116的实例性设备100的示意图。如所展示，存储器装置116可提供为电子装置118的部分或用于电子装置118中。尽管此处识别为参考编号100，但如本文中所使用，“设备”可指(举例来说)系统、装置、电路或其(如果)组件中的任一者或全部，不论个别地还是以组合形式。举例来说，根据本发明，电子装置118及/或存储器装置116中的任一者或两者也可被视为“设备”。
电子装置118可表示可存取存储器装置116(例如)以传送表示某种形式的信息(例如，编码为位、数据、值、元素、符号、字符、项、数字、数或类似物)的一或多个电信号的任何电子装置或其部分。举例来说，电子装置118可包括计算机、通信装置、机器等，其中存储器装置116可由电路装置150(例如)经由接口140来存取。电路装置150可表示可耦合到存储器装置116的任何电路。因此，电路装置150可包括某种形式的处理电路(例如，微处理器、微控制器等)、某种形式的通信电路(例如，接收器、发射器、总线接口等)、某种形式的译码电路(例如，模/数转换器、数/模转换器、惯性传感器、相机、麦克风、显示装置等)、另一存储器装置(例如，非易失性存储器、存储媒体等)及/或其组合，仅列举几个实例。
在特定实例性实例中，存储器装置116可提供为可耦合到电路装置150的单独组件(例如，芯片、半导体裸片等)。在特定其它实例中，存储器装置116可连同一或多个其它电路装置一起提供(举例来说)为多芯片封装、“受管理”存储器装置、模块、存储器卡、一或多个半导体裸片及/或芯片上系统的部分，仅列举几个。
如所展示，存储器装置116可(举例来说)包括多个存储器单元102-1到102-z。为简明起见，在此说明中，术语“存储器单元102”或“如果存储器单元102”可用作对多个存储器单元102-1到102-z(其中“z”表示整数)中的一或多者的一般参考。存储器单元102可(举例来说)选择性地编程为表示某种形式的信息(例如(例如)二进制逻辑位(例如，“1”或“0”))的状态。在特定实例性实施方案中，存储器单元102可能够选择性地编程为三个或三个以上状态，其可表示1.5个位，或者两个或两个以上二进制逻辑位。
在此实例中，存储器单元102-1到102-z布置为存储器单元阵列114的部分。在特定实例性实施方案中，存储器单元阵列114可根据图案来布置，例如数字线(例如，位线)导体及字线导体的连接栅格。在特定实例性实施方案中，存储器单元阵列114可包括存储器单元102堆叠(例如，多层布置)。在特定实例性实施方案中，存储器单元102可经由适用存取线(例如位线(BL)导体106、字线(WL)导体108及返回线(returnline,RL)导体109)来存取(例如，使用接口140、选择电路126、存取电路128、感测电路130及/或类似物中的一或多者或其某一组合)。如此项技术中已知，此类电路可包括经配置用于施加电位的数字线及字线驱动器电路，如本文中所描述。
虽然本文中使用短语“位线”及“字线”，但应理解，此些特征未必打算限于如可在特定电子装置中采用的任何特定“位”或“字”布置。因此，举例来说，在更一般意义上，“位线”或“字线”可简单地指代“行线”或“列线”，或反之亦然。数字线(例如，位线)及字线两者可更一般地称为“存取线”。
存储器单元102-1可(举例来说)至少部分地包括存储器存储组件(例如，在此处以实例方式表示为PCM组件110)及呈晶闸管112的形式的选择器。以非限制性实例方式，如图1中所图解说明，在特定实施方案中，PCM组件110可包括OMS。PCM组件可包括(举例来说)PCM材料，例如硫属化物材料，例如锗锑碲(GST)，其能够响应于电信号而采取具有不同电阻率的状态。举例来说，GST可响应于电流信号而采取相对低电阻，所述电流信号可通过采取比在所述信号之前更结晶的状态而产生热(例如，通过与GST热连通的加热器或通过GST自身的自加热)。相反，不同电信号(例如，产生较高电流)可使GST至少部分地熔化或非晶化以采取比在所述信号之前高的电阻。
如图1中所图解说明，PCM组件110可与晶闸管112串联耦合且包括第一节点120及第二节点121。如所展示，第一节点120可(举例来说)耦合到BL导体106，且第二节点121可(举例来说)耦合到晶闸管112的第一节点123。晶闸管112的第二节点122可(举例来说)耦合到WL导体108，且晶闸管112的第三节点124可(举例来说)耦合到RL导体109。虽然以下一些说明涉及实例性存储器单元及/或存储器单元102-1(如图1中所图解说明)阵列114，但应记住也可实施其它布置，例如如图9到11中所图解说明及本文中随后描述的。
接口140可(举例来说)表示允许存取存储器单元102的电路。举例来说，接口140可(例如)在读取操作的支持下提供对一或多个存储器单元的选择性读取。举例来说，接口140可(例如)在写入操作(本文中也称为编程操作)的支持下提供对一或多个存储器单元的选择性编程。因此，举例来说，在特定实施方案中，接口140可接收一或多个命令144且作为响应将选定操作电位施加到存储器单元。在特定实例性实施方案中，接口140可包括图1中所图解说明的电路的全部或部分电路作为选择电路126、存取电路128及/或感测电路130。
根据特定实例性实施方案，可在存储器装置116中提供选择电路126以选择一或多个存储器单元以用于存取。如本文中更详细描述，选择电路126可(举例来说)通过起始触发电位的施加以影响存储器单元102内的晶闸管112的栅极来选择特定存储器单元以用于存取。晶闸管112可包括(举例来说)三节点硅控式整流器(SCR)。举例来说，在特定实施方案中，可经由WL导体108将触发电位施加到第二节点122以将晶闸管112置于导电状态中，其中第一节点123及第三节点124经由晶闸管112操作地(例如，电)耦合。相反，在晶闸管112处于“非导电”状态中的情况下，第一节点123及第三节点124由晶闸管112操作地(例如，实质上电)隔离。尽管本文中使用术语“非导电”来描述晶闸管的状态，但应理解在特定实施方案中可存在不时地流动通过处于非导电状态中的晶闸管的全部或部分晶闸管的一些低电平的电流(例如，泄漏等)。
在晶闸管112处于导电状态中的情况下，存储器单元102-1可被视为“选定”或“接通”且可(例如)作为读取及/或写入操作的部分进行存取。在特定实例性实施方案中，选择电路126可在所期望存取周期期间连续施加触发电位。在特定其它实例性实施方案中，选择电路126可在所期望存取周期的一部分期间施加触发电位。举例来说，在特定实施方案中，触发电位可采取信号脉冲的形式，所述信号脉冲即刻影响晶闸管112的栅极，使得可在存在晶闸管112的第一节点123与第三节点124之间的选定操作电位的情况下将晶闸管112置于导电状态中。此类型的实例性基于触发的“闩锁”过程在下文中关于图2到4更详细地进行描述。
选择电路126也可选择性地隔离未被选择的存储器单元。举例来说，当存储器单元未被选择时，选择电路126可将连接到WL108的晶闸管的栅极(第二节点122)耦合(在晶闸管外部)到RL导体109及/或处于小于触发电位的电位的另一节点，此涵盖反转极性的可能性。举例来说，在特定实施方案中，可将RL导体109维持在可小于触发电位的返回电位(returnpotential)(例如，接地电位(例如，0伏))或某一其它所期望电位(例如，其可为1伏)。选择电路126可(例如)通过更改电位或以其它方式影响经由BL导体106递送的电流来进一步移除或减小未被选择的存储器单元中的晶闸管的第一节点123与第三节点124之间的电位及/或对应电流。举例来说，在特定实施方案中，BL导体106可耦合(在晶闸管外部)到RL导体109或某一适用节点以更改施加到非选定存储器单元的电位及/或电流。
一旦存储器单元已经选定，存取电路128便可将选定操作电位施加到所述存储器单元(例如，在PCM组件110的第一节点120与晶闸管112的第三节点124之间的存储器单元)。因此，举例来说，在图1中，可在BL导体106与RL导体109之间提供选定操作电位，且对应于所述选定操作电位的电流可在PCM组件110的第一节点120与第二节点121之间且在晶闸管112(其中晶闸管112处于导电状态中)的第一节点123与第三节点124之间流动。所述选定操作电位可至少部分地取决于欲对存储器单元执行的所期望操作而变化。举例来说，选定操作电位可取决于正执行读取操作还是写入操作而为不同的。此外，如此项技术中已知，在特定实例中，选定操作电位可在PCM组件的读取操作或写入操作期间的时间处变化。
作为特定实例性读取或写入操作的部分，可在存储器装置116中使用感测电路130以确定存储器单元102-1的状态。因此，举例来说，感测电路130可响应于穿过选定PCM组件的电压降及/或电流(例如，以确定电阻、阻抗等)。在特定实施方案中，感测电路130可响应于骤回事件或类似物，所述骤回事件或类似物可在特定条件下发生于PCM组件110中且被检测。举例来说，骤回事件可在特定条件下导致突然“负电阻”。虽然可能不完全理解骤回事件的物理根源，但骤回事件的发生往往显著影响存储器单元的电流-电压行为。如此，可(举例来说)提供感测电路130，其响应于存储器单元102中的骤回事件发生而产生起始施加到存储器单元102的电位的改变的一或多个反馈信号。以实例方式，一或多个反馈信号可起始选定操作电位的改变以减小电位、切断电位、使电位的产生停止等。举例来说，在特定实例中，响应于确定骤回事件已在存储器单元102中发生，来自感测电路130的一或多个反馈信号可起始存取电路128中的改变。可借助数字线(本文中称为BL导体106)将由PCM组件110表示的存储器存储组件的信息状态(当晶闸管112被置于导电状态中时)传递到感测电路130。
接下来把注意力放在图2，所述图是图解说明根据特定实施方案的如图3中所图解说明的实例性晶闸管电路112’及/或如图4A及4B中所图解说明的晶闸管电路112”或112”’的一些实例性特性的曲线图200。
图3是展示根据一实施方案的可用于图1的存储器装置中的包括具有阳极(A)、浮动节点(F)、栅极(G)及阴极(K)的实例性晶闸管112’的电路300的示意图。如此实例中所图解说明，在特定实施方案中，阳极(A)可耦合到PCM组件110且阴极(K)可耦合到可处于接地的RL导体109(图1)。栅极(G)可耦合到WL导体108(图1)。
图4A是展示根据一实施方案的实例性电路400的示意图，其图解说明使用代表性垂直形成的堆叠的晶闸管112”，所述代表性垂直形成的堆叠展示可经制作以用于图1的存储器装置中的PNPN分层或分区半导体配置。晶闸管112”也包括阳极(A)、浮动节点(F)、栅极(G)及阴极(K)。另外，晶闸管112”图解说明三个结，其中的第一结标记为JPN1且出现在阳极的P层遇到浮动节点的N层处，其中的第二结标记为JNP且出现在浮动节点的N层遇到栅极的P层处，且其中的第三结标记为JPN2且出现在栅极的P层遇到阴极的N层处。如此实例中所图解说明，在特定实施方案中，节点(A)可耦合到PCM组件110，栅极(G)可耦合到WL导体108(图1)且阴极(K)可耦合到可处于接地的RL导体109(图1)。在此实例中，栅极可受经由直接(例如，欧姆)接触连接施加的触发电位影响。因此，晶闸管112”可采取3节点硅控式整流器(SCR)的形式或类似物。
图4B是展示实例性电路420的示意图，其图解说明使用代表性垂直形成的堆叠的又一实例性晶闸管112”’，所述代表性垂直形成的堆叠展示类似于图4A中的PNPN分层或分区半导体配置的PNPN分层或分区半导体配置，但图4B还包括允许栅极受来自(例如)WL导体108(图1)的触发电位(经由电容性耦合施加)影响的栅极介电部分422。因此，晶闸管112”’可采取薄电容耦合晶闸管(TCCT)的形式及/或类似物。
图2描绘根据一实施方案的实例性晶闸管的电流-电压(IV)特性。参考图2，在曲线图200中，水平轴描绘阳极(A)与阴极(K)之间的增加正电压VAK，且垂直轴描绘在阳极(A)与阴极(K)之间流动的增加正电流电平IAK。晶闸管112/112’/112”/112”’可被置于导电状态及非导电状态中。此处，举例来说，晶闸管可处于对应于曲线图200的标记为“接通电阻”区(例如，其中存在由晶闸管提供的较小电阻)的导电状态中。
如前文所提及，在特定实例性实施方案中，响应于经施加以影响栅极(G)的触发电位，可响应于在阳极(A)与阴极(K)之间超过阈值电压的电位VAK及/或在所述阳极与所述阴极之间超过阈值安培数的与所施加的所述电位相关联的电流IAK的同时施加而选择性地允许将晶闸管112/112’/112”/112”置于导通状态中。
在非导电状态(例如，其中预期无显著电流IAK流动)中，反向偏置结JNP可维持高达阈值的电压降。当在非导电状态中时，可将电流IAK视为泄漏电流，且电流IAK将保持低于锁存电流IL。可维持非导电状态直到VAK超过阈值电压(例如，击穿电压VBO)为止。如果将电流施加到晶闸管112的栅极端子，那么可将阈值电压降低到低于击穿电压VBO，但晶闸管112可在无此栅极电流的情况下转变为导电状态。举例来说，可维持非导电状态直到VAK超过阈值电压(例如，击穿电压VBO)为止，在此点处晶闸管112/112’/112”/112”’可被置于导通状态中。类似地，举例来说，如果电流IAK保持低于锁存电流IL，那么可维持非导电状态。
在曲线图200中，线202、204及206表示栅极处的电流(IG)的不同实例性电平，其可影响击穿电压VBO且如此影响晶闸管112/112’/112”/112”’在其处切换到导电状态/从导电状态切换的点。举例来说，线202可表示对显著高栅极电流IG的响应，线204可表示对相对较低栅极电流IG的响应，且线206可表示对非常低或可能不存在的栅极电流IG的响应。在晶闸管112/112’/112”/112”’处于导电状态中的情况下且假定足够电流在阳极与阴极之间流动，晶闸管可保持自偏置且不需要受触发电位的施加的进一步影响。此处，举例来说，晶闸管本质上充当具有处于导电状态中的串联电阻的二极管。如此，在特定实施方案中可以脉冲的形式即刻施加触发电位以影响栅极。
从导电状态到非导电状态的后续切换可(举例来说)响应于VAK下降到低于阈值电压(例如，保持电压VH)及/或电流IAK下降到低于阈值安培数(例如，保持电流IH)而发生。应记住，可(举例来说)至少部分地基于装置的掺杂分布曲线及/或其它类似物理性质而调谐与晶闸管功能性相关的实例性特性(例如，VBO对IG、IL、VH、IH及接通电阻)。因此，就本文中的所有其它实例来说，所主张标的物不打算限于这些所图解说明实例。
在特定实例中，可响应于在阳极与阴极之间的足够电位与用于影响栅极的触发电位的同时(例如，在时间上至少部分地重叠)施加而将晶闸管置于导电状态中。在特定实例性实施方案中，触发电位可包括信号脉冲。因此，举例来说，此触发电位的脉冲可与在阳极与阴极之间施加的电位的施加重叠。可(举例来说)在晶闸管到达导电状态之后移除或减小影响栅极的触发电位(例如，可能使栅极不被驱动)，且在存在于阳极与阴极之间施加的足够电位及/或电流的情况下维持导电状态。
接下来把注意力放在图5，所述图是根据一实施方案的可用于图1的存储器装置中以选择并存取一或多个存储器单元的实例性方法500的图式。举例来说，方法500可(例如)使用各种电路、电路组件等至少部分地实施于各种设备中。
在实例性方框502处，可起始用于影响与在存储器单元阵列内的存储器存储组件(例如，PCM组件)串联耦合的晶闸管的栅极的触发电位的施加，以选择性地允许将所述晶闸管置于导电状态中。在特定实例中，在实例性方框504处，可作为与存储器单元相关联的读取操作或写入操作的部分起始用于影响晶闸管的栅极的触发电位的施加。在特定实例中，在实例性方框506处，触发电位可包括借助字线(例如，图1的WL导体108)施加的信号脉冲。
在实例性方框508处，可(例如)作为与存储器单元相关联的读取操作或写入操作的部分起始选定操作电位到位线导体的施加。举例来说，可将电位施加到图1的BL导体106。在特定实例中，在实例性方框510处，可在存在于阳极与阴极之间施加的足够电位或于阳极与阴极之间流动的对应电流(例如，超过阈值电压及/或阈值安培数)的情况下在触发电位(例如，信号脉冲)被移除或减小之后维持导电状态。因此，方法500可借助起始用于读取或写入操作的信号来激活晶闸管选择器。在读取操作中，举例来说，当晶闸管处于导电状态中时，可由感测电路检索存储器单元的存储组件的信息状态(见图1)。在写入操作中，当晶闸管处于导电状态时，可将信息状态编程到存储器单元的存储组件。
图6是根据一实施方案的可用于图1的存储器装置中以选择并存取一或多个存储器单元的另一实例性方法600的图示。举例来说，方法600可(例如)使用各种电路、电路组件等(例如图1中所展示的那些组件)至少部分地实施于各种设备中。
在实例性方框602处，通过选择性地施加触发电位以影响晶闸管的栅极从而将晶闸管置于导电状态中，可选择性地允许位线导体(例如，图1的BL导体106)经由具有与晶闸管(例如，晶闸管112)串联耦合的PCM组件(例如，PCM组件110)的存储器单元在存储器阵列中耦合(例如，电连接)到返回线导体(例如，图1的RL导体109)。方框602可因此等效于用于将晶闸管从非导电状态切换到导电状态的图5的方法500。
在实例性方框604处，在位线导体经由存储器存储组件及晶闸管选择性地耦合到返回线导体的情况下，可(例如)通过施加选定操作电位到位线导体来执行读取操作或写入操作中的至少一者。因此，可在方框602处的晶闸管选择器的激活之后进行方框604处的读取及/或写入操作。
在实例性方框606处，可选择性地移除或减小触发电位，此可在方框604处的读取/写入操作之前、与其同时或在其之后。在实例性方框608处，可响应于选定操作电位VAK(例如，在BL导体106与RL导体124之间)超过阈值电压或穿过单元的对应电流IAK超过阈值安培数而使用晶闸管内的浮动节点来维持导电状态。在实例性方框608处，一旦晶闸管被置于导电状态中(例如，基于触发电位与在阳极与阴极之间施加的足够电位及/或电流的同时施加)，晶闸管便可在连续存在于阳极与阴极之间施加的足够电位及/或电流的情况下保持处于导电状态中。
图7是根据一实施方案的可用于图1的存储器装置中以选择性地隔离一或多个存储器单元的实例性方法700的图示。举例来说，方法700可(例如)使用各种电路、电路组件等(例如图1中所展示的那些组件)至少部分地实施于各种设备中。
在实例性方框702处，可将影响晶闸管的栅极的电位移除或减小到小于触发电位。在特定实例中，举例来说，在方框704处，如果栅极耦合到字线导体，那么为移除或减小触发信号，可将字线导体耦合到返回电位，例如接地。
在实例性方框706处，可将在晶闸管的阳极与阴极之间的电位移除或减小到小于操作电位或阈值电位，及/或可将对应电流减小到小于阈值安培数。在特定实例中，举例来说，在方框708处，如果阳极耦合到位线导体，那么可通过将所述位线导体耦合到返回电位(例如，接地)来移除或减小电位。
接下来把注意力放在图8，所述图是根据一实施方案的用于控制可经选择并经接通以用于存取及/或经关断以用于隔离的存储器单元的实例性状态图800。举例来说，实例性状态图800及/或其中所展示的动作的全部或部分动作可(例如)使用各种电路、电路组件等(例如图1中所展示的那些组件)至少部分地实施于各种设备中。
在状态802中，例如，由于与存储器存储组件(例如，PCM组件)串联耦合的晶闸管处于非导电状态中，存储器单元可为关断的。此外，在特定实施方案中，在动作810处，可通过将晶闸管中的阳极及/或栅极耦合(在晶闸管外部)到阴极(例如，其可处于返回电位)而将存储器单元维持在经隔离条件中。举例来说，参考图1，BL导体106、WL导体108及RL导体109可全部连接到相同电位，例如接地。
在动作812处，可将触发电位施加到晶闸管的栅极以选择性地允许将晶闸管置于导通状态中，此选择存储器单元且将其置于存储器单元接通状态804中。在特定实例中，触发电位可包括信号脉冲等。将理解，触发电位(例如，WL脉冲)仅需要与阳极-阴极(例如，BL-RL)阈值电压或电流的施加重叠。
在动作814处，可维持选定操作电位及/或对应电流高于其相应阈值电平以保持晶闸管处于导通状态中且因此存储器单元处于存储器单元接通状态804中。如依据前述说明将清楚，不需要维持来自动作812的触发电位以便维持接通状态804。此外，在动作816处，当存储器单元处于接通状态中时，可执行一或多个读取操作及/或一或多个写入操作或者其某一组合及/或类似物。
在动作818处，可通过将选定操作电位及/或对应电流移除或减小到低于用于保持晶闸管处于导通状态中的其相应阈值电平的电平而将晶闸管置于非导通状态中。因此，存储器单元可被置于存储器单元关断状态802中。举例来说，参考图1，BL导体106及RL导体109两者均可连接到相同电位，例如接地。由于在动作812处借助WL导体108到晶闸管栅极的触发电位可为暂时脉冲，因此WL导体108可已连接到返回电位，例如接地。
接下来把注意力放在图9到11，所述图是展示具有实例性存储器单元的实例性设备(部分电路)的示意图，所述存储器单元可用于图1的存储器装置中且包括呈PCM组件的形式的存储器单元存储组件及呈根据特定替代实施方案布置的晶闸管的形式的存储器单元选择器。
在图9中，实例性电路900包括类似于图1中的存储器单元102-1但不同之处在于BL导体耦合到晶闸管112的栅极且WL导体耦合到PCM组件110的第一节点的存储器单元902。
在图10中，实例性电路1000包括类似于图1中的存储器单元102-1但不同之处在于晶闸管112及PCM组件110以反转次序布置的存储器单元1002，其中BL导体耦合到晶闸管112的阳极，WL导体耦合到晶闸管112的栅极，晶闸管112的阴极耦合到PCM组件110的第一节点，且PCM组件110的第二节点耦合到RL导体。
在图11中，实例性电路1100包括类似于图10中的存储器单元1002但不同之处在于WL导体耦合到晶闸管112的阳极且BL导体耦合到晶闸管112的栅极的存储器单元1102。
根据特定方面，相信本文中所提供的实例性实施方案及基本技术可提供优于使用双极结晶体管(BJT)或类似物作为选择器的其它电路设计的数个优点。虽然本文中所呈现的一些实例为基于PCM的存储器电路，但进一步相信所述技术也可用于其它点对点存储器阵列/电路中，其中三节点选择器驱动存储器单元存储组件，例如，其中电流可单向流动的电阻式存储组件。
举例来说，本文中所提供的技术可提供的益处在于：在晶闸管被置于导电状态中(例如，存储器单元为接通的)之后可避免传统双极结晶体管(BJT)基极电流，此可减小或可能消除读取/写入操作期间的非所要WL下降。此处，举例来说，在一些PCM存储器设计的情况下，改变及读取存储器单元的状态的操作可需要流动到阵列中的电阻式位线导体及字线导体两者中的非可忽略量的电流。所得电压降可限制存储器单元的工作窗及/或阵列的效率。WL电压降可由于各种原因而增加，例如(例如)在单个WL导体上同时在读取/写入操作中的存储器单元的数目、WL导体的长度及/或WL导体的特定电阻，仅列举几个。如果WL电压降产生沿着WL导体的选定单元的非均匀极化，那么可将存储器单元的读取及写入窗预算按比例减小(例如)电压降的量。
在特定实例中，相信使用本文中所提供的技术可避免或大大减小此些WL电压降。因此，可实现以下实例性改进中的一或多者，且可能不显著影响读取及写入窗预算：可针对同一WL中的单元执行较大数目个同时读取/写入操作；可实现较长WL且因此可能为较高阵列效率；及/或可允许较高WL电阻率，例如，此可进行折衷以促进集成及/或降低成本等。实际上，如下文所描述，由于承认对WL的导电性的降低的要求而可简化WL的结构。
图12是展示具有金属字线导体及埋入式字线导体的存储器单元的实例性配置的示意图。在存储器装置中，WL可由多个部分构成。在此实施方案中，存储器阵列可包含埋入式WL1220及金属WL1222。埋入式WL1220可由半导体材料形成，例如半导体衬底1230的经掺杂部分或其上方的外延层。金属WL1222可通过一或多个WL触点1224连接到埋入式WL1220。WL触点1224可提供埋入式WL1220与金属WL1222之间的电连接。埋入式WL1220可连接到多个存储器单元1202。对于每一单元1202，埋入式WL1220可连接到晶闸管选择器的栅极，所述晶闸管选择器为存储器单元1202的组件。晶闸管选择器的阳极可连接到存储器存储组件，所述存储器存储组件也为存储器单元1202的组件。每一存储器单元1202可连接到BL1206。特定来说，存储器单元1202的存储器存储组件可连接到BL1206。在所图解说明的实施例中，BL1206延伸到页中且延伸出页外且因此与阵列的WL1220交叉，使得每一单元可由选定的WL1220/1222及位线1206寻址。
使用非晶闸管选择器(例如，BJT选择器)的存储器阵列经历沿着WL的电压降，此可限制可在邻近WL触点1224之间连接到埋入式WL1220以用于连接到较低电阻率金属WL1222的存储器单元的数目。举例来说，图12描绘在邻近WL触点1224之间连接到埋入式WL1220的三个存储器单元1202。在此实施方案中，可在邻近WL触点1224之间连接到埋入式WL1220的存储器单元1202的数目可与埋入式WL1220的电阻率成反比，使得埋入式WL的电阻率越高，可在邻近WL触点1224之间连接的存储器单元1202越少。金属WL1222及埋入式WL1220的总电阻率可限制同一WL中可实质上同时被存取的单元的数目，此又可限制存储器的速度或其它性能。
举例来说，在使用BJT作为选择器的一个实施方案中，埋入式WL导体(例如，具有约15mΩ·cm的电阻率的经掺杂硅或具有约1000Ω/□的薄片电阻的材料)可限于在邻近WL触点之间沿着一个埋入式WL导体的约4到8个存储器单元。对在邻近WL触点之间沿着一个埋入式WL导体的单元数目的约束可限制存储器阵列的效率且可限制有效存储器单元尺寸，从而增加针对给定容量的存储器阵列的所需大小。WL导体的搭接(strapping)金属部分(例如，金属，例如具有约10μΩ·cm的电阻率的铜(Cu)，或具有约1Ω/□的薄片电阻的材料)的额外使用允许沿着WL可同时被存取的较大数目个单元，但仍产生沿着WL的(例如)约100个存储器单元的限制。除需要低电阻率材料(例如铜(Cu))连同对此些材料的约束(例如，Cu当前不能干式蚀刻且需要镶嵌处理)外，还可在线厚度或宽度的最小尺寸方面约束金属WL导体。举例来说，当导电线的厚度或宽度减小到低于约25nm时，铜的电阻率大幅增加。对金属WL导体的厚度的此约束可在制作期间限制WL尺寸的减小且可限制存储器单元及存储器阵列的最小尺寸。
使用晶闸管作为存储器单元的选择器可克服对WL导体的电阻率限制且因此扩大可用于存储器阵列及WL导体的设计的选项。在一个实施例中，使用晶闸管作为选择器(其中WL导体连接到晶闸管栅极)，可在邻近WL触点之间将较大数目个存储器单元连接到埋入式WL导体，例如触点之间的10到100个单元，举例来说，WL触点之间的20到50个存储器单元。事实上，由于具有晶闸管选择器的交叉点存储器阵列可能的极性(见下文)，因此理论上不存在对沿着字线的存储器单元的数目的限制。在具有或不具有搭接金属WL1222的情况下，可沿着单个WL同时存取多于125个单元，例如，150到500个单元。在一些实施例中，较高电阻率金属可用于金属WL1222，例如具有大于约15μΩ·cm的电阻率的金属或具有大于约1.5Ω/□的薄片电阻的材料。此些材料的实例包含但不限于钨(W)。较高电阻金属用于WL导体可减小对可实质上同时被选择的存储器单元的数目的限制。较高电阻金属用于金属WL导体还可允许制造程序灵活性且允许产品成本的节约。类似地，可相对于BJT选择器(例如大于约15mΩ·cm、更特定来说大于约40mΩ·cm或具有大于约700Ω/□、更特定来说大于约5000Ω/□的薄片电阻的材料)的使用而增加埋入式WL1220的电阻率。在另一实施例中，可省略金属搭接层且埋入式WL1220可支持沿着WL的全部信号。
举例来说，本文中所提供的技术可提供的益处在于：可有利地提供类NOR的阵列极化/隔离方案，例如，其中可使未选定BL导体及WL导体短接(在晶闸管外部)到返回电位(例如，接地)，而可将选定存储器单元极化到大于返回电位的电压。
图13是展示配置成2乘2(2×2)阵列的包含BJT作为选择器的实例性存储器单元的示意图。在所述图中，存储器单元1302a、1302b、1302c、1302d配置成点对点存储器阵列。每一存储器单元1302a、1302b、1302c、1302d包含存储器存储组件(其可为PCM存储组件)及BJT选择器1311。存储组件及选择器的位置可在单元内反转。每一存储器单元1302a及1302c的一个节点连接到BL1303。每一存储器单元1302b及1302d的一个节点连接到BL导体1301。每一存储器单元1302a及1302b的一个节点连接到WL导体1309。每一存储器单元1302c及1302d的一个节点连接到WL导体1307。WL1307、1309可连接到BJT选择器1311的基极且BL1301、1303可连接到存储器存储组件的节点。
可将电压施加到BL1301、1303及WL1307、1309以选择(例如，接通/存取、读取、写入及/或验证)存储器单元。施加到BL1301、1303及WL1307、1309的电压可根据下表实现对存储器单元的存取，其中电压电平为涵盖读取及编程操作的电平的实例：
表I
BL＝0V BL＝1V到5V
WL＝0V 关断(A’) 接通(B’)
WL＝1V到5V 关断(C’) 关断(D’)
根据所述表，为选择存储器单元，可将电压施加到连接到待选择的存储器单元的BL且可不将电压施加到连接到待选择的存储器单元的WL。在图13的图式中，可通过将电压施加到BL1301且不将电压施加到WL1309来选择存储器单元1302b。为确保存储器单元1302d保持未选定，可将电压施加到WL1307。为确保存储器单元1302a保持未选定，可不将电压施加到BL1303。因此，可将存储器单元1302c及阵列中未连接到BL1301或WL1309的所有其它未选定存储器单元连接到WL1307或可在其处施加电压的另一WL以及连接到BL1303或可不在其处施加电压的另一BL。在大小为大于2×2阵列的N乘N(N×N)阵列中，在已选择一个存储器单元的情况下，对应于选定WL(可不具有所施加电压的WL)的存储器单元的数目约为N的数量级。对应于选定BL(可具有所施加电压的BL)的存储器单元的数目约为N的数量级。对应于未选定WL(可具有所施加电压的WL)及未选定BL(可不具有所施加电压的BL)的存储器单元的数目约为N2的数量级。
在图13的图式的阵列中，由经施加以选择存储器单元的电压产生的程序电流1320可从BL1301(在其处施加电压)跨越存储器单元1302b且沿WL1309向下流动。由经施加以维持未被选择的存储器单元的未选定状态的电压产生的泄漏电流1322可从WL1307跨越存储器单元1302c且沿BL1303向下流动。泄漏电流可发生在未连接到选定BL1301或选定WL1309的阵列中的每一存储器单元中。因此，在2×2阵列中，泄漏可跨越一个存储器单元1302c而发生。在N×N阵列中，泄漏可跨越(N–1)2个存储器单元而发生。由于使用BJT选择器的存储器阵列在大小上增加,因此阵列的泄漏可与阵列的行或列中的存储器单元的数目的平方成比例增加。
图14是展示根据一实施方案的配置成2乘2(2×2)阵列的包含晶闸管作为选择器的实例性存储器单元的示意图。在图14的实施方案中，存储器单元1402a、1402b、1402c、1402d配置成点对点存储器阵列。每一存储器单元1402a、1402b、1402c、1402d包含存储器存储组件(其可为PCM存储组件)及晶闸管选择器1412。存储组件及选择器的位置可在单元内反转。每一存储器单元1402a及1402c的一个节点可连接到BL1407。每一存储器单元1402b及1402d的一个节点可连接到BL导体1409。每一存储器单元1402a及1402b的一个节点可连接到WL导体1401。每一存储器单元1402c及1402d的一个节点可连接到WL导体1403。每一WL1401、1403可连接到晶闸管选择器1412的栅极且每一BL1407、1409可连接到存储器存储组件的节点。
可将电压施加到WL1401、1403及BL1407、1409以选择(例如，接通/存取，或读取、写入，或验证)存储器单元。施加到WL1401、1403及BL1407、1409的电压可根据下表实现对存储器单元的存取，其中电压电平为涵盖读取及编程操作的电平的非限制性实例：
表II
BL＝0V BL≈1到5V
WL＝0.5到0.7V 关断(A) 接通(B)
WL＝～0V 关断(C) 关断(D)
根据所述表，为选择存储器单元，可将电压施加到连接到待选择的存储器单元的BL且可将电压施加到连接到待选择的存储器单元的晶闸管栅极的WL。未选定WL及未选定BL可不具有所施加电压，例如，连接到返回或接地线。在图14中所展示的实施方案中，可通过将电压施加到WL1401且将电压施加到BL1409来选择存储器单元1402b。为确保存储器单元1402d保持未选定，可不将电压施加到WL1403。为确保存储器单元1402a保持未选定，可不将电压施加到BL1407。因此，可将存储器单元1402c及阵列中未连接到WL1401或BL1409的所有其它未选定存储器单元连接到BL1407或可不在其处施加电压的另一BL以及连接到WL1403或可不在其处施加电压的另一WL。在大小为大于2×2阵列的N乘N(N×N)阵列中，在已选择一个存储器单元的情况下，对应于选定WL(可具有所施加电压的WL)的存储器单元的数目约为N的数量级。对应于选定BL(可具有所施加电压的BL)的存储器单元的数目为N的数量级。对应于未选定BL(不具有所施加电压的BL)及未选定WL(不具有所施加电压的WL)的存储器单元的数目约为N2的数量级。
在图14中所展示的实施方案中，可由施加到BL1409以选择存储器单元的电压产生的程序电流1420可从BL1409(在其处施加电压)跨越存储器单元1402b且向下流动到存储器单元1402b的晶闸管1412的阴极。可由施加到WL1401以选择存储器单元的电压产生的接通电流1424可从WL1401(在其处施加电压)流动到存储器单元1402a的晶闸管1412的栅极且向下流动到存储器单元1402a的晶闸管1412的阴极。由经施加以维持未被选择的存储器单元的未选定状态的电压差产生的泄漏电流1422可从BL1409跨越存储器单元1402d且沿WL1403向下流动。泄漏电流可发生在连接到选定BL1409的阵列中的每一存储器单元中。因此，在2×2阵列中，泄漏可跨越一个存储器单元1402c而发生。在N×N阵列中，泄漏可跨越N–1个存储器单元而发生。由于使用晶闸管选择器的存储器阵列在大小上增加，因此阵列的泄漏可与阵列的行或列中的存储器单元的数目成比例增加，而非如在BJT选择器存储器阵列中与阵列的行或列中的存储器单元的数目的平方成比例增加。
借助特定PCM技术，一些缩放路径可导致：存储器单元选择器可需要维持的较高电压；特定选择器结的较高掺杂；及/或可需要在待用模式中极化的非选定选择器的较大数目。因此，在特定实例中，此缩放可导致泄漏电流的增加的电位，其往往降低效率，甚至是在待用模式中。
在特定实例中，相信本文中所提供的技术可减少或可能避免此类效率低下。举例来说，在特定实例性实施方案中，当全部或部分存储器单元阵列未作为读取或写入操作的部分而正被存取时，未选定对应BL导体及/或WL导体可耦合到返回电位(例如，接地)，此可减少或甚至避免正被极化的阵列可发生的并发事件(例如，泄漏、电压平衡等)的全部或部分并发事件。因此，举例来说，借助本文中所提供的技术，以下情况可为可能的：可在待用模式(关断状态)中极化很少(如果有)存储器单元且如此可因此从供应源汲取很少(如果有)泄漏电流。此外，举例来说，借助本文中所提供的技术，以下情况可为可能的：读取及/或写入操作中的泄漏单元的数目可与BL导体的线性大小成比例而非与其平方值成比例。在又一实例中，借助本文中所提供的技术，BL及WL导体实质上绝缘(例如，通过一晶闸管的栅极与浮动节点之间的反向偏置二极管)而非具有可在其之间直接极化的二极管为可能的。另一可能优点为阵列中的可能WL/BL短接(例如)在测试流等中可变得较易于管理，且可由特定列及行而非通过瓦片冗余(tileredundancy)修复。另一可能益处可为，在特定实例性实施方案中，WL电压(例如，触发电位)可介于返回电位与约1伏之间的范围中，此可允许使用相对较低电压晶体管而非高电压晶体管(例如，在行解码器等中)。此电位优点(例如，允许选定WL电压值范围减小到介于约1伏与高于接地电位之间)可由在晶闸管选择器被接通之后在WL上产生的可忽略电流引起。施加到WL的电压的此减小可允许使用低电压晶体管作为行解码器的部分。行解码器中的低电压晶体管可允许行解码器的大小的减小且增加跨越存储器阵列的效率。
图15是描绘针对每一单元包含双极结晶体管作为选择器的实例性存储器装置的一部分的等角视图的图解说明。在图15的图解说明中，存储器阵列中的BJT选择器组件由半导体层堆叠形成。所述半导体层堆叠可形成于衬底上。集极区1510可包括p型半导体，举例来说，p型硅。基极区1520可包括n型半导体。射极区1530可包括p型半导体。射极区1530与基极区1520接触的平面可形成结J11506。基极区1520与集极区1510接触的平面可形成结J21508。衬底上的半导体层(例如，集极区1510、基极区1520及射极区1530)可通过外延沉积或通过蚀刻并掺杂块体衬底的区或通过蚀刻与外延沉积的组合来形成。可将半导体层堆叠图案化以形成可用于存储器单元阵列中的选择器阵列。所述图案可产生由沟槽1502分离的个别BJT选择器，其中每一选择器可与另一BJT选择器共享一或多个集极、基极或射极区。举例来说，邻近单元的基极区1520可经连接(如所展示)且形成埋入式WL导体的部分。尽管未展示，但所述单元可包含在BJT选择器的射极区1530上方串联连接的存储器存储组件，其中BL导体在存储器存储组件上方串联连接。
图16A及16B是描绘包含BJT作为选择器的实例性存储器装置的横截面图的图解说明。图16A图解说明沿着使用BJT作为选择器的实例性存储器装置的WL方向的横截面图。图16B图解说明如图16A的沿着使用BJT作为选择器的实例性存储器装置的WL方向的另一横截面图。在图16A及16B的图解说明中，集极区1510、基极区1520及射极区1530形成半导体堆叠的部分。结J11506可介于射极区1530与基极区1520之间。结J21508可介于基极区1520与集极区1510之间。图16B的横截面图可为沿着图15中所图解说明的不同WL的横截面。因此，图16A及16B中所展示的四个BJT选择器柱可形成2×2阵列，其中柱B’与柱D’共享BL导体且柱A’与柱C’共享不同BL导体。
可根据图13中的表跨越存储器单元施加电压。为存取与BJT选择器柱B’相关联的存储器单元，可沿着连接到柱B’的射极1530且由柱D”共享的BL导体施加电压，同时将接地电压施加到与柱B’的基极1520连通的WL。程序电流1320流动通过与BJT选择器柱B’相关联的存储器单元。为确保2×2阵列中的其它存储器单元保持未选定，可不将电压施加到由柱A’及柱C’共享的BL导体，同时将电压施加到由柱C’及柱D’共享的WL导体(基极区1520)。所施加电压可在柱C’及柱D’两者中的结J21508处产生反向偏置结。所施加电压也可在柱C’中的结J11506处产生反向偏置结。反向偏置结可跨越存储器阵列产生泄漏电流。在大小为大于2×2阵列的N×N的阵列中，根据其中已选择一个存储器单元的图16A及16B的图解说明，可跨越阵列产生泄漏电流的存储器单元的数目约为N2的数量级。
图17是描绘根据一实施方案的针对每一单元包含晶闸管作为选择器的实例性存储器装置的一部分的等角视图的图解说明。在图17的实施方案中，存储器阵列中的晶闸管选择器组件由半导体层堆叠形成。半导体层堆叠可形成于衬底上。阴极区1710可包括n型半导体，举例来说，n型硅。栅极区1720可包括p型半导体。浮动区1730可包括n型半导体。阳极区1740可包括p型半导体。阳极区1740与浮动区1730接触的平面可形成结JPN11704。浮动区1730与栅极区1720接触的平面可形成结JNP1706。栅极区1720与阴极区1710接触的平面可形成结JPN21708。衬底上的半导体层(例如，阴极区1710、栅极区1720、浮动区1730及阳极区1740)可通过外延沉积、掺杂并蚀刻块体衬底的区或掺杂/蚀刻块体半导体与外延沉积的组合来形成。
可将半导体层堆叠图案化以形成可用于存储器单元阵列中的选择器阵列。所述图案可产生由沟槽1702分离的个别晶闸管选择器，所述个别晶闸管选择器可与另一晶闸管选择器共享一或多个阴极、栅极、浮动或阳极区。举例来说，阴极区1710可为跨越在跨越阵列(例如跨越整个阵列)的多个列及行(分别为BL及WL)的接合点处的单元共享的毯覆层；且邻近单元的栅极区1720可沿连接到WL导体且形成WL导体的部分的连续半导体线连接，如所展示。在每一柱状晶闸管处，半导体线形成晶闸管的栅极节点。展示柱A及柱B共享连接到两个晶闸管选择器的共同栅极区1720的一个WL导体，而柱C及柱D共享连接到所述两个晶闸管选择器的共同栅极区1720的另一WL导体。尽管未展示，但单元可包含在阳极区1740选择器上方串联连接的存储器存储组件，其中BL导体在存储器存储组件上方串联连接。分离柱的沟槽1702包含经形成而穿过阳极层(形成阳极区1740)、浮动层(形成浮动区1730)、栅极层(形成栅极区1720)且部分地进入到阴极层中(跨越阵列形成连续阴极区1710)的沿WL方向延伸的第一多个沟槽1702。沟槽1702还包含经形成而穿过阳极层及浮动层且经形成而部分地穿过栅极层以定义连接存储器单元行的埋入式栅极线的沿BL方向延伸的第二多个沟槽。
图18A及18B是描绘根据一实施方案的包含晶闸管作为选择器的实例性存储器装置的横截面图的图解说明。在图18A及18B的实施方案中，图18A图解说明沿着使用晶闸管作为选择器的实例性存储器装置的WL方向的横截面图。图18B图解说明沿着阵列的另一WL导体的横截面图。在图18A及18B的实施方案中，阴极区1710、栅极区1720、浮动区1730及阳极区1740形成半导体堆叠的部分。结JPN11704可介于阳极区1740与浮动区1730之间。结JNP1706可介于浮动区1730与栅极区1720之间。结JPN21708可介于栅极区1720与阴极区1710之间。因此，图18A及18B的实施方案中所展示的四个晶闸管选择器柱可形成2×2阵列，其中柱B及柱D共享BL导体且柱A及柱C共享不同BL导体。柱B及柱A共享电连接到共同栅极区1720的WL导体。柱C及柱D共享电连接到其共同栅极区1720的不同WL导体。
可根据表II及图14跨越存储器单元施加电压。为存取与晶闸管选择器柱B相关联的存储器单元，可将电压(例如)通过介入存储器存储组件(在图18A中指示为节点1802b处的BL电压输入)施加到与柱B的阳极区1740连通的BL。也可在表示到共同栅极区1720的WL触点的WL输入1810处施加电压。可将WL输入与到节点1802b的BL电压输入同时施加或将WL输入施加为接通晶闸管选择器柱B的暂时信号脉冲。程序电流1420流动通过与晶闸管选择器柱B相关联的存储器单元到达阴极区1710。为确保2×2阵列中的其它存储器单元保持未选定，可不将电压输入施加到表示与柱A及C相关联的BL导体的柱A的节点1802a。柱B及柱D可从来自其所共享BL导体的同一所施加电压接收输入，此可产生到柱D的节点1802d的所施加电压输入。为确保可不存取与晶闸管选择器柱D相关联的存储器单元，可在WL输入1808处施加接地电压，这是因为浮动区N1730已将阳极1740与栅极1720隔离。柱C可不接收到柱C的节点1802c的电压输入且不接收在WL输入1808处的所施加电压。跨越2×2阵列的所施加电压可在柱D中的结JNP1706处产生反向偏置结。所施加电压也可在柱A中的结JPN11704处产生反向偏置结且在柱A中的结JNP1706及行1810中的JPN21708处产生直接偏置结。这些偏置结可仅沿着选定BL及WL跨越存储器阵列产生泄漏电流，如上文所解释。在大小为大于2×2阵列的N×N阵列中，根据其中已选择一个存储器单元的图18A及18B的实施方案，可跨越阵列产生泄漏电流的存储器单元的数目约为N的数量级(例如，约2×N)。
在图14以及图18A及18B的实例性实施方案中，使用晶闸管作为选择器可将点对点阵列的存取方法转换成类NOR阵列，例如，可将未选定WL及BL保持到接地电位且可将选定WL及BL极化到大于接地电位的电压。如由上文表II的实例所指示，在用于读取或写入位的晶闸管选定存储器单元阵列中，可使选定BL偏置得相对高，且可使选定WL稍微正偏置。图14以及图18A及18B的实例性实施方案可进一步包含一或多个反向偏置二极管。未选定存储器单元的浮动区处的反向偏置二极管可经配置以在一或多个WL与一或多个BL之间绝缘。就泄漏来说，类NOR阵列极化方案可比点对点阵列更稳健，且优选地其中WL及BL可由一或多个反向偏置二极管绝缘。另外，在可将未选定WL及BL保持到接地电位的情况下，可减少跨越存储器阵列的电压平衡并发事件。
更进一步，如图15到16B与图4A及4B以及图17到18B中的实施例的比较所图解说明，在特定实例中，可以可当前用于提供垂直BJT选择器的技术的扩展(例如(例如)特定当前PCM过程中的双交叉浅沟槽绝缘)制作晶闸管装置。此处，举例来说，可使用于提供BJT的p-n-p结过程延伸以包含(例如)添加为下部层来提供垂直p-n-p-n结构的另一p-n结。此处，举例来说，在特定实例中，上部p掺杂区可连接到单元的上部部分，例如，晶闸管的阳极。上部n掺杂区可不连接到外部节点且因此其可形成浮动节点。下部p掺杂区可连接到晶闸管的栅极。在特定实例中，“新”下部n掺杂区可充当阵列的块体，例如，且可用于连接可适用晶闸管的阴极中。
在特定实例性实施方案中，举例来说，通过高度掺杂的n+层、通过局部短接到下伏衬底或通过以上技术的组合，返回线的全部或部分返回线可提供从阴极到参考(接地)电压的低阻抗路径。
尽管已以实例方式在本文中图解说明了特定实例性实施方案，但应记住可提供其它等效实施方案。举例来说，在特定实例中，可晶闸管的栅极(例如，SCR)置于N型中间层中，留下P型浮动节点。类似地，在特定实例中，可反转阳极及阴极(例如，反转电流方向及极化方案两者)。在又一些实例中，晶闸管的内部节点(例如，n型及/或p型)可耦合到单独字线或类似物(或以其它方式受其影响)。
如本文中所使用的术语“及”、“或”以及“及/或”可包含也预期至少部分地取决于其中使用此些术语的上下文的多种含义。通常，“或”(如果用于使列表相关联，例如A、B或C)打算意指A、B及C(此处用于包含意义)以及A、B或C(此处用于排他性意义)。另外，如本文中所使用的术语“一或多个”可用于以单数形式描述任何特征、结构或特性或者可用于描述特征、结构或特性的多个或某一其它组合。但是，应注意此仅为说明性实例且所主张标的物并不限于此实例。
可至少部分地取决于根据特定特征或实例的应用而通过各种机制来实施本文中所描述的方法。举例来说，可在硬件、固件或硬件、固件连同软件的组合中实施方法。在硬件实施方案中，举例来说，处理单元可实施于一或多个专用集成电路(ASIC)、数字信号处理器(DSP)、数字信号处理装置(DSPD)、可编程逻辑装置(PLD)、现场可编程门阵列(FPGA)、处理器、控制器、微控制器、微处理器、电子装置、经设计以执行本文中所描述的功能的其它装置单元、模拟电路或其组合内。
在前述详细说明中，已陈述众多特定细节以提供对所主张标的物的透彻理解。然而，所属领域的技术人员将理解可在不存在这些特定细节的情况下实践所主张标的物。在其它实例中，未详细描述所属领域的技术人员将已知的方法或设备，以免使所主张标的物模糊不清。
已就关于存储于特定设备(例如，专用计算装置或平台)的存储器内的二进制状态的操作的逻辑、算法或符号表示而呈现前述详细说明的一些部分。在此特定说明书的上下文中，术语特定设备或类似物包含一旦经编程便依据来自程序软件的指令执行特定功能的通用计算机。算法描述或符号表示为所属信号处理或相关领域的技术人员用来将其工作的实质传达给所属领域的其它技术人员的技术的实例。此处且一般来说，算法被视为导致所期望结果的操作或类似信号处理的自一致序列。在此上下文中，操作或处理涉及对物理量的物理操纵。通常(但未必)，此些量可采取能够被存储、传送、组合、比较或以其它方式被操纵为表示信息的电子信号的电信号或磁信号的形式。(有时)已证明，主要出于常见用法的原因，将此些信号称为位、数据、值、元素、符号、字符、项、数字、数、信息或类似物为便利的。然而，应理解，所有这些或类似术语将与适当物理量相关联且仅为便利标记。除非另有具体陈述，否则如从以下讨论显而易见，应了解，贯穿本说明书讨论利用例如“处理”、“计算(computing)”、“计算(calculating)”、“确定”、“确立”、“获得”、“识别”、“选择”、“产生”或类似物的术语可指特定设备(例如，专用计算机或类似专用电子计算装置)的动作或过程。因此，在本说明书的上下文中，专用计算机或类似专用电子计算装置能够操纵或变换通常表示为所述专用计算机或类似专用电子计算装置的存储器、寄存器或者其它信息存储装置、发射装置或显示装置内的物理电子或磁量的信号。在此特定专利申请案的上下文中，术语“特定设备”可包含一旦经编程便依据来自程序软件的指令执行特定功能的通用计算机。
在一些情形中，存储器装置的操作(举例来说，例如从二进制1到二进制0的状态改变，或反之亦然)可包括变换(例如物理变换)。借助特定类型的存储器装置，物理变换可包括物件到不同状态或事物的物理变换。举例来说，但在无限制的情况下，针对一些类型的存储器装置，状态改变可涉及电荷的累积或存储或者所存储电荷的释放。同样，在其它存储器装置中，状态的改变可包括磁性定向的物理改变或变换或者分子结构的物理改变或变换，例如从结晶到非晶或反之亦然。在又一些存储器装置中，举例来说，物理状态改变可涉及量子力学现象，例如叠加(superposition)、缠结(entanglement)或类似物，此可涉及量子位(qubit)。前述内容并不打算作为其中存储器装置中的二进制1到二进制0(或反之亦然)的状态改变可包括变换(例如物理变换)的所有实例的穷尽性列表。而是，前述内容打算作为说明性实例。
计算机可读(存储)媒体通常可为非暂时性的或包括非暂时性装置。在此上下文中，非暂时性存储媒体可包含为有形的装置，意指所述装置具有具体物理形式，但所述装置可改变其物理状态。因此，举例来说，非暂时性是指尽管存在状态改变但保持有形的装置。计算机可读(存储)媒体可(举例来说)经提供以与电子装置118一起使用，或与设备100(图1)的其它电路一起使用。
虽然已图解说明或描述当前视为实例性特征的内容，但所属领域的技术人员将理解，可在不背离所主张标的物的情况下做出各种其它修改或可替换等效内容。另外，可在不背离本文中所描述的中心概念的情况下做出许多修改，以使特定情况适于所主张标的物的教示。
因此，打算使所主张标的物不限于所揭示的特定实例，但所述所主张标的物也可包含归属于所附权利要求书或其等效内容的可能性内的所有方面。

Claims (32)

1.一种存储器装置，其包括：
多个数字线导体；
多个字线导体；
存储器单元阵列，其处于所述数字线导体与所述字线导体的接合点处，每一存储器单元包括选择器晶闸管及存储器存储组件；
每一存储器存储组件的第一节点耦合到所述数字线导体中的一者；
每一存储器存储组件的第二节点耦合到所述对应选择器晶闸管的阳极；
每一选择器晶闸管的栅极耦合到所述字线导体中的一者；且
每一选择器晶闸管的阴极连接到共同返回线。
2.根据权利要求1所述的存储器装置，其中所述每一字线导体包含半导体线，其中所述半导体线形成多个所述选择器晶闸管的栅极节点。
3.根据权利要求2所述的存储器装置，其中每一选择器晶闸管的所述阴极形成跨越所述阵列的共同半导体层的部分。
4.根据权利要求1所述的存储器装置，其包括经配置以在所述数字线导体中的一者与选定存储器单元的所述选择器晶闸管的所述阴极之间施加第一电位的电路，其中第二电位施加于所述选择器晶闸管的所述栅极与所述阴极之间，且其中所述选择器晶闸管经配置以响应于以下各项中的至少一者而处于导电状态中：
跨越所述选定存储器单元的所述选择器晶闸管的所述阳极及所述阴极的所得电位超过阈值电压；及
与所述所得电位相关联的电流超过阈值电流。
5.根据权利要求4所述的存储器装置，其中所述选择器晶闸管经配置以在所述第一电位为接地电位时处于非导电状态中。
6.根据权利要求4所述的存储器装置，其中所述选择器晶闸管经配置以在所述第二电位为接地电位时处于非导电状态中。
7.根据权利要求1所述的方法，其中每一存储器存储组件为电阻式随机存取存储器组件。
8.根据权利要求7所述的方法，其中每一存储器存储组件为相变存储器组件。
9.根据权利要求1所述的存储器装置，其中所述字线导体由具有大于15μΩ·cm的电阻率的材料构成。
10.根据权利要求1所述的存储器装置，其中所述字线导体由具有大于1.5Ω/□的薄片电阻的材料构成。
11.根据权利要求1所述的存储器装置，其中所述数字线导体及所述字线导体由浮动半导体区分离。
12.一种用于存取交叉点存储器阵列中的存储器单元的方法，所述方法包括：
通过将第一电位施加到数字线导体且将第二电位施加到在所述存储器单元处相交的字线导体而选择所述存储器单元；及
在选择所述存储器单元时将跨越所述阵列的未选定数字线及未选定字线连接到返回电位。
13.根据权利要求12所述的方法，其中选择包括在充当所述存储器单元的选择器装置的硅控式整流器中触发导电状态。
14.根据权利要求13所述的方法，其中触发包括在所述硅控式整流器的阳极与阴极之间施加触发电位。
15.根据权利要求14所述的方法，其中将耦合到被置于所述导电状态中的所述硅控式整流器的存储器存储组件的信息状态传递到感测电路。
16.根据权利要求13所述的方法，其中触发包括
在所述数字线导体与所述阴极之间施加第一电位；及
将作为脉冲的所述第二电位施加到耦合到所述硅控式整流器的栅极的所述字线导体作为触发电位以将所述硅控式整流器置于所述导电状态中。
17.根据权利要求16所述的方法，其进一步包括在所述硅控式整流器处于所述导电状态中时从所述存储器单元的存储器存储组件检索信息状态。
18.根据权利要求17所述的方法，其中在施加作为脉冲的所述第二电位之后进行从所述存储器单元的存储器存储组件检索信息状态。
19.根据权利要求16所述的方法，其进一步包括在所述硅控式整流器处于所述导电状态中时将信息状态编程到所述存储器单元的存储器存储组件。
20.根据权利要求16所述的方法，其中在信号脉冲之后晶闸管保持处于所述导电状态中。
21.根据权利要求13所述的方法，其中将所述数字线导体耦合到所述阵列中的多个存储器单元，且其中触发包括将所述第一电位施加到所述字线导体，其中将所述字线导体耦合到形成对应于所述多个存储器单元的多个硅控式整流器的所述栅极的连续半导体线。
22.根据权利要求13所述的方法，其中所述阵列中的每一存储器单元包括相变存储器存储组件。
23.一种形成于衬底上的集成电路存储器装置，所述存储器装置包括形成于字线与数字线的相交点处的存储器单元，所述存储器单元包括：
存储器存储组件，其具有与所述数字线电连通的第一节点以及第二节点；及
硅控式整流器SCR选择器装置，其包括：
阳极，其连接到所述存储器存储组件的所述第二节点，
浮动层，其为与所述阳极相反的导电类型且与所述阳极形成结，
栅极，其与所述字线电连通，所述栅极为与所述浮动层相反的导电类型且与所述浮动层形成结，及
阴极，其为与所述栅极相反的导电类型且与所述栅极形成结。
24.一种存储器装置，其包括：
多个层，其形成多个选择器晶闸管，其中所述多个选择器晶闸管中的每一者形成存储器单元阵列中的存储器单元的一部分，其中所述多个层中的一者为电耦合到多个字线导体中的一者的栅极层；
多个数字线导体，其中多个电阻式存储器存储组件中的一者的第一节点耦合到所述多个数字线导体中的一者；及
多个电阻式存储器存储组件，其中所述多个电阻式存储器存储组件中的一者的第二节点耦合到形成所述选择器晶闸管的所述多个层中的阳极层，
其中所述多个字线导体及所述多个数字线导体布置成交叉点阵列。
25.根据权利要求24所述的存储器装置，其中所述栅极层经配置以沿着多个所述选择器晶闸管形成连续线，其中所述栅极层经配置以形成所述多个所述选择器晶闸管的栅极，且其中所述栅极层形成所述字线导体中的一者的埋入式字线导体的至少部分。
26.根据权利要求24所述的存储器装置，其中所述多个层包括交替导电类型的四个半导体层。
27.根据权利要求26所述的存储器装置，其中所述多个层包括：
阴极层，其为沿着所述数字线导体中的多者及所述字线导体中的多者的存储器单元所共有；
所述栅极层，其形成于所述阴极层上方且接触所述阴极层；
浮动层，其形成于所述栅极层上方且接触所述栅极层；及
所述阳极层，其形成于所述浮动层上方且接触所述浮动层。
28.根据权利要求27所述的存储器装置，其中第一多个沟槽经形成而穿过所述阳极层、所述浮动层及所述栅极层；且其中第二多个沟槽经形成而穿过所述阳极层及所述浮动层且经形成而部分地穿过所述栅极层。
29.根据权利要求28所述的存储器装置，其中所述第一多个沟槽及所述第二多个沟槽经配置以形成连续埋入式字线，所述连续埋入式字线形成所述选择器晶闸管中的一或多者的所述栅极层，且其中所述连续埋入式字线耦合到所述字线导体中的一者。
30.根据权利要求28所述的存储器装置，其中所述第一多个沟槽及所述第二多个沟槽经配置使得所述阴极层形成连续半导体层，且其中所述连续半导体层形成所述多个选择器晶闸管中的每一者的阴极。
31.根据权利要求24所述的存储器装置，其中所述多个字线导体由具有大于约15μΩ·cm的电阻率的材料形成。
32.根据权利要求24所述的存储器装置，其中所述多个字线导体由具有大于约1.5Ω/□的薄片电阻的材料形成。
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