CN109036481A - 基于数据模式或不均匀性选择性提升存储器沟道中的电流 - Google Patents

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Abstract

提供了基于数据模式或诸如不均匀的沟道宽度的物理不均匀性模式来在感测操作期间增强存储器串的沟道中的电流的技术。在一个方面中，感测电路针对典型地将元数据储存在高编程状态中的存储器串进行修改。这些感测电路中的位线钳位晶体管可以配置有相对低的阈值电压，导致相对高的钳位电压，这继而造成在感测期间的更高的串电流。更低的阈值电压可以通过更短的控制栅极长度、更小的氧化物厚度、更低的氧化物介电常数或者更大的源极和/或漏极掺杂浓度中的至少一个来实现。在另一方面中，被期望为通常储存高状态的数据的存储器串以相对更厚的沟道和/或更大的掺杂浓度来制造。

Description

基于数据模式或不均匀性选择性提升存储器沟道中的电流
技术领域
本公开涉及存储器装置的操作。
背景技术
在各种电子装置中使用半导体存储器装置已经变得更加流行。例如，在蜂窝电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中使用非易失性半导体存储器。
诸如浮置栅极或电荷俘获材料的电荷储存材料可以用在这样的存储器装置中以储存表示数据状态的电荷。电荷俘获材料可以垂直地布置在三维(3D)堆叠存储器结构中，或者水平地布置在二维(2D)存储器结构中。3D存储器结构的一个示例是包括交替的导电层和介电层的堆叠体的成本可扩展(BiCS)架构。
存储器装置包含存储器单元，该存储器单元可以布置成串，例如，其中选择栅极晶体管提供在串的端部处以将串的沟道选择性地连接到源极线或位线。此外，感测电路可以连接到位线，以感测串中的电流。然而，在操作这样的存储器装置中存在各种挑战。
发明内容
本发明的一个方面涉及一种存储器装置，其包括：多个存储器串，每个串包括在存储器单元的集合之中的串联连接的存储器的集合；多个感测电路，其中每个感测电路包括具有连接到所述多个存储器串中的相应的存储器串的源极端子的晶体管，所述晶体管的控制栅极连接到公共的电压源，所述晶体管包括连接到所述存储器串的第一集合的晶体管的第一集合和连接到所述存储器串的第二集合的晶体管的第二集合，并且所述晶体管的第一集合比所述晶体管的第二集合具有更高的阈值电压。
本发明的另一个方面涉及一种方法，其包括：将控制栅极电压施加到连接到字线和到相应的位线的存储器单元的集合；以及在所述控制栅极电压期间，在将所述相应的位线的第一集合钳位在第一电平并且将所述相应的位线的第二集合钳位在比所述第一电平更大的第二电平时，感测每个存储器单元是处于导电状态还是不导电状态。
附图说明
类似编号的元件在不同的附图中指代共同的组件。。
图1A是示例性存储器装置的框图。
图1B描绘了图1A的温度感测电路115的示例。
图2是描绘了图1A的感测块51-53的一个示例的框图。
图3描绘了NAND串和用于感测的组件的配置。
图4描绘了在图3中的电流感测模块402的示例实现方式中基于电压上的改变的电流感测。
图5描绘了图3的BLC晶体管404的示例实现方式。
图6是包括图1的存储器结构126的示例3D配置中的平面中的块的集合的存储器装置600的立体图。
图7A描绘了图6的块中的一个的部分的示例横截面图。
图7B描绘了示例晶体管500。
图8描绘了图7A的堆叠体的区域622的特写视图。
图9A描绘了图1的存储器结构126的示例实现方式，该存储器结构126包括3D配置中的子块中的NAND串。
图9B描绘了符合图9A的子块SB0-SB3的立体图。
图10A描绘了包含四个数据状态的示例两通过(two-pass)编程操作的初始阈值分布。
图10B描绘了在图10A的示例两通过编程操作的第一通过之后所导致的阈值分布。
图10C描绘了在图10A的示例两通过编程操作的第二通过之后所导致的阈值分布。
图11A描绘了包含八个数据状态的示例两通过编程操作的初始阈值分布。
图11B描绘了在图10A的示例两通过编程操作的第一通过之后所导致的阈值分布。
图11C描绘了在图11A的示例两通过编程操作的第二通过之后所导致的阈值分布。
图12描绘了在数据的较低页的编程通过的示例中的符合图10B和11B的一系列编程验证迭代。
图13描绘了在数据的较高页的编程通过的示例中的符合图10C的一系列编程验证迭代。
图14描绘了读取操作中的示例波形的曲线图。
图15A描绘了编程存储器单元的示例过程。
图15B描绘了编程存储器单元的另一示例过程。
图15C描绘了读取存储器单元的示例过程。
图16A描绘了存储器单元的包括用户数据区域和元数据区域的示例块。
图16B描绘了图16A的存储器单元的示例块中的存储器串和相应的BLC晶体管。
图16C描绘了具有采用相对小的宽度的沟道层的存储器串的示例柱。
图16D描绘了具有采用相对大的宽度的沟道层的存储器串的示例柱。
图17A描绘了图16A的元数据区域的示例，其中单元全部在擦除(1)状态中。
图17B描绘了图16A的元数据区域的示例，其中单元全部在编程(0)状态中。
图17C描绘了图16A的元数据区域的示例，其中已擦除状态数据和已编程状态数据的字节在连续行中交替。
图18描绘了块中的存储器串的集合，其中存储器串的沟道宽度根据由于制造过程中的不均匀性造成的重复模式而变化。
图19A描绘了用于识别可能具有处于高状态的存储器串的示例过程。
图19B描绘了用于识别在读取操作期间可能具有低电流的存储器串的示例过程。
图19C描绘了用于在钳位位线电压时编程存储器单元的集合的示例过程。
具体实施方式
提供了一种存储器装置，其中基于存储器串的数据模式或者物理不均匀性——诸如不均匀的沟道宽度，而在存储器串的沟道中提升电流。
在一些存储器装置中，诸如在块或子块中的NAND串中，存储器单元相互连接。每个NAND串包括在一个或多个漏极侧SG晶体管(SGD晶体管)和一个或多个源极侧SG晶体管(SGS晶体管)之间串联连接的若干存储器单元，该一个或多个漏极侧SG晶体管在NAND串的连接到位线的漏极侧上，该一个或多个源极侧SG晶体管在NAND串的连接到源极线的源极侧上。另外，存储器单元可以布置有充当控制栅极的公共的控制栅极线(例如，字线)。字线的集合从块的源极侧延伸到块的漏极侧。存储器单元可以在其它类型的串中连接，以及也以其它方式连接。
在3D存储器结构中，存储器单元可以布置成堆叠体中的垂直串，其中堆叠体包括交替的导电层和介电层。导电层充当连接到存储器单元的字线。存储器串在存储器孔中延伸，该存储器孔形成在堆叠体中。
存储器单元可以包含符合储存用户数据的条件的数据存储器单元，以及不符合储存用户数据的条件的虚设(dummy)或非数据存储器单元。虚设字线连接到虚设存储器单元。一个或多个虚设存储器单元可以提供在存储器单元的串的漏极和/或源极端处，以提供沟道电压梯度上的逐步转变。
在编程操作期间，根据字线编程顺序来编程存储器单元。例如，编程可以开始于块的源极侧处的字线处，并且继续到块的漏极侧处的字线。在一个方法中，每个字线在编程下一个字线之前被完全编程。例如，使用一个或多个编程通过来编程第一字线WL0，直到编程完成。接下来，使用一个或多个编程通过来编程第二字线WL1，直到编程完成，等等。编程通过可以包含一组增加的编程电压，其在相应的编程循环或编程验证迭代中施加到字线。验证操作可以在每个编程电压之后进行，以确定存储器单元是否已经完成编程。当对存储器单元完成编程时，其可以被锁定以避免进一步编程，而在随后的编程循环中对其它存储器单元继续编程。
存储器单元还可以根据子块编程顺序进行编程，其中一个子块或块的部分中的存储器单元在编程另一个子块的存储器单元之前被编程。
根据编程命令中的写入数据，每个存储器单元可以与数据状态相关联。基于其数据状态，存储器单元将或者保持在已擦除状态，或者被编程到已编程状态数据。例如，在每单元存储器装置一位(one bit per cell memory device)的情况中，存在包含已擦除状态和已编程状态的两个数据状态。在每单元存储器装置两位的情况中，存在包含已擦除状态和三个更高的数据状态的四个数据状态，该三个更高的数据状态称为A、B和C数据状态(参见图10C)。在每单元存储器装置三位的情况中，存在包含已擦除状态Er和七个更高的数据状态的八个数据状态，该七个更高的数据状态称为B-G状态(参见图11B)。在每单元存储器装置四位的情况中，存在包含已擦除状态和十五个更高的数据状态的十六个数据状态。
在编程存储器单元之后，数据可以在读取操作中回读。读取操作可以涉及将一系列的读取电压施加到字线，同时感测电路确定连接到字线的单元是在导电状态中还是在不导电状态中。如果单元是在不导电状态中，则存储器单元的阈值电压(Vth)超过读取电压。读取电压被设定在期望在相邻的数据状态的阈值电压电平之间的电平处。
然而，在包含读取和验证操作的感测操作期间，很难在存储器串中感测低电流。例如，在3D存储器结构中，存在将更多层堆叠在一起以改善存储器装置的密度的趋势。然而，这增加了装置的高度，并且因此增加了沟道的长度和电阻。这导致在感测操作期间的沟道中的更低的电流，使得感测更困难。迫使感测阈值电流变得更低，使得感测操作更易被各种种类的感测噪声影响，并且因此降低了感测精确度，该感测阈值电流是表示处于导电状态的单元的最小电流。此外，由于需要更长的时间来稳定感测以及最小化感测噪声，因此感测时间增加。这增加了用于读取或验证/编程操作的时间。
希望将沟道电流和阈值感测电流维持在相对高的电平，以避免在感测操作的持续时间上的增加。在读取/验证感测期间提高位线偏置是在感测操作期间增加沟道电流的一种方法。然而，这增加了功率消耗。在读取/验证操作期间在所有存储器沟道中维持足够的沟道电流用于更高的读取/编程速度而最小化功率消耗已经成为提升整体存储器性能中的问题。
本文中所提供的技术解决了以上和其它问题。该技术在感测操作期间在所有存储器串中维持了足够的沟道电流，而最小化功率消耗。改善了感测持续时间、噪声和精确度。
该技术认识到，感测过程被在正被感测的所有存储器串之中具有最低电流的沟道所限制。在没有在此提供校正措施的情况下，该技术通过改善在感测期间最可能具有低电流的存储器串中的沟道电流来维持感测阈值电平以及感测速度。在一些情况下，低电流的存储器串在块中的某些固定物理位置处找到。例如，在每个字线上，可以存在用于储存元数据的某些字节位置。元数据可以用于例如提供关于在字线的用户数据区域中的数据的编程条件的信息，诸如编程-擦除周期热计数、指示字线的最后编程的时间的编程时间戳、指示在字线的最后编程的时间处的温度的编程温度、指示下部的页是否已经被编程到字线中的下部页编程旗标等等。当编程该元数据时，块的许多字线上的相同位置处的存储器单元通常将编程为相同的数据状态(相同的Vth电平)。如果该数据状态是相对高的，则这些存储器串上的沟道电流可以是相当低的，并且可以降低在感测持续时间、噪声和精确度方面的性能。
当少量的存储器串可能具有特别低的沟道电流时，可以在感测这些存储器串期间提供更高的位线偏置。感测电路可以包含位线钳位(BLC)晶体管，其在感测期间设定位线上的电压。块的感测电路的BLC晶体管通常具有它们的相互连接以及连接到公共的电压源的控制栅极。相应地，在不影响剩余的串的情况下增加低电流串的位线偏置是不可能的。一个解决方案是对低电流串选择性地提供更高的位线偏置。建议的是，用于低电流串的BLC晶体管以较低的Vth来制造。以这种方法，更高的位线偏置将被施加到低电流串，从而增加了电流，而正常的位线偏置可以仍然用于存储器串的大部分，以保持低的功率消耗。可以通过如本文所讨论地修改晶体管的物理配置来实现BLC晶体管的更低的Vth。
在一个方面中，存储器串的集合连接到相应的感测电路。存储器串的第一集合包括通常是随机数据的用户数据，并且存储器串的第二集合包括可以是非随机的元数据。在一些情况下，元数据包括通常处于高的已编程状态数据中的单元。具有这些高状态单元的存储器串在感测操作期间将具有相对低的电流。为了补偿，存储器串的第二集合的感测电路可以与存储器串的第一集合的感测电路不同。在一个方法中，存储器串的第二集合的感测电路具有位线钳位晶体管，该位线钳位晶体管与存储器串的第一集合的感测电路相比较具有更低的阈值电压。更低的阈值电压可以以不同的方式实现，诸如通过更短的控制栅极长度、更小的氧化物厚度、更低的氧化物介电常数或者更大的源极和/或漏极掺杂浓度或离子注入能量/剂量中的至少一个。因此，可以根据存储器单元的相关联的串中的期望的的数据模式来配置感测电路和位线钳位晶体管。
当位线钳位晶体管配置为源极跟随器晶体管(source-follower transistor)时，更低的阈值电压允许位线上更高的电压。换言之，源极电压等于栅极电压减去阈值电压，作为近似值。
在另一方面中，被期望为通常储存高状态的数据的存储器串以相对更厚的沟道和/或更大的掺杂浓度来制造。因此，沟道厚度和/或掺杂浓度基于存储器单元的相关联的串中的期望的数据模式。更厚的沟道和更大的掺杂浓度导致在感测期间更大的电流。
在另一方面中，由于制造过程中的不均匀性，在存储器串的沟道宽度的厚度上存在重复的模式。可以根据该模式来配置位线钳位晶体管，使得具有相对窄的沟道的串具有相对更低的阈值电压。
在另一方面，高状态的数据的位置在不同的字线中变化，并且与低状态的数据相交替，以避免过量的高状态的单元，并且从而增加了存储器串电流。
在本文中讨论了以上和其它特征。
图1A是示例性存储器装置的框图。诸如非易失性储存系统的存储器装置100可以包含一个或多个存储器裸芯108。存储器裸芯108包含存储器单元的存储器结构126——诸如存储器单元的阵列、控制电路110和读取/写入电路128。存储器结构126通过字线经由行解码器124并且通过位线经由列解码器132是可寻址的。读取/写入电路128包含多个感测块51、52、……、53(感测电路)，并且允许存储器单元的页并行地读取或编程。典型地，控制器122与一个或多个存储器裸芯108被包含在相同的存储器装置100(例如，可移除储存卡)中。控制器可以从存储器裸芯分开。命令和数据在主机140和控制器122之间经由数据总线120进行传送，并且在控制器和一个或多个存储器裸芯108之间经由线118进行传送。
存储器结构可以是2D或者3D的。存储器结构可以包括包含3D阵列的存储器单元的一个或多个阵列。存储器结构可以包括单片3D存储器结构，其中多个存储器电平形成在诸如晶片的单个衬底的上方(并且不在)单个衬底中，而不具有介入的衬底。存储器结构可以包括任何类型的非易失性存储器，该非易失性存储器单片地形成在存储器单元的阵列的一个或多个物理级中，该一个或多个物理级具有设置在硅衬底上方的有源区。存储器结构可以在具有与存储器单元的操作相关联的电路的非易失性存储器装置中，无论相关联的电路是在衬底上方还是在衬底内。
控制电路110与读取/写入电路128协作以在存储器结构126上进行存储器操作，并且包含状态机112、片上地址解码器114、温度感测电路115和功率控制模块116。状态机112提供了存储器操作的芯片级的控制。可以提供储存区域113，例如用于可操作的参数和软件/代码。在一个实施例中，状态机是可由软件编程的。在其它实施例中，状态机不使用软件，并且完全以硬件(例如，电路)来实现。
片上地址解码器114向由解码器124和132所使用的硬件地址提供了由主机或存储器控制器使用的地址接口。温度感测电路可以检测存储器装置的温度。控制电路可以配置为当温度低于阈值时，在字线的集合的不同字线中变化分配给元数据的存储器单元的子集的位置。参见例如图17C。对温度感测电路的其它细节参见图1B。
功率控制模块116控制在存储器操作期间供应给字线、选择栅极线、位线和源极线的电力和电压。其可以包含对字线、SGS和SGD晶体管、以及源极线的驱动器。在一个方法中，感测块可以包含位线驱动器。SGS晶体管是NAND串的源极端或源极侧处的选择栅极晶体管，并且SGD晶体管是NAND串的漏极端或漏极侧处的选择栅极晶体管。
在一些实现方式中，组件的一些可以组合。在各种设计中，除了存储器结构126之外的一个或多个组件(单独的或者组合的)可以被认为是至少一个控制电路，该控制电路配置为进行本文所描述的技术，该技术包含本文所描述的过程的步骤。例如，控制电路可以包含控制电路110、状态机112、解码器114和132、功率控制模块116、感测块51、52、...、53、读取/写入电路128、控制器122等等中的任一个或者其组合。
片外控制器122(其在一个实施例中是电路)可以包括处理器122c、诸如ROM 122a和RAM 122b的储存装置(存储器)以及误差校正码(ECC)引擎245。ECC引擎可以校正若干读取误差。
还可以提供存储器接口122d。与ROM、RAM和处理器通信的存储器接口是在控制器和存储器裸芯之间提供电接口的电路。例如，存储器接口可以改变信号的格式或定时，提供缓冲器，从浪涌(surge)隔离，锁存I/O等等。处理器可以经由存储器接口122d将命令发布到控制电路110(或者存储器裸芯的任何其它组件)。
储存装置包括诸如指令集的代码，并且处理器可操作为执行指令集以提供本文所描述的功能。替代地或附加地，处理器可以从存储器结构的储存装置126a(诸如存储器单元在一个或多个字线中的保留区域)存取代码。
例如，代码可以由控制器122用于存取存储器结构，诸如用于编程、读取或者擦除操作。代码可以包含启动代码和控制代码(例如，指令集)。启动代码在启动或开启过程期间初始化控制器并且使控制器能够存取存储器结构的软件。代码可以由控制器用于控制一个或多个存储器结构。在加电时，处理器122c从ROM 122a或者储存装置126a取回启动代码来执行，并且启动代码初始化系统组件并且将控制代码加载到RAM 122b中。一旦控制代码加载到RAM中，其由处理器执行。控制代码包含驱动器以进行基本任务，诸如控制和分配存储器、区分指令处理的优先级、以及控制输入和输出端口。
通常，控制代码可以包含指令，以进行在本文所描述的包含以下进一步讨论的流程图的步骤的功能，并且提供包含以下进一步讨论的这些电压波形。控制电路可以配置为执行指令，以进行本文所描述的功能。
在一个实施例中，主机是计算装置(例如，笔记本计算机、台式机、智能手机、平板计算机)，该计算装置包含一个或多个处理器、一个或多个处理器可读储存装置(RAM、ROM、闪速存储器、硬盘驱动器、固态存储器)，该一个或多个处理器可读储存装置储存处理器可读代码(例如，软件)，用于编程一个或多个处理器来进行本文所描述的方法。主机还可以包含附加的系统存储器、与一个或多个处理器通信的一个或多个输入/输出接口和/或一个或多个输入/输出装置。
还可以使用除了NAND闪速存储器之外的其它类型的非易失性存储器。
半导体存储器装置包括，易失性存储器装置——诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)装置；非易失性存储器装置——诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPROM”)、闪速存储器(其也可以被认为是EEPROM的子集)、铁电随机存取存储器(“FRAM”)和磁阻随机存取存储器(“MRAM”)；以及其它能够储存信息的半导体元件。每种类型的存储器装置可以具有不同的配置。例如，闪速存储器装置可以以NAND或NOR配置来配置。
存储器元件可以由无源和/或有源元件以任何组合形成。以非限制性示例的方式，无源半导体存储器元件包括，ReRAM装置元件，其在一些实施例中包括电阻性开关储存元件——诸如反熔丝或相变材料，以及可选的操纵元件(steering element)——诸如二极管或晶体管。进一步以非限制性示例的方式，有源半导体存储器元件包括，EEPROM和闪速存储器装置元件，其在一些实施例中包括含有电荷储存区域的元件——诸如浮置栅极、导电纳米颗粒或者电荷储存介电材料。
多个存储器元件可以被配置为使得它们串联连接或者使得分别存取每个元件。通过非限制性的示例，NAND配置中的闪速存储器装置(NAND存储器)典型地含有串联连接的存储器元件。NAND串是包括存储器单元和SG晶体管的串联晶体管的集合。
可以配置NAND存储器阵列，使得阵列由存储器的多个串组成，在存储器中串由共享单个位线的多个存储器元件构成并且成组地存取。替代地，可以配置存储器元件，使得每个元件单独地存取，例如，NOR存储器阵列。NAND和NOR存储器配置是示例的，并且存储器元件可以以其它方式进行配置。
位于衬底内和/或衬底之上的半导体存储器元件可以以二维或三维的方式布置，诸如2D存储器结构或3D存储器结构。
在2D存储器结构中，半导体存储器元件布置在单个平面或单个存储器装置级中。典型地，在2D存储器结构中，存储器元件布置在实质上平行于支撑存储器元件的衬底的主表面延伸的平面中(例如，在x-y方向的平面中)。衬底可以是晶片，存储器元件的层形成在晶片上或晶片中，或者衬底可以是载体衬底，在形成存储器元件之后载体衬底被附接至存储器元件。作为非限制性的示例，衬底可以包含诸如硅的半导体。
存储器元件可以以诸如多个行和/或列的有序阵列的方式布置在单个存储器装置级中。然而，存储器元件可以排列成非规则或非正交的配置。存储器元件可以各自具有两个或多个电极或者接触线，诸如位线和字线。
布置3D存储器阵列，使得存储器元件占据多个平面或者多个存储器装置级，从而以三维的方式(即在x、y和z方向上，其中z方向实质上垂直于衬底的主表面，且x方向和y方向实质上平行于衬底的主表面)形成结构。
作为非限制性的示例，3D存储器结构可以垂直地布置为多个2D存储器装置级的堆叠体。作为另一非限制性的示例，3D存储器阵列可以布置为多个垂直列(例如，实质上垂直于衬底的主表面(即在y方向上)延伸的列)，而每个列具有多个存储器元件。可以2D配置——例如在x-z平面中——来布置列，得到具有在多个垂直堆叠的存储器平面上的元件的存储器元件的3D布置。三维形式的存储器元件的其它配置还可以构成3D存储器阵列。
通过非限制性的示例，在3D NAND存储器阵列中，存储器元件可以被耦接在一起以形成在单个水平(例如，x-y)存储器装置级内的NAND串。替代地，存储器元件可以被耦接在一起以形成横穿多个水平存储器装置级的垂直的NAND串。可以设想其它的3D配置，其中一些NAND串含有在单个存储器级中的存储器元件，而其它串含有跨越穿过多个存储器级的存储器元件。3D存储器阵列还可以以NOR配置和以ReRAM配置来设计。
典型地，在单片3D存储器阵列中，一个或多个存储器装置级形成在单个衬底上方。可选地，单片3D存储器阵列还可以具有至少部分在单个衬底处的一个或多个存储器层。作为非限制性的示例，衬底可以包含诸如硅的半导体。在单片3D阵列中，构成阵列的每个存储器装置级的层典型地形成在阵列的下面的存储器装置级的层上。但是，单片3D存储器阵列的相邻的存储器装置级的层可以被共享或者具有在存储器装置级之间的介入层。
2D阵列可以分开地形成，并且然后封装在一起，以形成具有存储器的多个层的非单片存储器装置。例如，可以通过在分开的衬底上形成存储器级并且然后在彼此顶部堆叠存储器级来构建非单片堆叠存储器。衬底在堆叠前可以变薄或者从存储器装置级移除，但是由于最初在分开的衬底上形成存储器装置级，所以得到的存储器阵列不是单片3D存储器阵列。此外，多个2D存储器阵列或3D存储器阵列(单片的或非单片的)可以形成在分开的芯片上，并且然后封装在一起，以形成堆叠芯片存储器装置。
存储器元件的操作和与存储器元件的通信通常需要相关联的电路。作为非限制性的示例，存储器装置可以具有用于控制和驱动存储器元件的电路，以完成诸如编程和读取的功能。该相关联的电路可以与存储器元件在相同的衬底上和/或在分开的衬底上。例如，用于存储器读取-写入操作的控制器可以位于分开的控制器芯片上和/或在与存储器元件相同的衬底上。
本领域技术人员将认识到，本技术不限于所描述的2D和3D示例性结构，而是覆盖如本文所描述并如本领域技术人员所理解的在本技术的精神和范围内的所有相关存储器结构。
图1B描绘了图1A的温度感测电路115的示例。电路包含pMOSFET131a、131b和134、双极晶体管133a和133b、以及电阻器R1、R2和R3。I1、I2和I3表示电流。Voutput是提供给模数(ADC)转换器129的基于温度的输出电压。Vbg是与温度无关的电压。电压电平生成电路135使用Vbg来设定若干电压电平。例如，参考电压可以被电阻分压器电路向下分割成若干电平。
ADC将Voutput与电压电平进行比较，并且在电压电平之间选择最接近的匹配，将对应的数字值(VTemp)输出到处理器。这是指示存储器装置的温度的数据。在一个方法中，ROM熔丝123储存将匹配的电压电平关联到温度的数据。处理器然后使用温度来在存储器装置中设定基于温度的参数。
通过将跨晶体管131b的基极-发射极电压(Vbe)以及跨电阻器R2的电压降相加获得Vbg。双极晶体管133a具有比晶体管133b更大(N倍)的面积。PMOS晶体管131a和131b大小相等，并且布置成电流镜配置，使得电流I1和I2实质上相等。我们使Vbg＝Vbe+R2xI2并且I1＝Ve/R1，使得I2＝Ve/R1。因此，Vbg＝Vbe+R2xkT ln(N)/R1xq，其中T是温度，k是玻尔兹曼常数，以及q是电荷单元。晶体管134的源极连接到供电电压Vdd，并且晶体管漏极和电阻器R3之间的节点是输出电压，Voutput。晶体管134的栅极连接到与晶体管131a和131b的栅极相同的终端，并且穿过晶体管134的电流与穿过晶体管131a和131b的电流是镜像的。
图2是描绘了图1A的感测块51-53的一个示例的框图。单独的感测块51被分区为被称为感测模块180或感测放大器的一个或多个核心部分，以及被称为管理电路190的公共部分。在一个实施例中，对于每个位线将存在分开的感测模块180，并且对于一组例如4或8个的多个感测模块180将存在一个公共的管理电路190。组中的感测模块中的每一个与相关联的管理电路经由数据总线172进行通信。因此，存在与储存元件的集合的感测模块通信的一个或多个管理电路。
感测模块180包括感测电路170，该感测电路170通过确定连接的位线中的导电电流是高于还是低于预定阈值级来进行感测。感测模块180还包含位线锁存器182，其用于设定连接的位线的电压条件。例如，在位线锁存器182中锁存的预定状态将导致连接的位线被拉到指定编程禁止的状态(例如，1.5-3V)。作为示例，旗标＝0可以禁止编程，而旗标＝1不禁止编程。
管理电路190包括处理器192、数据锁存器194-197的四个示例集合、以及在数据锁存器的集合194和数据总线120之间的耦接的I/O接口。可以为每个感测模块提供数据锁存器的一个集合，并且可以为每个集合提供由LDL和UDL识别的数据锁存器。在一些情况下，可以使用附加的数据锁存器。LDL储存数据的下部的页的位，并且UDL储存数据的上部的页的位。这是以4-级或每储存元件存储器装置两位的形式。可以为每储存元件的每个附加的数据位提供每位线一个附加的数据锁存器。
处理器192进行运算，诸如确定在感测储存元件中储存的数据以及在数据锁存器的集合中储存所确定的数据。数据锁存器中的每个集合194-197用于储存在读取操作期间由处理器192确定的数据位，并且用于储存在编程操作期间从数据总线120输入的数据位，该编程操作表示写入数据意图被编程到存储器中。I/O接口196提供在数据锁存器194-197和数据总线120之间的接口。
在读取期间，系统的操作在状态机112的控制之下，状态机112控制将不同的控制栅极电压供应给定址的储存元件。由于其对应于存储器所支持的各种存储器状态单步执行各种预定的控制栅极电压，感测模块180可以在这些电压中的一个处跳闸，并且对应的输出将经由总线172从感测模块180提供到处理器192。在这一点上，通过考虑感测模块的(多个)跳闸事件(tripping event)以及关于从状态机经由输入线193所施加的控制栅极电压的信息，处理器192确定结果的存储器状态。其然后为存储器状态计算二进制编码，并且将结果的数据位储存到数据锁存器194-197中。在管理电路190的另一个实施例中，位线锁存器182履行双重责任(duty)，既作为用于锁存感测模块180的输出的锁存器，又作为如上所述的位线锁存器。
一些实现方式可以包含多个处理器192。在一个实施例中，每个处理器192将包含输出线(未示出)，使得输出线中的每一个被线或(wired-OR)在一起。在一些实施例中，输出线在连接到线或线之前被反相。由于接收线或的状态机可以确定被编程的所有位何时已经达到期望的级，所以该配置使能在编程验证过程期间快速确定何时编程过程已经完成。例如，当每个位已经达到其期望的级时，该位的逻辑零将被发送到线或线(或数据一被反相)。当所有位输出数据0(或数据一的反相)时，则状态机知道去终止编程过程。因为每个处理器与八个感测模块通信，所以状态机需要读取线或线八次，或者将逻辑添加到处理器192，以累积相关联的位线的结果，使得状态机仅需要读取线或线一次。相似地，通过正确地选择逻辑级，全局状态机可以检测第一位何时改变它的状态并且相应地改变算法。
在编程或验证操作期间，要编程的数据(写入数据)从数据总线120以每储存元件两位的实现方式储存在数据锁存器的集合194-197中、在LDL和UDL锁存器中。在每储存元件三位的实现方式中，可以使用附加的数据锁存器。在状态机的控制之下的编程操作包括施加到定址的储存元件的控制栅极的一系列编程电压脉冲。每个编程脉冲接下来是回读(验证)，以确定储存元件是否已经被编程到期望的存储器状态。在一些情况下，处理器192监控与期望的存储器状态相关的回读存储器状态。当该两者达成一致时，处理器192设定位线锁存器182，以便使得位线被拉到指定编程禁止的状态。这禁止了耦接到位线的储存元件进行进一步编程，即使编程脉冲出现在其控制栅极上。在其它实施例中，处理器首先加载位线锁存器182，并且在验证过程期间，感测电路将其设定为禁止值。
数据锁存器的每个集合194-197可以实现为用于每个感测模块的数据锁存器的堆叠。在一个实施例中，每感测模块180存在三个数据锁存器。在一些实现方式中，数据锁存器实现为移位寄存器，使得储存在其中的并行数据转换为数据总线120的串行数据，反之亦然。对应于储存元件的读取/写入块的所有数据锁存器可以链接在一起，以形成块移位寄存器，使得数据的块可以通过串行传输地输入或输出。特别地，采用读取/写入模块的库，使得其的数据锁存器的集合中的每一个将把数据依次移入数据总线中，或者把数据依次移出数据总线之外，就好像它们是整个读取/写入块的移位寄存器的一部分。
数据锁存器识别相关联的储存元件何时已经达到编程操作中的某些里程标(milepost)。例如，锁存器可以识别储存元件的Vth低于特定验证电平。数据锁存器指示储存元件现在是否从数据页储存一个或多个位。例如，LDL锁存器可以用于储存下部的数据页。当下部的页的位储存在相关联的储存元件中时，LDL锁存器翻转(例如，从0到1)。当上部的页的位储存在相关联的储存元件中时，UDL锁存器翻转。这发生在相关联的储存元件完成编程时，例如当其Vth超过诸如VvA、VvB或VvC的目标验证电平时发生。
图3描绘了NAND串和用于感测的组件的配置。在一个实现方式中，在图1A的感测块51中提供感测电路400，并且由图1A的控制电路110提供控制408。在简化的示例中，NAND串412包含四个储存元件，其分别与字线WL0、WL1、WL2和WL3通信。实际上，可以使用附加的储存元件和字线。另外，附加的NAND串典型地在非易失性储存元件的块或其它集合中彼此相邻地布置。储存元件耦接到衬底的p阱区域。除了感测电路400之外，描绘了具有电压Vb1的位线410。特别地，BLS(位线感测)晶体管406耦接到位线410。BLS晶体管406是高压晶体管，并且在感测操作期间响应于控制408打开。BLC(位线钳位)晶体管404是低压晶体管，其响应于控制408打开，以允许位线与电流感测模块402通信。在诸如读取或验证操作的感测操作期间，发生预充电操作，其中在电流感测模块402中的电容器中被充电。可以打开BLC晶体管404，以允许预充电。另外在感测操作期间，验证电压被施加到在操作中涉及的一个或多个储存元件的字线。
如开头所提及的，基于例如存储器装置的制造过程中的预期的数据模式和/或不均匀性的模式，可以在不同的存储器串的感测电路中不同地配置BLC晶体管。
在NAND串412的漏极侧处，导通BLS晶体管406，例如使其导电或打开。此外，将电压Vblc施加到BLC晶体管404，以使其导电。基于控制栅极电压Vblc减去BLC晶体管的Vth来设定或钳位位线电压Vbl。位线连接到BLC晶体管的源极端子，并且BLC晶体管以源极跟随器配置来操作。
电流感测模块402中的预充电电容器通过位线放电并且放电到源极中，使得源极充当电流吸收器(current sink)。NAND串的漏极处的预充电电容器可以预充电到超过源极电势的电势，使得当选择的储存元件处于导电状态中时，电流流过选择的非易失性储存元件并且沉入源极。
当储存元件处于不导电状态时，预充电电容器不会明显地放电。在放电周期之后，得到的数据可以传送到管理/控制电路，以监控和控制每个储存元件的编程。
特别地，如果选择的储存元件由于施加Vcgr而处于导电状态中，则将流过相对高的电流。如果选择的储存元件处于不导电状态，则将不流过或流过相对少的电流。电流感测模块402可以感测单元/储存元件电流，icell。在一个可能的方法中，电流感测模块确定电压降，
其通过关系ΔV＝i·t/C与固定电流关联，其中ΔV是电压降，i是固定电流，t是预定的放电时期，并且C是在电流感应模块中的预充电电容器的电容。还参见例如图4，描绘了在图3中的电流感测模块402的示例实现方式中基于电压上的改变的电流感测。更大的电压降表示更高的电流。在给定放电周期结束时，由于i和C固定，因此给定电流的ΔV可以是确定的。在一个方法中，PMOS晶体管用于确定与分界值相关的ΔV的电平。在另一可能的方法中，通过确定导电电流是高于还是低于给定的分界电流，单元电流鉴别器充当电流等级的鉴别器或比较器。
相比之下，电压感测不涉及感测与固定电流相关联的电压降。替代地，电压感测涉及电荷共享是否发生在电压感测模块的电容器和位线的电容之间。在感测期间，电流是不固定的或者恒定的。当选择的储存元件导电时，很少或没有电荷共享发生，在这种情况下，电压感测中的电容器的电压不显著下降。当选择的储存元件不导电时，电荷共享发生，在这种情况下，电压感测模块中的电容器的电压显著下降。
电流感测模块402因此可以通过电流的级确定选择的储存元件是处于导电状态还是处于不导电状态中。通常，当选择的储存元件处于导电状态中时，将流过更高的电流，并且当选择的储存元件处于不导电状态中时，将流过更低的电流。当选择的储存元件分别处于不导电状态或者导电状态时，选择的储存元件的阈值电压高于或低于比较电平，诸如验证电平或读取电平。
图5描绘了图3的BLC晶体管404的示例实现方式。例如，晶体管可以是n-MOSFET。晶体管包含轻掺杂的p型衬底510，该衬底包括重掺杂n型的源极端子511和漏极端子512。金属化的接触517和513提供在氧化物层514中。衬底表面覆盖有薄的氧化物膜。栅电极515在绝缘氧化物层的顶部上，并且上图中的体电极516向栅极提供反电极。薄的氧化物层可以含有例如二氧化硅(SiO2)、硅氮化物(Si3N4)或硅氮氧化物(Si2N2O)。
如所提到的，位线电压等于源极端子511处的电压。该电压继而等于控制栅极电压减去晶体管的阈值电压(Vth)。为了增加位线电压，Vth可以减少。更短的控制栅极长度(L1)、更小的氧化物厚度(L2)、更低的氧化物介电常数(对于氧化物层514)或者更大的源极和/或漏极掺杂浓度中的至少一个与减少的Vth相关联。
可以在存储器装置的制造过程中使用适当的掩模、沉积和蚀刻技术来设定控制栅极长度。因此，用于补偿存储器串中的低电流的一种方法是为感测电路中相关联的BLC晶体管提供相对更短的控制栅极长度。
可以在存储器装置的制造过程中使用适当的掩模、沉积和蚀刻技术来设定氧化物厚度。因此，用于补偿存储器串中的低电流的一种方法是为感测电路中相关联的BLC晶体管提供相对更小的氧化物厚度。
关于氧化物层的介电常数，如所提到的，更低的氧化物介电常数与减少的Vth相关联。因此，用于补偿存储器串中的低电流的一种方法是提供BLC晶体管中的具有相对更小的介电常数的栅极氧化物。例如，具有约为3.9的介电常数的二氧化硅(SiO2)可以用来代替具有约为4.6的介电常数的硅氮氧化物(Si2N2O)。
可以在存储器装置的制造过程期间使用例如离子注入或扩散的适当的掺杂过程来设定掺杂浓度。离子注入涉及在电场中加速带电的掺杂物(离子)以及将掺杂物辐射到晶片上。可以基于用于加速离子的电压来设定穿透深度。更大的掺杂物浓度可以与离子注入的更长周期相关联。
扩散涉及通过随机分子运动将分子从较高浓度的区域向较低浓度的区域的净迁移。扩散的结果是材料的逐步混合。扩散过程的速度取决于若干因素，包含掺杂物、浓度梯度、温度、衬底以及衬底的晶体取向。扩散方法包含从气相、固体源或液体源扩散。对于从气相的扩散，诸如氮气或氩气的载体气体被气体形式的期望的掺杂物充实，并且其被提供到硅晶片。磷或砷是用于提供n型源极/漏极区域511和512的示例掺杂物。更大的掺杂物浓度可以与更长的扩散周期、载体气体中更高浓度的掺杂物以及更高的温度相关联。
因此，用于补偿存储器串中的低电流的一种方法是在感测电路中的相关联的BLC晶体管的源极/漏极区域中提供相对更大的掺杂浓度。
以上方法也可以结合。
图6是包括图1的存储器结构126的示例3D配置中的平面中的块的集合的存储器装置600的立体图。存储器单元(储存元件)的示例块BLK0、BLK1、BLK2和BLK3和具有块所使用的电路的外围区域在衬底601上。外围区域604沿着每个块的边缘铺设，而外围区域605是在块的集合的端部处。
电路可以包含电压驱动器，其可以连接到块的控制栅极层、位线和源极线。衬底还可以连同以导电路径进行图案化的一个或多个下部的金属层，来承载在块的下方的电路，以承载电路信号。块可以形成在存储器装置的中间区域602中。在存储器装置的上部区域603中，一个或多个上部的金属层以导电路径进行图案化，以承载电路信号。每个块包括存储器单元的堆叠区域，其中堆叠体的交替级代表字线。在一个可能的方法中，每个块具有相对的分层侧面，垂直接触从该分层侧面向上延伸到上部的金属层，以形成到导电路径的连接。尽管作为示例描绘了四个块，但是可以使用在x-和/或y-方向上延伸的两个或多个的块。典型地，块在x-方向上的长度比在y-方向上的宽度长得多。
在一个可能的方法中，块在平面中，并且平面在x-方向上的长度代表在一个或多个上部的金属层中延伸到字线的信号路径的方向(字线或SGD线的方向)，并且平面在y-方向上的宽度代表了在一个或多个上部的金属层中延伸到字线的信号路径的方向(位线方向)。z-方向代表存储器装置的高度。块还可以布置在多个平面中。
图7A描绘了图6的块中的一个的部分的示例横截面图。块包括交替的导电层和介电层的堆叠体610。块包括垂直地间隔开的导电层，并且导电层包括连接到存储器单元的字线以及连接到SGD和SGS晶体管的选择栅极线。
在该示例中，除了数据字线层(或者字线)WLL0-WLL10之外，导电层或板包括两个SGD层、两个SGS层以及四个虚设字线层(或者字线)WLD1、WLD2、WLD3和WLD4。WLD2是最顶部的虚设字线层，并且WLD2是另一个虚设字线层，该WLD2在最顶部的虚设字线层下方并且在最顶部的或漏极侧字线WLL10上方。WLD3和WLD4是源极侧虚设字线层。介电层被标注为DL0-DL19。另外，描绘了堆叠体的包括NAND串NS1和NS2的区域。每个NAND串环绕填充有形成相邻于字线的存储器单元的材料的存储器孔618或619。堆叠体的区域622在图8中更详细地示出。
堆叠体包含衬底611。在一个方法中，源极线SL的部分包括衬底中的n型源极扩散层611a，该n型源极扩散层611a与块中的存储器单元的每个串的源极端部相接触。在一个可能的实现方式中，n型源极扩散层611a形成在p型阱区域611b中，该p型阱区域611b继而形成在n型阱区域611c，该n型阱区域611c继而形成在p型半导体衬底611d中。在一个方法中，n型源极扩散层可以由平面中的全部块共享。
NS1具有在堆叠体616或多个字线层的底部616b处的源极-端部613以及在堆叠体或多个字线层的顶部616a处的漏极-端部615。可以周期性地在堆叠体之上提供诸如互连617的局部互连(local interconnect)。局部互连可以是金属填充缝隙，其延伸穿过堆叠体，以诸如将源极线/衬底连接到堆叠体上方的线。金属617d从字线层由绝缘材料617c隔离。该缝隙可以在形成字线期间使用，并且随后填充有金属。具体而言，堆叠体可以用诸如SiN的牺牲材料形成，以用于与诸如氧化物的介电层相交替的字线层。缝隙在堆叠体中被周期性地蚀刻下到衬底，从而暴露了牺牲材料的部分。诸如热磷酸的蚀刻剂沉积在缝隙中，以移除牺牲材料，形成空隙。金属然后经由缝隙沉积在空隙中，因此形成最终的字线层。随后，缝隙中的金属被清理掉，并且绝缘材料617沿着缝隙的侧壁进行沉积。在绝缘层的底部中蚀刻孔。缝隙的剩余部分填充有金属617d，其延伸穿过孔到衬底并且向上到堆叠体的顶部，因此形成从堆叠体的底部到顶部的导电路径或者局部互连。
还描述了位线BL0的部分。导电通孔将每个存储器串的漏极-端部连接到位线。例如，导电通孔621将漏极-端部615连接到BL0。局部互连617具有顶部617a和底部617b。蚀刻穿过底部，以向衬底提供接触。
在一个方法中，存储器单元的块包括交替的控制栅极和介电层的堆叠体，并且存储器单元布置在堆叠体中的垂直延伸的存储器孔中。
在一个方法中，每个块包括梯台边缘，在该梯台边缘中，例如柱或杆的垂直互连连接到包含SGS、WL和SGD层的每个层，并且向上延伸到到水平路径到电压源。参见图15。
作为示例，该示例包含在每个串中的两个SGD晶体管、两个漏极侧虚设存储器单元、两个源极侧虚设存储器单元以及两个SGS晶体管。通常，可以在存储器串中提供一个或多个SGD晶体管和一个或多个SGS晶体管。
可以提供隔离区域IR，以将SGD层的部分相互分开来以为每个子块提供一个独立驱动的SGD线或者层部分。隔离区域包括诸如氧化物的绝缘材料。在一个示例中，字线层对于块中的所有子块是公共的。漏极侧虚设字线层可以具有用于每个子块的分开部分、由块的多个子块共享的但是比块的所有子块少的部分、和/或由块的所有子块共享的单一部分。
图7B描绘了示例晶体管500。晶体管包括控制栅极CG、漏极D、源极S和沟道CH。在编程操作期间，晶体管具有正的栅极到沟道的电压。在擦除操作期间，晶体管具有正的沟道到栅极的电压。
图8描绘了图7A的堆叠体的区域622的特写视图。存储器单元形成在堆叠体的不同级的字线层和存储器孔的交叉处。在该示例中，在虚设存储器单元682和683以及数据存储器单元MC上方提供SGD晶体管680和681。例如使用原子层沉积，可以沿着存储器孔630的侧壁(SW)和/或在每个字线层内沉积若干层。例如，由存储器孔内的材料形成的每个柱699或列可以包含阻挡氧化物667、电荷俘获层663或者诸如硅氮化物(Si3N4)或者其它氮化物的膜、隧穿层664(诸如氧化物)、沟道层665(例如包括多晶硅)、以及介电核心666。字线层可以包含块高k材料660、金属阻挡661以及诸如钨的导电金属662来作为控制栅极。例如，提供了控制栅极690、691、692、693以及694。附加的柱相似地形成在不同的存储器孔中。柱可以形成NAND串的柱状的有源区(AA)。沟道层具有厚度Th。如本文所提到的，在一个方法中，沟道厚度对于期望具有高状态的存储器串的存储器串可以是更大的。该增加的宽度提供了减少的电阻，并且因此增加了电流。参见图16C和16D。
可以在制造过程期间控制沟道宽度。在一个方法中，与在堆叠体的例如与元数据相关联的另一部分中形成存储器孔并沉积沟道膜分开地在堆叠体的例如与用户数据相关联的一部分中形成存储器孔并沉积沟道膜。沟道层的沉积可以发生在相对更长的周期之上，以提供相对更厚的沟道层。
当编程存储器单元时，电子被储存在与存储器单元相关联的电荷俘获层的部分中。这些电子从沟道被拉入到电荷俘获层中，并且穿过隧穿层。存储器单元的Vth与储存的电荷的量成比例地增加。在擦除操作期间，电子返回到沟道。
存储器孔中的每一个可以填充有包括阻挡氧化物层、电荷俘获层、隧穿层和沟道层的多个环形层。存储器孔中的每一个的核心区域填充有体材料(body material)，并且多个环形层在存储器孔中的每一个中的核心区域和字线之间。
因为沟道长度不在衬底上形成，所以NAND串可以被认为具有浮置体沟道。另外，由在堆叠体中在彼此上方的多个字线层提供NAND串，并且该NAND串由介电层相互分开。
图9A描绘了图1的存储器结构126的示例实现方式，该存储器结构126包括3D配置中的子块中的NAND串。在一个方式中，存储器单元的块BLK从交替的导电层和介电层的堆叠体形成。块包括垂直地间隔开的导电层，并且垂直地间隔开的导电层包括连接到存储器单元的字线以及连接到SGD(漏极侧选择栅极)和SGS(源极侧选择栅极)晶体管的选择栅极线。在该示例中，除了数据字线层(或者字线)WLL0-WLL10之外，导电层包括两个SGD层、两个SGS层以及四个虚设字线层(或者字线)WLD1、WLD2、WLD3和WLD4。介电层被标注为DL0-DL19。每个NAND串可以形成在堆叠体中的填充有形成相邻于字线的存储器单元的材料的存储器孔中。
另外，每个块可以分割成子块，并且每个子块包含多个NAND串，其中描绘了一个示例NAND串。例如，子块SB0、SB1、SB2和SB3分别包括示例NAND串300n、310n、320n和330n。NAND串具有数据字线、虚设字线和选择栅极线。每个子块包括在x方向上延伸并且具有公共的SGD线的NAND串的集合。SB0分别具有SGD线或者SGD0和SGD1层中的SGD层部分810和814。SB1分别具有SGD0和SGD1层中的SGD层部分811和815。SB2分别具有SGD0和SGD1层中的SGD层部分812和816。SB3分别具有SGD0和SGD1层中的SGD层部分813和817。数据字线层WLL0到WLL10以及SGS层SGS0和SGS1中的每一个由所有子块SB0到SB3共享。
NAND串300n、310n、320n和330n分别在子块SB0、SB1、SB2和SB3中。块的编程可以一次发生在一个子块。在每个子块内，字线编程顺序可以随着例如在WL0——源极侧字线处开始，并且一次行进一条字线到WLL10——漏极侧字线。
NAND串300n、310n、320n和330n分别具有沟道300a、310a、320a和330a。每个沟道具有漏极端和源极端。例如，沟道300a具有漏极端390和源极端391。
此外，NAND串300n包含SGS晶体管300和301、虚设存储器单元302和303、数据存储器单元304、305、306、307、308、309、310、311、312、313和314、虚设存储器单元315和316、以及SGD晶体管317和318。
NAND串310n包含SGS晶体管320和321、虚设存储器单元322和323、数据存储器单元324、325、326、327、328、329、330、331、332、333和334、虚设存储器单元335和336、以及SGD晶体管337和338。
NAND串320n包含SGS晶体管340和341、虚设存储器单元342和343、数据存储器单元344、345、346、347、348、349、350、351、352、353和354、虚设存储器单元355和356、以及SGD晶体管357和358。
NAND串330n包含SGS晶体管360和361、虚设存储器单元362和363、数据存储器单元364、365、366、367、368、369、370、371、372、373和374、虚设存储器单元375和376、以及SGD晶体管377和378。
图9B描绘了符合图9A的子块SB0-SB3的立体图。子块是块的部分，并且代表了存储器串的集合，该存储器串的集合编程在一起并且具有公共的SGD线。另外，在一个方法中，子块中的每个存储器串连接到不同的位线。
示例存储器单元描绘为在每个子块中在x方向上沿着字线延伸。为简化起见，每个存储器单元被描绘为立方体。SB0包含NAND串300n、301n、302n和303n。SB1包含NAND串310n、311n、312n和313n。SB2包含NAND串320n、321n、322n和323n。SB3包含NAND串330n、331n、332n和333n。位线连接到NAND串的集合。例如，位线BL0连接到NAND串300n、310n、320n和330n，位线BL1连接到NAND串301n、311n、321n和331n，位线BL2连接到NAND串302n、312n、322n和332n，并且位线BL3连接到NAND串303n、313n、323n和333n。感测电路可以连接到每个位线。例如，感测电路400、400a、400b和400c分别连接到位线BL0、BL1、BL2和BL3。NAND串是从衬底向上延伸的垂直存储器串的示例。
一次可以对一个字线和一个子块的选择的单元发生编程和读取。这允许每个选择的单元由分别的位线控制。例如，SB0中的存储器单元(包含示例的存储器单元380)的示例集合395连接到WLL4。相似地，集合396、397和398包括SB1中的数据存储器单元，SB2和SB3连接到WLL4。
图10A描绘了包含四个数据状态的示例两通过编程操作的初始阈值分布。首先，单元全部处于由阈值分布(Vth)的分布900所表示的擦除(Er)状态。纵轴指示单元的数量，并且横轴指示Vth。
图10B描绘了在图10A的示例两通过编程操作的第一通过之后所导致的阈值分布。基于所指示的写入数据，要保持在Er状态中或者要编程到A状态的单元由Vth分布900表示，而将要编程到B和C状态的单元编程到中间(INT)分布902。这个编程通过可以称为使用VvINT的验证电平的中间通过。
图10C描绘了在图10A的示例两通过编程操作的第二通过之后所导致的阈值分布。基于所指示的写入数据，要保持在Er状态的单元由Vth分布900表示。使用VvA的验证电压而要编程到A状态的单元由分布910表示。使用VvB和VvC的验证电压而要分别编程到B和C状态的单元分别由分布912和914表示。每个数据状态表示所指示的两个数据位。通常，多通编程过程可以有助于实现更窄的Vth分布，特别是对于更高的状态。读取电压VrA、VrB和VrC可以用于在读取操作中读取单元的状态。
图11A描绘了包含八个数据状态的示例两通过编程操作的初始阈值分布。首先，单元全部处于由阈值分布(Vth)的分布1100所表示的擦除(Er)状态。纵轴指示了单元的数量，并且横轴指示了Vth。
图11B描绘了在图10A的示例两通过编程操作的第一通过之后所导致的阈值分布。基于所指示的写入数据，要保持在Er状态中或者要编程到A、B和C状态的单元由Vth分布1100表示，而将要编程到D、E、F和G状态的单元编程到中间(INT)分布1102。这个编程通过可以称为使用VvINT的验证电平的中间通过。
图11C描绘了在图11A的示例两通过编程操作的第二通过之后所导致的阈值分布。基于所指示的写入数据，要保持在Er状态的单元由Vth分布1100表示。使用VvA、VvB和VvC的验证电压而要分别编程到A、B和C状态的单元分别由Vth分布1110、1112和1114表示。使用VvD、VvE、VvF和VvG的验证电压而要分别编程到D、E、F和G状态的单元分别由Vth分布1116、1118、1120和1122表示。每个数据状态表示所指示的三个数据位。读取电压VrA、VrB和VrC可以用于在读取操作中读取单元的状态。
其它示例编程操作可以使用附加的数据状态和/或编程通过。还可以使用单通过的编程操作。
图12描绘了在数据的较低页的编程通过的示例中的符合图10B和11B的一系列编程验证迭代。横轴描绘了编程验证(PV)迭代数量或者时间，以及纵轴描绘了电压。脉冲列1300包含一系列的脉冲1301-1309。示例验证脉冲包含INT-状态验证脉冲1310(VvINT)。脉冲列1300是逐步增加的编程电压的第一集合的示例。Vpgm_init1是逐步增加的编程电压的第一集合的初始值。
脉冲列典型地包含编程脉冲，其使用固定或变化的步长在编程通过的一个或多个编程验证迭代中逐步地增加振幅。在一些情况下，在第一次编程脉冲之后，编程脉冲在每个编程验证迭代中增加。新的脉冲列可以应用在每个编程通过中，开始在初始电平处而终止在不超过最大允许电平的最终电平处。在不同的编程通过中，初始电平可以是相同的或不同的。在不同的编程通过中，最终电平也可以是相同的或不同的。在不同的编程通过中，步长可以是相同的或不同的。在一些情况下，在最终的编程通过中使用更小的步长，以减少Vth分布宽度。
图13描绘了在数据的较高页的编程通过的示例中的符合图10C的一系列编程验证迭代。可以为图11C的示例编程通过提供相似系列的编程验证迭代。横轴描绘了编程验证迭代数量(PV)，并且纵轴描绘了控制栅极或字线电压。脉冲列1500包含施加到为编程所选择的字线的一系列的脉冲1501-1515。脉冲列1500是逐步增加的编程电压的第二或第三集合的示例。Vpgm_init2是逐步增加的编程电压的第三集合的初始值。基于正在验证的目标数据状态，在作为示例的每个编程脉冲之后提供一个、两个或者三个验证脉冲。例如，示例A-状态验证脉冲1520(VvA)、B-状态验证脉冲1521(VvB)和C-状态验证脉冲1522(VvC)可以应用在不同的编程验证迭代中。
图14描绘了读取操作中的示例波形图。读取操作可以涉及读取若干数据页——在该示例中，三个页。控制栅极读取电压施加到选择的字线，而通过电压Vpass施加到剩余的未选择的字线。感测电路然后用于确定单元是否处于导电状态中。如曲线970、971和972分别所示，Vpass在每个下页、中页和上页的读取电压期间分开地斜升并且然后回降。该示例用于八个状态的存储器装置，与图11C一致。可以为更少的状态(例如，四个状态和两个页)和附加的状态(例如，十六个状态和四个页)修改该示例。
对于第一页，使用具有VrA和VrE的电压的读取电压波形970a来分别读取A和E状态。对于第二页，使用具有VrB、VrD和VrF的电压的读取电压波形971a来分别读取B、D和F状态。对于第三页，使用具有VrC和VrG的电压的读取电压波形972a来分别读取C和G状态。可选地，位线和/或源极线可以在读取操作中充电。
图15A描绘了编程存储器单元的示例过程。描绘了与图10A-10C和图11A-11C一致的两通过编程操作。步骤1530开始编程操作的第一通过。步骤1531选择用于编程的字线。步骤1532设定初始编程电压(Vpgm)。步骤1533包含将编程电压施加到选择的字线。通过电压可以施加到未选择的和虚设的字线。步骤1534涉及例如通过施加验证电压来进行验证测试。决定步骤1535确定选择的字线的编程是否完成，例如验证测试是否通过。如果决定步骤1535为真，则决定步骤1537确定对例如在子块或块中的所有字线的第一通过完成。如果决定步骤1537为真，则步骤1538开始编程操作的第二次通过。
如果步骤1535为假，则步骤1536增量编程电压，并且步骤1533开始下一个编程验证迭代或循环。如果步骤1537为假，则步骤1531选择用于编程的另一个字线。
在编程操作的第二通过中，步骤1539选择用于编程的字线。步骤1540设定初始编程电压(Vpgm)。步骤1541包含将编程电压施加到选择的字线。通过电压可以施加到未选择的和虚设的字线。步骤1542涉及进行验证测试。决定步骤1543确定选择的字线的编程是否完成，例如验证测试是否通过。如果决定步骤1543为真，则决定步骤1545确定对例如在子块或块中的所有字线的第二通过完成。如果决定步骤1545为真，则编程操作在步骤1546处完成。
如果步骤1543为假，则步骤1544增量编程电压，并且步骤1541开始下一个编程验证迭代或循环。如果步骤1545为假，则步骤1539选择用于编程的另一个字线。
该示例过程因此涉及在第一编程通过中一次编程一个字线地编程字线的集合中的每个字线的存储器单元。一旦对所有字线完成了第一编程通过，该过程在第二编程通过中一次编程一个字线地编程字线的集合中的每个字线的存储器单元。以此方式，每个字线的元区域可以用于指示字线的单元是否已经完成第一编程通过。通常，块的单元最初全部处于擦除状态。存储器装置的内部控制器可以保持跟踪其已经最后编程了哪个位线。然而，控制器可以不保持跟踪其是在第一编程通过上还是在第二编程通过上。然而，控制器可以中断编程操作，以进行更高优先级的其它任务，并且然后继续开始编程。
相应地，在一个实施例中，元数据区域中的单元中的一些可以被编程，以指示字线是否已经完成第一编程通过。例如，在图11C的八个状态的示例中，元数据区域的单元可以保持在擦除状态中，以指示字线的单元未完成第一编程通过。这还指示了字线的单元未完成第二编程通过。元数据区域的单元可以被编程到更高状态中的一个，以指示字线的单元已经完成第一编程通过。希望对此使用远离擦除状态的数据状态，使得即使元数据区域中的单元的Vth分布由于干扰、环境条件、缺陷或其它因素而改变，数据也可以可靠地储存。例如，由于E、F和G状态与擦除状态分开多个其它状态，因此可以使用E、F或G状态。
在另一可能的方法中，元数据区域中的单元被编程到诸如C或D状态的中间范围的状态，以指示字线的用户数据单元已经完成第一编程通过，但未完成第二编程通过，并且元数据区域中的单元被编程到诸如F或G状态的更高状态，以指示字线的用户数据单元已经完成第二编程通过。
在许多情况下，块的单元处于其已经完成编程的状态中。元数据区域中的单元因此将处于高状态，在不存在本文所提供的校正措施的情况下可能导致低电流问题。
元数据区域中的单元可以用于储存各种其它类型的信息以及诸如编程-擦除周期的数量、指示字线的最后编程的时间的时间戳、和指示字线的最后编程的时间处的温度的数据。时间戳和温度可以用于调整字线的读取过程(例如，读取电压)，这会导致数据保持损失，该数据保持损失随着自上次编程操作以来所过去的时间的增加而增加。温度还可以是在设定读取电压中的因素。取决于所使用的编码方案，这些类型的元数据还可以导致单元处于高状态。
图15B描绘了编程存储器单元的另一示例过程。描绘了与图10A-10C和图11A-11C一致的多通过编程操作。步骤1550开始编程操作的第一通过。步骤1551选择用于编程的字线。步骤1552设定初始编程电压(Vpgm)。步骤1553包含将编程电压施加到选择的字线。步骤1554涉及进行验证测试。决定步骤1555确定验证测试是否通过。如果决定步骤1555为真，则编程操作的第二通过在步骤1557处开始。
如果步骤1555为假，则步骤1556增量编程电压，并且步骤1553开始下一个编程验证迭代或循环。
在编程操作的第二通过中，步骤1558设定初始编程电压(Vpgm)。步骤1559包含将编程电压施加到选择的字线。步骤1560涉及进行验证测试。决定步骤1561确定验证测试是否通过。如果决定步骤1561为真，则决定步骤1563确定是否存在要编程的下一个字线。如果决定步骤1563为真，则在步骤1551处选择字线。如果决定步骤1563为假，则编程操作在步骤1564处完成。
如果步骤1561为假，则步骤1562增量编程电压，并且步骤1559开始下一个编程验证迭代或循环。
该示例过程因此涉及在开始编程下一个字线之前，使用第一编程通过并且然后使用第二编程通过来编程每个字线的存储器单元。
如先前所讨论的，可以编程元数据区域中的单元中的一些，以指示字线是否已经完成第一编程通过，或者是否已经完成第一或第二编程通过。
图15C描绘了读取存储器单元的示例过程。步骤1570开始读取操作。步骤1571选择用于读取的字线。步骤1572包含将控制栅极读取电压施加到选择的字线。通过电压可以施加到未选择的和虚设的字线。步骤1573涉及感测选择的单元的导电状态，例如单元是导电状态还是不导电状态。这可以使用经由位线连接到存储器串的感测电路来完成。
决定步骤1574确定选择的字线的读取是否完成，例如是否已经施加了控制栅极读取电压的全部。如果决定步骤1574为真，则决定步骤1576确定是否存在要读取的下一个字线。如果决定步骤1576为假，则读取操作在步骤1577处完成。如果决定步骤1576为真，则在步骤1571处选择下一个字线用于读取。如果决定步骤1574为假，步骤1575设定下一个控制栅极读取电压，并且步骤1572施加下一个控制栅极读取电压以及其它电压。
图16A描绘了存储器单元的包括用户数据区域1601和元数据区域1602的示例块1600。数据典型地以页位单位布置。页是在存储器装置中读取或写入的单元。在一个方法中，页可以包含连接到诸如字线的公共控制线的单元的集合。数据页可以包含用户数据部分和辅助或元数据部分，如所提到的。用户数据部分可以是由主机装置可寻址的区域。在一个示例中，页的长度是2112字节，并且包含分配给用户数据的2048字节和分配给元数据的64字节。元数据可以包含各种类型的信息，诸如从相关联的用户数据的编码所获得的误差校正码(ECC)数据。另一种类型的元数据识别相关联的字线的单元已经在多通过编程操作中已经完成的编程通过。
感测电路的集合1610与块相关联。例如，相应的感测电路可以连接到块中的每个相应的存储器串。感测电路的集合可以包含与用户数据区域中的单元相关联的第一类型(类型1)的感测电路的第一集合1611，以及与元数据区域中的单元相关联的第二类型(类型2)的感测电路的第二集合1612。在一个实施例中，类型2感测电路包括具有比类型1的感测电路的BLC晶体管更小的Vth的BLC晶体管，以补偿元数据区域中的高状态数据的存在。
用户数据典型地包含随机数据。换言之，用户数据相对均匀地储存在不同数据状态中。元数据可以包含趋向于不随机并且在某些情况下可能由处于高数据状态的单元所表示的数据。具有高状态的元数据的存储器串可以包括存储器串的分配给元数据的子集。
图16B描绘了图16A的存储器单元的示例块中的存储器串和相应的BLC晶体管。该示意图描绘了用户数据区域1601中的存储器串1640-1641以及元数据区域1602中的存储器串1642-1643。存储器串1640-1643分别包含示例的存储器串1644-1647。
类型1的感测电路1611分别包含在晶体管1615的第一集合中并且在感测电路1613a-1614a中的BLC晶体管1613-1614。BLC晶体管1613-1614分别具有控制栅极1613g-1614g，并且分别具有源极端子1613s-1614s，该源极端子1613s-1614s经由位线1613b-1614b分别连接到存储器串1613-1614。类型2的感测电路1612分别包含在感测电路1616a-1617a中的晶体管1619的第二集合中的BLC晶体管1616-1617。BLC晶体管1613-1617分别具有控制栅极1616g-1617g，并且分别具有源极端子1616s-1617s，该源极端子1616s-1617s经由位线1616b-1617b分别连接到存储器串1642-1643。在一个方法中，BLC控制线1618从电压源1648接收电压Vblc，并且连接到块的BLC晶体管中的每一个的控制栅极。
例如，感测电路中的每一个可以类似于图4的感测电路。
该示例涉及多个存储器串，其中每个串包括在存储器单元的集合之中的串联连接的存储器串的集合。另外，存在多个感测电路1613a-1614a和1616a-1617a，其中每个感测电路包括具有连接到多个存储器串中的相应的存储器串1640-1643的源极端子1613s-1614s和1616s-1617s的晶体管1613-1614和1616-1617，晶体管的控制栅极1613g-1614g和1616g-1617g连接到公共的电压源1648，晶体管包括连接到存储器串的第一集合1640、1641的晶体管的第一集合1613-1614和连接到存储器串的第二集合1642和1643的晶体管的第二集合1616-1617，并且晶体管的第一集合比晶体管的第二集合具有更高的阈值电压。
BLC晶体管的漏极端子可以连接到足够高的电压源，以允许BLC晶体管操作在源极跟随器配置中。
图16C描绘了具有采用相对小的宽度或厚度Th1的沟道层1662的存储器串的示例柱1660。还可以提供介电核心1663和例如阻挡氧化物、电荷俘获层和隧穿层的其它层1661。如所提到的，具有相对小的沟道宽度的存储器串将具有相对低的电流。
一个选择是，对于期望存储器串中的单元在存储器装置的大部分寿命中处于高状态的该存储器串，将沟道宽度制造得更宽。这是基于数据模式来制造沟道宽度的示例。
图16D描绘了具有采用相对大的宽度或厚度Th2>Th1的沟道层1672的存储器串的示例柱1670。还可以提供介电核心1673和例如阻挡氧化物、电荷俘获层和隧穿层的其它层1671。
图17A描绘了图16A的元数据区域1602的示例，其中单元全部在擦除(1)状态中。在图17A-18中，每个存储器单元以长方形描绘。单元采用十六个存储器串和十一个字线的形式。在这种情况下，在每个字线上可以储存元数据的十六个位或两个字节。存储器串包含存储器串的一个集合1602a以及存储器串的另一个集合1602b。
每个字线中的十六个单元可以储存指示字线是否已经完成多通过编程操作中的特定编程通过的数据。为了可靠性，数据可以冗余地储存在十六个位中的每一个中。当需要数据时，读取每个单元，并且使用多数表决过程(majority voting process)来评估结果。
图17B描绘了图16A的元数据区域1602的示例，其中单元全部在编程(0)状态中。单元全部处于相对高的状态，使得在感测期间的串中的电流将是低的，除非采用诸如调整BLC晶体管以具有更高的钳位电压(经由较低的Vth)、增加沟道宽度和/或增加沟道掺杂浓度的对策。
图17C描绘了图16A的元数据区域1602的示例，其中已擦除状态数据(1)和已编程状态数据(0)的字节在连续行中交替。例如，WLL0的行包含存储器串的集合1602a中处于1状态的的八个单元的集合1710，以及存储器串的集合1602b中处于0状态的的八个单元的集合1711。
WLL1的下一个行包含存储器串的集合1602a中处于0状态的的八个单元的集合1712，以及存储器串的集合1602b中处于1状态的的八个单元的集合1713。在该方法中，处于1(擦除状态)中的单元不用于储存数据。处于0(高)状态中的单元用于储存数据，但它们的相对位置在不同字线中变化。这减少了在给定存储器串中的高状态的单元的数量，使得电流不会变得太低。
另一种选择是，在多于两个可能的存储器串的集合上变化单元的集合。另一个选择是，在不同的字线上变化单元的集合，但是不需要在交替的字线中。例如，在存储器串的集合1602a中，1的字节可以提供在WLL0和WLL1中，接下来0的字节可以提供在WLL2和WLL3中，等等。在存储器串的集合1602b中，0的字节可以提供在WLL0和WLL1中，接下来1的字节可以提供在WLL2和WLL3中，等等。
在一个方法中，控制电路可以配置为当温度低于阈值时，变化存储器单元的子集的位置，该存储器单元的子集被分配给字线的集合的不同字线中的元数据。当温度降低时，Vth和BLC晶体管增加，导致在低电流的存储器串上的更小的钳位电压。为了抵消这种效应并避免与感测期间与过低的串电流相关联的问题，分配给元数据的单元的位置可以在不同的字线中变化，以减少给定串中的高状态的单元的数量。这减少了串电阻，并且增加了串电流。在一个方法中，这种变化可以基于温度触发，使得如果温度高于阈值则不使用该变化。在编程时实现该变化。当感测操作发生在温度低于阈值时，该技术很有帮助。
存储器单元的分配给元数据的子集可以储存指示字线的集合的相应的字线是否已经完成编程的数据。当已经为相应的字线完成编程时，存储器单元的分配给元数据的子集处于相对高的阈值电压状态中，并且当未为相应的字线完成编程时，存储器单元的分配给元数据的子集处于相对低的阈值电压状态中。
在另一方法中，当对相应的字线已经完成了至少一个编程通过但是少于多通过编程操作中的所有编程通过时，存储器单元的分配给元数据的子集处于相对低的阈值电压状态中。
在另一方法中，存储器单元的分配给元数据的子集的位置在字线的集合的不同字线中是不同的。
在另一个方法中，控制电路配置为当温度低于阈值时，在字线的集合的不同字线中变化分配给元数据的存储器单元的子集的位置。
编程过程可以修改以检查温度。如果温度低于阈值，则元数据单元的编程可以如所讨论地修改。在一个方法中，该修改减少了元数据的冗余。例如，在17C中，使用数据的一个字节来代替两个字节，所以冗余被减少了一半。然而，当每个单元储存相同的位并且从多数表决过程获得读取结果时，仍然可以存在足够的冗余。
图18描绘了块中的存储器串的集合，其中存储器串的沟道宽度根据由于制造过程中的不均匀性造成的重复模式而变化。存储器串在底部处从0-31编号，而BLC晶体管类型(T1——类型1或者T2——类型2)可以在每个存储器串的顶部处描绘。在该模式中，每个第四晶体管是类型T2，而剩余的晶体管是类型T1。例如，类型T1的晶体管与编号为0-2、4-6、8-10、12-14、16-18、20-22、24-26和28-30的存储器串相关联，而类型T2的晶体管与编号为3、7、11、15、19、23、27和31的存储器串相关联。类型T2的晶体管可以具有更低的Vth，例如，以补偿相关联的由于制造过程中的不均匀性而具有减少的沟道宽度的存储器串。其它选择是，使多于两个类型的晶体管补偿相关联的具有两种或更多种类型的减少的沟道宽度的存储器串。
在另一个示例中，每隔一个晶体管配置为一种类型，而剩余的晶体管配置为另一种类型。
例如，在2D存储器装置中，不均匀性可以由诸如基于间隔体的双图案化或四重间隔体的图案化的多图案化光刻技术造成。这些技术可以造成沟道宽度和对应的存储器串电阻的系统变化。这些变化可能是由晶片级趋势和布局模式依赖性引起的。因素可能包含导致膜厚度变化的化学机械抛光变化、由于光学衍射和干涉导致的线宽度变化、光刻系统中的掩模或透镜畸变、或者等离子蚀刻微负载效应。不均匀性还可以存在于3D存储器装置中。
图19A描绘了用于识别可能具有处于高状态的存储器串的示例过程。步骤1900包含编程存储器装置中的存储器单元的块。例如，这可以包含对用户数据区域和元数据区域的典型的编程。步骤1901包含读取存储器单元，以识别具有高数据状态的存储器串。例如，高数据状态可以是高于指定数据状态的数据状态或者高于指定Vth的Vth电平。步骤1902包含在每个存储器串中储存识别存储器单元的具有高数据状态的部分的数据。步骤1903包含确定存储器串将具有多于阈值部分的单元处于高状态中的概率。例如，假设有5次通过步骤1900-1903，并且高状态单元的部分是80％、70％、60％、90％和70％。因此概率是(0.8+0.7+0.6+0.9+0.7)/5＝0.74。
步骤1904包含制造具有对沟道和/或感测电路的修改的新的存储器装置，以补偿具有高状态存储器单元的串。例如，其可以是概率超过指定级的串。步骤1900-1903的数据采集可以发生在一个或多个存储器装置中。一个有用的选择是在诸如周或月的时期内、在实际的条件之下采集用于存储器装置的集合的终端用户的总体的数据。这有助于提供存储器装置使用的代表性视图。该方法在每个串的基础上预测了数据模式，以识别潜在的低电流串。串可以在所提到的元数据区域中。在用户数据区域中检测模式也是可能的，该模式识别由于其许多单元处于高数据状态而可能具有低电流的串。
图19B描绘了用于识别在读取操作期间可能具有低电流的存储器串的示例过程。步骤1910包含例如将存储器装置中的存储器单元的块编程到一个数据状态。或者，每个存储器串中的单元可以被编程到不同状态，但是模式在每个串中应当是相同的。目标是提供类似配置中的每个串，使得每个串中的电流在串中不存在物理不均匀性的理想条件之下是相同的。步骤1911包含在测量每个串中的电流的同时读取存储器单元。一个方法使用电流测量装置来测量在测试环境中的电流，而不是当存储器装置掌握在终端用户的手中时的电流。步骤1912包含储存识别具有低于阈值的电流的存储器串的数据。步骤1913包含制造具有对沟道和/或感测电路的修改的新的存储器装置，以补偿低电流的存储器串。
这个过程的理论是制造过程中的不均匀性将造成一些串具有更低电流。例如，这可能是由于沟道比其它沟道更薄，所以电阻更高并且因此电流更低。所测试的装置中的这些不均匀性被期望在新的存储装置中重复。
图19C描绘了用于在钳位位线电压的同时编程存储器单元的集合的示例过程。步骤1920包含将控制栅极电压施加到连接到字线并连接到相应的位线的存储器单元的集合。步骤1921包含在控制栅极电压期间，在将相应的位线的第一集合钳位在第一电平并且将相应的位线的第二集合钳位在比第一电平更大的第二电平时，感测每个存储器单元是处于导电状态还是不导电状态。
例如，在图16B中，假设WLL10是选择的字线。存储器单元的集合包含单元1644、1645、1646和1647。相应的位线的第一集合包含位线1613b-1614b，并且相应的位线的第二集合包含位线1616b-1617b。可以结合诸如图15A或图15B中的多通过编程操作或者单通编程操作而包含该过程。
连接到相应的位线的第二集合的存储器单元比连接到相应的位线的第二集合的存储器单元更可能处于更高的状态中。
另外，连接到相应的位线的第二集合的存储器单元可以包括跟踪多通过编程操作中的编程通过的元数据，并且当编程通过是多通过编程操作中的最终的编程通过时比当编程通过是多通过编程操作中的较早的编程通过时具有相对高的阈值电压。
可以保留连接到相应的位线的第一集合的存储器单元，用于以N数据状态(例如，在图10C中N＝4，并且在图11C中N＝8)储存用户数据；并且连接到相应的位线的第二集合的存储器单元以比N数据状态更少的数据状态储存元数据。
感测包括在将相应的位线的第一集合钳位在第一电平处并且将相应的位线的第二集合钳位在第二电平处的期间，允许感测电路的感测节点与相应的位线通信。
将相应的位线的第一集合钳位在第一电平处并且将相应的位线的第二集合钳位在第二电平处可以包含，将公共控制栅极电压施加到连接到相应的位线中的一个的每个感测电路中的晶体管，其中该晶体管包括连接到相应的位线的第一集合的晶体管的第一集合以及连接到相应的位线的第二集合的晶体管的第二集合，并且晶体管的第一集合具有比晶体管的第二集合更高的阈值电压。
每个晶体管可以包括连接到相应的位线中的一个的源极端子，并且配置为源极跟随器，以基于晶体管的公共控制栅极电压和阈值电压之间的差值在相应的位线中的一个上施加电压。
在一个实施例中，一种设备包括：用于在感测操作期间向位线的第一集合提供第一电压的构件；用于在感测操作期间向位线的第二集合提供低于第一电压的第二电压的构件；以及连接到用于提供第一电压的构件和用于提供第二电压的构件的公共控制栅极电压。
用于提供第一和第二电压的构件可以包含诸如图1A的功率控制模块116和列解码器132、图1A和图2的感测块51以及图3的感测电路400的控制电路、或者其它逻辑硬件，和/或在计算机读取储存介质上储存的其它可执行代码。用于提供公共控制栅极电压的构件可以包含诸如图1A的功率控制模块116和行解码器124、或者其它逻辑硬件，和/或在计算机读取储存介质上储存的其它可执行代码。其它实施例可以包含相似或等同的构件。
已经为图示和描述的目的呈现了本发明的详细描述。其不意图穷举或将本发明限制为所公开的精确形式。鉴于以上教导，可以进行诸多修改和变体。选择所描述的实施例，以便最佳地解释本发明的原理及其应用，以由此使得本领域其它技术人员能够在各种实施例中且以如适合于预期的特定用途的各种修改中最佳地利用本发明。本发明的范围意图由所附权利要求限定。

Claims (10)

1.一种存储器装置，包括：
多个存储器串，每个串包括在存储器单元的集合之中的串联连接的存储器单元的集合；
多个感测电路，其中每个感测电路包括具有连接到所述多个存储器串中的相应的存储器串的源极端子的晶体管，所述晶体管的控制栅极连接到公共的电压源，所述晶体管包括连接到所述存储器串的第一集合的晶体管的第一集合和连接到所述存储器串的第二集合的晶体管的第二集合，并且所述晶体管的第一集合比所述晶体管的第二集合具有更高的阈值电压。
2.如权利要求1所述的存储器装置，其中：
所述存储器串的第一集合的沟道比所述存储器串的第二集合的沟道更宽和/或具有更高的掺杂浓度。
3.如权利要求1或2所述的存储器装置，其中：
所述存储器串的第一集合包括分配给用户数据的存储器单元；并且
所述存储器单元的第二集合包括分配给元数据的存储器单元。
4.如权利要求3所述的存储器装置，其中：
所述存储器单元的集合连接到字线的集合；
所述存储器单元的分配给元数据的子集储存指示所述字线的集合的相应的字线是否已经完成编程的数据；
当已经对所述相应的字线完成编程时，所述存储器单元的分配给元数据的所述子集处于相对高的阈值电压状态中，并且当对所述相应的字线还未完成编程时，所述存储器单元的分配给元数据的子集处于相对低的阈值电压状态中。
5.如权利要求4所述的存储器装置，其中：
所述存储器单元的分配给元数据的所述子集的位置在所述字线的集合的不同字线中是不同的。
6.如权利要求4所述的存储器装置，还包括：
控制电路，其被配置为当温度低于阈值时，在所述字线的集合的不同字线中变化分配给元数据的所述存储器单元的所述子集的位置。
7.如权利要求1至6中任一个所述的存储器装置，其中：
与晶体管的所述第一集合相比，晶体管的所述第二集合包括更短的控制栅极长度、更小的氧化物厚度、更小的氧化物介电常数、或者更大的源极和/或漏极掺杂浓度中的至少一个。
8.如权利要求1至7中任一个所述的存储器装置，其中：
每个晶体管配置为源极跟随器，以在感测操作期间在相应的存储器串上提供电压；并且
在所述晶体管的所述第二集合的相应的存储器串上提供的电压大于在所述晶体管的所述第一集合的相应的存储器串上提供的电压。
9.一种方法，包括：
将控制栅极电压施加到连接到字线和到相应的位线的存储器单元的集合；以及
在所述控制栅极电压期间，在将所述相应的位线的第一集合钳位在第一电平并且将所述相应的位线的第二集合钳位在比所述第一电平更大的第二电平时，感测每个存储器单元是处于导电状态还是不导电状态。
10.如权利要求9所述的方法，其中：
连接到所述相应的位线的第二集合的存储器单元包括跟踪多通过编程操作中的编程通过的元数据，并且在当所述编程通过是所述多通过编程操作中的最终的编程通过时比当所述编程通过是所述多通过编程操作中的较早的编程通过时具有相对高的阈值电压。
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