CN103377708A

CN103377708A - 用于非易失性存储器的读出放大电路及存储器

Info

Publication number: CN103377708A
Application number: CN2012101288676A
Authority: CN
Inventors: 周泉; 马庆容; 沈晔晖; 刘岐; 倪成峰; 俞惠芬
Original assignee: Shanghai Fudan Microelectronics Group Co Ltd
Current assignee: Shanghai Fudan Microelectronics Co Ltd; Shanghai Fudan Microelectronics Group Co Ltd
Priority date: 2012-04-27
Filing date: 2012-04-27
Publication date: 2013-10-30
Anticipated expiration: 2032-04-27
Also published as: CN103377708B

Abstract

一种用于非易失性存储器的读出放大电路及存储器。所述读出电路包括：多位存储单元构成的基本物理单元，各位存储单元对应连接于各自的读出位线；基本物理单元经由第一选通管选通；与基本物理单元布局相同、由多位基准单元构成的基准单元组，其中各基准单元与各位存储单元一一对应，对应连接于各自的基准电压线，并且与对应各位存储单元的结构完全相同；所述基准单元组经由第二选通管选通；所述第二选通管与第一选通管的结构完全相同；读出放大器，连接上述多根读出位线及基准电压线，根据各读出位线与其对应的基准电压线上电压的比较结果，输出相应的读出数据。所述读出放大电路可以提高读取存储器时的数据读出速度。并且，可延长存储器的使用寿命。

Description

用于非易失性存储器的读出放大电路及存储器

技术领域

本发明涉及存储器设计领域，特别涉及用于非易失性存储器的读出放大电路及存储器。

背景技术

非易失性存储器（NVM，Non Volatile Memory）由于在系统掉电或无电源供应时仍能保持数据信息，因而广泛应用于各种电子电路中。非易失性存储器依其结构类型区分通常包括两类：浮栅型和电荷阱型。在浮栅型存储器中，电荷被存储于浮栅中，它们在无电源供应的情况下仍可保持电荷。浮栅型存储器通常都具有控制栅和浮栅层叠的栅极结构。浮栅型存储器通常用于EPROM（Electrically Programmable Read Only Memory）和EEPROM（Electrically Erasable and Programmable Read Only Memory）。

EEPROM中通常采用单端读出放大器将存储阵列中目标存储单元中的数据读出。为提高EEPROM的数据读出速度和可靠性，一般采用与EEPROM中目标存储单元结构类似或者相同的基准单元产生基准电压，与目标存储单元输出的电压比较，进而读出目标存储单元中所存数据的逻辑状态为“1”或“0”。

图1是EEPROM中较为常用的一种读出放大电路。EEPROM的目标存储单元1包括选择管Mn_sg和浮栅管Mn_ee，基准单元2包括第一选择管Mn_sr和第一基准管Mn_ref。其中选择管Mn_sg和第一选择管Mn_sr的结构完全相同，浮栅管Mn_ee和第一基准管Mn_ref的结构也完全相同。浮栅管Mn_ee的控制栅上加载有偏置电压V_CG，第一基准管Mn_ref的控制栅上加载有偏置电压V_BIAS，选择管Mn_sg的栅极接收选择信号V_WL，第一选择管Mn_sr的栅极连接于VDD。读数据时，加载在选择管Mn_sg的栅极上的选择信号V_WL有效，使得选择管Mn_sg导通。进而，读出位线3上产生某一电压，读出放大器5通过读出位线3上电压与基准电压线4的电压差来判断目标存储单元1中存储的逻辑状态。若读出位线3电压高于基准电压线4，则读出放大器输出端的逻辑状态为“1”，反之则输出“0”。因此基准电压线4的电压一般被设置为在读出“1”和读出“0”时读出位线3上两种电压的中间值。

由于读出位线3的电压不光受偏置电压VCG影响，还与浮栅管Mn_ee的阈值及其在阵列中所处的物理位置有关。另外，工艺的波动也会导致浮栅管Mn_ee的特性变化，从而影响读出位线3的电压。因此即使基准单元2所产生的基准电压始终恒稳，但由于读出位线3的电压波动，所述基准电压无法一直处于读出“1”和读出“0”时读出位线3上两种电压的中间值，这将影响读出放大器的工作稳定性。此外，由于第一基准管Mn_ref的浮栅上电荷很难保证完全的一致性，并且某些因素下，例如隧道氧化层缺陷、高温高压老化，读出干扰等等，都可能会导致第一基准管Mn_ref的浮栅上电荷的改变，从而使其阈值电压改变。第一基准管Mn_ref的阈值改变将使得基准单元的电流发生改变，进而改变基准电压线4的电压。这种情况下将导致读出放大器数据读出速度变慢，最差情况是导致读出错误数据。

发明内容

本发明解决的问题是提供一种用于非易失性存储器的读出放大电路及存储器，提高读出放大器的读出速度，增加读出数据的准确性。

为解决上述问题，本发明提供一种读出放大电路，包括：

多位存储单元构成的基本物理单元，各位存储单元对应连接于各自的读出位线；所述基本物理单元经由第一选通管选通；

与所述基本物理单元布局相同、由多位基准单元构成的基准单元组，其中各基准单元与各位存储单元一一对应，对应连接于各自的基准电压线，并且与对应各位存储单元的结构完全相同；所述基准单元组经由第二选通管选通；所述第二选通管与第一选通管的结构完全相同；

读出放大器，连接上述多根读出位线及基准电压线，根据各读出位线与其对应的基准电压线上电压的比较结果，输出相应的读出数据；

其中，所述基准单元包括：所述基准单元包括串联的第一选择管和第一基准管，所述第一选择管接收控制信号，所述第二选通管接收控制信号以控制所述第一基准管的选通，所述第一基准管具有控制栅和浮栅层叠的栅极结构，所述控制栅和浮栅均接收偏置电压，且所述第一基准管接地；所述控制信号有效时，所述第一选择管和第一基准管被选通，所述第一基准管基于所述偏置电压产生基准电压，并经由第一选择管输出基准电压。

相应地，本发明还提供一种包括上述读出放大电路的存储器。

与现有技术相比，本发明具有以下优点：

基准单元中第一基准管的控制栅和浮栅均接收偏置电压，使得所述第一基准管不容易受浮栅上电荷积累或者电荷流失的影响，可始终保证第一基准管的阈值电压稳定，消除了浮栅上电荷变化所引起的差错。并且由于浮栅和控制栅直接连接，因此可通过与控制栅相连的偏置电压信号控制流经第一基准管的电流，以控制基准电压的产生。

并且，基准单元组中各基准单元与基本物理单元中各存储单元具有相同的物理结构，且都经由选通管选通。这种结构，使得两者在寄生电阻与通路阻抗方面具有高度匹配性。因此，基准电压线的电压可以始终处于读出位线两种电压（读出“0”、“1”时对应的电压）的中间值，从而提高数据读出速度。

此外，在存储器产品的整个寿命期间，基准单元组的特性可以很好地跟随基本物理单元的特性变化，延长存储器的使用寿命。

附图说明

图1是现有EEPROM中较为常用的一种读出放大电路的电路示意图；

图2是本发明读出放大电路的一个实施例中的基准单元组中的基准单元电路示意图；

图3是现有EEPROM中一种基本物理单元的电路示意图；

图4是本发明读出放大电路的一个实施例中基准单元组的电路示意图；

图5是本发明读出放大电路的另一个实施例的电路示意图；

图6是图5所示读出放大电路中基准单元阵列的电路示意图。

具体实施方式

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

结合此前的分析，发明人经过研究还发现，在EEPROM的设计中，为最大程度优化存储单元的版图面积，一般以1字节（Byte）存储容量作为基本物理单元，即8位（bit）的存储单元1的源极通过公共有源区连出以接地。参照图3所示，选择管Mn_sg0、Mn_sg1......Mn_sg7和浮栅管Mn_ee0、Mn_ee1......Mn_ee7间一一对应如图1的连接，构成每一位存储单元1。各位存储单元1中浮栅管对应的源极S0、S1......S7通过所述公共有源区两端引出金属连线接地（GND）。本申请发明人发现，该1字节基本物理单元中，各位存储单元1由于所处位置不同，其中的浮栅管的源极对地的寄生电阻值（R0、R1......R7、R8）也不同。存储单元中浮栅管的源极对地的寄生电阻值的不同将影响读数据时，流经8位存储单元的电流不一致，从而使得读出位线上电压不同。

此外，1字节基本物理单元中，在将偏置电压V_CG传输至浮栅管的控制栅时，需经过选通管Mn_st选通后才能传入。而目前读出放大电路中，对应1字节基本物理单元，提供基准电压线上电压通常仅采用1位基准单元的结构，因此其结构至少有两处与1字节基本物理单元中的存储单元不同：1）1位基准单元中第一基准管Mn_ref的源极对地的寄生电阻与1字节基本物理单元中各位存储单元中的浮栅管的源极对地的寄生电阻并不匹配；2）提供1位基准单元的偏置电压V_BIAS的偏置电压端至第一基准管Mn_ref的栅端的通路阻抗与1字节基本物理单元中的各位存储单元不同。因此，目前1位基准单元的结构设置与存储阵列中各存储单元的匹配性较差，很难保证在读8位存储单元中数据时，基准电压线4的电压始终处于读出位线3两种电压（读出“0”、“1”时对应的电压）的中间值，从而将导致读出放大器数据读出速度变慢，甚至导致读出数据错误。

基于此，根据本发明读出放大电路的一种实施方式，其包括：

上述读出放大电路中，通过设置与基本物理单元布局及选通方式相同的基准单元组，且设置基准单元与基本物理单元中各存储单元结构相同，从而使得基准单元组与对应的基本物理单元完全匹配。

以下以应用于EEPROM的读出放大电路为例，对本发明读出放大电路进一步说明。

参照图2所示，本发明读出放大电路的一个实施例中的基准单元组中的的基准单元20包括：第一选择管Mn_sr′和第一基准管Mn_ref′。所述第一选择管Mn_sr′为NMOS管，所述第一基准管Mn_ref′具有控制栅和浮栅层叠的栅极结构。所述第一选择管Mn_sr′的栅极作为控制端接收控制信号（例如图2中的VDD）；漏极作为输出端与基准电压线4连接，以输出基准电压；源极与所述第一基准管Mn_ref′的漏极相连。所述第一基准管Mn_ref′的控制栅和浮栅相连且均接收偏置电压VBIAS，源极接地。与所述基准单元20对应的存储单元1的结构与图1中所示的存储单元1的结构完全相同，此处不再赘述。

基于上述说明可知，由于第一基准管Mn_ref′的控制栅和浮栅均接收偏置电压，使得所述第一基准管Mn_ref′不容易受浮栅上电荷积累或者电荷流失的影响，可始终保证第一基准管Mn_ref′的阈值电压稳定，消除了浮栅上电荷变化所引起的差错。并且由于浮栅和控制栅直接连接，因此可通过与控制栅相连的偏置电压信号控制流经第一基准管Mn_ref′的电流，以控制基准电压的产生。

结合图2和图4所示，所述基准单元组包括8位基准单元，第一选择管Mn_sr0′、Mn_sr1′......Mn_sr7′和第一基准管Mn_ref0′、Mn_ref1′......Mn_ref7′间一一对应连接，构成每一位基准单元。各位基准单元各自连接对应的基准电压线V_REF0、V_REF1......V_REF6、V_REF7，以向基准电压线提供基准电压。所述基准单元组通过第二选通管Mn_SS选通，并在选通后接收偏置电压V_BIAS。其中，各第一选择管为NMOS管，第二选通管Mn_SS为NMOS管。

具体地，以第一选择管Mn_sr0′和第一基准管Mn_ref0′构成的1位基准单元为例，第一基准管Mn_sr0′的栅极接收控制信号Con（控制信号可以为使能信号En或者电源电压Vdd），漏极连接基准电压线V_REF0，源极连接第一基准管Mn_ref0′的漏极；第一基准管Mn_ref0′的控制栅及浮栅连接第二选通管Mn_SS的源极，源极S0′通过公共有源区两端引出金属连线接地（GND）。其他各位基准单元中第一选择管和第一基准管的连接方式及结构与此完全相同，其他第一基准管Mn_ref1′......Mn_ref7′各自对应的源极S1′......S6′、S7′也通过所述公共有源区两端引出金属连线接地，此处不再赘述。另外，第二选通管Mn_SS的栅极同样接收控制信号Con，漏极接收偏置电压V_BIAS，从而实现所述基准单元组被选通时，将偏置电压V_BIAS传输至各第二基准管的控制栅。

根据上述基准单元组中各基准单元的连接方式，各第一基准管Mn_ref0′、Mn_ref1′......Mn_ref7′各自对应的源极S0′、S1′......S6′、S7′对地分别具有寄生电阻R0′、R1′......R7′、R8′，且各寄生电阻基于各第一基准管在所述基准单元组中所处位置不同而具有不同的电阻值。

本实施例中，基本物理单元的结构与图3所示结构完全相同，即所述基本物理单元由8位存储单元构成。则对比图3和图4可知，上述基准单元组与基本物理单元的布局方式完全相同。并且，根据前述说明，各位基准单元与对应存储单元具有相同的物理结构，基准单元组对地的寄生电阻分布情况也与所述基本物理单元对地的寄生电阻分布情况完全一致，且基准单元组通过第二选通管Mn_SS选通，则偏置电压端至第一基准管的栅极的通路阻抗也与基本物理单元完全一致。因此，基本物理单元与对应的基准单元组完全匹配。完全一致的寄生电阻分布情况抵消了基准单元和存储单元源极对地电阻的差异，使得EEPROM在读8位存储单元时，基准电压线的电压能够始终处于读出位线两种电压（读出“0”、“1”时）的中间值。并且这种使得基准单元组与基本物理单元具有高度匹配性的结构，减小了读出放大电路对工艺的依赖性。此外，由于基准单元组与基本物理单元的结构特性、版图布局相近，从而可以实现更高的读出速度，且在EEPROM产品整个寿命期间，基准单元组的特性可以很好地跟随基本物理单元的特性变化，延长芯片的生命周期。

在EEPROM存储单元阵列的物理布局中，通常上下两行（沿位线方向，即列方向）存储单元采用背靠背的布局方式，因此上下两行存储单元不会完全匹配，在特性上可能存在一定差异。为提供与所述存储单元阵列更好的匹配性，可以设计基准电压阵列，所述基准电压阵列在物理布局上与所述存储单元阵列保持一致。

图5示出了本发明读出放大电路的另一种实施例的电路示意图，图6是图5所示读出放大电路中基准单元阵列的电路示意图。

参照图6所示，本实施例中的基准单元阵列包括第一基准单元组10、连接于第一基准单元组10的第一基准选通管Mn_ss1、第二基准单元组20及连接于第二基准单元组20的第二基准选通管Mn_ss2。第一基准单元组10和第二基准单元组20各包含1字节基准单元。二者完全对称，且两者的电路结构及物理布局方式与1字节存储单元完全一致。第一基准单元组10与存储单元阵列中的偶数行存储单元相对应，第二基准单元组20与存储单元阵列中的奇数行存储单元相对应。

并且，第一基准单元组10和第二基准单元组20分别通过第一基准选通管Mn_ss1和第二基准选通管Mn_ss2进行选通。具体地，所述第一基准选通管Mn_ss1和第二基准选通管Mn_ss2均通过反相器30接收最低位行地址信号X_ADDR选通对应的基准单元组。因此，图6所示的基准单元阵列可以保证在物理布局上，基准单元阵列与存储单元阵列具有较好的匹配性。

结合图5和图6所示，本实施列读出放大电路包含基准单元阵列3、存储单元阵列4、对应连接于存储单元阵列中基本物理单元中各位线及基准单元阵列3中各基准电压线的多个列向选择管及读出放大器9。

其中基准单元阵列3的结构已在前面结合图5进行了详细说明，此处不再赘述。所述最低位行地址信号X_ADDR为行译码的最低位地址，X_ADDR为“0”时，第一基准选通管Mn_ss1导通，第二基准选通管Mn_ss2截止，基准单元组10被选通，如前述的，所述基准单元组10与存储单元阵列4中的偶数行相对应；X_ADDR为“1”时，第一基准选通管Mn_ss1截止，第二基准选通管Mn_ss2导通，基准单元组20被选通，如前述的，所述基准单元组20与存储单元阵列4中的奇数行相对应。而BITSEL<0>～BITSEL<7>为列向地址选择信号，所述多个列向选择管分别接受对应的列向地址选择信号，以选择基准单元阵列中列向的8位基准单元。即，当选择某一位基准单元时，将连接于该位基准单元的基准电压线上的基准电压输出。例如，当BITSEL<0>为“1”时，基准单元阵列输出基准电压V_REF7。

继续参照图6所示，存储单元阵列4中的各个基本物理单元5～8的容量均为1字节，存储单元阵列4由n行m列个字节组成。各行字线对应接受行选地址信号X₀～X_n，在某一时刻只允许X₀～X_n对应的某一地址信号有效（即对应接收该信号的字线被选中），以选中相应行的存储单元。同样，各列位线对应接收列选地址信号Y₀～Y_m，当Y₀～Y_m中某一地址信号有效后，可选中相应列的存储单元。通过行选地址信号和列选地址信号，可以选中存储单元阵列4中任意一个字节的基本物理单元。

而读出放大器9可以为单端读出放大器，其比较输入的读出位线上的读出电压V_BL和基准电压线上的基准电压V_REF大小，并将比较结果由数据输出端输出目标存储单元中存储的数据。例如，当V_BL>V_REF时，数据输出端输出“1”；反之，则输出“0”。

在读取EEPROM时，由行选地址信号（X₀～X_n）和列选地址信号（Y₀～Y_m）选中存储单元阵列4中某一字节的目标存储单元。同时，最低位行地址信号X_ADDR选中基准单元组1或者基准单元组2，与目标存储单元所处的偶数行或奇数行相对应，提高了目标存储单元与基准单元在物理布局上的匹配性。再基于BITSEL<0>～BITSEL<7>的值选择想要读取的基本物理单元中某一位存储单元（目标存储单元）的数据。基准单元阵列中与目标存储单元所对应的位也同时基于BITSEL<0>～BITSEL<7>的值被选中，这样保证了1个字节中待读的1位目标存储单元与对应的基准单元在物理布局上相同，并且共用源极寄生电阻（基准单元组对地的寄生电阻）也相同，从而抵消了基准单元和目标存储单元源极对地电阻的差异，使得EEPROM在读8个位的目标存储单元时，基准电压线上的基准电压V_REFX（X=0,1......6,7）的电压始终处于读出位线上的读出电压V_BL的两种值（读出“0”、“1”时的电压值）的中间值。

当然，以上通过列向地址选择信号BITSEL<0>～BITSEL<7>选择基本物理单元中某一位存储单元（目标存储单元）的数据仅是一种具体的应用实例，在本发明其他实施例中，也可不设置列向地址选择信号BITSEL<0>～BITSEL<7>，而是将各列向选择管相应连接至8个读出放大器9，以使得EEPROM可以同时读取8位数据。此处也仅为举例，其不应限定本发明的保护范围。

虽然本发明已以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims

1.一种读出放大电路，其特征在于，包括：

2.如权利要求1所述的读出放大电路，其特征在于，所述基本物理单元包括8位存储单元；所述基准单元包括8位基准单元。

3.如权利要求1或2所述的读出放大电路，其特征在于，所述第一选择管为NMOS管，所述第二选通管为NMOS管；所述第一选择管的栅极接收控制信号，漏极连接基准电压线以输出基准电压，源极连接所述第一基准管的漏极；所述第一基准管的控制栅连接所述第二选通管的源极，源极通过公共有源区两端引出金属连线接地；所述第二选通管的栅极接收控制信号，漏极接收偏置电压；在控制信号有效时，所述第二选通管将偏置电压传输至所述第一基准管的控制栅。

4.如权利要求1所述的读出放大电路，其特征在于，多个所述基本物理单元构成存储单元阵列，所述存储单元阵列包括n行m列个所述基本物理单元，n和m均为自然数；所述存储单元阵列中，沿列方向的相邻两行所述基本物理单元呈镜像结构。

5.如权利要求4所述的读出放大电路，其特征在于，两个所述基准单元组构成基准单元阵列，其中一基准单元组对应偶数行存储单元，另一基准单元组对应奇数行存储单元。

6.如权利要求4所述的读出放大电路，其特征在于，各基本物理单元对应接收行选地址信号和列选地址信号，在相应行选地址信号有效及相应列选地址有效时被选通。

7.如权利要求5所述的读出放大电路，其特征在于，所述两个基准单元组中，一基准单元组通过反相器接收最低位行地址信号，另一基准单元组直接接收最低位行地址信号；所述两个基准单元组基于最低位行地址信号择一选通。

8.如权利要求6所述的读出放大电路，其特征在于，各基本物理单元中的各位存储单元经由列向选择管对应接收列向地址选择信号，在对应列向地址选择信号有效时被选通。

9.如权利要求7所述的读出放大电路，其特征在于，各基准单元组中的各位基准单元经由列向选择管对应接收列向地址选择信号，在对应列向地址选择信号有效时被选通。

10.如权利要求6所述的读出放大电路，其特征在于，各基本物理单元中的各位存储单元经由列向选择管连接至对应的读出放大器。

11.一种存储器，其特征在于，包括权利要求1至10任一项所述的读出放大电路。

12.如权利要求11所述的存储器，其特征在于，所述存储器为EEPROM。