CN107039451A - 数据储存装置及其驱动方法 - Google Patents

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Abstract

本发明涉及数据储存装置及其驱动方法。本发明的一实施例能够提供数据储存装置，包括：半导体结构体，包括第一导电类型区域、第二导电类型区域以及半导体区域，第一导电类型区域具有第一类型导电性，第二导电类型区域与第一导电类型区域间隔开、并具有与第一导电类型区域的第一类型导电性相反的第二类型导电性，半导体区域位于第一导电类型区域与第二导电类型区域之间、并包括与第二导电类型区域相邻的邻近部；模式选择晶体管，包括栅电极和绝缘层，栅电极与半导体区域的邻近部对齐，绝缘层设置在栅电极与半导体区域的邻近部之间；多个存储单元晶体管，包括多个控制栅电极和数据储存层，所述多个控制栅电极与半导体区域对齐，所述数据储存层介于所述多个控制栅电极与半导体区域之间；第一配线，与第一导电类型区域电连接；以及第二配线，包括双极性接触，所述双极性接触具有第二配线与第二导电类型区域之间的第一接触和第二配线与邻近部之间的第二接触。

Description

数据储存装置及其驱动方法
相关申请的交叉引用
本申请要求基于2015年12月31日提交的申请号为10-2015-0191883的韩国专利申请的优先权，通过引用将其整体合并于此。
技术领域
本发明的实施例涉及半导体存储技术，更详细地，涉及数据储存装置及其驱动方法。
背景技术
由于对诸如数码相机、智能手机及平板电脑等的便携式应用设备的需求的增加且传统的硬盘被固态硬盘(SSD，solid-state drives)所替代，非易失性存储器件市场正急速膨胀。这些非易失性存储器件之中，NAND快闪存储器件因高度集成而低制造成本受欢迎。
最近，由于20nm或更小的光刻工艺技术已经达到其极限，具有传统的二维存储单元阵列架构的NAND快闪存储器件缩小尺度已经变得更困难。另外，与感测裕度(margin)依据储存于数据储存膜(例如，浮栅)中的电子数量的减少而减小相关以及与存储单元之间的干扰相关的设计问题已经成为阻碍传统的2D存储单元阵列架构缩小尺度的障碍。为了解决上述NAND快闪存储器件缩小尺度的问题，已经提出了各种三维NAND快闪阵列结构。
在这种三维NAND快闪阵列结构中，由于在存储单元的操作电压的范围内存储单元的I-V曲线不具有陡然的斜率，存储单元的阈值电压(Vth)的分布宽，导致用于操作三维NAND快闪存储器件的刷新裕度窄且密。这种窄且密的刷新裕度可以增大三维NAND快闪存储器件的编址存储单元的读取时间，从而阻碍NAND快闪存储器件的操作速度的改善。因此，为了提高NAND快闪存储器件的操作速度，需要一种用于操作快闪存储器件的新机制以及用于实施该机制的合适的存储单元结构。
发明内容
本发明的实施例提供一种基于非易失性存储器件的数据储存装置，其通过改善存储阵列的架构而无需复杂修改或无需外围电路添加从而具有提高的I-V特性。
另外，本发明的实施例提供一种可以基于非易失性存储器件的单一架构以提高的操作特性实现2种选择性操作机制的数据储存装置。
本发明的实施例还提供一种驱动具有如上所述的优点的数据储存装置的方法。
根据本发明的一方面，提供一种数据储存装置，其包括：半导体结构体，具有第一导电类型区域、第二导电类型区域以及半导体区域，所述第一导电类型区域具有第一类型导电性，所述第二导电类型区域与所述第一导电类型区域间隔开、并具有与所述第一导电类型区域的第一类型导电性相反的第二类型导电性，所述半导体区域位于所述第一导电类型区域与所述第二导电类型区域之间、且包括与所述第二导电类型区域相邻的邻近部；模式选择晶体管，包括栅电极和绝缘层，所述栅电极与所述半导体区域的所述邻近部对齐，所述绝缘层设置在所述栅电极与所述半导体区域的所述邻近部之间；多个存储单元晶体管，包括多个控制栅电极和数据储存层，所述多个控制栅电极与所述半导体区域对齐，所述数据储存层介于所述多个控制栅电极与所述半导体区域之间；第一配线，与所述第一导电类型区域电连接；以及第二配线，包括双极性接触，所述双极性接触具有所述第二配线与所述第二导电类型区域之间的第一接触和所述第二配线与所述邻近部之间的第二接触。
所述第一接触可以是欧姆接触，而所述第二接触可以是肖特基接触。根据一实施例，所述第一导电类型区域和第二导电类型区域各自均可以包括高浓度杂质区域，以及所述半导体区域可以为本征半导体区域或具有所述第一类型导电性的低浓度杂质区域。
根据一实施例，在所述邻近部与所述模式选择晶体管的所述栅电极之间所述绝缘层可以层叠有所述数据储存层。所述数据储存装置经历预编程操作和预擦除操作。预编程操作和预擦除操作可以基于由所述模式选择晶体管选择的模式而被执行，所选择的模式设定所述半导体结构体的驱动电荷的类型。
所述第二导电类型区域和所述半导体区域可以一体形成为半导体层或半导体主体。所述半导体结构体的所述半导体区域可以具有自衬底的主平面垂直延伸的三维结构，以及所述半导体区域可以包括垂直沟道。在一示例中，所述半导体结构体的所述第一导电类型区域可以包括设置于所述衬底上的第一导电类型的杂质区域，以及所述半导体区域可以与所述第一导电类型的杂质区域相接触。
所述半导体结构体可以包括所述第二导电类型区域和所述半导体区域，所述半导体结构体具有中空圆柱形结构。所述半导体结构体的内部空间可以填充有绝缘体，所述绝缘体的表面从所述半导体结构体的端部朝向所述衬底而部分地凹陷，以及所述第二导电类型区域的表面和所述邻近部的表面可以在所述中空圆柱形结构的内侧暴露出。所述第一接触可以设置在所述第二配线与所述第二导电类型区域的暴露出的表面之间，而所述第二接触可以设置在所述邻近部的暴露出的表面之间。所述中空圆柱形结构的底部可以延伸到所述衬底的表面上。
在一示例中，其中所述第二导电类型区域和所述半导体区域各自均可以具有固体支柱结构，以及所述第二配线可以与所述第二导电类型区域的暴露出的表面和所述邻近部的暴露出的表面相接触。所述双极性接触可以包括第二配线与暴露出的表面之间的接触。在另一示例中，所述第二导电类型区域和所述半导体区域各自均可以具有固体支柱结构，以及所述第二配线填充所述固体支柱结构的穿孔，所述穿孔具有从所述第二导电类型区域的端部至所述邻近部的深度，所述双极性接触可以形成在所述穿孔的表面。
根据一实施例，所述半导体结构体的所述半导体区域可以水平层叠在衬底的主平面上，所述半导体区域可以包括水平沟道。所述数据储存层和所述控制栅电极可以具有层叠的存储阵列晶体管(SMArT)结构、兆兆位单元阵列晶体管(TCAT)结构、位成本可扩展(BiCS)结构、P-BiCS结构、垂直凹陷阵列晶体管(VRAT)结构、垂直栅结构或者沟道层叠结构。
根据一实施例，第一配线可以是共源线，而第二配线可以是位线。当预编程操作或预擦除操作被执行时电荷可以积聚在所述邻近部中，所述模式选择晶体管选择所述数据储存装置的模式，所述模式对应于所述数据储存装置的电荷的类型。此外，当负电压施加至所述模式选择晶体管的所述栅电极时，所述数据储存装置可以被所述半导体区域中流动的空穴电流驱动，以及当正电压施加至所述模式选择晶体管的所述栅电极时，所述数据储存装置可以被所述半导体区域中流动的电子电流驱动。
当所述半导体结构体被空穴电流驱动时，所述数据储存装置可以基于正反馈二极管型操作机制来被操作；以及当所述半导体结构体被电子电流驱动时，所述数据储存装置可以基于场效应晶体管型操作机制来被操作。
根据本发明的另一方面，提供一种驱动根据一实施例的数据储存装置的方法，所述方法包括根据施加至所述模式选择晶体管的所述栅电极的电压的极性基于正反馈二极管型操作机制和场效应晶体管型操作机制中的任意一种的读取过程。
根据一实施例，所述第一杂质可以为n型杂质，而所述第二杂质可以为p型杂质。当负操作电压施加至所述模式选择晶体管的所述栅电极时，所述数据储存装置可以基于正反馈二极管型操作机制来被操作。当正操作电压施加至所述模式选择晶体管的所述栅电极时，所述数据储存装置可以基于场效应晶体管型操作机制来被操作。
此外，所述方法还可以包括根据所述读取过程的操作机制基于由所述模式选择晶体管选择的模式而执行预编程操作或预擦除操作。根据另一实施例，所述方法还可以包括在针对所述多个存储单元晶体管中的选中的存储单元晶体管的读取步骤之前执行预充电步骤，所述预充电步骤防止半导体区域电压升压。
根据一实施例，所述预充电步骤可以包括：向与所述模式选择晶体管相连接的模式选择线施加负开启电压；向选中的存储单元晶体管的下存储单元晶体管和上相邻存储单元晶体管施加正通过电压；以及向选中的存储单元晶体管的上上存储单元晶体管施加负通过电压。所述读取过程可以包括：向接地选择线施加关断电压，向选中的所述存储单元晶体管的字线施加小于验证电压的电压；向共源线以及向未选中的位线施加操作电压；向选中的存储单元晶体管的字线施加读取电压；以及向所述接地选择线施加开启电压。
在另一实施例中，所述预充电步骤可以包括：向所述模式选择晶体管的模式选择线以及向接地选择线施加正开启电压；以及向未选中的存储单元晶体管的字线施加正通过电压。在此情况下，所述读取过程可以包括：向选中的位线施加操作电压且使未选中的位线接地；以及向选中的所述存储单元晶体管的字线施加读取电压且向未选中的存储单元晶体管的字线施加通过电压。
如果需要，根据所述读取过程的操作机制，还可以执行针对所述模式选择晶体管的预编程操作或预擦除操作。
根据本发明的实施例，由于与第一配线电连接的第一导电类型区域和与所述第一导电类型区域相隔开、电连接至第二配线且还电连接至与第二导电类型区域相邻的邻近部的第二导电类型区域提供双极性接触并且在邻近部上提供模式选择晶体管，所以具有单一结构的存储串可以通过基于模式选择晶体管的栅电极的电压和状态来控制双极性接触而根据二极管型操作机制和场效应晶体管型操作机制来被驱动，进而可以提供应用范围扩大的数据储存装置。此外，所述二极管型操作机制可以改善I-V特性，由此提供操作速度提高的数据储存装置。
此外，根据本发明的实施例，可以提供一种驱动数据储存装置的方法，其中可以基于施加至所述模式选择晶体管的栅电极的电压的大小和极性而根据二极管型操作机制或场效应晶体管型操作机制来执行针对数据储存装置的读取步骤。此外，根据本发明的实施例，可以提供一种驱动数据储存装置的方法，其中在所述读取步骤之前执行预充电步骤，从而防止存储单元在读取步骤期间被不必要地编程或恶化、并提高数据储存装置的耐久性。
附图说明
下面，将参照附图更加详细的描述本公开的实施例。
图1为示出根据本发明一实施例的非易失性存储器件的框图。
图2为根据本发明一实施例的存储单元阵列的存储串的等效电路图。
图3A为根据本发明一实施例的存储串的横截面图。
图3B为由图3A的虚线表示的区域中所示的双极性接触的放大图。
图4为示出根据本发明另一实施例的存储串的横截面图。
图5为说明根据本发明一实施例的双极性接触的欧姆接触的电特性的能带图。
图6A至图6C为说明双极性接触的肖特基结(Schottky junction)接触的电特性的能带图。
图7A及图7B为示出根据本发明多种实施例的三维非易失性存储器件的等效电路图。
图8A及图8B为说明根据本发明一实施例的驱动包括双极性接触的非易失性存储器件的方法的横截面图。
图9A及图9B为示出根据本发明一实施例的向栅电极施加的电压信号的时序图。
图10为示出根据本发明一实施例的模拟结果的示意图。
图11为示出根据本发明一实施例的存储系统的框图。
图12为示出根据本发明一实施例的包括固态磁盘的储存装置的框图。
图13为示出根据本发明另一实施例的存储系统的框图。
图14为示出根据本发明另一实施例的数据储存装置的框图。
图15为示出根据本发明一实施例的快闪存储器件及包括该快闪存储器件的计算系统的框图。
具体实施方式
现在将参照附图更加全面地描述本发明，图中示出了本发明的示例性实施例。然而，本发明可以以以许多不同的形式实施，而不应该被解释为受限于在此陈述的实施例反而，提供这些实施例以使本公开将更彻底、完整，并且将向本领域技术人员充分地传递本发明的构思。
相同的附图标记指相同的元件。如在本说明书中使用的，术语“和/或”包括相关列举项目中的一种或多种的任意和所有组合。
在本说明书中使用的术语仅用于说明特定实施例，并非旨在限制本发明。如在本说明书中使用的，除非上下文中明确指出其它情况，否则单数形式“一”、“所述”旨在也包括复数形式。还将明白，当用在本说明书中的情况下，术语“包括”和/或“包含”指存在所提及的特征、数字、步骤、操作、元件和/或部件，不排除其一种或多种其它特征、数字、步骤、操作、元件、部件和/或组的存在或添加。
将理解的是当元件或层被称为在另一元件或层“上”时，该元件或层能够直接在另一元件或层上或者在中间元件或层上。相反，当元件被称为“直接在”另一元件或层“上”时，则不存在中间元件或层。此外，“相邻于”其他形状的结构或外形形状可以与相邻形状重叠或者布置在该相邻形状的下方。
包括“下方”、“上方”、“上”、“下”、“水平的(horizontal)”和“垂直的(vertical)”的相对术语可以用以描述如图中所示的元件、层或区域与另一元件、另一层或另一区域之间的关系。应该理解术语并非限制图中所示的方位。
图1为示出根据本发明一实施例的非易失性存储器件100的框图。
参照图1，非易失性存储器件100可以包括具有多个存储单元的存储单元阵列110、行解码器120、读/写电路130及列解码器140。存储单元阵列110可以通过字线WL0至WLn-1、模式选择线MSL、串选择线SSL、和共源线CSL连接至行解码器120，n为正整数。此外，存储单元阵列110可以通过位线BL1至BLm连接至读/写电路130，m为正整数。如果非易失性存储器件100是NAND快闪存储器件，则存储单元阵列110可以包括其中多个存储单元串联电连接的存储单元串(未示出)。
在一个实施例中，存储单元串的第一端可以分别连接至模式选择晶体管。模式选择晶体管可以用作具有单一架构的NAND快闪存储器件中用于基于两种操作机制(二极管型操作机制和场效应晶体管型操作机制)的选中的一种而驱动NAND快闪存储器件的晶体管。根据一实施例，模式选择晶体管可以使NAND快闪存储器件能够基于施加至模式选择晶体管的栅电极的电压的值和极性而在二极管型操作机制或场效应晶体管型操作机制下被驱动。在一示例中，NAND快闪存储器件的读取操作可以根据以上提及的两种读取操作机制的选中的一种来执行，而NAND快闪存储器件的编程操作可以通过针对两种机制的相同的方式来执行。下文会对此给予详细说明。
用于选择存储串的串选择晶体管和用于驱动串选择晶体管的串选择线可以与存储单元串的第一端耦接。共源线CSL可以连接至存储单元串的第二端。根据一些实施例，接地选择晶体管可以进一步连接至存储单元串，并且接地选择晶体管可以与接地选择线GSL耦接。此外，接地选择晶体管的第一端可以与共源线CSL电连接。
字线WL0至WLn-1可以分别与沿着列方向排列的存储单元的控制栅电极相连接。位线BL1至BLm可以分别与模式选择晶体管的第一端相连接。
沿行方向的具有与相应的字线WL0至WLn-1耦接的控制栅电极的多个存储单元可以构成逻辑页，其中逻辑页的数量可以由存储单元的储存容量决定。例如，根据储存容量的级别，可以提供以下一种或更多种：其中每一存储单元储存1比特位的单电平单元(SLC)存储器件、其中每一存储单元储存2比特位的多电平单元(MLC)存储器件、其中每一存储单元储存3比特位的8电平单元(8LC)存储器件以及其中每一存储单元储存4比特位的16电平单元(16LC)存储器件。
存储单元阵列110的存储单元可以排列成二维阵列结构或三维阵列结构，其中二维阵列结构基本平行于半导体衬底的主平面而设置，三维阵列结构具有垂直于半导体衬底的主平面的沟道或者具有沿半导体衬底的主平面的垂直方向层叠的一个或更多个存储层。例如，根据本公开的实施例的三维阵列结构可以是沟道层叠结构、直线形位成本可扩展(BiCs)结构、或管道形BiCs结构，其中下面描述的各种层选择方法可以应用到所述结构。然而，上述结构仅仅是示例，而本公开的实施例不限于此。
可以在同一编程周期中对构成页的存储单元执行编程。例如，可以在同一编程周期中将与字线WL1相连接的存储单元编程成具有相同的编程状态(或目标值)。或者，可以将与字线WL1相连接的存储单元编程成具有不同的编程状态，例如，在单个编程周期中，可以将第一存储单元编程成具有第一编程状态P1、可以将相邻于第一存储单元的第二存储单元编程成具有第二编程状态P2、以及可以将其它存储单元编程成具有第三编程状态P3。但是，本发明的实施例并不限于此。根据另一实施例，SLC器件具有交错架构(interleavedarchitecture)，奇数单元和偶数单元可以形成互不相同的两个页。例如，4kB的SLC器件可以包括用于65536个存储单元的字线。此外，在MLC器件的情况下，由于每一单元储存1个最低有效位(Least Significant Bit；LBS)和1个最高有效位(Most Significant Bit；MSB)，因而MLC器件具有4个页。例如，在MLC器件中，可以提供偶数位线上的MSB页及LSB页和奇数位线上的MSB页及LSB页。
行解码器120可以通过与模式选择晶体管相耦接的模式选择线MSL驱动模式选择晶体管。模式选择晶体管可以是可编程的晶体管。在此情况下，可以基于后述的预编程操作或预擦除操作来确定数据储存装置的评定机制(rating mechanism)。
此外，行解码器120可以选择存储块的字线中的任一个。行解码器120可以向选中的存储块的选中的字线施加由电压发生器(未图示)产生的字线电压VWL。在一示例中，行解码器120可以以场效应晶体管型驱动操作的方式执行读取操作，其中在读取操作期间向选中的字线(Selected WL)施加读取电压(Vread)和验证电压(VVFY)、向未选中的字线(Unselected WL)施加通过电压(Vpass)。根据另一实施例，行解码器120可以通过正反馈二极管型驱动操作(positive feedback diode type driving operation)的方式执行读取操作，以便驱动非易失性存储器件100。
存储单元阵列110可以通过列解码器140由位线BL1至BLm执行编址。读/写电路130可以通过列解码器140从外部电路接收数据。
读/写电路130可以包括页缓冲器(未图示)，可以根据操作模式作为感测放大器或写入驱动器执行操作。但是，在本说明书中，“读/写电路”和“页缓冲器”可以作为等效术语使用，应该被理解为可互换的术语。在编程操作期间，读/写电路130向单元阵列110的位线传输与将要储存的数据相对应的位线电压。在读取操作期间，读/写电路130可以通过选中的位线读出储存于选中的存储单元的数据、锁存所读出的数据、并向外部电路输出锁存的数据。
读/写电路130能够响应于从控制逻辑180传输来的传输信号而执行与存储单元的编程操作相关连的验证操作，并且可以响应于所述传输信号而将验证操作的结果作为页缓冲信号输出多次。根据一实施例，读/写电路130的读取操作可以基于利用位线寄生电容器的电荷累积(charge integration)来执行。此外，读/写电路130可以测量在基于增量步脉冲编程(ISPP)技术用于初始化串选择晶体管的编程操作期间输出至位线用于进行验证的串电流或电压。验证技术可以通过与位线相耦接的电流感测电路来执行。根据一实施例，电流感测电路可以在读/写电路130中提供。
在本发明的实施例中，存储单元可以基于用于检查相应的存储单元的阈值电压是否达到目标电压的电平的验证方法利用ISPP技术来逐页被编程。ISPP技术可以由与位线BL1至BLm相耦接的电流感测电路(未示出)来执行。
每次编程循环计数增加时，通过/失败验证电路150验证编程的存储单元和/或串选择晶体管是否处于所需的电平。如果编程的存储单元和/或串选择晶体管具有所需的目标电平(阈值或目标值)，则可以确定为编程通过，从而终止对编程的存储单元和/或串选择晶体管的编程操作和验证操作。然而，如果编程的存储单元和/或串选择晶体管未达到目标值，则可以确定为编程失败，从而通过/失败验证电路150可以产生计数信号(未图示)。通过/失败验证电路150可以确定编程操作的失败，并向控制逻辑180传输确定结果。
控制逻辑180可以响应于命令CMD可而控制行解码器120、读/写电路130、列解码器140、通过/失败验证电路150、编程循环周数检测器(program loop turn detector)160和比较器170之中的一种或更多种，以根据ISPP方法执行脉冲编程操作和验证操作。
编程循环周数检测器160和比较器170可以是用于确定要被编程的存储单元、串选择晶体管、或两者是否是异常慢的单元或异常快的单元的电路。在其他实施例中，编程循环周数检测器160和比较器170可以省略。
控制逻辑180可以根据从通过/失败验证电路150传输来的通过/失败结果来确定是终止还是继续编程操作。当从通过/失败验证电路150接收失败的结果时，控制逻辑180可以引发电压发生器(未图示)以产生增加了△VISPP的编程电压Vpgm和验证电压VVFY以及可以引发页缓冲器130以进行后续的编程循环(Loop)。相反地，若控制逻辑180接收通过(Pass)的结果，则对选中的存储器单元的编程操作将被终止。
在各种设计中，控制逻辑180可以集成于与存储单元阵列110相同的芯片上。然而，本发明的实施例不限于此。在一实施例中，控制逻辑180可以在与存储单元阵列110不同的芯片中实施。例如，如同在固态硬盘(SSD)中，控制逻辑180可以设置于作为与存储单元阵列110分离的独立芯片的快闪转换层(flash translation layer；FTL)。
此外，虽然如图1所示通过/失败验证电路150、编程循环周数检测器160及比较器170被配置成是与控制逻辑180分离的元件，但本发明并不限于此。例如，通过/失败验证电路150、编程循环周数检测器160及比较器170中的至少1种可以在控制逻辑180内作为软件或硬件来实施。此外，可以省略通过/失败验证电路150、编程循环周数检测器160及比较器170中的至少1种或者添加其它电路组件。
图2为根据一实施例的存储单元阵列的存储串STL的等效电路图。
参照图2，存储串STL可以包括这种半导体结构体SE，其包括：第一导电类型区域NA，具有第一类型导电性；第二导电类型区域PA，具有与第一类型导电性相反的第二类型导电性；以及耦接在第一导电类型区域NA与第二导电类型区域PA之间的半导体区域SA。例如，第一导电类型区域NA可以具有n型导电性，而第二导电类型区域PA可以具有p型导电性，或反之亦然。在另一示例中，第二导电类型区域PA可以用本征半导体区域代替。
第一导电类型区域NA和第二导电类型区域PA可以是杂质区域。例如，第一导电类型区域NA可以为重掺杂的n型杂质区域，而第二导电类型区域PA可以为重掺杂的p型杂质区域或轻掺杂的p型杂质区域。
第一导电类型区域NA与第二导电类型区域PA之间的半导体区域SA可以包括本征半导体区域或轻掺杂的第一导电类型的杂质区域。带电载流子可以流经在第一导电类型区域NA与第二导电类型区域PA之间的半导体区域SA。
第一导电类型区域NA和第二导电类型区域PA可以分别设置在半导体区域SA的第一端和第二端。第一导电类型区域NA、第二导电类型区域PA及半导体区域SA可以一体形成为单一半导体结构体或者可以彼此独立地形成。然而，本发明并不限于此。
第一导电类型区域NA可以与第一配线(例如，共源线CSL)电连接。第二导电类型区域PA连同半导体区域SA的相邻于第二导电类型区域PA的部分可以与第二配线(例如，位线BL)电连接。由此，共同接触将第二配线(例如，位线BL)连接至第二导电类型区域PA和半导体区域SA的相邻于第二导电类型区域PA的部分二者。下面，在本说明书中，半导体区域SA的该部分可以被称为“邻近部”，而共同接触可以被称为双极性接触(ambipolar contact)。根据本发明的实施例，双极性接触可以设置在位线BL与存储串STL之间。
双极性接触可以被提供在位线从半导体结构体SE的第二导电类型区域PA向半导体区域SA的所述部分延伸的地方。亦即，双极性接触可以设置在第二配线的一部分共同接触第二导电类型区域PA和相邻于第二导电类型区域PA的邻近部的地方。当第二导电类型区域PA用本征半导体代替(即，半导体结构体SE的与第二导电类型区域PA相对应的端部保持未掺杂)时，双极性接触可以被提供在第二配线的一部分共同接触半导体结构体SE的未掺杂端部和半导体区域的相邻于半导体结构体SE的未掺杂端部的部分(即，邻近部)的地方。
模式选择晶体管MST耦接至半导体区域SA的相邻于第二导电类型区域PA的部分。模式选择晶体管MST可以是传统的场效应晶体管，且可以将半导体区域SA的相邻于第二导电类型区域PA的部分用作沟道区域。栅极绝缘层可以设置在半导体区域SA的相邻于第二导电类型区域PA的部分与模式选择晶体管MST的栅电极之间。模式选择晶体管MST的栅电极可以电耦接至模式选择线MSL。
当操作电压通过模式选择线MSL施加至模式选择晶体管MST的栅电极时，可以基于电荷诱发机制(诸如电荷根据操作电压的极性而在半导体区域SA的所述部分中的反型或积累)而在模式选择晶体管MST的沟道区域产生空穴或电子。
例如，当第二导电类型区域PA的第二杂质为p型杂质、以及模式选择晶体管MST为NMOS晶体管时，可以向模式选择晶体管MST的栅电极施加负电压，以在模式选择晶体管MST的沟道区域中诱发空穴载流子。更确切地说，当操作电压为负时，空穴可以从第二导电类型区域PA注入到半导体区域SA的相邻于第二导电类型区域PA的部分。从而，因从第二导电类型区域PA注入的空穴和由于其中的空穴积累而从邻近部隧穿的附加空穴而可以经由半导体结构SE在第一配线CSL与第二配线(例如，位线BL)之间流动空穴电流。在此基于上述空穴电流的存储串STL的操作将被称为正反馈二极管型操作(positive feedback diode typeoperation)。
相比之下，在存储串STL的另一操作期间，可以向模式选择晶体管MST的栅电极施加正电压以由负载流子(即，电子)驱动存储串STL。当操作电压为正时可以在模式选择晶体管MST的沟道区域中产生电子。更确切地说，半导体区域SA的相邻于第二导电类型区域PA的部分可以导通，因而，电子电流利用电子载流子而可以在第一配线CSL与第二配线之间流动以及流过半导体结构SE。在此基于电子电流的存储串STL的操作将被称为“场效应晶体管型操作”。
存储串STL可以包括一个或更多个串选择晶体管SST，每个串选择晶体管SST切换位线BL与该存储串STL之间的电连接以选择该存储串STL。更确切地说，串选择晶体管SST可以电连接或断开位线BL和存储串STL。根据存储串STL的阵列结构可以提供一个或更多个串选择晶体管SST。选中的存储串STL的存储层可以经由与串选择晶体管SST相耦接的串选择线SSL1和SSL2来被导通或关断。
在一些实施例中，存储串STL中还可以包括虚设串选择晶体管(未图示)。虚设串选择晶体管可以初始化串选择晶体管SST或者在串选择晶体管SST中之一的协助下选择存储串STL。在一实施例中，串选择晶体管SST(包括虚设串选择晶体管)中的每一个可以是能够具有多个状态(例如，多个阈值)的适合的多电平晶体管。
存储串STL可以包括耦接至半导体结构体SE的半导体区域SA的多个存储单元晶体管MCT。在一实施例中，存储单元晶体管MCT可以彼此串联连接，以及可以是NAND快闪存储器架构的一部分。存储单元晶体管MCT的栅电极可以分别与相应的字线WL0至WLn-1电连接。存储单元晶体管MCT可以是无结(junctionless或junction-free)晶体管。与相邻的存储单元晶体管MCT之间的源极/漏极区域相对应的杂质区域可以从存储串STL中省略。更确切地说，在此实施例中，可以省略向相邻的存储单元晶体管MCT之间的部分掺杂杂质的过程(其已经用以形成传统的源极/漏极的杂质区域)。
存储单元晶体管MCT中的每个可以包括用于储存数据的数据储存层。在一些实施例中，模式选择晶体管MST、串选择晶体管SST及虚设串选择晶体管中的每一种都可以是可编程的晶体管，以及也可以包括数据储存层。另外，类似于存储单元晶体管MCT的数据储存层，模式选择晶体管MST、串选择晶体管SST及虚设串选择晶体管中的每一种都可以具有与存储单元晶体管MCT的数据储存层相同的材料的层叠结构。
在存储串STL中还可以设置有接地选择晶体管GST。栅极选择线GSL可以与接地选择晶体管GST的栅电极电耦接，从而可以通过控制栅极选择线GSL而导通或关断接地选择晶体管GST。接地选择晶体管GST还可以被称为“串选择晶体管”。然而，本发明并不受这种术语限制。
图3A为根据本发明一实施例的存储串STL1的横截面图，图3B为以图3A的虚线表示的区域所示的双极性接触DC的放大图。
参照图3A，存储串STL1为包括垂直型沟道的存储串。存储串STL1可以设置在衬底10上。衬底10可以为诸如硅(Si)单晶衬底、化合物半导体衬底、绝缘层上硅(SOI)衬底以及应变衬底等的任意一种半导体衬底。但是，前面提到的材料仅仅是示例性地，衬底10可以另外或可选择地是陶瓷衬底、当存储串STL1是柔性器件的一部分时的柔性聚合物衬底以及当存储串STL1是可穿戴式器件的一部分时的织物衬底中的任意一种。然而，本发明并不限于此。
存储串STL1包括自衬底10的主平面垂直延伸的半导体结构体SE。半导体结构体SE可以抵靠第一导电类型区域NA而设置。第一导电类型区域NA可以包括第一杂质，以及可以沿着衬底10的表面而设置。例如，第一导电类型区域NA可以为n型区域，并且第一导电类型区域NA可以通过向衬底10中重掺杂n型杂质来提供。第一导电类型区域NA可以电连接至第一配线，例如，共源线(未图示)。
半导体结构体SE包括第二导电类型区域PA，第二导电类型区域PA与第一导电类型区域NA间隔开并且包括第二杂质，第二杂质相比于第一导电类型区域NA的第一杂质是相反类型的杂质。第二导电类型区域PA可以为p型区域，且可以通过向半导体结构体SE中重掺杂或轻掺杂p型杂质来提供。在另一示例中，第二导电类型区域PA可以用本征半导体区域来代替。至此，不是第二导电类型区域PA，而是半导体结构体的与第二导电类型区域PA相对应的端部可以保持未掺杂而为本征的。
半导体结构体SE包括设置在第一导电类型区域NA与第二导电类型区域PA之间的半导体区域SA。半导体区域SA可以包括本征半导体区域或轻掺杂的第一导电类型的杂质区域。第二导电类型区域PA和半导体区域SA可以一体形成到单个半导体层或单个半导体主体中。可以通过向半导体层或半导体主体的端部部分掺杂第二导电类型的杂质来形成第二导电类型区域PA或半导体区域SA。
在图3A示出的实施例中，第二导电类型区域PA和半导体区域SA可以是一体形成的半导体层结构的一部分。半导体层结构可以具有形成垂直型沟道的圆柱形。半导体层结构的底部可以延伸至衬底10的表面。例如，如图3A中所示，半导体层结构可以成形为像具有U形垂直横截面的中空圆柱形。半导体层结构的底部可以接触第一导电类型区域NA，因此可以获得半导体区域SA与第一导电类型区域NA之间的电连接。
半导体结构体SE的半导体区域SA及第二导电类型区域PA可以包括多晶硅、单晶硅、非硅型化合物半导体、碳基材料、聚合物基材料和其它沟道用材料之中的任意一种。这类材料可以基于用以形成存储串STL1的工艺顺序和/或温度来适当地选择。然而，本发明并不限于此。
此外，半导体结构体SE并不限于单一材料。半导体结构体SE可以具有其中层叠有具有不同的能带隙的半导体材料的层叠结构。例如，第1，538，071号韩国专利(通过引用将其整体并入本说明书中)描述了半导体结构体SE的层叠结构的实施例。在一实施例中，半导体结构体SE可以具有两端开放的圆柱形结构，使得半导体结构体SE的半导体区域SA的底部可以不延伸至衬底10的表面。
参照图3A和图3B，半导体结构体SE的内部空间可以填充绝缘体IF。在一实施例中，绝缘体IF从半导体结构体SE的包括第二导电类型区域PA的端部朝向衬底10部分地凹陷。因此，第二导电类型区域PA的表面和半导体区域SA的并列部或邻近部RA的表面可以被暴露出。邻近部RA可以是半导体区域SA的与第二导电类型区域PA相邻的部分，并且可以设置在中空圆柱形结构的内侧。可以基于模式选择栅电极MSG的宽度W确定邻近部RA的长度D，邻近部RA的端部可以被与模式选择栅电极MSG的边缘部MSGE对齐、或者可以被布置在半导体区域SA的一部分的内部使得邻近部RA的端部与模式选择栅电极MSGE重叠。
第二配线BL与第二导电类型区域PA之间的电接触CT1和第二配线BL与半导体区域SA的邻近部RA的内侧表面之间的电接触CT2的组合可以构双极性接触DC。在另一示例中，当第二导电类型区域PA用本征半导体来代替(即，半导体结构体SE的与第二导电类型区域PA相对应的端部保持未掺杂)时，双极性接触可以由第二配线BL与半导体结构体SE的未掺杂端部之间的第一电接触和第二配线BL与邻近部RA的内侧表面之间的第二电接触来提供。第二配线可以为位线BL。双极性接触DC因空穴载流子或电子载流子而允许操作电流流过半导体区域SA。半导体区域SA中载流子的类型可以基于包括双极性接触DC的半导体存储器件的操作模式来选择。更确切地说，在半导体器件的一种操作模式中，操作电流可以利用空穴载流子流过半导体区域SA，而在半导体器件的另一种操作模式中，操作电流可以利用电子载流子流过半导体区域SA。
尽管在图3B的示例中第二配线(例如，位线BL)的双极性接触DC设置在半导体结构体SE的中空圆柱形结构的内侧，但本发明并不限于此。在另一实施例中，第二配线BL可以在半导体结构体SE的半导体层外侧表面与第二导电类型区域PA和邻近部RA相接触，由此双极性接触DC可以设置在半导体结构体SE的外侧表面。
在另一实施例中，半导体结构体SE可以具有包括垂直型沟道的固体型半导体支柱结构。在此情况下，与第二导电类型区域PA和邻近部RA相接触的导电层可以抵靠半导体支柱结构的外侧表面而设置。可以连接至位线的导电层与半导体结构体SE之间的电接触可以是双极性接触。
在另一实施例中，当半导体结构体SE具有固体支柱形时，可以在半导体结构体SE中形成穿孔(penetrating hole)，且穿孔可以具有从第二导电类型区域PA的端部到邻近部RA的深度。穿孔可以用用于形成位线的导电层来填充。从而在位线BL与半导体结构体SE之间的电接触可以是双极性接触DC。
在半导体结构体SE的周围设置有层叠结构体LS。该层叠结构体LS可以包括模式选择晶体管的栅电极MSG、串选择晶体管的栅电极SSG1和SSG2、存储单元晶体管的控制栅电极CG0至CGn-1及接地选择晶体管的栅电极GSG，它们可以被阻挡绝缘层BI彼此电隔离。半导体结构体SE可以通过从层叠结构体LS的顶部到衬底10的表面在层叠结构LS中形成通孔(through hole)、然后在该通孔内部形成包括半导体区域SA、第二导电类型区域PA和绝缘层IF的半导体层结构来提供。
模式选择晶体管的栅电极MSG可以位于半导体区域SA的邻近部RA的侧面，并且可以与半导体区域SA的邻近部RA重叠。阻挡绝缘层BI可以耦接在模式选择晶体管的栅电极MSG与邻近部RA之间。结果，基于通过模式选择线向栅电极MSG施加的电压大小和极性，可以在邻近部RA中诱发电子载流子或空穴载流子。诱发的电子载流子或空穴载流子能够将半导体区域SA转换为电掺杂区域。包括栅电极MSG的存储串STL1基于二极管或场效应晶体管的特性(即，在第一和第二模式中)来操作。
根据一实施例，模式选择晶体管可以与存储单元晶体管共享的数据储存层，如下所述。图3A图示了其中存储单元晶体管的数据储存层层叠在栅电极MSG与邻近部RA之间的配置。数据储存层包括隧道绝缘层TI、电荷储存层CS和阻挡绝缘层BI。如上所述地，当模式选择晶体管与存储单元晶体管共享数据储存层时，模式选择晶体管也可以如下所述被编程和擦除(可选地，软擦除)。作为执行如下面参照图8A和图8B描述的预编程操作或预擦除操作的结果，半导体区域SA可以被有效电掺杂。由此，在同一偏压条件下的每一存储操作期间，相比于未实施预编程操作或预擦除操作时可以流过半导体区域SA的开启电流(on-current)，执行预编程操作或预擦除操作之后较大的开启电流可以流过半导体区域SA。因此，可改善包括半导体区域SA的非易失性存储器件的操作特性。预编程操作或预擦除操作可以伴随包括双极性接触DC半导体存储器件的初始化或格式化过程。
分别包括控制栅电极CG0至CGn-1的多个存储单元晶体管形成在半导体区域SA上。数据储存层可以夹在半导体区域SA与控制栅电极CG0至CGn-1之间。控制栅电极CG0至CGn-1可以由导电层形成，导电层包括诸如可以用以形成金属栅的金属(例如，钨)、重掺杂的多晶硅、金属硅化物或金属氮化物等的任何导电材料。然而，本发明并不限于此。控制栅电极CG0至CGn-1可以具有围绕半导体结构体SE的围栅(Gate all around；GAA)结构，但本发明并不限于此。例如，根据本发明的实施例，控制栅电极CG0至CGn-1可以具有双栅(double gate)结构或垂直栅结构。
存储单元晶体管的数据储存层之中，可以是浮栅或电荷陷阱层的电荷储存层CS被隧道绝缘层TI和阻挡绝缘层BI绝缘。电荷储存层CS可以起到信息储存层的功能。例如，包括存储单元晶体管的多个存储单元可以每个都包括按顺序层叠的控制栅电极、阻挡绝缘层、电荷陷阱层、隧道绝缘层以及半导体结构体，诸如，SONOS(polysilicon-silicon dioxide-silicon nitride-silicon dioxide-silicon)结构、SANOS(polysilicon-alumina-silicon nitride-silicon dioxide-silicon)结构、TANOS(tantalum或titaniumnitride-alumina-silicon nitride-silicon dioxide-silicon)、MANOS(metal-alumina-silicon nitride-silicon dioxide-silicon)结构或Be-MANOS(metal-alumina-siliconnitride-band engineered oxide-silicon)结构等。上述氮化硅作为电荷陷阱层仅用于例示，本发明并不限于此。电荷储存层CS可以包括不同于氮化硅的各种其它候选材料中的任何一种。
在图3A示出的实施例中，隧道绝缘层TI及电荷储存层CS沿着半导体结构体SE的表面垂直延伸，以及阻挡绝缘层BI将控制栅电极CG0至CGn-1相互电隔离。但是，包括隧道绝缘层TI、电荷储存层CS及阻挡绝缘层BI的层叠结构并不限于图3A中示出的实施例，而可以根据用以形成层叠结构的不同的制造工艺或材料而不同。例如，如在2012年版IEEE中发表的Eun-Seok Choi等人的论文“Device Considerations for High Density and HighlyReliable 3D NAND Flash Cell in Near Future”(通过引用将其整体并入本文中)中公开的层叠结构可以具有SMArT(Stacked Memory Array Transistor，层叠存储阵列晶体管)结构。更确切地说，层叠的控制栅电极CG0至CGn-1可以彼此被独立于隧道绝缘层TI、电荷储存层CS及阻挡绝缘层BI而形成的氧化硅(SiO2)层电隔离。
在又一示例中，如在2009年版Symposium on VLSI Technology Digest ofTechnical Papers中发表Jang,J.等人的论文“Vertical cell Array using TCAT(Terabit Cell Array Transistor)Technology for Ultra High Density NAND FlashMemory”(通过引用将其整体并入本文中)中公开的层叠结构可以具有TCAT结构。更确切地说，层叠的控制栅电极CG0至CGn-1可以彼此被附加的电荷陷阱层和附加的阻挡绝缘层电隔离。在本发明的实施例中，电荷陷阱层和阻挡绝缘层可以具有凹面形状。
根据另一实施例，层叠结构可以包括位成本可扩展(BiCS，Bit Cost Scalable)结构、管形位成本可扩展(p-BiCS)结构、VRAT(Vertical-Recess-Array-Transistor，垂直凹陷阵列晶体管)结构以及垂直栅NAND结构之中的任意一种。然而本发明并不限于此。
根据一实施例，存储串STL1还可以包括与半导体结构体SE相耦接的一个或更多个串选择晶体管和/或接地选择晶体管。在图3A所示的情况下，第一串选择晶体管和第二串选择晶体管可以包括栅电极SSG1和SSG2，而接地选择晶体管可以包括栅电极GSG，并且第一串选择晶体管与第二串选择晶体管以及接地选择晶体管可以共享半导体结构体SE的半导体区域SA。栅电极SSG1、SSG2和GSG可以形成在栅极绝缘层上，以及栅极绝缘层可以夹在半导体结构体SE的半导体区域SA与栅电极SSG1、SSG2和GSG之间。
图4为示出根据另一实施例的存储串STL2的横截面图。在图4中，对于由与图1至图3B示出的存储串STL和STL1的部件相同的附图标记表示的存储串STL2的部件，除非上下描述互相矛盾，否则可以参照以上对图1至图3B中所示的存储串STL和STL1的部件的描述。
参照图4，存储串STL2包括水平型沟道。存储串STL2可以包括穿越衬底10的主平面水平延伸的半导体区域SA，半导体区域SA是半导体结构体的一部分。半导体区域SA可以是衬底10的有源区域。当半导体区域SA是沟道层叠型三维存储器件(参照图7B)的一部分时，半导体区域SA可以是水平层叠在衬底10上的线条图案式半导体层。
半导体结构体可以包括第一导电类型区域NA。第一导电类型区域NA可以包括第一导电类型的杂质以及可以设置于衬底10的表面。例如，第一导电类型区域NA可以为通过向半导体结构体中重掺杂n型杂质来提供的n型区域。第一导电类型区域NA可以与第一配线(例如，共源线CSL)电连接。诸如通路(via)导体的配线结构VE可以将共源线CSL与第一导电类型区域NA电互连，。
半导体结构体SE还可以包括第二导电类型区域PA，第二导电类型区域PA与第一导电类型区域NA间隔开、并且包括具有与第一导电类型区域NA中的第一杂质相反的导电类型第二杂质。第二导电类型区域PA可以为p型区域，并且可以通过向半导体结构体中重掺杂或轻掺杂p型杂质来提供。在其它示例中，第二导电类型区域PA可以用本征半导体区域代替。
半导体结构体SE还可以包括位于第一导电类型区域NA与第二导电类型区域PA之间的半导体区域SA。半导体区域SA可以包括本征半导体区域或具有与第一导电类型区域NA相同的杂质类型的轻掺杂的杂质区域。根据一实施例，第一导电类型区域NA、第二导电类型区域PA和半导体区域SA可以一体形成为被提供在衬底10的有源表面中或上的单个半导体结构体。
为了在第二导电类型区域PA和与第二导电类型区域PA相邻的邻近部RA之间形成双极性接触DC，诸如掩埋式电极BE等的导电层可以抵靠第二导电类型区域PA的底表面和邻近部RA的底表面而设置。掩埋式电极BE可以包括掺杂有第一导电类型杂质的重掺杂多晶硅、金属或金属化合物(诸如金属硅化物或金属氮化物)。然而，本发明并不限于此。掩埋式电极BE可以通过通路导体VE电连接至位线BL。
模式选择晶体管的栅电极MSG与邻近部RA垂直对齐，而串选择晶体管的栅电极SSG1和SSG2、存储单元晶体管的控制栅电极CG0至CGn-1、及接地选择晶体管的栅电极GSG可以与半导体区域SA垂直对齐。栅电极MSG、栅电极SSG1和SSG2、控制栅电极CG0至CGn-1、及栅电极GSG可以由绝缘层将彼此电隔离。图4中所示的串选择晶体管的数量仅仅为示例，本发明并不限于此。此外，在共源线CSL附近还可以形成有虚设串选择晶体管(未图示)。
存储单元晶体管的隧道绝缘层TI、电荷储存层CS和阻挡绝缘层BI可以层叠在栅电极MSG与邻近部RA之间。邻近部RA可以与栅电极MSG垂直重叠。电荷储存层CS可以起到存储单元晶体管的数据储存层的功能，并且可以被隧道绝缘层TI和阻挡绝缘层BI绝缘。电荷储存层CS可以是浮栅或电荷陷阱层。如上所述地，当模式选择晶体管与存储单元晶体管共享相同的数据储存层时，模式选择晶体管可以被编程及擦除。结果，通过执行预编程操作或预擦除操作(下面参照图8A及图8B说明的)，包括存储串STL2的非易失性存储器件的读取操作或写入操作可以得到提高。在另一实施例中，模式选择晶体管可以是传统的场效应晶体管，并且可以在邻近部RA与模式选择栅电极MSG之间仅包括单个栅极绝缘层。
适合的数据储存层结构(诸如图4的包括隧道绝缘层TI、电荷储存层CS以及阻挡绝缘层BI的数据储存层结构)可以沿着半导体区域SA水平延伸。图4中所示的合适的数据储存层结构不同于其中控制栅电极CG0至CGn-1被数据储存层结构电隔离的垂直沟道TCAT结构。但是，如上所述地，存储串STL2可以包括类似于TCAT结构的数据储存层结构，并且可以包括具有凹面形状的电荷陷阱层和阻挡绝缘层。控制栅电极CG0至CGn-1可以包括金属或金属硅物，本发明并不限于此。
此外，根据一实施例，在存储串STL2中与半导体结构体相耦接的串选择晶体管可以共享数据储存层结构。在此情况下，为了选择存储层，串选择晶体管能够被编程为具有互不相同的阈值电压。但是，在另一实施例中，串选择晶体管可以为包括栅极绝缘层的传统的场效应晶体管。类似于串选择晶体管，在存储串STL2中的接地选择晶体管也可以共享数据储存层结构，并且可以将数据储存层结构用作绝缘层或普通的栅极绝缘层。
图5为说明根据一实施例的双极性接触的欧姆接触的电特性的能带图。例如，图5可以图示上面参照图3B描述的双极性接触DC的欧姆接触CT1的电特性。图6A至图6C为用于说明双极性接触的肖特基结(Schottky junction)接触(诸如上面参照图3B描述的双极性接触DC的肖特基结接触CT2)的电特性的能带图。
参照图3B和图5，双极性接触DC的欧姆接触CT1可以是位线BL与第二导电类型区域PA之间的第一接触。第二导电类型区域PA的多数载流子(例如空穴载流子)可以流过半导体区域SA，而不管施加在位线BL(即，第二配线)和共源线CSL(即，第一配线)之间的偏压或极性如何。当第二导电类型区域PA为p型区域时，第二导电类型区域PA可以成为将要流过半导体区域SA的空穴载流子的供给源。能够替代在用于擦除存储单元晶体管的操作期间产生空穴电荷的传统的栅致漏极泄漏(gate-induced drain leackage；GIDL)的新机制可以利用此设计被使用，因此可以实现低功耗及高速的非易失性存储器件。
通过位线BL与邻近部RA之间的接触可以提供双极性接触DC的肖特基结接触CT2(Schottky junction contact)。肖特基结接触CT2提供位线BL与邻近部RA之间的肖特基势垒。
图6A示出了高能量势垒可以形成在肖特基结接触CT2之处，其防止电子载流子沿从邻近部RA朝向位线BL的方向移动。但是，能量势垒的大小可以根据施加至与邻近部RA相耦接的模式选择晶体管的栅电极MSG的电压的幅值和极性而被调节，由此，可以有效控制在位线BL与半导体区域SA之间流动的电流。例如，通过控制肖特基结接触CT2处的电子载流子，肖特基结接触CT2可以被整流和开启使得电流可以通过肖特基结接触CT2。
例如，如图6中所示，当向模式选择栅电极MSG施加负电压(VMSG<0)时，在肖特基结接触CT2处对空穴载流子的能量势垒增大。因此，基于经由邻近部RA而从第二导电类型区域PA流到半导体区域SA的空穴载流子的电流量增大。因而，包括双极性接触DC的存储单元晶体管的擦除操作或读取操作的操作性能可以得到提高。
如图6C所示，当向模式选择栅电极MSG施加正电压(VMSG>0)时，对电子载流子的能量势垒减小。由此，基于经由邻近部RA而从半导体区域SA流到位线BL的电子载流子的电流量增大。因而，包括双极性接触DC的存储单元晶体管的擦除操作或读取操作的操作的操作性能可以得到提高。
图7A及图7B为示出本发明多种实施例的三维非易失性存储器件50a和50b的等效电路图。
参照图3A和图7A，多个存储串STL1可以分别包括从衬底10的主平面起垂直延伸的沟道，并且存储串STL1可以以行和列布置在衬底10上。存储串STL1的第一端包括第一导电类型区域(诸如图3A的第一导电类型区域NA)。第一导电类型区域电连接至还被称为第一配线的共源线CSL。存储串STL1的第二端包括第二导电类型区域PA，诸如图3A第二导电类型区域。第二导电类型区域分别连接至还被称为第二配线的位线BL。
每一存储串可以包括2个串选择晶体管SST1和SST2，其每一个是用于位选择的晶体管。然而，图7A仅仅图示了存储串结构的示例，而在另一实施例中，每一存储串可以反而包括1个串选择晶体管或者3个或更多个串选择晶体管。
在位线BL与每一个存储串STL1之间设置有模式选择晶体管MST。模式选择晶体管MST通过利用在三维非易失性存储器件50a的单个架构中的双极性接触(诸如图3B的双极性接触DC)使三维非易失性存储器件50a能够选择性地驱动两种存储操作机制之一。根据本发明的实施例，可以在单个芯片或单个器件内选择性地驱动第一操作机制和第二操作机制。第一操作机制可以是二极管模式，而第二操作机制可以是场效应晶体管模式。第一操作机制主要可以通过双极性接触DC的欧姆接触CT1来执行，而第二操作机制主要可以通过双极性接触DC的肖特基结接触CT2来执行。
参照图4和图7B，存储串STL2可以包括层叠在衬底10的主平面上的水平沟道。图7B中所示出的三维非易失性存储器件50b包括3个存储层L1、L2和L3。如图4中所示，存储串STL2的第一端包括电连接至还称为第一配线的共源线CSL的第一导电类型区域NA。存储串STL2的第二端部包括第二导电类型区域PA，并连接至还称为第二配线的位线BL。
每一存储串STL2可以包括2个串选择晶体管SST1和SST2，其每一个是用于位选择的晶体管。然而，图7B仅仅图示了一示例，而在另一实施例中，每一存储串STL2可以反而包括1个串选择晶体管或者3个或更多个串选择晶体管。
存储层可以通过多电平操作(multi-level operation,LSM)方案来选择，其中当连接至存储层的所有串选择晶体管被导通时该存储层被选中。当连接至存储层的串选择晶体管中的任意一个串选择晶体管被关断时该存储层可以不被选中。
如在图7A和7B中所示，在位线BL与每一个存储串STL1或STL2之间可以设置有模式选择晶体管MST。通过控制每一个模式选择晶体管MST与对应的位线BL之间的双极性接触(诸如图4或图3B的双极性接触DC)，每一个模式选择晶体管MST可以在二极管模式或场效应晶体管模式下选择性地驱动三维非易失性存储器件50a或50b的存储串STL1或STL2中之一。更确切地说，利用双极性接触DC，每一个模式选择晶体管MST可以根据基于二极管模式的第一操作机制和基于场效应晶体管模式的第二操作机制中之一驱动存储串STL1或STL2中对应的一个存储串，同时维持相同架构。两种操作机制可以归因于可以对电子载流子和空穴载流子两者都提供电荷路径的双极性接触DC。
在本说明书中，第一操作机制被称为“正反馈二极管型操作机制(positivefeedback diode type operation mechanism)”。正反馈二极管型操作机制的示例被公开在第1，538，071号韩国专利(通过引用将其整个公开并入本文中)中。第一操作机制主要可以通过双极性接触DC的欧姆接触CT1来执行，而第二操作机制主要可以通过双极性接触DC的肖特基结接触CT2来执行。
图8A及图8B为说明根据一实施例的基于第一操作机制及第二操作机制驱动包括双极性接触DC的非易失性存储器件的方法的横截面图，图9A及图9B分别为根据一实施例的使用第一操作机制及第二操作机制而施加至栅电极的电压信号的时序图。
参照图8A及图8B，非易失性存储器件100'可以包括模式选择晶体管MST、串选择晶体管SST1、接地选择晶体管GST(也可以称为串选择晶体管)、以及存储单元晶体管MCTn-1至MCT0。模式选择晶体管MST、串选择晶体管SST1、接地选择晶体管GST、以及存储单元晶体管MCTn-1至MCT0的栅电极分别至模式选择线MSL、串选择线SSL1、接地选择线GSL及字线WLn-1至字线WL0，且分别从他们接收电压信号。
在第一操作机制中，如图9A所示，读取存储串的方法可以包括预充电步骤(pre-charging step)及读取过程，用于从选中的存储单元晶体管MCTx读取数据。预充电步骤可以包括向选中的存储串施加弱偏压，以防止非希望的存储单元被编程或以防止选中的存储串因在选中的存储串的半导体区域SA处诱发的强电场而而寿命退化。
例如，当不执行预充电步骤时，选自与选中的存储单元晶体管MCTx相邻的两个未选中的存储单元晶体管MCTx+1和MCTx-1中的在p型的第二导电类型区域PA侧的未选中的通过存储单元晶体管MCTx+1的沟道电势可以被升高通过电压(Vpass)，从而可以产生强电场。由此，可以产生热载子，从而未选中的通过存储单元晶体管MCTx+1可以被非希望地编程或恶化。但是，根据一实施例当执行预充电步骤时，电子电荷和空穴电荷被供应至半导体区域SA的沟道，以及未选中的通过存储单元晶体管的沟道电势不会被升高通过电压Vpass。因而，诱发的电场可以显著减少。
上述的预充电步骤仅仅为示例而可以省略。但是，预充电步骤可以改善选中的存储串的耐久性。
根据一实施例，从时间点t1至时间点t2执行预充电步骤，其中共源线和未选中的位线接地，而且也使选中的位线接地。向接地选择线GSL施加正开启电压VGSL，而向模式选择线MSL施加负开启电压VSTATE。正通过电压Vpass1被施加至选中的存储单元晶体管MCTx的字线WLx。正通过电压Vpass1也被施加至存储单元晶体管MCTx的下存储单元晶体管MCTx-1至MCT0和与选中的存储单元晶体管MCTx相邻的上相邻存储单元晶体管MCTx+1。同时，负通过电压Vpass2可以被施加至上相邻存储单元晶体管MCTx+1的上存储单元晶体管MCTn-1至MCTx+2(也称为上上存储单元晶体管)。通过执行预充电步骤，电子和空穴可以从位线BL和共源线CSL供给至沟道。
电子可以借助施加至接地选择线GSL的正开启电压VGSL和施加至上上存储单元晶体管MCTx+2至MCTn-1的负通过电压VPASS2且通过位线BL的肖特基结接触CT2而被顺畅地供给至半导体区域SA的沟道。空穴电荷可以通过施加至模式选择线MSL的负开启电压VSTATE和施加至上上存储单元晶体管MCTn-1至MCTx+2的字线WLn-1至WLx+2的负通过电压Vpass2而被从共源线CSL顺畅地供给至半导体区域SA的沟道。
根据一实施例，读取过程可以包括从时间点t2至时间点t3执行的第一步骤、从时间点t3至时间点t4执行的第二步骤、从时间点t4至时间点t5执行的第三步骤、从时间点t5至时间点t6执行的第四步骤及从时间点t6至时间点t7执行的第五步骤。在第一步骤中，通过向接地选择线GSL和选中的字线WLx施加小于关断电压或验证电压VVFY的电压(例如：0V)而对共源线CSL的节点充电。在第二步骤中，向选中的位线(selected BL)施加操作电压Vcc。在一实施例中，能够关于偶数位线和奇数位线而分别执行读取过程的第一步骤和第二步骤。根据另一实施例，当对所有位线执行读取操作的情况下，无需区分选中的位线和未选中的位线。
在第三步骤中，向选中的字线WLx施加读取电压(VVFY)。后续地，在第四步骤中，在向选中的字线WLx持续施加读取电压(VVFY)的同时，向接地选择线GSL施加开启电压VGSL。在第五步骤中，开始选中的存储单元晶体管MCTx的读取操作。选中的存储单元晶体管MCTx的读取操作可以是验证操作。
参照图9B，使用第二操作机制的读取存储串的方法可以包括用于从选中的存储单元晶体管MCTx读取数据的预充电步骤(pre-charging step)及读取过程。第二操作机制的预充电步骤与第一操作机制的预充电步骤相同，以及可以包括向选中的存储单元施加弱偏压，以防止非希望的存储单元被编程或以防止选中的存储单元因读取过程期间在选中的存储串的半导体区域SA处诱发的强电场而寿命退化。在一实施例中，预充电步骤可以省略。
根据一实施例，从时间点t1至时间点t2执行第二操作机制的预充电步骤。共源线和未选中的位线接地，选中的位线也接地。可以向模式选择线MSL和接地选择线GSL施加正开启电压VGSL。可以向未选中的存储单元晶体管的未选中的字线WL施加正通过电压Vpass。结果，使电子经由肖特基结接触CT2从位线BL供给至半导体区域SA的沟道，也使电子从共源线CSL供给至半导体区域SA的沟道。
根据一实施例，第二操作机制的读取过程可以包括从时间点t2至时间点t3执行的第一步骤及从时间点t3至时间点t4执行的第二步骤。随着预充电步骤被执行，共源线CSL至位线BL之间的半导体区域SA的沟道的部分被用电子充电。在读取过程的第一步骤中，向选中的位线BL施加操作电压Vcc(也称为共集电极电压)以准备将流过选中的位线BL的电流，而未选中的位线BL维持在0V以防止电流从其流过。接着，在第二步骤中，向选中的字线WLx施加读取电压VVFY，且向未选中的字线(unselected WL)施加通过电压Vpass，从而开始读取过程验证步骤。
重新参照图8A和图8B，根据一实施例，与存储单元晶体管MCT类似地，非易失性存储器件的模式选择晶体管MST可以与存储单元晶体管MCT共享数据储存层。为此，存储单元晶体管的数据储存层可以层叠在栅电极MSG和与栅电极MSG重叠的邻近部RA之间。数据储存层可以包括隧道绝缘层TI、电荷储存层CS和阻挡绝缘层BI。当模式选择晶体管共享相同的数据储存层时，模式选择晶体管可以如下所述地编程。结果，通过针对双极性接触DC执行预编程操作或预擦除操作，可以改善对于存储单元晶体管的操作(诸如擦除操作或读取操作)的操作特性。
根据一实施例，如图8A所示，在第一操作机制下，当第二导电类型区域PA是p型区域时，通过对邻近部RA执行预编程操作而可以在邻近部RA中积聚空穴电荷。这种空穴电荷的积聚在邻近部RA中诱发电杂质掺杂效应。为此，针对选中的模式选择晶体管MST可以执行适合的编程操作。
此外，如图8B所示，在第二操作机制下，当第二导电类型区域PA是p型区域时，在邻近部RA可以通过预擦除操作而积聚电子电荷。类似地，在邻近部RA中所积聚的电子可以在邻近部RA中诱发电杂质掺杂效应。
通过执行预编程操作和预擦除操作所积聚的电荷可以使用第一操作机制或第二操作机制在读取操作期间增大开启电压或者减小操作电压。因而，包括双极性接触DC的半导体存储器件的感测裕度和电源效率可以得到改善。
在用于读取包括邻近部RA的数据储存装置的操作期间，预编程操作和预擦除操作可以与预充电步骤一同执行。在此情况下，可以期待数据储存装置的耐久性改善、感测裕度改善和功耗降低。
图10为示出根据一实施例的模拟结果的示意图，并且示出了包括双极性接触的非易失性存储器件使用第一操作机制的编程及擦除特性(曲线图GD)、包括双极性接触的非易失性存储器件使用第二操作机制的编程及擦除特性(曲线图GF)以及具有传统架构的非易失性存储器件的编程及擦除特性(曲线图CF)。
在图10所参考的非易失性存储器件中，第一导电类型区域NA包括浓度约为1×1020cm-3的磷(P)杂质。第二导电类型区域PA浓度约为1×1018cm-3的硼(B)杂质。半导体区域SA包括Si0.8Ge0.2半导体。所述浓度和半导体材料仅为实施例的示例，本发明并不限于此。
参照图10的曲线图GD，在使用第一操作机制(即，利用二极管操作)的同时，具有双极性接触的非易失性存储器件的编程特性C1和擦除特性C2呈现几乎垂直的I-V编程特性C1和擦除特性C2。如在图10的曲线图GF中所示，相比于由曲线图CF描绘的具有单一接触的非易失性存储器件的编程特性和擦除特性，使用第二操作机制的非易失性存储器件的编程特性C1和擦除特性C2也呈现使用第二操作机制(即，场效应晶体管操作)的良好的I-V特性。
因此，根据一实施例，通过使用模式选择晶体管可以在单一架构中实现使用两种操作机制的编程操作和擦除操作。此外，第一操作机制体现正反馈二极管型操作并显示几乎垂直的I-V特性。结果，包括本发明实施例的存储单元的刷新裕度可以变宽，包括存储单元的非易失性存储器件的操作速度可以得到改善。
图11为示出根据一实施例的存储系统500的框图。
参照图11，存储系统500包括存储控制器510及非易失性存储器件520。存储控制器510可以对非易失性存储器件520执行错误校正码。存储控制器510可以基于来自外部电路的命令和地址来控制非易失性存储器件520。
当存储控制器510从主机接收写入请求时，存储控制器510可以对被请求写入的数据执行纠错编码过程。此外，存储控制器510可以控制非易失性存储器件520，以将所编码的数据在与所提供的地址相对应的存储区域编程。此外，在读取操作期间，存储控制器510可以对从非易失性存储器件520输出的数据执行纠错解码过程。可以通过纠错解码过程将包含在输出数据中的错误纠正。为了检测和纠正所述错误，存储控制器510可以包括纠错块515。
非易失性存储器件520可以包括存储单元阵列521及页缓冲器523。存储单元阵列521可以包括单电平存储单元的阵列或者2个或更多比特位的多电平存储单元的阵列。当存储控制器510接收初始化请求时，存储控制器510可以通过使用利用时变擦除电压信号(time varying erase voltage signal)的编程技术或擦除技术来使各存储层的串选择晶体管初始化以具有预定状态(阈值电压)。
图12为示出根据本发明一实施例的包括固态磁盘(以下称为SSD)的储存装置1000的框图。
参照图12，数据储存装置1000包括主机1100和SSD 1200。SSD 1200可以包括SSD控制器1210、缓冲存储器1220及非易失性存储器件1230。SSD控制器1210提供主机1100和SSD1200之间的电连接及物理连接。在一实施例中，SSD控制器1210对应于主机1100的总线格式(Bus format)而提供主机1100与SSD 1200之间的接口。此外，SSD控制器1210可以对由主机1100提供的命令进行解码，并根据所解码的结果访问非易失性存储器件1230。作为主机1100的总线格式(Bus format)的非限制性例子可以包括：通用串行总线(USB，UniversalSerial Bus)、小型计算机系统接口(SCSI，Small Computer System Interface)、快PCI、高级技术附件(ATA，Advanced Technology Attachment)、并行ATA(PATA，Parallel ATA)、串行高级技术附件(SATA，Serial ATA)及串行SCSI技术(SAS，Serial Attached SCSI)。
在缓冲存储器1220中可以临时储存由主机1100提供的待写入数据或从非易失性存储器件1230读出的数据。在主机1100发送读取请求以及时存在于非易失性存储器件1230中的数据被高速缓冲(cache)时，缓冲存储器1220可以提供用于直接向主机1100提供所高速缓冲的数据的高速缓冲功能。通常，基于主机1100的总线格式(例如，SATA或SAS)的数据传输速度可以更快于SSD 1200的存储通道的传输速度。在此情况下，可以通过提供大容量的缓冲存储器1220，来使因速度差异而产生的性能降低最小化。为此，为了提供充分的缓冲性能，缓冲存储器1220可以为同步动态存储器(Synchronous DRAM)。然而，本发明并不限于此。
非易失性存储器件1230可以被提供作为SSD 1200的存储介质。例如，非易失性存储器件1230可以为具有大储存容量的NAND型快闪存储器(NAND-type Flash memory)。再例如，作为非易失性存储器件1230，也可以使用NOR型快闪存储器、相变存储器、磁性存储器、电阻式存储器、铁电体存储器或包括其组合的存储系统。
图13为是示出根据本发明另一实施例的存储系统2000的框图。
参照图13，本发明的存储系统2000可以包括存储控制器2200及快闪存储器件2100。快闪存储器件2100可以包括如上参照图1至图7描述的非易失性存储器件100、200和300。快闪存储器件2100可以在验证目标状态期间检测出具有异常速度的存储单元，因而快闪存储器件2100可以显示出可靠的编程性能。
存储控制器2200能够配置成控制快闪存储器件2100。静态随机存取存储器(SRAM)2230可以作为中央处理器CPU 2210的操作存储器使用。主机接口2220可以实现用于连接至存储系统2000的主机的数据交换协议。设置于存储控制器2200中的纠错电路2240可以检测并纠正包含在从快闪存储器2100读出的数据中的错误。存储器接口2250可以与快闪存储器2100进行接口连接。CPU 2210可以执行用于存储控制器2200的数据交换的整体控制操作。根据本发明的存储系统2000还可以包括储存用于与主机(Host)接口连接的代码数据的ROM(未图示)。
快闪存储器件2100能够配置成通过诸如USB、MMC、PCI-E、SAS、SATA、PATA、SCSI、ESDI或IDE等的多种接口协议中的一种来与外部电路(例如主机)通信。根据本发明的存储系统2000可以适用于各种用户装置，诸如：超便携移动个人电脑(UMPC，Ultra Mobile PC)、工作站、上网本(net-book)、掌上电脑(PDA)，便携式(portable)计算机、网络书写板(webtablet)、无线电话(wireless phone)、移动电话(mobile phone)、智能手机(smartphone)、数码相机(digital camera)、数字录音机(digital audio recorder)、数字音频播放机(digital audio player)、数字图像记录仪(digital picture recorder)、数字图片播放器(digital picture player)、数字视频录像机(digital video recorder)、数字视频播放机(digital video player)、能够无线传送和接收数据的装置、或家庭网络等。
图14为示出根据本发明另一实施例的数据储存装置3000的框图。
参照图14，数据储存装置3000可以包括快闪存储器3100及快闪控制器3200。快闪控制器3200可以基于从连接至数据储存装置3000的外部电路接收的控制信号来控制快闪存储器3100。快闪存储器3100的三维存储阵列结构可以为沟道层叠型结构、直线型位成本可扩展BICs结构(straight-shaped Bit Cost Scalable)或管型BICs(pipe-shaped BitCost Scalable)结构。然而，上述结构仅为示例，本发明并不限于此。
根据本发明的数据储存装置3000可以形成存储卡设备、SSD装置、多媒体卡装置、SD卡、记忆棒装置、硬盘驱动装置、混合动力驱动装置或USB快闪装置。例如，根据本发明的数据储存装置3000可以为满足通常要用于诸如数码相机或个人计算机等的电子装置的标准或规格的存储卡。
图15为示出根据本发明一实施例的快闪存储器件4100及包括其的计算系统4000的框图。
参照图15，根据本发明的计算系统4000可以包括与总线4400电连接的快闪存储器件4100、存储控制器4200、诸如基带芯片组(baseband chipset)等的调制解调器4300、微处理机4500及用户接口4600。
图10示出的快闪存储器件4100可以为前述的非易失性存储器件。根据本发明的计算系统4000可以为移动装置。在此情况下，计算系统4000还可以包括用于为操作计算系统4000供电的电池4700。虽然未被示出，根据本发明的计算系统4000还可以包括应用芯片组(application chipset)、相机图像处理器(Camera Image Processor：CIS)或移动DRAM。存储控制器4200及快闪储存装置4100可以构成使用非易失性存储器件储存数据的SSD。
根据本发明的非易失性存储器件及/或存储控制器可以利用各种类型的封装来安装。例如，本发明的非易失性存储器件及/或存储控制器可以利用如下各种封装之中的任何一种来安装，包括：堆叠封装(PoP，Package on Package)、球栅阵列(BGAs，Ball gridarrays)、芯片级封装(CSPs，Chip scale packages)、塑料有引线芯片载体(PLCC，PlasticLeaded Chip Carrier)、塑料双列封装(PDIP，Plastic Dual In-Line Package)、冲模为窝伏尔组件(Die in Waffle Pack)、冲模为薄片(Die in Wafer Form)、载芯片板(COB，ChipOn Board)、陶瓷双列直插式封装(CERDIP，Ceramic Dual In-Line Package)、塑料公制四方扁平封装(MQFP，Plastic Metric Quad Flat Pack)、薄型四方扁平封装(TQFP，ThinQuad Flat pack)、小外形封装(SOIC，Small Outline)、收缩型小外形封装(SSOP，ShrinkSmall Outline Package)、薄型小尺寸封装(TSOP，Thin Small Outline)、系统级封装(SIP，System In Package)、多芯片封装(MCP，Multi Chip Package)、晶圆级封装(WFP，Wafer-level Fabricated Package)或晶圆级处理堆叠封装(WSP，Wafer-Level ProcessedStack Package)等。
尽管本公开的实施例已经被详细示出和描述，然而本领域的普通技术人员将明白，在不脱离如所附权利要求所限定的本发明的主旨和范围的情况下可以在其中进行形式和细节上的各种变化。

Claims (20)

1.一种数据储存装置，包括：
半导体结构体，包括第一导电类型区域、第二导电类型区域以及半导体区域，所述第一导电类型区域具有第一类型导电性，所述第二导电类型区域与所述第一导电类型区域间隔开、并具有与所述第一导电类型区域的第一类型导电性相反的第二类型导电性，所述半导体区域位于所述第一导电类型区域与所述第二导电类型区域之间，以及所述半导体区域包括与所述第二导电类型区域相邻近的邻近部；
模式选择晶体管，包括栅电极和绝缘层，所述栅电极与所述半导体区域的所述邻近部对齐，所述绝缘层设置在所述栅电极与所述半导体区域的所述邻近部之间；
多个存储单元晶体管，所述存储单元晶体管包括多个控制栅电极和数据储存层，所述多个控制栅电极与所述半导体区域对齐，所述数据储存层介于所述多个控制栅电极与半导体区域之间；
第一配线，与所述第一导电类型区域电连接；以及
第二配线，包括双极性接触，所述双极性接触具有所述第二配线与所述第二导电类型区域之间的第一接触和所述第二配线与所述邻近部之间的第二接触。
2.根据权利要求1所述的数据储存装置，其中，所述第一接触是欧姆接触，以及所述第二接触是肖特基接触。
3.根据权利要求1所述的数据储存装置，其中，所述第一导电类型区域和第二导电类型区域各自均包括掺杂的杂质区域，以及
其中，所述半导体区域为本征半导体区域或具有所述第一类型导电性的轻掺杂的杂质区域。
4.根据权利要求1所述的数据储存装置，其中，所述数据储存装置经历预编程操作和预擦除操作，所述预编程操作和所述预擦除操作基于由所述模式选择晶体管选择的模式而被执行，所选择的模式设定所述半导体结构体的驱动电荷的类型。
5.根据权利要求1所述的数据储存装置，其中，所述第二导电类型区域和所述半导体区域一体形成为半导体层或半导体主体。
6.根据权利要求1所述的数据储存装置，其中，所述半导体结构体的所述半导体区域具有自衬底的主平面垂直延伸的三维结构，所述半导体区域包括垂直沟道。
7.根据权利要求6所述的数据储存装置，其中，所述半导体结构体的所述第一导电类型区域包括设置在所述衬底中或上的第一导电类型的杂质区域，以及
其中所述半导体区域与所述第一导电类型的杂质区域相接触。
8.根据权利要求6所述的数据储存装置，其中，所述半导体结构体包括所述第二导电类型区域和所述半导体区域，所述半导体结构体具有中空圆柱形结构，
其中所述半导体结构体的内部空间填充有绝缘体，
其中所述绝缘体的表面从所述半导体结构体的端部朝向所述衬底部分地凹陷，所述第二导电类型区域的表面和所述邻近部的表面在所述中空型圆柱形结构的内侧暴露出，以及
其中所述第一接触设置在所述第二配线与所述第二导电类型区域的暴露出的表面之间，而所述第二接触设置在所述第二配线与所述邻近部的暴露出的表面之间。
9.根据权利要求8所述的数据储存装置，其中，
所述第二导电类型区域和所述半导体区域各自均具有固体支柱结构，以及
其中所述第二配线接触所述第二导电类型区域的暴露出的表面和所述邻近部的暴露出的表面，其中所述双极性接触包括所述第二配线与所述暴露出的表面之间的接触。
10.根据权利要求8所述的数据储存装置，其中，所述第二导电类型区域和所述半导体区域各自均具有固体支柱结构，以及
其中所述第二配线填充所述固体支柱结构的穿孔，所述穿孔具有从所述第二导电类型区域的端部至所述邻近部的深度，所述双极性接触形成在所述穿孔的表面。
11.根据权利要求1所述的数据储存装置，其中，当预编程操作或预擦除操作被执行时电荷积聚在所述邻近部中，所述模式选择晶体管选择所述数据储存装置的模式，所述模式对应于所述数据储存装置的电荷的类型。
12.根据权利要求1所述的数据储存装置，其中，
当负电压施加至所述模式选择晶体管的所述栅电极时，所述数据储存装置被所述半导体区域中流动的空穴电流驱动，以及
其中，当正电压施加至所述模式选择晶体管的所述栅电极时，所述数据储存装置被所述半导体区域中流动的电子电流驱动。
13.根据权利要求12所述的数据储存装置，其中，
当所述半导体结构体被空穴电流驱动时，所述数据储存装置基于正反馈二极管型操作机制而被操作，以及
当所述半导体结构体被电子电流驱动时，所述数据储存装置基于场效应晶体管型操作机制而被操作。
14.一种驱动权利要求1所述的数据储存装置的方法，所述方法包括根据施加至所述模式选择晶体管的所述栅电极的电压的极性基于正反馈二极管型操作机制和场效应晶体管型操作机制中的任意一种的读取过程。
15.根据权利要求14所述的方法，其中，
所述第一类型导电性为n型导电性，所述第二类型导电性为p型导电性，
其中当负操作电压施加至所述模式选择晶体管的所述栅电极时，所述数据储存装置基于正反馈二极管型操作机制来被操作，以及
其中当正操作电压施加至所述模式选择晶体管的所述栅电极时，所述数据储存装置基于场效应晶体管型操作机制来被操作。
16.根据权利要求14所述的方法，还包括：
根据所述读取过程的操作机制基于由所述模式选择晶体管选择的模式而执行预编程操作或预擦除操作。
17.根据权利要求14所述的方法，还包括：
在针对所述多个存储单元晶体管中的选中的存储单元晶体管的读取步骤之前执行预充电步骤，所述预充电步骤防止半导体区域电压升压。
18.根据权利要求17所述的方法，其中，所述预充电步骤包括：
向与所述模式选择晶体管相连接的模式选择线施加负开启电压；
向选中的存储单元晶体管的下存储单元晶体管和上相邻存储单元晶体管施加正通过电压；以及
向选中的存储单元晶体管的上上存储单元晶体管施加负通过电压。
19.根据权利要求17所述的方法，其中，所述预充电步骤包括：
向所述模式选择晶体管的模式选择线和以及向接地选择线施加正开启电压；以及
向未选中的存储单元晶体管的字线施加正通过电压。
20.根据权利要求17所述的方法，还包括：
根据所述读取过程的操作机制对所述模式选择晶体管执行预编程操作或预擦除操作。
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