JP2020198141A - 半導体記憶装置 - Google Patents

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Abstract

【課題】データの誤書込みを抑制する。【解決手段】一実施形態の半導体記憶装置は、データを記憶可能であり、ビット線に対して並列接続された第１メモリセル及び第２メモリセルと、上記第１メモリセルに接続された第１ワード線と、上記第２メモリセルに接続された上記第１ワード線と異なる第２ワード線と、制御回路と、を備える。上記第１メモリセル及び上記第２メモリセルは、互いに第１ウェル領域を共有し、かつ上記第１ウェル領域を挟んで対向して設けられる。上記制御回路は、第１動作において、上記第１ワード線及び上記第２ワード線に第１電圧を印加することを、上記第１電圧を増加させながら複数回繰り返すように構成される。【選択図】図１４

Description

実施形態は、半導体記憶装置に関する。
データを不揮発に記憶することが可能な半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
米国特許出願公開第２０１６／０２６８２７７号明細書 特開２０１７−１６８１６３号公報
データの誤書込みを抑制する。
実施形態の半導体記憶装置は、データを記憶可能であり、ビット線に対して並列接続された第１メモリセル及び第２メモリセルと、上記第１メモリセルに接続された第１ワード線と、上記第２メモリセルに接続された上記第１ワード線と異なる第２ワード線と、制御回路と、を備える。上記第１メモリセル及び上記第２メモリセルは、互いに第１ウェル領域を共有し、かつ上記第１ウェル領域を挟んで対向して設けられる。上記制御回路は、第１動作において、上記第１ワード線及び上記第２ワード線に第１電圧を印加することを、上記第１電圧を増加させながら複数回繰り返すように構成される。
第１実施形態に係る半導体記憶装置を含むメモリシステムを示すブロック図。 第１実施形態に係る半導体記憶装置のメモリセルアレイの部分を示す回路図。 第１実施形態に係る半導体記憶装置のメモリセルアレイのセレクトゲート線の上面図。 第１実施形態に係る半導体記憶装置のメモリセルアレイのワード線の上面図。 図３及び図４のＶ−Ｖ線に沿ったメモリセルアレイの断面図。 図５のＶＩ−ＶＩ線に沿ったメモリピラーの断面図。 第１実施形態に係る半導体記憶装置のメモリセルトランジスタのデータと閾値分布とを示す概念図。 第１実施形態に係る半導体記憶装置における過消去セル用書込み動作の概要を説明するためのフローチャート。 第１実施形態に係る半導体記憶装置における消去動作を説明するための模式図。 第１実施形態に係る半導体記憶装置における通常の書込み動作のうちのベリファイ動作を説明するための模式図。 第１実施形態に係る半導体記憶装置における通常の書込み動作のうちのプログラム動作を説明するための模式図。 第１実施形態に係る半導体記憶装置における過消去セル用ベリファイ動作を説明するための模式図。 第１実施形態に係る半導体記憶装置の過消去セル用プログラム動作を説明するための模式図。 第１実施形態に係る効果を説明するための模式図。 第２実施形態に係る半導体記憶装置のブロックにおける通常の書込み動作の順番を説明するための概念図。 第２実施形態に係る半導体記憶装置のブロックにおける過消去セル用書込み動作及び通常の書込み動作の順番を説明するためのフローチャート。 第２実施形態に係る半導体記憶装置のブロックにおける過消去セル用書込み動作及び通常の書込み動作の順番を説明するための概念図。 第３実施形態に係る半導体記憶装置のブロックにおける過消去セル用書込み動作及び通常の書込み動作の順番を説明するためのフローチャート。 第３実施形態に係る半導体記憶装置のブロックにおける過消去セル用書込み動作及び通常の書込み動作の順番を説明するための概念図。 第４実施形態に係る半導体記憶装置のブロックにおける過消去セル用書込み動作及び通常の書込み動作の順番を説明するためのフローチャート。 第４実施形態に係る半導体記憶装置のブロックにおける過消去セル用書込み動作及び通常の書込み動作の順番を説明するための概念図。 第３実施形態に適用した第１変形例に係る半導体記憶装置のブロックにおける過消去セル用書込み動作及び通常の書込み動作の順番を説明するためのフローチャート。 第３実施形態に適用した第１変形例に係る半導体記憶装置のブロックにおける過消去セル用書込み動作及び通常の書込み動作の順番を説明するための概念図。 第４実施形態に適用した第１変形例に係る半導体記憶装置のブロックにおける過消去セル用書込み動作及び通常の書込み動作の順番を説明するためのフローチャート。 第４実施形態に適用した第１変形例に係る半導体記憶装置のブロックにおける過消去セル用書込み動作及び通常の書込み動作の順番を説明するための概念図。 第２実施形態に適用した第２変形例に係る半導体記憶装置のブロックにおける過消去セル用書込み動作及び通常の書込み動作の順番を説明するための概念図。 第３実施形態に適用した第２変形例に係る半導体記憶装置のブロックにおける過消去セル用書込み動作及び通常の書込み動作の順番を説明するための概念図。 第３変形例に係る半導体記憶装置における過消去セル用ベリファイ動作を説明するための模式図。
以下に、実施形態について図面を参照して説明する。図面は模式的又は概念的なものであり、各図面の寸法及び比率等は必ずしも現実のものと同一とは限らない。本発明の技術思想は、構成要素の形状、構造、配置等によって特定されるものではない。
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。参照符号を構成する文字の後の数字は、同じ文字を含んだ参照符号によって参照され、且つ同様の構成を有する要素同士を区別するために使用される。同じ文字を含んだ参照符号で示される要素を相互に区別する必要がない場合、これらの要素はそれぞれ文字のみを含んだ参照符号により参照される。
１． 第１実施形態
第１実施形態に係る半導体記憶装置について説明する。以下では、半導体記憶装置としてＮＡＮＤ型フラッシュメモリを備えたメモリシステムを例に挙げて説明する。
１．１ 構成
まず、本実施形態に係るメモリシステムの構成について説明する。
１．１．１ 全体構成
はじめに、本実施形態に係るメモリシステムの全体構成について、図１を用いて説明する。
図１に示すように、メモリシステム１は、半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）１００とメモリコントローラ２００とを備えている。ＮＡＮＤ型フラッシュメモリ１００とメモリコントローラ２００とは、例えばそれらの組み合わせにより一つの半導体装置を構成しても良く、その例としてはＳＤＴＭカードのようなメモリカードや、ＳＳＤ（solid state drive）等が挙げられる。また、メモリコントローラ２００は例えばＳｏＣ（system on chip）等であっても良い。
ＮＡＮＤ型フラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。メモリコントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによってホスト機器３００に接続される。そしてメモリコントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト機器３００から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００にアクセスする。ホスト機器３００は、例えばデジタルカメラやパーソナルコンピュータ等であり、ホストバスは、例えばＳＤＴＭインタフェースに従ったバスである。ＮＡＮＤバスは、ＮＡＮＤインタフェースに従った信号の送受信を行う。
１．１．２ メモリコントローラの構成
引き続き図１を用いて、メモリコントローラ２００の構成の詳細について説明する。図１に示すようにメモリコントローラ２００は、ホストインタフェース回路２１０、メモリ（ＲＡＭ）２２０、プロセッサ（ＣＰＵ）２３０、バッファメモリ２４０、ＮＡＮＤインタフェース回路２５０、及びＥＣＣ（Error Checking and Correcting）回路２６０を備えている。
ホストインタフェース回路２１０は、ホストバスを介してホスト機器３００と接続され、ホスト機器３００から受信した命令及びデータを、それぞれプロセッサ２３０及びバッファメモリ２４０に転送する。またプロセッサ２３０の命令に応答して、バッファメモリ２４０内のデータをホスト機器３００へ転送する。
プロセッサ２３０は、メモリコントローラ２００全体の動作を制御する。例えばプロセッサ２３０は、ホスト機器３００から書込み命令を受信した際には、それに応答して、ＮＡＮＤインタフェース回路２５０に対して書込みコマンドを発行する。読出し動作及び消去動作の際も同様である。またプロセッサ２３０は、ウェアレベリング等、ＮＡＮＤ型フラッシュメモリ１００を管理するための様々な動作を実行する。なお、以下で説明するメモリコントローラ２００の動作はプロセッサがソフトウェア（ファームウェア）を実行することによって実現されても良いし、またはハードウェアで実現されても良い。
ＮＡＮＤインタフェース回路２５０は、ＮＡＮＤバスを介してＮＡＮＤ型フラッシュメモリ１００と接続され、ＮＡＮＤ型フラッシュメモリ１００との通信を司る。そしてＮＡＮＤインタフェース回路２５０は、プロセッサ２３０から受信した命令に基づき、種々の信号をＮＡＮＤ型フラッシュメモリ１００へ送信し、またＮＡＮＤ型フラッシュメモリ１００から受信する。
バッファメモリ２４０は、書込みデータや読出しデータを一時的に保持する。
メモリ２２０は、例えばＤＲＡＭやＳＲＡＭ等の半導体メモリであり、プロセッサ２３０の作業領域として使用される。そしてメモリ２２０は、ＮＡＮＤ型フラッシュメモリ１００を管理するためのファームウェアや、各種の管理テーブル等を保持する。
ＥＣＣ回路２６０は、ＮＡＮＤ型フラッシュメモリ１００に記憶されるデータに関する誤り検出及び誤り訂正動作を行う。すなわちＥＣＣ回路２６０は、データの書き込み時には誤り訂正符号を生成して、これを書き込みデータに付与し、データの読み出し時にはこれを復号する。
１．１．３ ＮＡＮＤ型フラッシュメモリの構成
次に、ＮＡＮＤ型フラッシュメモリ１００の構成について説明する。図１に示すようにＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、ロウデコーダ１２０、ドライバ１３０、センスアンプ１４０、コマンドレジスタ１５０、アドレスレジスタ１６０、及びシーケンサ１７０を備える。
メモリセルアレイ１１０は、ロウ及びカラムに対応付けられた複数の不揮発性のメモリセルを含む複数のブロックＢＬＫを備えている。そしてメモリセルアレイ１１０は、メモリコントローラ２００から与えられたデータを記憶する。
ロウデコーダ１２０は、ブロックＢＬＫのいずれかを選択し、更に選択したブロックＢＬＫにおけるロウ方向を選択する。
ドライバ１３０は、選択されたブロックＢＬＫに対して、ロウデコーダ１２０を介して電圧を供給する。
センスアンプ１４０は、データの読出し動作時やベリファイ動作時には、メモリセルアレイ１１０内のメモリセルトランジスタの閾値電圧をセンスし、読出しデータＤＡＴを生成するために必要な演算を行う。そして、この読出しデータＤＡＴをメモリコントローラ２００に出力する。データの書込み動作時には、メモリコントローラ２００から受信した書込みデータＤＡＴを、メモリセルアレイ１１０に転送する。
コマンドレジスタ１５０は、メモリコントローラ２００から受信したコマンドＣＭＤを保持する。アドレスレジスタ１６０は、メモリコントローラ２００から受信したアドレスＡＤＤを保持する。アドレスＡＤＤは、例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡを含む。例えば、ブロックアドレスＢＡ、ページアドレスＰＡ、及びカラムアドレスＣＡは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
シーケンサ１７０は、コマンドレジスタ１５０及びアドレスレジスタ１６０に保持された種々の情報に基づき、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
１．１．４ メモリセルアレイの構成
次に、本実施形態に係るメモリセルアレイ１１０の構成について説明する。
１．１．４．１ 回路構成
まず、メモリセルアレイ１１０の回路構成について、図２を用いて説明する。図２は、ブロックＢＬＫの等価回路図である。図２に示すように、ブロックＢＬＫは、例えば、４つのストリングユニットＳＵ（ＳＵ０、ＳＵ１、ＳＵ２、及びＳＵ３）を含む。また、ストリングユニットＳＵの各々は、例えば、２つのサブストリングユニットＳＳＵ（ＳＳＵａ及びＳＳＵｂ）を含む。サブストリングユニットＳＳＵの各々は、複数のメモリストリングＭＳを含む。以下では、サブストリングユニットＳＳＵａのメモリストリングＭＳとサブストリングユニットＳＳＵｂのメモリストリングＭＳとを区別する場合に、それぞれをメモリストリングＭＳａ及びＭＳｂと呼ぶ。また、その他の構成及び配線等についても、必要に応じて、サブストリングユニットＳＳＵａに対応するものには添え字として“ａ”を付し、サブストリングユニットＳＳＵｂに対応するものには添え字として“ｂ”を付し、互いに区別するものとする。
メモリストリングＭＳの各々は、例えば８個のメモリセルトランジスタＭＣ（ＭＣ０〜ＭＣ７）及び選択トランジスタＳＴ１、ＳＴ２を含んでいる。メモリセルトランジスタＭＣは、制御ゲートと電荷蓄積層とを備え、データを不揮発に保持する。そしてメモリセルトランジスタＭＣは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続されている。
ストリングユニットＳＵ０〜ＳＵ３の各々のサブストリングユニットＳＳＵａに含まれる選択トランジスタＳＴａ１のゲートは、それぞれセレクトゲート線ＳＧＤａ（ＳＧＤａ０〜ＳＧＤａ３）に接続される。ストリングユニットＳＵ０〜ＳＵ３の各々のサブストリングユニットＳＳＵｂに含まれる選択トランジスタＳＴｂ１のゲートは、それぞれセレクトゲート線ＳＧＤｂ（ＳＧＤｂ０〜ＳＧＤｂ３）に接続される。セレクトゲート線ＳＧＤａ０〜ＳＧＤａ３、及びＳＧＤｂ０〜ＳＧＤｂ３は、ロウデコーダ１２０によって独立に制御される。
また、同一のブロックＢＬＫ内のサブストリングユニットＳＳＵａに含まれる選択トランジスタＳＴａ２のゲートは、例えばセレクトゲート線ＳＧＳａに共通接続され、同一のブロックＢＬＫ内のサブストリングユニットＳＳＵｂに含まれる選択トランジスタＳＴｂ２のゲートは、例えばセレクトゲート線ＳＧＳｂに共通接続される。セレクトゲート線ＳＧＳａ及びＳＧＳｂは、例えば共通に接続されても良いし、独立に制御可能であっても良い。
また、同一のブロックＢＬＫ内のサブストリングユニットＳＳＵａに含まれるメモリセルトランジスタＭＣａ（ＭＣａ０〜ＭＣａ７）の制御ゲートは、それぞれワード線ＷＬａ（ＷＬａ０〜ＷＬａ７）に共通接続される。他方で、サブストリングユニットＳＳＵｂに含まれるメモリセルトランジスタＭＣｂ（ＭＣｂ０〜ＭＣｂ７）の制御ゲートは、それぞれワード線ＷＬｂ（ＷＬｂ０〜ＷＬｂ７）に共通接続される。ワード線ＷＬａ及びＷＬｂは、ロウデコーダ１２０によって独立に制御される。
ブロックＢＬＫは、例えばデータの消去単位である。すなわち、同一ブロックＢＬＫ内に含まれるメモリセルトランジスタＭＣに保持されるデータは、一括して消去される。
更に、メモリセルアレイ１１０内において同一列にあるメモリストリングＭＳの選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ１〜ＢＬｍ、但しｍは２以上の自然数）に共通接続される。すなわちビット線ＢＬは、複数のストリングユニットＳＵにわたって、メモリストリングＭＳａ及びＭＳｂの組を共通に接続する。更に、複数の選択トランジスタＳＴ２のソースは、ソース線ＣＥＬＳＲＣに共通に接続されている。
つまりサブストリングユニットＳＳＵは、各々が異なるビット線ＢＬに接続され且つ同一のセレクトゲート線ＳＧＤに接続された、複数のメモリストリングＭＳの集合体である。サブストリングユニットＳＳＵのうち、同一のワード線ＷＬに共通接続されたメモリセルトランジスタＭＣの集合体を、セルユニットＣＵとも呼ぶ。またブロックＢＬＫは、互いに複数のワード線ＷＬを共有する複数のサブストリングユニットＳＳＵの集合体である。更に、メモリセルアレイ１１０は、互いに複数のビット線ＢＬを共有する複数のブロックＢＬＫの集合体である。
メモリセルアレイ１１０内において、上記セレクトゲート線ＳＧＳ、ワード線ＷＬ、及びセレクトゲート線ＳＧＤが半導体基板上方に順次積層されることで、メモリセルトランジスタＭＣ並びに選択トランジスタＳＴ１及びＳＴ２が三次元に積層されている。
１．１．４．２ 平面レイアウト
次に、メモリセルアレイ１１０の平面レイアウトの一例について、図３及び図４を用いて説明する。図３の例は、４つのストリングユニットＳＵ０〜ＳＵ３を含むブロックＢＬＫ０のセレクトゲート線ＳＧＤ（ＳＧＤａ０〜ＳＧＤａ３及びＳＧＤｂ０〜ＳＧＤｂ３）の平面レイアウトを示しており、図４の例は、ブロックＢＬＫ０のワード線ＷＬａ及びＷＬｂの平面レイアウトを示している。図３及び図４の例では、説明の便宜上、絶縁膜が省略されている。
なお、以下の説明では、半導体基板に沿う平面をＸＹ平面と呼び、ＸＹ平面内においてＸ軸及びＹ軸が互いに交差するものとする。セレクトゲート線ＳＧＤはＸ軸に沿って延伸し、ビット線ＢＬはＹ軸に沿って延伸する。また、ＸＹ平面に垂直な軸をＺ軸と呼び、半導体基板に各種材料が積層される方向を上方向又は積層方向と呼ぶ。例えば、Ｘ軸とＹ軸とは直交しており、ＸＹＺ系は右手系によって表される。
図３に示すように、Ｘ軸に沿って延伸する１２本の導電体層２４ａ＿１、２４ｂ＿１、２４ａ＿２、２４ａ＿３、２４ｂ＿２、２４ａ＿４、２４ａ＿５、２４ｂ＿３、２４ａ＿６、２４ａ＿７、２４ｂ＿４、及び２４ａ＿８が、Ｙ軸に沿って順に配列されている。導電体層２４ａ及び２４ｂはそれぞれ、セレクトゲート線ＳＧＤａ及びＳＧＤｂとして機能する。図３の例では、ブロックＢＬＫ内において、２つの導電体層２４ａ＿１及び２４ａ＿２は、セレクトゲート線ＳＧＤａ０として機能し、ロウデコーダ１２０に共通に接続される。導電体層２４ａ＿３及び２４ａ＿４は、セレクトゲート線ＳＧＤａ１として機能し、ロウデコーダ１２０に共通に接続される。導電体層２４ａ＿５及び２４ａ＿６は、セレクトゲート線ＳＧＤａ２として機能し、ロウデコーダ１２０に共通に接続される。導電体層２４ａ＿７及び２４ａ＿８は、セレクトゲート線ＳＧＤａ３として機能し、ロウデコーダ１２０に共通に接続される。また、導電体層２４ｂ＿１〜２４ｂ＿４はそれぞれ、セレクトゲート線ＳＧＤｂ０〜ＳＧＤｂ３として機能し、各々がロウデコーダ１２０に個別に接続される。以下、導電体層２４ａ（２４ａ＿１〜２４ａ＿８）、及び２４ｂ（２４ｂ＿１〜２４ｂ＿４）のそれぞれを限定しない場合は、導電体層２４とも表記する。
ブロックＢＬＫ内においてＹ軸に沿って隣り合う１２本の導電体層２４は、図示せぬ絶縁膜によって互いに分離されている。導電体層２４ａと導電体層２４ｂとの間に設けられている絶縁体層の領域を、メモリトレンチＭＴと表記する。より具体的には、導電体層２４ａ＿１と２４ｂ＿１との間、導電体層２４ｂ＿１と２４ａ＿２との間、導電体層２４ａ＿３と２４ｂ＿２との間、導電体層２４ｂ＿２と２４ａ＿４との間、導電体層２４ａ＿５と２４ｂ＿３との間、導電体層２４ｂ＿３と２４ａ＿６との間、導電体層２４ａ＿７と２４ｂ＿４との間、及び導電体層２４ｂ＿４と２４ａ＿８との間に、メモリトレンチＭＴが設けられている。メモリトレンチＭＴは、セレクトゲート線ＳＧＤと同様に、セレクトゲート線ＳＧＤの下方に設けられている図示せぬ複数のワード線ＷＬ及びセレクトゲート線ＳＧＳについてもＹ軸に沿って分離するように設けられている。
また、２つの導電体層２４ａの間にＸ軸に沿って延伸して設けられている絶縁体層の領域を、スリットＳＬＴと表記する。より具体的には、導電体層２４ａ＿２と２４ａ＿３との間、導電体層２４ａ＿４と２４ａ＿５との間、及び導電体層２４ａ＿６と２４ａ＿７との間に、スリットＳＬＴが設けられている。スリットＳＬＴは、セレクトゲート線ＳＧＤをＹ軸に沿って分離し、下方に設けられているワード線ＷＬ及びセレクトゲート線ＳＧＳを分離しない。
メモリトレンチＭＴが設けられている導電体層２４ａと２４ｂとの間には、各々がＺ軸に沿って延伸する複数のメモリピラーＭＰが例えば千鳥配列となるように配置されている。１つのメモリピラーＭＰが１つのメモリストリングＭＳａ及び１つのメモリストリングＭＳｂの組に対応する。
例えば、セレクトゲート線ＳＧＤａ０（導電体層２４ａ＿１）とセレクトゲート線ＳＧＤｂ０（導電体層２４ｂ＿１）との間に設けられたメモリピラーＭＰにおいて、セレクトゲート線ＳＧＤａ０の一部とセレクトゲート線ＳＧＤａ０に接するメモリピラーＭＰの一部とを含む領域が、ストリングユニットＳＵ０内のサブストリングユニットＳＳＵａの選択トランジスタＳＴａ１として機能する。同様に、セレクトゲート線ＳＧＤｂ０の一部とセレクトゲート線ＳＧＤｂ０に接するメモリピラーＭＰの一部とを含む領域がストリングユニットＳＵ０内の選択トランジスタＳＴｂ１として機能する。
次に、ワード線ＷＬａ０及びＷＬｂ０の平面レイアウトについて説明する。ワード線ＷＬａ０及びＷＬｂ０は、Ｚ軸に沿って、セレクトゲート線ＳＧＤの下方に設けられている。
図４に示すように、ワード線ＷＬａとして機能する導電体層２３ａと、ワード線ＷＬｂとして機能する導電体層２３ｂは、各々がロウデコーダ１２０に個別に接続される。導電体層２３ａは、Ｙ軸に沿って延伸する導電体層２３ａ＿０と、Ｘ軸に沿って延伸する５本の導電体層２３ａ＿１〜２３ａ＿５とを含む。導電体層２３ｂは、Ｙ軸に沿って延伸する導電体層２３ｂ＿０と、Ｘ軸に沿って延伸する４本の導電体層２３ｂ＿１〜２３ｂ＿４とを含む。以下、導電体層２３ａ及び２３ｂのそれぞれを限定しない場合は、導電体層２３と表記する。
導電体層２３ａ＿０と導電体層２３ｂ＿０との間の領域において、Ｙ軸に沿って、導電体層２３ａ＿１、２３ｂ＿１、２３ａ＿２、２３ｂ＿２、２３ａ＿３、２３ｂ＿３、２３ａ＿４、２３ｂ＿４、及び２３ａ＿５が順に配置されている。導電体層２３ａ＿１〜２３ａ＿５の各々の第１端は導電体層２３ａ＿０に接続され、導電体層２３ｂ＿１〜２３ｂ＿４の各々の第１端は導電体層２３ｂ＿０に接続されている。また、導電体層２３ａ＿１〜２３ａ＿５の各々の第２端は導電体層２３ｂ＿０から図示しない絶縁膜によって分離されており、導電体層２３ｂ＿１〜２３ｂ＿４の各々の第２端は導電体層２３ａ＿０から図示しない絶縁膜によって分離されている。
導電体層２３ａ＿１は、導電体層２４ａ＿１の下方に配置されている。導電体層２３ｂ＿１は、導電体層２４ｂ＿１の下方に配置されている。導電体層２３ａ＿２は、導電体層２４ａ＿２及び導電体層２４ａ＿３の下方に配置されている。導電体層２３ｂ＿２は、導電体層２４ｂ＿２の下方に配置されている。導電体層２３ａ＿３は、導電体層２４ａ＿４及び導電体層２４ａ＿５の下方に配置されている。導電体層２３ｂ＿３は、導電体層２４ｂ＿３の下方に配置されている。導電体層２３ａ＿４は、導電体層２４ａ＿６及び導電体層２４ａ＿７の下方に配置されている。導電体層２３ｂ＿４は、導電体層２４ｂ＿４の下方に配置されている。導電体層２３ａ＿５は、導電体層２４ａ＿８の下方に配置されている。
上述の通り、ワード線ＷＬａ及びワード線ＷＬｂのＹ軸に沿って互いに隣り合う部分は、メモリトレンチＭＴによって互いに分離されている。また、ワード線ＷＬａとワード線ＷＬｂとの間には、図３で説明した複数のメモリピラーＭＰが配置されている。
ワード線ＷＬａとワード線ＷＬｂとの間に設けられたメモリピラーＭＰにおいて、ワード線ＷＬａの一部と当該ワード線ＷＬａに接するメモリピラーＭＰの一部とを含む領域がメモリセルトランジスタＭＣａ０、すなわち１つのメモリセルとして機能する。同様に、上述のメモリピラーＭＰに対応するワード線ＷＬｂの一部と当該ワード線ＷＬｂに接するメモリピラーＭＰの一部とを含む領域がメモリセルトランジスタＭＣｂとして機能する。そして、１つのメモリピラーＭＰに対応する２つのメモリセルトランジスタＭＣが、同じレイヤ（層）に設けられている。
１．１．４．３ 断面構造
次に、メモリセルアレイ１１０の断面構成について、図５及び図６を用いて説明する。図５の例は、図３及び図４のＶ−Ｖ線に沿ったメモリセルアレイ１１０の断面図である。図６の例は、図５のＶＩ−ＶＩ線に沿った断面図である。なお、図５では、説明の便宜上、積層絶縁膜が適宜省略されている。
まず、図５を参照して、メモリピラーＭＰのＸＹ平面に沿う断面の構成について説明する。図５では、Ｙ軸に沿って並び、各々がそれぞれストリングユニットＳＵ０及びＳＵ１に含まれる２つのメモリピラーＭＰと、当該２つのメモリピラーＭＰ間に設けられるメモリトレンチＭＴ及びスリットＳＬＴと、を含む構成が図示される。
図５に示すように、半導体基板２０の上方には、ソース線ＣＥＬＳＲＣとして機能する導電体層２１が設けられる。導電体層２１は導電材料により構成され、例えば不純物を添加されたｎ型半導体、または金属材料が用いられる。また、例えば導電体層２１は、半導体層と金属層との積層構造であってもよい。なお、半導体基板２０と導電体層２１との間には、ロウデコーダ１２０及びセンスアンプ１４０等の回路が設けられていてもよい。
導電体層２１の上方には、互いがＺ軸に沿って離間するように、複数の図示しない絶縁体層を介在させてセレクトゲート線ＳＧＳとして機能する導電体層２２、ワード線ＷＬ０〜ＷＬ７として機能する８層の導電体層２３、及びセレクトゲート線ＳＧＤとして機能する導電体層２４が順次積層されている。
導電体層２２〜２４は導電材料により構成され、例えば不純物を添加されたｎ型半導体またはｐ型半導体、あるいは金属材料が用いられる。例えば、導電体層２２〜２４として、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられる。窒化チタン（ＴｉＮ）は、例えばＣＶＤ（chemical vapor deposition）によりタングステン（Ｗ）を成膜する際、タングステン（Ｗ）と酸化シリコン（ＳｉＯ２）との反応を防止するためのバリア層、あるいはタングステン（Ｗ）の密着性を向上させるための密着層として機能を有する。
導電体層２４の上方に、絶縁体層（図示せず）を介して導電体層２５が設けられる。導電体層２５は、Ｙ軸に沿って延伸し、Ｘ軸に沿って複数本がライン状に配置され、それぞれがビット線ＢＬとして使用される。導電体層２５は、例えば銅（Ｃｕ）を含む。
絶縁体層４１は、ストリングユニットＳＵ内においてＸ軸に沿って延伸し、導電体層２２〜２４を貫通して底面が導電体層２１に接するように設けられる。すなわち、絶縁体層４１は、導電体層２２〜２４を導電体層２２ａ〜２４ａと、導電体層２２ｂ〜２４ｂとに分離するメモリトレンチＭＴとして機能する。絶縁体層４１は、例えば、酸化シリコン（ＳｉＯ２）を含む。
なお、図５では図示されていないが、メモリトレンチＭＴは、メモリピラーＭＰによって分断されている。すなわち、図５において図示される絶縁体層４１は、Ｘ軸に沿って紙面手前方向又は奥行き方向の位置において、図示しないメモリピラーＭＰによって分断される。また、図５において図示されるストリングユニットＳＵ０内のメモリピラーＭＰ及びストリングユニットＳＵ１内のメモリピラーＭＰの各々の位置において、図示しないメモリトレンチＭＴが設けられる。ストリングユニットＳＵ０内の図示しないメモリトレンチＭＴは、導電体層２２〜２４を、導電体層２２ａ、２３ａ、及び２４ａ＿１と、導電体層２２ｂ、２３ｂ、及び２４ｂ＿１とに分離する。ストリングユニットＳＵ１内の図示しないメモリトレンチＭＴは、導電体層２２〜２４を、導電体層２２ａ、２３ａ、並びに２４ａ＿２及び２４ａ＿３と、導電体層２２ｂ、２３ｂ、及び２４ｂ＿２とに分離する。
絶縁体層４２は、隣り合う２つのストリングユニットＳＵの間においてＸ軸に沿って延伸し、導電体層２４を貫通して底面が最上層の導電体層２３の上方に位置するように設けられる。すなわち、図５の例では、絶縁体層４２は、ストリングユニットＳＵ１内の導電体層２４ａ＿２及び２４ａ＿３を、導電体層２４ａ＿２と、導電体層２４ａ＿３とに分離するスリットＳＬＴとして機能する。絶縁体層４２は、例えば、酸化シリコン（ＳｉＯ２）を含む。
メモリピラーＭＰは、Ｚ軸に沿って延伸して設けられ、導電体層２２〜２４を貫通して、底面が導電体層２１に達する。また、メモリピラーＭＰは、コア層３０、半導体層３１、トンネル絶縁膜３２、電荷蓄積層３３ａ及び３３ｂ、ブロック絶縁膜３４ａ及び３４ｂ、並びにキャップ層３５を含む。
コア層３０は、Ｚ軸に沿って延伸して設けられる。コア層３０の上端は、導電体層２４よりも上方の層に含まれ、コア層３０の下端は、例えば、導電体層２１が設けられた層内に含まれる。コア層３０は、例えば、酸化シリコン（ＳｉＯ２）を含む。
半導体層３１は、コア層３０の底面及び側面を覆う。半導体層３１の上端は、コア層３０の上端よりも上層に含まれ、半導体層３１の下端は、導電体層２１に接触する。半導体層３１は、例えば、ポリシリコンを含む。
トンネル絶縁膜３２は、導電体層２１と半導体層３１とが接触している部分を除いて、半導体層３１の側面及び底面を覆う。トンネル絶縁膜３２は、例えば、酸化シリコン（ＳｉＯ２）を含む。
導電体層２２ａ〜２４ａが設けられるレイヤの各々において、電荷蓄積層３３ａが、トンネル絶縁膜３２とブロック絶縁膜３４ａとの間に設けられる。ブロック絶縁膜３４ａは、電荷蓄積層３３ａの各々と導電体層２２ａ〜２４ａとの間に、Ｚ軸に沿って連続膜として設けられる。ブロック絶縁膜３４ａは、例えば、トンネル絶縁膜３２と電荷蓄積層３３ａの各々とが接触する部分を除いて、同一のメモリピラーＭＰ内の全ての電荷蓄積層３３ａを覆う。
導電体層２２ｂ〜２４ｂが設けられるレイヤの各々において、電荷蓄積層３３ｂが、トンネル絶縁膜３２とブロック絶縁膜３４ｂとの間に設けられる。ブロック絶縁膜３４ｂは、電荷蓄積層３３ｂの各々と導電体層２２ｂ〜２４ｂとの間に、Ｚ軸に沿って連続膜として設けられる。ブロック絶縁膜３４ｂは、例えば、トンネル絶縁膜３２と電荷蓄積層３３ｂの各々とが接触する部分を除いて、同一のメモリピラーＭＰ内の全ての電荷蓄積層３３ｂを覆う。
電荷蓄積層３３ａ及び３３ｂは、例えば、ポリシリコン又は金属材料を含む。ブロック絶縁膜３４ａ及び３４ｂは、例えば、酸化シリコン（ＳｉＯ２）を含む。電荷蓄積層３３ａとブロック絶縁膜３４ａとの間、及び電荷蓄積層３３ｂとブロック絶縁膜３４ｂとの間には、高誘電率（Ｈｉｇｈ−ｋ）材料が更に設けられてもよい。高誘電率材料は、例えば、ハフニウムシリケート（ＨｆＳｉＯ）を含み、ブロック絶縁膜３４ａ及び３４ｂの特性を向上させる機能を有する。
キャップ層３５は、コア層３０の上面を覆い、コア層３０の上方の半導体層３１の内壁部分に接触する。キャップ層３５は、例えば、ポリシリコンを含む。
メモリピラーＭＰの半導体層３１及びキャップ層３５の上面には、柱状のコンタクトＣＰとして機能する導電体層３６が設けられる。導電体層３６の各々の上面は、対応する１つの導電体層２５が接触し、電気的に接続される。図５の断面図では、ストリングユニットＳＵ０及びＳＵ１において、同一のビット線ＢＬに対応する２つのメモリピラーＭＰが図示されているため、当該２つのメモリピラーＭＰは、同一の導電体層２５に接続されている。
次に、図６を参照して、メモリピラーＭＰのＸＹ平面に沿う断面の構成について説明する。図６では、ワード線ＷＬａ及びＷＬｂ、並びにメモリトレンチＭＴと、当該ワード線ＷＬａ及びＷＬｂ、並びにメモリトレンチＭＴの内部に形成されるメモリピラーＭＰと、が示される。
図６に示すように、メモリピラーＭＰは、ＸＹ平面において、絶縁体層４１、及び当該絶縁体層４１をＹ軸に沿って挟む２つの導電体層２３ａ及び２３ｂ内に設けられる。具体的には、例えば、メモリピラーＭＰは、ＸＹ平面において、絶縁体層４１を分断しつつ導電体層２３ａ及び２３ｂの各々に接触する、略矩形の形状を有する。
コア層３０は、メモリピラーＭＰの中央部に設けられ、半導体層３１は、コア層３０の側面を囲む。トンネル絶縁膜３２は、半導体層３１の側面を囲む。トンネル絶縁膜３２の側面のうちＸ軸に沿って並ぶ２つの側面は、絶縁体層４１と接触する。
電荷蓄積層３３ａは、トンネル絶縁膜３２のＹ軸に沿って並ぶ２つの側面のうち、導電体層２３ａ側の側面上に設けられる。ブロック絶縁膜３４ａは、電荷蓄積層３３ａと導電体層２３ａとの間に設けられる。
電荷蓄積層３３ｂは、トンネル絶縁膜３２のＹ軸に沿って並ぶ２つの側面のうち、導電体層２３ｂ側の側面上に設けられる。ブロック絶縁膜３４ｂは、電荷蓄積層３３ｂと導電体層２３ｂとの間に設けられる。
以上で説明したメモリピラーＭＰの構造では、メモリピラーＭＰと導電体層２２ａとが交差する部分が、選択トランジスタＳＴａ２として機能し、メモリピラーＭＰと導電体層２２ｂとが交差する部分が、選択トランジスタＳＴｂ２として機能する。メモリピラーＭＰと導電体層２３ａとが交差する部分が、メモリセルトランジスタＭＣａとして機能し、メモリピラーＭＰと導電体層２３ｂとが交差する部分が、メモリセルトランジスタＭＣｂとして機能する。メモリピラーＭＰと導電体層２４ａとが交差する部分が、選択トランジスタＳＴａ１として機能し、メモリピラーＭＰと導電体層２４ｂとが交差する部分が、選択トランジスタＳＴｂ１として機能する。
つまり、半導体層３１は、選択トランジスタＳＴａ１及びＳＴｂ１、メモリセルトランジスタＭＣａ及びＭＣｂ、並びに選択トランジスタＳＴａ２及びＳＴｂ２、のそれぞれのチャネル及びウェル領域として使用される。電荷蓄積層３３ａは、メモリセルトランジスタＭＣａ並びに選択トランジスタＳＴａ１及びＳＴａ２のフローティングゲートとして使用され、電荷蓄積層３３ｂは、メモリセルトランジスタＭＣｂ並びに選択トランジスタＳＴｂ１及びＳＴｂ２のフローティングゲートとして使用される。これにより、メモリピラーＭＰの各々は、例えば２つのメモリストリングＭＳａ及びＭＳｂの組として機能する。
なお、以上で説明したメモリセルアレイ１１０の構造はあくまで一例であり、メモリセルアレイ１１０はその他の構造を有していても良い。例えば、導電体層２３の個数は、任意の本数に設計可能なワード線ＷＬの本数に基づく。セレクトゲート線ＳＧＤは、任意の層数に設計可能である。セレクトゲート線ＳＧＳには、複数層に設けられた複数の導電体層２２が割り当てられても良い。セレクトゲート線ＳＧＳが複数層に設けられる場合に、導電体層２２と異なる導電体が使用されても良い。最下層のワード線ＷＬとセレクトゲート線ＳＧＳとの間、及び最上層のワード線ＷＬとセレクトゲート線ＳＧＤとの間には、ダミーワード線（図示せず）として機能する任意の本数の導電体層が設けられてもよい。メモリピラーＭＰと導電体層２５との間は、２つ以上のコンタクトを介して電気的に接続されても良いし、その他の配線を介して電気的に接続されても良い。スリットＳＬＴ及びメモリトレンチＭＴ内は、複数種類の絶縁体により構成されても良い。
１．１．５ メモリセルトランジスタの閾値電圧分布
次に、メモリセルアレイ１１０内のメモリセルトランジスタＭＣの閾値電圧分布について説明する。
本実施形態では、１つのメモリセルトランジスタＭＣが例えば３ビットデータを保持可能である。この３ビットデータを、下位ビットからそれぞれ下位(Lower)ビット、中位(Middle)ビット、及び上位(Upper)ビットと呼ぶことにする。そして、同一のセルユニットＣＵに属するメモリセルの保持する下位ビットの集合を下位ページと呼び、中位ビットの集合を中位ページと呼び、上位ビットの集合を上位ページと呼ぶ。つまり、１つのサブストリングユニットＳＳＵ内における１本のワード線ＷＬ（１つのセルユニットＣＵ）には３ページが割当てられ、８本のワード線ＷＬを含むサブストリングユニットＳＳＵは２４ページ分の容量を有することになる。あるいは言い換えるならば、「ページ」とは、セルユニットＣＵに形成されるメモリ空間の一部、と定義することも出来る。データの書き込み及び読出しは、このページ毎又はセルユニットＣＵ毎に行っても良い。一方、上述の通り、データの消去は、ブロックＢＬＫ単位に行われる。
図７は、書込み動作後、及び消去動作後におけるメモリセルアレイ１１０内の各メモリセルトランジスタＭＣの閾値電圧分布について示したダイアグラムである。
まず、書込み動作後の閾値電圧分布について説明する。
上述の通り、メモリセルトランジスタＭＣは、３ビットデータを保持可能である。すなわち、メモリセルトランジスタＭＣは、書込み動作によって、閾値電圧に応じて８個の状態を取ることが出来る。この８個の状態を、閾値電圧の低いものから順に、“Ｅｒ１”状態、“Ａ”状態、“Ｂ”状態、“Ｃ”状態、…、“Ｇ”状態と呼ぶことにする。
“Ｅｒ１”状態のメモリセルトランジスタＭＣの閾値電圧は、電圧Ｖｎｎ以上であり且つ電圧ＶＡ（＞Ｖｎｎ）未満であり、データの消去状態に相当する。電圧Ｖｎｎは、例えば、負電圧（＜０Ｖ）であり、ＮＡＮＤ型フラッシュメモリ１００内で生成可能な最低の電圧である。電圧ＶＡは、例えば、０Ｖ以上の電圧である。
“Ａ”状態のメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＡ以上であり且つ電圧ＶＢ（＞ＶＡ）未満である。“Ｂ”状態のメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＢ以上であり且つ電圧ＶＣ（＞ＶＢ）未満である。“Ｃ”状態のメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＣ以上であり且つ電圧ＶＤ（＞ＶＣ）未満である。“Ｄ”状態のメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＤ以上であり且つ電圧ＶＥ（＞ＶＤ）未満である。“Ｅ”状態のメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＥ以上であり且つ電圧ＶＦ（＞ＶＥ）未満である。“Ｆ”状態のメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＦ以上であり且つ電圧ＶＧ（＞ＶＦ）未満である。“Ｇ”状態のメモリセルトランジスタＭＣの閾値電圧は、電圧ＶＧ以上であり且つ電圧ＶＲＥＡＤ（＞ＶＧ）未満且つ電圧ＶＰＡＳＳ（＞ＶＧ）未満である。このように分布する８個の状態のうちで、“Ｇ”状態が、閾値電圧の最も高い状態である。電圧ＶＡ〜ＶＧは、総称して「読出し電圧ＶＣＧＲ」又は単に「読出し電圧」とも言う。
電圧ＶＲＥＡＤは、例えば、読出し動作時において読出し対象でないワード線ＷＬに印加される電圧であり、電圧ＶＰＡＳＳは、書込み動作時において書込み対象でないワード線ＷＬに印加される電圧である。電圧ＶＲＥＡＤ及びＶＰＡＳＳはいずれも、保持データにかかわらずメモリセルトランジスタＭＣをオンさせる電圧であり、読出し電圧ＶＣＧＲより高い。電圧ＶＰＧＭは、書込み動作時において書込み対象のワード線ＷＬに印加される電圧であり、保持データにかかわらずメモリセルトランジスタＭＣをオンさせつつ、電荷蓄積層３３に電荷を注入して閾値電圧を上昇させることができる電圧である。つまり、電圧ＶＰＧＭは、電圧ＶＰＡＳＳより高い。
書込み動作では、電圧ＶＰＧＭによる閾値電圧の上昇により、メモリセルトランジスタＭＣの属する予定の状態まで遷移したか否かが、ベリファイ動作によって判定される。すなわち、ベリファイ動作においては、メモリセルトランジスタＭＣの属する状態が状態“Ｅｒ１”状態より閾値電圧が高い状態に遷移したか否かが、電圧ＶｐｖｆｙＡ（＞ＶＡ）によって判定される。同様に、状態“Ａ”〜“Ｆ”状態より閾値電圧が高い状態に遷移したか否かがそれぞれ、電圧ＶｐｖｆｙＢ（＞ＶＢ）、ＶｐｖｆｙＣ（＞ＶＣ）、ＶｐｖｆｙＤ（＞ＶＤ）、ＶｐｖｆｙＥ（＞ＶＥ）、ＶｐｖｆｙＦ（＞ＶＦ）、及びＶｐｖｆｙＧ（＞ＶＧ）によって判定される。電圧ＶｐｖｆｙＡ〜ＶｐｖｆｙＧは、総称して「ベリファイ電圧Ｖｐｖｆｙ」又は単に「ベリファイ電圧」とも言う。
なお、上記閾値電圧分布は、前述の下位ビット、中位ビット、及び上位ビットからなる３ビット（３ページ）データを書き込むことで実現される。すなわち、上記“Ｅｒ１”状態から“Ｇ”状態と、下位ビット、中位ビット、及び上位ビットとの関係は、次の通りである。
“Ｅｒ１”状態：“１１１”（“上位／中位／下位”の順で表記）
“Ａ”状態：“１１０”
“Ｂ”状態：“１００”
“Ｃ”状態：“０００”
“Ｄ”状態：“０１０”
“Ｅ”状態：“０１１”
“Ｆ”状態：“００１”
“Ｇ”状態：“１０１”
このように、閾値電圧分布において隣り合う２つの状態に対応するデータ間では、３ビットのうちの１ビットのみが変化する。
下位ビットを読み出す際には、下位ビットの値（“０”ｏｒ“１”）が変化する境界に相当する電圧を用いれば良く、このことは中位ビット及び上位ビットでも同様である。
すなわち、下位ページ読出しは、“Ｅｒ”状態と“Ａ”状態とを区別する電圧ＶＡ、及び“Ｄ”状態と“Ｅ”状態とを区別する電圧ＶＥを読出し電圧として用いる。中位ページ読出しは、“Ａ”状態と“Ｂ”状態とを区別する電圧ＶＢ、“Ｃ”状態と“Ｄ”状態とを区別する電圧ＶＤ、及び“Ｅ”状態と“Ｆ”状態とを区別する電圧ＶＦを読出し電圧として用いる。上位ページ読出しは、“Ｂ”状態と“Ｃ”状態とを区別する電圧ＶＣ、及び“Ｆ”状態と“Ｇ”状態とを区別する電圧ＶＧを読出し電圧として用いる。
次に、書込み動作が実行されたメモリセルトランジスタＭＣに対して消去動作が実行された直後の閾値電圧分布について説明する。
消去動作が実行されると、消去対象の全てのメモリセルトランジスタＭＣは、“Ｅｒ２”状態に遷移する。“Ｅｒ２”状態のメモリセルトランジスタＭＣの閾値電圧は、電圧Ｖｅｒｖｆｙ未満であり且つ電圧Ｖｅｒｍｉｎ以上である。電圧Ｖｅｒｖｆｙは、電圧ＶＡ以下であり且つ電圧Ｖｎｎより高い電圧（例えば、０Ｖ）である。電圧Ｖｅｒｍｉｎは、消去動作によってメモリセルトランジスタＭＣが取り得る最低の閾値電圧であり、電圧Ｖｎｎより低い電圧である。すなわち、“Ｅｒ１”状態と“Ｅｒ２”状態とは、電圧Ｖｎｎ未満の閾値電圧を有するメモリセルトランジスタＭＣを“Ｅｒ２”状態が含む一方“Ｅｒ１”状態が含まない点、及び電圧Ｖｅｒｖｆｙ以上の閾値電圧を有するメモリセルトランジスタＭＣを“Ｅｒ１”状態が含む一方“Ｅｒ２”状態が含まない点、において互いに異なる。
上述の通り、“Ｅｒ２”状態に属するメモリセルトランジスタＭＣは、閾値電圧が電圧Ｖｅｒｖｆｙ（≦ＶＡ）以下に制御されるため、“Ａ”状態〜“Ｇ”状態のいずれの状態にも属さない一方で、電圧Ｖｎｎよりも低い閾値電圧を有し得る。このため、“Ｅｒ２”状態に属するメモリセルトランジスタＭＣは、ＮＡＮＤ型フラッシュメモリ１００内で生成可能な電圧のうち最低電圧をワード線ＷＬに印加した場合でも、オン状態となり得る。
以下では、閾値電圧が電圧Ｖｎｎより低いメモリセルトランジスタＭＣを、「過消去セル」と呼ぶ。過消去セルは、ワード線ＷＬに電圧を印加することによってオフ状態に制御することができないため、誤書込み及び誤読出しの原因となり得る。このため、過消去セル用書込み動作を実行することによって、過消去セル数を少なく抑えることが望ましい。以下の説明では、過消去セルの数を低減するために実行される書込み動作を、通常の書込み動作と区別して「過消去セル用書込み動作」と呼ぶ。
１．２ 動作
続いて、本実施形態に係るメモリシステムの動作について説明する。
１．２．１ 過消去セル用書込み動作を含む一連の動作の概要
図８は、過消去セル用書込み動作を含む、消去動作から通常の書込み動作までの一連の動作を説明するためのフローチャートである。
図８に示すように、ステップＳＴ１０において、ＮＡＮＤ型フラッシュメモリ１００は、メモリコントローラ２００からの指示に基づき、消去動作を実行する。これにより、消去対象のブロックＢＬＫ内の全てのメモリセルトランジスタＭＣは、“Ｅｒ１”状態〜“Ｇ”状態のいずれかから、“Ｅｒ２”状態へと遷移する。
ステップＳＴ２０〜ステップＳＴ７０において、ＮＡＮＤ型フラッシュメモリ１００は、過消去セル用書込み動作を実行する。過消去セル用書込み動作は、過消去セル用ベリファイ動作と、過消去セル用プログラム動作と、を含む。過消去セル用ベリファイ動作及び過消去セル用プログラム動作の組は、所定の回数以内で繰り返し実行される。
より具体的には、ステップＳＴ２０において、シーケンサ１７０は、過消去セル用書込み動作のループ数ｎを“０”に設定する（０≦ｎ≦Ｎ、Ｎは任意の自然数）。
ステップＳＴ３０において、シーケンサ１７０は、メモリセルアレイ１１０、ロウデコーダ１２０、及びセンスアンプ１４０等を制御して過消去セル用ベリファイ動作を実行し、過消去セル数を取得する。なお、過消去セル用ベリファイ動作の詳細については後述する。
ステップＳＴ４０において、シーケンサ１７０は、ステップＳＴ３０において取得した過消去セル数が閾値未満であるか否かを判定する。過消去セル数が閾値未満である場合（ステップＳＴ４０；ｙｅｓ）、処理はステップＳＴ８０に進む。過消去セル数が閾値以上である場合（ステップＳＴ４０；ｎｏ）、処理はステップＳＴ５０に進む。
ステップＳＴ５０において、シーケンサ１７０は、過消去セル用書込み動作のループ数ｎが上限値Ｎを超えたか否かを判定する。ループ数ｎが上限値Ｎを超えている場合（ステップＳＴ５０；ｙｅｓ）、処理はステップＳＴ９０に進む。ステップＳＴ９０では、シーケンサ１７０は、過消去セル用書込み処理にフェイルしたと判定し、図示しない例外処理に移行する。ループ数ｎが上限値Ｎを超えていない場合（ステップＳＴ５０；ｎｏ）、処理はステップＳＴ６０に進む。なお、過消去セル用書込み動作におけるループ数ｎの上限値Ｎは、通常の書込み動作におけるループ数ｎの上限値と異なる値（例えば、通常の書込み動作におけるループ数ｎの上限値より小さい値）が設定される。
ステップＳＴ６０において、シーケンサ１７０は、メモリセルアレイ１１０、ロウデコーダ１２０、及びセンスアンプ１４０等を制御して過消去セル用プログラム動作を実行し、少なくとも過消去セルを含む複数のメモリセルトランジスタＭＣの閾値電圧を上昇させる。なお、過消去セル用プログラム動作の詳細については後述する。
ステップＳＴ７０において、シーケンサ１７０は、ループ数ｎをインクリメントし、処理はステップＳＴ３０に戻る。すなわち、過消去セル数が閾値未満となるか、過消去セル用書込み動作にフェイルしたと判定されるまで、過消去セル用ベリファイ動作及び過消去セル用プログラム動作の組が繰り返し実行される。これにより、過消去セル用書込み動作対象の複数のメモリセルトランジスタＭＣは、“Ｅｒ２”状態から“Ｅｒ１”状態へと遷移する。
ステップＳＴ８０において、ＮＡＮＤ型フラッシュメモリ１００は、メモリコントローラ２００からの指示に基づき、過消去セル用書込み動作が実行された複数のメモリセルトランジスタＭＣの少なくとも一部に対して、通常の書込み動作を実行する。これにより、通常の書込み動作対象の複数のメモリセルトランジスタＭＣは、“Ｅｒ１”状態から“Ｅｒ１”〜“Ｇ”状態のいずれかへと遷移する。
以上により、過消去セル用書込み動作を含む、消去動作から通常の書込み動作までの一連の動作が終了する。
１．２．２ 消去動作及び通常の書込み動作
次に、消去動作及び通常の書込み動作について、図９〜図１１を用いて説明する。
図９は、消去動作においてメモリストリングＭＳａ及びＭＳｂに接続される各種配線に印加される電圧を説明するための模式図である。
図９に示すように、消去動作では、ロウデコーダ１２０は、ワード線ＷＬａ０〜ＷＬａ７及びＷＬｂ０〜ＷＬｂ７に電圧ＶＩＳＯ（例えば０Ｖ）を印加し、更に図示せぬウェルドライバがメモリピラーＭＰのウェル領域である半導体層３１に消去電圧ＶＥＲＡ（ＶＥＲＡ＞ＶＩＳＯ）を印加する。すると、メモリセルトランジスタＭＣの電荷蓄積層３３から電子が半導体層３１に引き抜かれ、メモリセルトランジスタＭＣの閾値電圧が低下する。この動作が、ブロックＢＬＫ内の全てのストリングユニットＳＵ０〜ＳＵ３に対して同時に実行される。なお、セレクトゲート線ＳＧＤ及びＳＧＳは、電気的にフローティングの状態とされてもよいし、又はロウデコーダ１２０によって電圧ＶＥＲＡが印加されてもよい。
図１０及び図１１はそれぞれ、通常の書込み動作で実行されるプログラム動作及びベリファイ動作において、メモリストリングＭＳａ及びＭＳｂに接続される各種配線に印加される電圧を説明するための模式図である。図１０及び図１１では、メモリストリングＭＳａのメモリセルトランジスタＭＣａ３が書込み動作対象として選択される場合が示される。
図１０に示すように、通常の書込み動作のｎ回目のループにおけるプログラム動作では、ロウデコーダ１２０は、ワード線ＷＬａ３に対して電圧ＶＰＧＭ（＝ＶＰＧＭ０＋ｎΔＶＰＧＭ）を印加し、その他のワード線ＷＬａ０〜ＷＬａ２及びＷＬａ４〜ＷＬａ７、並びにＷＬｂ０〜ＷＬｂ７に対して電圧ＶＰＡＳＳを印加する。これにより、メモリピラーＭＰ内の全てのメモリセルトランジスタＭＣをオン状態にして、書込み動作対象のメモリセルトランジスタＭＣａ３の閾値電圧だけを上昇させつつ、その他のメモリセルトランジスタＭＣの閾値電圧の上昇を抑制することができる。
図１１に示すように、通常の書込み動作におけるベリファイ動作では、ロウデコーダ１２０は、ワード線ＷＬａ３に対して電圧Ｖｐｖｆｙを印加し、メモリストリングＭＳａ内のその他のワード線ＷＬａ０〜ＷＬａ２及びＷＬａ４〜ＷＬａ７には電圧ＶＲＥＡＤを印加する。また、ロウデコーダ１２０は、メモリストリングＭＳｂ内の全てのワード線ＷＬｂ０〜ＷＬｂ７には、電圧Ｖｎｎを印加する。これにより、メモリストリングＭＳｂ内の全てのメモリセルトランジスタＭＣｂはオフ状態となり、半導体層３１のうちメモリストリングＭＳｂ側の部分にはチャネルが形成されないことが期待される。そして、シーケンサ１７０は、メモリピラーＭＰに電流が流れなかった場合、メモリセルトランジスタＭＣａ３の閾値電圧が所望の値を超えたと判定し、メモリセルトランジスタＭＣａ３が通常の書込み動作にパスしたと判定する。
しかしながら、上述の通り、“Ｅｒ２”状態のメモリセルトランジスタＭＣの一部は、閾値電圧が電圧Ｖｎｎよりも低い（過消去セルである）場合がある。この場合、メモリセルトランジスタＭＣａ３が電圧Ｖｐｖｆｙによってオン状態になるかオフ状態になるかに依らず、メモリストリングＭＳｂを介してメモリピラーＭＰ内を電流が流れてしまう可能性がある。この場合、メモリセルトランジスタＭＣａ３の閾値電圧が所望の値を超えたにも関わらず、センスアンプ１４０がこれを検知することができず、書込み動作を完了することができないため、好ましくない。したがって、本実施形態では、消去動作後、通常の書込み動作の前に、過消去セル用書込み動作によって過消去セルの数が低減される。
１．２．３ 過消去セル用書込み動作
過消去セル用書込み動作について、図１２及び図１３を用いて説明する。
図１２及び図１３はそれぞれ、過消去セル用書込み動作で実行されるベリファイ動作及びプログラム動作において、メモリストリングＭＳａ及びＭＳｂに接続される各種配線に印加される電圧を説明するための模式図である。過消去セル用書込み動作は、通常の書込み動作と異なり、メモリピラーＭＰ内の同じレイヤにおける２つのメモリセルトランジスタＭＣａ及びＭＣｂの組を対象として実行される。以下の説明では、過消去セル用書込み動作の対象となるメモリセルトランジスタＭＣａ及びＭＣｂの組を、「ペアセル」とも呼ぶ。図１２及び図１３では、メモリセルトランジスタＭＣａ３及びＭＣｂ３の組がペアセルとして選択される場合が示される。
図１２に示すように、過消去セル用ベリファイ動作では、ロウデコーダ１２０は、ペアセルＭＣａ３及びＭＣｂ３に対応するワード線ＷＬａ３及びＷＬｂ３に対して、例えば、電圧Ｖｎｎｖｆｙを印加し、その他のワード線ＷＬａ０〜ＷＬａ２及びＷＬａ４〜ＷＬａ７、並びにＷＬｂ０〜ＷＬｂ２及びＷＬｂ４〜ＷＬｂ７には電圧ＶＲＥＡＤを印加する。電圧Ｖｎｎｖｆｙは、電圧Ｖｎｎ以上であり且つ電圧Ｖｅｒｖｆｙより低い。これにより、ペアセルＭＣａ３及びＭＣｂ３の閾値電圧がいずれも電圧Ｖｎｎｖｆｙ以上である場合、半導体層３１のうちワード線ＷＬａ３及びＷＬｂ３のレイヤに対応する部分にチャネルが形成されないため、メモリピラーＭＰには電流が流れない。一方、ペアセルＭＣａ３及びＭＣｂ３の閾値電圧の少なくとも一方が電圧Ｖｎｎｖｆｙ未満である場合、半導体層３１のうちワード線ＷＬａ３及びＷＬｂ３のレイヤに対応する部分にチャネルが形成され、メモリピラーＭＰには電流が流れる。このように、過消去セル用ベリファイ動作では、ペアセルＭＣａ３及びＭＣｂ３がいずれも過消去セルでないか、少なくとも一方が過消去セルであるか、を判定することができる。
シーケンサ１７０は、ペアセルＭＣａ３及びＭＣｂ３の少なくとも一方が過消去セルであると判定した場合、図８におけるステップＳＴ４０において判定される過消去セル数をカウントアップする。そして、シーケンサ１７０は、過消去セルが存在するペアセルの数が閾値を超えた場合、過消去セル用プログラム動作を実行する必要がある旨を認識する。
図１３に示すように、ｎループ目における過消去セル用プログラム動作では、ロウデコーダ１２０は、ワード線ＷＬａ３及びＷＬｂ３に対して、例えば、電圧ＶＳＰＧＭ（＝ＶＳＰＧＭ０＋ｎΔＶＳＰＧＭ）を印加し、その他のワード線ＷＬａ０〜ＷＬａ２及びＷＬａ４〜ＷＬａ７、並びにＷＬｂ０〜ＷＬｂ２及びＷＬｂ４〜ＷＬｂ７には電圧ＶＰＡＳＳを印加する。電圧ＶＳＰＧＭは、電圧ＶＰＡＳＳより高く、書込み対象のメモリセルトランジスタＭＣの閾値電圧を上昇させることができる電圧であるが、電圧ＶＰＧＭより低い。これにより、過消去セル用ベリファイ動作において過消去セルが存在すると判定されたペアセルＭＣａ３及びＭＣｂ３の閾値電圧を、同時に同程度だけ上昇させることができ、過消去セルを含むと判定されるペアセルＭＣａ及びＭＣｂの数を減少させることができる。
１．３ 本実施形態に係る効果
第１実施形態によれば、データの誤書込みを抑制することができる。本効果について、図１４を用いて詳述する。
図１４は、第１実施形態に係る効果を説明するための模式図である。図１４では、“Ｅｒ２”状態の閾値電圧分布が、合計Ｎループの過消去セル用書込み動作によって、過消去セルを含まない程度に高電圧側にシフトする様子が模式的に示される。なお、図１４では、ｎループ目（０≦ｎ≦Ｎ）における“Ｅｒ２”状態の閾値電圧分布は、“Ｅｒ２＿ｎ”状態と示される。また、図１４では、閾値電圧分布のうち、電圧Ｖｅｒｍｉｎ以上電圧Ｖｎｎｖｆｙ未満の範囲を範囲α、電圧Ｖｎｎｖｆｙ以上電圧（Ｖｅｒｖｆｙ−δＶ）未満の範囲を範囲β、電圧（Ｖｅｒｖｆｙ−δＶ）以上電圧Ｖｅｒｖｆｙ未満の範囲を範囲γとして区別する。ここで、δＶ＝（Ｖｎｎｖｆｙ−Ｖｅｒｍｉｎ）／Ｎである。
図１４に示すように、消去動作直後における閾値電圧分布は、最低値が電圧Ｖｅｒｍｉｎであり、最高値が電圧Ｖｅｒｖｆｙとなる（“Ｅｒ２＿０”状態）。シーケンサ１７０は、過消去セル用ベリファイ動作及び過消去セル用プログラム動作を最大Ｎ回ループさせることにより、閾値電圧分布の最低値を電圧Ｖｎｎｖｆｙよりも高くするように、電圧ΔＶＳＰＧＭを設定する。これにより、例えば、過消去セル用書込み動作対象のペアセルの閾値電圧が、１回のループによって、δＶ（＝（Ｖｎｎｖｆｙ−Ｖｅｒｍｉｎ）／Ｎ）だけ上昇するように設定することができる。
具体的には、１ループ目の過消去セル用ベリファイ動作によって、範囲α内の閾値電圧を有するメモリセルトランジスタＭＣを少なくとも１つ含むペアセルが抽出される。そして、１ループ目の過消去セル用プログラム動作が実行され、当該抽出されたペアセルの閾値電圧がδＶだけ上昇する。これにより、“Ｅｒ２＿１”状態内の閾値電圧の最低値は、電圧（Ｖｅｒｍｉｎ＋δＶ）となる。
同様に、２ループ目の過消去セル用ベリファイ動作によって、１ループ目の過消去セル用プログラム動作の後に範囲α内の閾値電圧を有するメモリセルトランジスタＭＣを少なくとも１つ含むペアセルが抽出される。そして、２ループ目の過消去セル用プログラム動作が実行され、当該抽出されたペアセルの閾値電圧がδＶだけ上昇する。これにより、“Ｅｒ２＿２”状態内の閾値電圧の最低値は、電圧（Ｖｅｒｍｉｎ＋２δＶ）となる。
上述のような過消去セル用ベリファイ動作及び過消去セル用プログラム動作の組のループをＮ回繰り返すことにより、最終的に、“Ｅｒ２＿Ｎ”状態の閾値電圧分布において、閾値電圧の最低値は、電圧Ｖｅｒｍｉｎ＋ＮδＶ（≒Ｖｎｎｖｆｙ）となる。これにより、閾値電圧が電圧Ｖｎｎ以下のメモリセルトランジスタＭＣの数を減少させることができ、通常の書込み動作において、ペアセルのうち書込み動作非対象のセルの閾値電圧が電圧Ｖｎｎ以下であるために発生する誤書込みを抑制することができる。
なお、過消去セル用書込み動作対象のペアセルには、一方のセルの閾値電圧が範囲αにあり、かつ他方のセルの閾値電圧が範囲γにあるものがあり得る。このようなペアセルに過消去セル用書込み動作を実行すると、当該他方のセルの閾値電圧もδＶだけ上昇し、結果的に閾値電圧が電圧Ｖｅｒｖｆｙを超えるセルが発生し得る。当該セルの閾値電圧は、更に電圧ＶＡを超える可能性があり、誤読み出しの原因となり得る。第１実施形態によれば、過消去セル用ベリファイ動作及び過消去セル用プログラム動作を複数回ループさせる。これにより、範囲γの幅δＶ＝（Ｖｎｎｖｆｙ−Ｖｅｒｍｉｎ）／Ｎ）を、最大ループ数Ｎに応じて設定することができる。このため、ペアセルのうち一方の閾値電圧が範囲αにあり、他方の閾値電圧が範囲γにあるようなペアセルの数を、無視できる程度（例えば、読出し動作後に実行される誤り訂正動作で誤り訂正可能な程度）に少なくすることができる。したがって、誤読出しの要因となるセルの発生についても抑制することができる。
また、上述の通り、１回のループにおいて上昇する閾値電圧の上昇幅δＶは、電圧ΔＶＳＰＧＭによって調整することができる。このため、上述のように誤読出しの要因となるセルの発生を抑制しつつ、最大ループ数Ｎを少なくすることにより、過消去セル用書込み動作に要する時間の増加を抑制することができる。
また、過消去セル用書込み動作では、全ての過消去セルに対して、同一の閾値電圧の目標値（すなわち、電圧Ｖｎｎｖｆｙ）が設定される。このため、シーケンサ１７０は、メモリコントローラ２００からデータを入力されることなく、過消去セル用書込み動作を実行することができる。
２． 第２実施形態
次に、第２実施形態に係る半導体記憶装置について説明する。第１実施形態では、過消去セル用書込み動作を消去動作と通常の書込み動作との間において実行することを説明した。第２実施形態では、同一のブロックＢＬＫ内のペアセルＭＣａ及びＭＣｂの各々に対する過消去セル用書込み動作の実行タイミングについて、更に詳細に規定する。
なお、以下の説明では、第１実施形態と同等の構成及び動作についてはその説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
２．１ 通常の書込み動作の順番
まず、第２実施形態に係る半導体記憶装置における、ブロックＢＬＫ内において通常の書込み動作が実行される順番の一例について、図１５に示すテーブルを用いて説明する。
図１５では、同一のブロックＢＬＫ内におけるメモリセルトランジスタＭＣが、接続されるワード線ＷＬのＺ軸に沿った積層位置に対応するレイヤＬ（Ｌ０〜Ｌ７）、属するストリングユニットＳＵ（ＳＵ０〜ＳＵ３）、及び当該ストリングユニットＳＵ内のサブストリングユニットＳＳＵ（ＳＳＵａ又はＳＳＵｂ）によって６４（＝８×４×２）通りに分類されて示される。なお、メモリセルトランジスタＭＣが同一のレイヤＬにおいてワード線ＷＬａ及びＷＬｂのいずれに接続されるかは、サブストリングユニットＳＳＵａ及びＳＳＵｂのいずれに属するかによって識別可能である。
図１５に示すように、通常の書込み動作は、６４通りに分類された同一ブロックＢＬＫ内のメモリセルトランジスタＭＣに対して、順番に実行される。図１５の例では、当該順番が昇順に並ぶ数字によって示される。なお、消去動作は、通常の書込み動作の前に実行されている（すなわち、“０”番目に実行される）ものとする。
まず、最下層のレイヤＬ０が選択され、レイヤＬ０に対応するメモリセルトランジスタＭＣに対する書込み動作が実行される。具体的には、１番目に、レイヤＬ０に対応し、且つストリングユニットＳＵ０内のサブストリングユニットＳＳＵａに対応するメモリセルトランジスタＭＣに対して、データが書き込まれる。以下では、説明の便宜上、レイヤＬｘ（０≦ｘ≦７）に対応し、且つストリングユニットＳＵｙ（０≦ｙ≦３）内のサブストリングユニットＳＳＵａに対応するメモリセルトランジスタＭＣを、メモリセルトランジスタＭＣａｘ（ｙ）と表記する。
続いて、２番目に、レイヤＬ０に対応し、且つストリングユニットＳＵ０内のサブストリングユニットＳＳＵｂに対応するメモリセルトランジスタＭＣに対して、データが書き込まれる。以下では、説明の便宜上、レイヤＬｘに対応し、且つストリングユニットＳＵｙ（０≦ｙ≦３）内のサブストリングユニットＳＳＵｂに対応するメモリセルトランジスタＭＣを、メモリセルトランジスタＭＣｂｘ（ｙ）と表記する。
以下同様にして、３〜８番目にそれぞれ、メモリセルトランジスタＭＣｂ０（１）、ＭＣａ０（１）、ＭＣａ０（２）、ＭＣｂ０（２）、ＭＣｂ０（３）、及びＭＣａ０（３）に対してデータが書き込まれる。
そして、レイヤＬ０に対応するメモリセルトランジスタＭＣに対する書込み動作が終了すると、レイヤＬ１が選択される。レイヤＬ１に対応するメモリセルトランジスタＭＣに対する書込み順は、レイヤＬ０の場合と同様である。すなわち、９〜１６番目にそれぞれ、メモリセルトランジスタＭＣａ１（０）、ＭＣｂ１（０）、ＭＣｂ１（１）、ＭＣａ１（１）、ＭＣａ１（２）、ＭＣｂ１（２）、ＭＣｂ１（３）、及びＭＣａ１（３）に対してデータが書き込まれる。
以下同様にして、最下層のレイヤＬ０から昇順に、最上層のレイヤＬ７に向けて、データが書き込まれていく。
なお、図１５の例はあくまで一例であり、これに限られない。例えば、同一のレイヤＬｘに対応するメモリセルトランジスタＭＣに対して、メモリセルトランジスタＭＣａｘ（０）、ＭＣｂｘ（０）、ＭＣａｘ（１）、ＭＣｂｘ（１）、ＭＣａｘ（２）、ＭＣｂｘ（２）、ＭＣａｘ（３）、及びＭＣｂｘ（３）のような順番でデータが書き込まれてもよい。
２．２ 過消去セル用書込み動作及び通常の書込み動作の順番
次に、第２実施形態に係る半導体記憶装置における、過消去セル用書込み動作及び通常の書込み動作の順番について図１６及び図１７を用いて説明する。
図１６は、第２実施形態に係る半導体記憶装置における消去動作から通常の書込み動作までの一連の動作を説明するためのフローチャートであり、第１実施形態において説明した図８に対応する。図１７は、図１６に従って当該一連の動作を実行する場合における、過消去セル用書込み動作及び通常の書込み動作の順番の一例を模式的に示すテーブルである。
まず、図１６を参照して、消去動作から通常の書込み動作までの一連の動作の流れを説明する。
図１６に示すように、ステップＳＴ１００において、シーケンサ１７０は、消去動作を実行する。当該動作は、図８におけるステップＳＴ１０と同等の動作であるため、説明を省略する。
ステップＳＴ１１０において、シーケンサ１７０は、最下層のレイヤを、過消去セル用書込み動作の対象となるレイヤＬｘとして選択する（ｘ＝０）。なお、ステップＳＴ１１０において選択されるレイヤＬｘは、後述のステップＳＴ１５０における通常の書込み動作の対象とは無関係である。
ステップＳＴ１２０において、シーケンサ１７０は、レイヤＬｘに対応する過消去セル用書込み動作を実行する。当該動作により、図８におけるステップＳＴ２０〜ＳＴ７０と同等の動作が、レイヤＬｘに対応する複数のペアセルＭＣａ及びＭＣｂに対して実行される。これにより、レイヤＬｘに存在する過消去セルを含むペアセルＭＣａ及びＭＣｂに対して過消去セル用プログラム動作が実行され、レイヤＬｘ内の過消去セル数が閾値未満に減少する。
ステップＳＴ１３０において、シーケンサ１７０は、レイヤＬｘが最上層のレイヤであるか否か（ｘ＝７であるか否か）を判定する。レイヤＬｘが最上層のレイヤでない（ｘ≠７である）場合（ステップＳＴ１３０；ｎｏ）、処理はステップＳＴ１５０に進み、レイヤＬｘが最上層のレイヤである（ｘ＝７である）場合（ステップＳＴ１３０；ｙｅｓ）、処理はステップＳＴ１４０に進む。
ステップＳＴ１４０において、シーケンサ１７０は、ｘをインクリメント（ｘ＝ｘ＋１）した後（レイヤＬｘの１層上のレイヤＬを選択した後）、処理はステップＳＴ１２０に戻る。これにより、レイヤＬｘが最上層のレイヤに達するまで、ステップＳＴ１２０〜ＳＴ１４０が繰り返し実行される。すなわち、シーケンサ１７０は、ブロックＢＬＫ内の全てのレイヤＬにおいて過消去セル用書込み動作が実行されたことを確認した後、処理をステップＳＴ１５０に進める。
ステップＳＴ１５０において、シーケンサ１７０は、通常の書込み動作を実行する。当該動作は、図８におけるステップＳＴ８０と同等の動作であるため、説明を省略する。以上により、過消去セル用書込み動作を含む消去動作及び通常の書込み動作が終了する。
次に、図１７を参照して、図１６に示した各種動作の実行される順番について詳述する。なお、図１７では、通常の書込み動作に対応する行、及び過消去セル用書込み動作に対応する行が、それぞれ“ＮＷ”行、及び“ＥＷ”行によって区別される。また、図１７では、例えば、図１５において示した０〜６４番目の動作のうちの隣り合う２つの間に実行される動作が、当該隣り合う２つの動作のうち先に実行される動作に対応する数字の末尾に、“＿”、及び“１”から始まる数字を付与して表される。例えば、ｚ（０≦ｚ＜６４）番目の動作と（ｚ＋１）番目の動作との間に、３つの動作が実行される場合、当該３つの動作は実行される順にそれぞれ、“ｚ＿１”、“ｚ＿２”、及び“ｚ＿３”と表される。なお、この場合、ｚ番目の動作は、便宜上、“ｚ＿０”と表すものとする。また、“ｚ＿０”番目の動作は、動作＜ｚ＿０＞とも表記される。
図１７に示すように、第２実施形態では、最初に消去動作＜０＿０＞が実行された後、通常の書込み動作＜１＞〜＜６４＞が実行される前に、過消去セル用書込み動作＜０＿１＞〜＜０＿３２＞が実行される。このような実行順としては、例えば、ＮＡＮＤ型フラッシュメモリ１００がメモリコントローラ２００から消去動作＜０＿０＞に関するコマンドを受けると、当該消去動作＜０＿０＞に引き続いてシーケンシャルに過消去セル用書込み動作＜０＿１＞〜＜０＿３２＞を実行する場合が想定される。
具体的には、まず、最下層レイヤとしてレイヤＬ０が選択され、ストリングユニットＳＵ０に対応するペアセルＭＣａ０及びＭＣｂ０に対して、過消去セル用書込み動作＜０＿１＞が実行される。続いて、ストリングユニットＳＵ１に対応するペアセルＭＣａ０及びＭＣｂ０に対する過消去セル用書込み動作＜０＿２＞、ストリングユニットＳＵ２に対応するペアセルＭＣａ０及びＭＣｂ０に対する過消去セル用書込み動作＜０＿３＞、並びにストリングユニットＳＵ３に対応するペアセルＭＣａ０及びＭＣｂ０に対する過消去セル用書込み動作＜０＿４＞が、この順に実行される。
次に、レイヤＬ０の１つ上層のレイヤＬ１が選択され、上述の順番と同様に、ストリングユニットＳＵ０〜ＳＵ３の順で、過消去セル用書込み動作＜０＿５＞〜＜０＿８＞が実行される。以下同様にして、レイヤＬ２〜Ｌ７の順で、過消去セル用書込み動作＜０＿９＞〜＜０＿１２＞、＜０＿１３＞〜＜０＿１６＞、＜０＿１７＞〜＜０＿２０＞、＜０＿２１＞〜＜０＿２４＞、＜０＿２５＞〜＜０＿２８＞、及び＜０＿２９＞〜＜０＿３２＞が実行される。
そして、全てのレイヤＬ０〜Ｌ７における過消去セル用書込み動作が終了した後、通常の書込み動作＜１＞〜＜６４＞が実行される。
２．３ 本実施形態に係る効果
第２実施形態によれば、或るブロックＢＬＫに対して消去動作が実行された後、かつ通常の書込み動作が実行される前に、当該ブロックＢＬＫ内の全てのペアセルに対して過消去セル用書込み動作が実行される。これにより、第１実施形態において説明した消去動作、過消去セル用書込み動作、及び通常の書込み動作の順番を、実際のメモリセルアレイ１１０に適用することができる。このため、ブロックＢＬＫ内のいずれのペアセルが消去動作によって過消去セルとなった場合においても、通常の書込み動作が実行される前に、当該過消去セルの閾値電圧を電圧Ｖｎｎ以上にすることができる。したがって、データの誤書込みを抑制することができる。
なお、第２実施形態では、過消去セル用書込み動作は、例えば、消去動作の終了後に続けて実行される。これにより、シーケンサ１７０は、消去動作を実行する旨のコマンドを受けると、消去動作に続いて過消去セル用書込み動作を、新たなデータの入力を受けることなく実行することができる。
３． 第３実施形態
次に、第３実施形態に係る半導体記憶装置について説明する。第２実施形態では、同一ブロックＢＬＫに対する全てのペアセルに対する過消去セル用書込み動作を、消去動作の後、通常の書込み動作が開始する前に実行する場合について説明した。第３実施形態では、過消去セル用書込み動作を、消去動作と通常の書込み動作との間、及び通常の書込み動作の途中に分散させて実行する場合について説明する。
なお、以下の説明では、第２実施形態と同等の構成及び動作についてはその説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
３．１ 過消去セル用書込み動作を含む消去動作及び通常の書込み動作の順番
第３実施形態に係る半導体記憶装置における、過消去セル用書込み動作を含む消去動作及び通常の書込み動作の順番について図１８及び図１９を用いて説明する。
図１８は、第３実施形態に係る半導体記憶装置における消去動作から通常の書込み動作までの一連の動作を説明するためのフローチャートであり、第２実施形態において説明した図１６に対応する。図１９は、図１８に従って当該一連の動作を実行する場合における、過消去セル用書込み動作と通常の書込み動作との順番の一例を模式的に示すテーブルであり、第２実施形態において説明した図１７に対応する。
まず、図１８を参照して、消去動作から通常の書込み動作までの一連の動作の流れを説明する。
図１８に示すように、ステップＳＴ２００において、シーケンサ１７０は、メモリコントローラ２００からの消去動作に対応するコマンドセットを受けると、消去動作を実行する。当該各動作は、図１６におけるステップＳＴ１００と同等の動作であるため、説明を省略する。
ステップＳＴ２１０において、シーケンサ１７０は、最下層のレイヤに対応する過消去セル用書込み動作をステップＳＴ２００における消去動作に引き続いて実行する。
ステップＳＴ２００及びＳＴ２１０の後、ＮＡＮＤ型フラッシュメモリ１００は、例えば、メモリコントローラ２００から通常の書込み動作に対応するコマンドセットを受ける（図示せず）。
ステップＳＴ２２０において、シーケンサ１７０は、メモリコントローラ２００から通常の書込み動作に対応するコマンドセットを受けると、最下層のレイヤを通常の書込み動作及び過消去セル用書込み動作の対象となるレイヤＬｘとして選択する（ｘ＝０）。
ステップＳＴ２３０において、シーケンサ１７０は、レイヤＬｘが最下層のレイヤであるか否か（ｘ＝０であるか否か）を判定する。レイヤＬｘが最下層のレイヤでない（ｘ≠０である）場合（ステップＳＴ２３０；ｎｏ）、処理はステップＳＴ２４０に進み、レイヤＬｘが最下層のレイヤである（ｘ＝０である）場合（ステップＳＴ２３０；ｙｅｓ）、処理はステップＳＴ２４０を省略してステップＳＴ２５０に進む。
ステップＳＴ２４０において、シーケンサ１７０は、レイヤＬｘに対応する過消去セル用書込み動作を実行する。当該動作は、図１６におけるステップＳＴ１２０と同等の動作であるため、説明を省略する。
ステップＳＴ２５０において、シーケンサ１７０は、レイヤＬｘに対応する通常の書込み動作を実行する。上述の通り、通常の書込み動作は、レイヤＬｘ内において、サブストリングユニットＳＳＵ単位で実行される。
ステップＳＴ２６０において、シーケンサ１７０は、レイヤＬｘに対応する全てのメモリセルトランジスタＭＣに対して通常の書込み動作が実行されか否かを判定する。処理済みでないと判定された場合（ステップＳＴ２６０；ｎｏ）、処理はステップＳＴ２５０に戻り、処理済みと判定されるまで、レイヤＬｘ内の通常の書込み動作がまだ実行されていないサブストリングユニットＳＳＵに対してＳＴ２５０を繰り返し実行する。処理済みであると判定された場合（ステップＳＴ２６０；ｙｅｓ）、処理はステップＳＴ２７０に進む。
ステップＳＴ２７０において、シーケンサ１７０は、レイヤＬｘが最上層のレイヤであるか否か（ｘ＝７であるか否か）を判定する。レイヤＬｘが最上層のレイヤでない（ｘ≠７である）場合（ステップＳＴ２７０；ｎｏ）、処理はステップＳＴ２８０に進み、レイヤＬｘが最上層のレイヤである（ｘ＝７である）場合（ステップＳＴ２７０；ｙｅｓ）、処理は終了する。
ステップＳＴ２８０において、シーケンサ１７０は、ｘをインクリメント（ｘ＝ｘ＋１）した後（レイヤＬｘの１層上のレイヤＬを選択した後）、処理はステップＳＴ２３０に戻る。これにより、レイヤＬｘが最上層のレイヤに達するまで、ステップＳＴ２３０〜ＳＴ２８０が繰り返し実行される。すなわち、シーケンサ１７０は、ブロックＢＬＫ内の全てのレイヤＬにおいて、過消去セル用書込み動作が実行された後に通常の書込み動作が実行されたことを確認し、処理を終了させる。
以上により、過消去セル用書込み動作を含む消去動作及び通常の書込み動作が終了する。
次に、図１９を参照して、図１８に示した各種動作の実行される順番について詳述する。
図１９に示すように、第３実施形態では、“０＿０”番目に消去動作が実行された後、最下層のレイヤＬ０に対応する通常の書込み動作＜１＞〜＜８＞が実行される前に、レイヤＬ０においてストリングユニットＳＵ０〜ＳＵ３にそれぞれ対応する過消去セル用書込み動作＜０＿１＞〜＜０＿４＞が実行される。このような実行順としては、例えば、ＮＡＮＤ型フラッシュメモリ１００がメモリコントローラ２００から消去動作＜０＿０＞に関するコマンドを受けると、当該消去動作＜０＿０＞に引き続いてシーケンシャルに、過消去セル用書込み動作＜０＿１＞〜＜０＿４＞を実行する場合が想定される。
具体的には、まず、最下層のレイヤとしてレイヤＬ０が選択され、ストリングユニットＳＵ０に対応するペアセルＭＣａ０（０）及びＭＣｂ０（０）に対して、過消去セル用書込み動作＜０＿１＞が実行される。
続いて、レイヤＬ０において、ストリングユニットＳＵ１に対応する過消去セル用書込み動作＜０＿２＞、ストリングユニットＳＵ２に対応する過消去セル用書込み動作＜０＿３＞、並びにストリングユニットＳＵ３に対応する過消去セル用書込み動作＜０＿４＞が、この順に実行される。
次に、メモリセルトランジスタＭＣａ０（０）、ＭＣｂ０（０）、ＭＣｂ０（１）、ＭＣａ０（１）、ＭＣａ０（２）、ＭＣｂ０（２）、及びＭＣｂ０（３）にそれぞれ対する通常の書込み動作（１〜７）が、この順に実行される。
次に、メモリセルトランジスタＭＣａ０（３）に対する通常の書込み動作＜８＿０＞が実行された後、レイヤＬ０の１つ上層のレイヤＬ１が選択されると共に、レイヤＬ１においてストリングユニットＳＵ０〜ＳＵ３にそれぞれ対応する過消去セル用書込み動作＜８＿１＞〜＜８＿４＞が実行される。
以下同様にして、選択されたレイヤＬｘに対する通常の書込み動作の完了に伴って、１つ上層のレイヤＬ（ｘ＋１）に対する過消去セル用書込み動作が実行される。
３．２ 本実施形態に係る効果
第３実施形態によれば、或るブロックＢＬＫに対して消去動作が実行された後、かつ通常の書込み動作が実行される前に、当該ブロックＢＬＫ内の最下層のレイヤＬ０に対応する過消去セル用書込み動作が実行される。レイヤＬｘに対応する通常の書込み動作が実行された後、かつレイヤＬ（ｘ＋１）に対応する通常の書込み動作が実行される前に、レイヤＬ（ｘ＋１）に対応する過消去セル用書込み動作が実行される。すなわち、過消去セル用書込み動作が、消去動作と最下層のレイヤＬ０に対応する通常の書込み動作との間、又はレイヤＬｘに対応する通常の書込み動作とレイヤＬ（ｘ＋１）に対応する通常の書込み動作との間に、レイヤ毎に分割されて実施される。これにより、消去動作又は通常の書込み動作に続けて実行される過消去セル用書込み動作の実行時間を、レイヤＬ単位に分散させることができる。このため、過消去セル用書込み動作の実行に要する時間をブロックＢＬＫ内で分散させることができ、負荷の増加を平滑化することができる。
４． 第４実施形態
次に、第４実施形態に係る半導体記憶装置について説明する。第３実施形態では、或るレイヤＬｘに対して通常の書込み動作が実行される前に、当該レイヤＬｘに対して過消去セル用書込み動作を予め実行しておく場合について説明した。第４実施形態では、或るレイヤＬｘ内の或るストリングユニットＳＵｙに対して通常の書込み動作が実行される前に、当該レイヤＬｘ内のストリングユニットＳＵｙに対して過消去セル用書込み動作を予め実行しておく場合について説明する。
なお、以下の説明では、第３実施形態と同等の構成及び動作についてはその説明を省略し、第３実施形態と異なる構成及び動作について主に説明する。
４．１ 過消去セル用書込み動作を含む消去動作及び通常の書込み動作の順番
第４実施形態に係る半導体記憶装置における、過消去セル用書込み動作を含む消去動作及び通常の書込み動作の順番について図２０及び図２１を用いて説明する。
図２０は、第４実施形態に係る半導体記憶装置における消去動作から通常の書込み動作までの一連の動作を説明するためのフローチャートであり、第３実施形態において説明した図１８に対応する。図２１は、図２０に従って当該一連の動作を実行する場合における、過消去セル用書込み動作と通常の書込み動作との順番の一例を模式的に示すテーブルであり、第３実施形態において説明した図１９に対応する。
まず、図２０を参照して、消去動作から通常の書込み動作までの一連の動作の流れを説明する。
図２０に示すように、ステップＳＴ３００において、シーケンサ１７０は、メモリコントローラ２００からの消去動作に対応するコマンドセットを受けると、消去動作を実行する。当該各動作は、図１８におけるステップＳＴ２００と同等の動作であるため、説明を省略する。
ステップＳＴ３１０において、シーケンサ１７０は、最下層のレイヤ及び最初のストリングユニットＳＵに対応する過消去セル用書込み動作をステップＳＴ３００における消去動作に引き続いて実行する。
ステップＳＴ３００及びＳＴ３１０の後、ＮＡＮＤ型フラッシュメモリ１００は、例えば、メモリコントローラ２００から通常の書込み動作に対応するコマンドセットを受ける（図示せず）。
ステップＳＴ３２０において、シーケンサ１７０は、メモリコントローラ２００から通常の書込み動作に対応するコマンドセットを受けると、最下層のレイヤ及び最初のストリングユニットＳＵを、通常の書込み動作及び過消去セル用書込み動作の対象となるレイヤＬｘ及びストリングユニットＳＵｙとしてそれぞれ選択する（ｘ＝０，ｙ＝０）。
ステップＳＴ３３０において、シーケンサ１７０は、レイヤＬｘが最下層のレイヤであり、かつストリングユニットＳＵｙが最初のストリングユニットＳＵであるか否か（ｘ＝０かつｙ＝０であるか否か）を判定する。レイヤＬｘが最下層のレイヤでない、又はストリングユニットＳＵｙが最初のストリングユニットＳＵでない（ｘ≠０又はｙ≠０）場合（ステップＳＴ３３０；ｎｏ）、処理はステップＳＴ３４０に進む。レイヤＬｘが最下層のレイヤであり、かつストリングユニットＳＵｙが最初のストリングユニットＳＵである（ｘ＝０かつｙ＝０である）場合（ステップＳＴ３３０；ｙｅｓ）、処理はステップＳＴ３４０を省略してステップＳＴ３５０に進む。
ステップＳＴ３４０において、シーケンサ１７０は、レイヤＬｘ及びストリングユニットＳＵｙに対応する過消去セル用書込み動作を実行する。上述の通り、過消去セル用書込み動作は、ストリングユニットＳＵ単位で実行される。すなわち、シーケンサ１７０は、レイヤＬｘに対応する、ストリングユニットＳＵｙ内のサブストリングユニットＳＳＵａ及びＳＳＵｂに対して、過消去セル用書込み動作を実行する。
ステップＳＴ３５０において、シーケンサ１７０は、レイヤＬｘに対応する通常の書込み動作を実行する。上述の通り、通常の書込み動作は、レイヤＬｘ内において、サブストリングユニットＳＳＵ単位で実行される。すなわち、シーケンサ１７０は、レイヤＬｘに対応する、ストリングユニットＳＵｙ内のサブストリングユニットＳＳＵａ及びＳＳＵｂのいずれか一方に対して、通常の書込み動作を実行する。
ステップＳＴ３６０において、シーケンサ１７０は、レイヤＬｘ及びストリングユニットＳＵｙに対応する全てのメモリセルトランジスタＭＣに対して通常の書込み動作が実行されか否かを判定する。処理済みでないと判定された場合（ステップＳＴ３６０；ｎｏ）、処理はステップＳＴ３５０に戻り、処理済みと判定されるまで、レイヤＬｘ及びストリングユニットＳＵｙ内の通常の書込み動作がまだ実行されていないサブストリングユニットＳＳＵに対してＳＴ３５０を繰り返し実行する。処理済みであると判定された場合（ステップＳＴ３６０；ｙｅｓ）、処理はステップＳＴ３７０に進む。
ステップＳＴ３７０において、シーケンサ１７０は、ストリングユニットＳＵｙが最後のストリングユニットであるか否か（ｙ＝３であるか否か）を判定する。ストリングユニットＳＵｙが最後のストリングユニットでない（ｙ≠３である）場合（ステップＳＴ３７０；ｎｏ）、処理はステップＳＴ３８０に進み、ストリングユニットＳＵｙが最後のストリングユニットである（ｙ＝３である）場合（ステップＳＴ３７０；ｙｅｓ）、処理はステップＳＴ３９０に進む。
ステップＳＴ３８０において、シーケンサ１７０は、ｙをインクリメント（ｙ＝ｙ＋１）した後（ストリングユニットＳＵｙの次のストリングユニットＳＵを選択した後）、処理はステップＳＴ３３０に戻る。これにより、ストリングユニットＳＵｙが最後のストリングユニットに達するまで、ステップＳＴ３３０〜ＳＴ３８０が繰り返し実行される。すなわち、シーケンサ１７０は、レイヤＬｘ内の全てのストリングユニットＳＵにおいて通常の書込み動作が実行されたことを確認した後、処理をステップＳＴ３９０に進める。
ステップＳＴ３９０において、シーケンサ１７０は、レイヤＬｘが最上層のレイヤであるか否か（ｘ＝７であるか否か）を判定する。レイヤＬｘが最上層のレイヤでない（ｘ≠７である）場合（ステップＳＴ３９０；ｎｏ）、処理はステップＳＴ４００に進み、レイヤＬｘが最上層のレイヤである（ｘ＝７である）場合（ステップＳＴ３９０；ｙｅｓ）、処理は終了する。
ステップＳＴ４００において、シーケンサ１７０は、ｘをインクリメント（ｘ＝ｘ＋１）した後（レイヤＬｘの１層上のレイヤＬを選択した後）、処理はステップＳＴ３３０に戻る。これにより、レイヤＬｘが最上層のレイヤに達するまで、ステップＳＴ３３０〜ＳＴ４００が繰り返し実行される。すなわち、シーケンサ１７０は、ブロックＢＬＫ内の全てのレイヤＬにおいて通常の書込み動作が実行されたことを確認した後、処理を終了させる。
以上により、過消去セル用書込み動作を含む消去動作及び通常の書込み動作が終了する。
次に、図２１を参照して、図２０に示した各種動作の実行される順番について詳述する。
図２１に示すように、第４実施形態では、“０＿０”番目に消去動作が実行された後、最下層のレイヤＬ０及び最初のストリングユニットＳＵ０に対応する通常の書込み動作＜１＞及び＜２＞が実行される前に、レイヤＬ０及びストリングユニットＳＵ０に対応する過消去セル用書込み動作＜０＿１＞が実行される。このような実行順としては、例えば、ＮＡＮＤ型フラッシュメモリ１００がメモリコントローラ２００から消去動作＜０＿０＞に関するコマンドを受けると、当該消去動作＜０＿０＞に引き続いてシーケンシャルに、過消去セル用書込み動作＜０＿１＞のみを実行する場合が想定される。
次に、メモリセルトランジスタＭＣａ０（０）に対する通常の書込み動作＜１＞が実行される。
次に、メモリセルトランジスタＭＣｂ０（０）に対する通常の書込み動作＜２＿０＞が実行された後、ストリングユニットＳＵ０の次のストリングユニットＳＵ１が選択されると共に、レイヤＬ０及びストリングユニットＳＵ１に対応する過消去セル用書込み動作＜２＿１＞が実行される。
以下同様にして、選択されたストリングユニットＳＵｙに対する通常の書込み動作の完了に伴って、次のストリングユニットＳＵ（ｙ＋１）に対する過消去セル用書込み動作が実行される。また、選択されたレイヤＬｘに対する通常の書込み動作の完了に伴って１つ上層のレイヤＬ（ｘ＋１）における最初のストリングユニットＳＵ０に対する過消去セル用書込み動作が実行される。
４．２ 本実施形態に係る効果
第４実施形態によれば、或るブロックＢＬＫに対して消去動作が実行された後、かつ通常の書込み動作が実行される前に、当該ブロックＢＬＫ内の最下層のレイヤＬ０及び最初のストリングユニットＳＵ０に対応する過消去セル用書込み動作が実行される。ストリングユニットＳＵｙに対応する通常の書込み動作が実行された後、かつストリングユニットＳＵ（ｙ＋１）に対応する通常の書込み動作が実行される前に、ストリングユニットＳＵ（ｙ＋１）に対応する過消去セル用書込み動作が実行される。すなわち、過消去セル用書込み動作が、消去動作と通常の書込み動作との間、又はストリングユニットＳＵｙに対応する通常の書込み動作とストリングユニットＳＵ（ｙ＋１）に対応する通常の書込み動作との間に、レイヤ毎に分割されて実施される。これにより、消去動作又は通常の書込み動作に続けて実行される過消去セル用書込み動作の実行時間を、ストリングユニットＳＵ単位に分散させることができる。このため、過消去セル用書込み動作の実行に要する時間をブロックＢＬＫ内で分散させることができ、負荷の増加を平滑化することができる。
５． 変形例等
なお、上述の第１実施形態乃至第４実施形態は、種々の変形が可能である。
５．１ 第１変形例
まず、第１変形例について説明する。
上述の第２実施形態乃至第４実施形態では、通常の書込み動作が開始される前に、当該書込み動作対象のメモリセルトランジスタＭＣが過消去セルとならないように、予め過消去セル用書込み動作を実行する場合について説明したが、これに限られない。
例えば、通常の書込み動作が開始される前に、当該書込み動作対象のメモリセルトランジスタＭＣに加え、同一のサブストリングユニットＳＳＵにおける上層のメモリセルトランジスタＭＣについても、予め過消去セル用書込み動作が実行されてもよい。
第１変形例によれば、書込み動作対象のレイヤより上層のレイヤに存在する過消去セルに起因してデータの誤書込みが発生する可能性を抑制することができる。以下に、いくつかの実施形態への適用例を示す。
５．１．１ 第３実施形態への適用例
まず、第１変形例の第３実施形態への適用例について説明する。以下では、第３実施形態と同等の構成及び動作については説明を省略し、第３実施形態と異なる構成及び動作について主に説明する。
図２２は、第１変形例を適用した第３実施形態に係る半導体記憶装置における消去動作から通常の書込み動作までの一連の動作を説明するためのフローチャートであり、第３実施形態において説明した図１８に対応する。図２３は、図２２に従って当該一連の動作を実行する場合における、過消去セル用書込み動作と通常の書込み動作との順番の一例を模式的に示すテーブルであり、第３実施形態において説明した図１９に対応する。
まず、図２２を参照して、消去動作から通常の書込み動作までの一連の動作の流れを説明する。
図２２に示すように、ステップＳＴ２００において、シーケンサ１７０は、メモリコントローラ２００からの消去動作に対応するコマンドセットを受けると、消去動作を実行する。
ステップＳＴ２１０Ａにおいて、シーケンサ１７０は、最下ｋ層（最下層からｋ層分の）のレイヤに対応する過消去セル用書込み動作をステップＳＴ２００における消去動作に引き続いて実行する（ｋは、２以上の整数）。
ステップＳＴ２００及びＳＴ２１０Ａの後、ＮＡＮＤ型フラッシュメモリ１００は、例えば、メモリコントローラ２００から通常の書込み動作に対応するコマンドセットを受ける（図示せず）。
ステップＳＴ２２０Ａにおいて、シーケンサ１７０は、メモリコントローラ２００から通常の書込み動作に対応するコマンドセットを受けると、最下層のレイヤを、通常の書込み動作の対象となるレイヤＬｘとして選択する（ｘ＝０）。なお、ステップＳＴ２２０Ａにおいて選択されるレイヤＬｘは、第３実施形態の図１８におけるステップＳＴ２２０と異なり、後述のステップＳＴ２４０Ａにおける過消去セル用書込み動作の対象とは無関係である。
ステップＳＴ２３０Ａにおいて、シーケンサ１７０は、レイヤＬｘが最下層のレイヤ、又はレイヤＬ（ｘ＋ｋ−１）が最上層のレイヤを超えるか否か（ｘ＝０又は（ｘ＋ｋ−１）＞７であるか否か）を判定する。レイヤＬｘが最下層のレイヤでない、かつレイヤＬ（ｘ＋ｋ−１）が最上層以下である（ｘ≠０かつ（ｘ＋ｋ−１）≦７である）場合（ステップＳＴ２３０Ａ；ｎｏ）、処理はステップＳＴ２４０Ａに進み、レイヤＬｘが最下層のレイヤである、又はレイヤＬ（ｘ＋ｋ−１）が最上層のレイヤを超える（ｘ＝０又は（ｘ＋ｋ−１）＞７である）場合（ステップＳＴ２３０Ａ；ｙｅｓ）、処理はステップＳＴ２４０Ａを省略してステップＳＴ２５０に進む。
ステップＳＴ２４０Ａにおいて、シーケンサ１７０は、レイヤＬ（ｘ＋ｋ−１）に対応する過消去セル用書込み動作を実行する。
以降のステップＳＴ２５０〜ＳＴ２８０については、第３実施形態の図１８において説明したステップＳＴ２５０〜ＳＴ２８０と同等であるため、説明を省略する。
以上により、過消去セル用書込み動作を含む消去動作及び通常の書込み動作が終了する。
次に、図２３を参照して、図２２に示した各種動作の実行される順番について詳述する。なお、図２３では、説明の便宜上、ｋ＝２の場合について示される。
図２３に示すように、第１変形例を適用した第３実施形態では、“０＿０”番目に消去動作が実行された後、最下層のレイヤＬ０に対応する通常の書込み動作＜１＞〜＜７＞、及び＜８＿０＞が実行される前に、最下２層のレイヤであるレイヤＬ０及びＬ１に対応する過消去セル用書込み動作＜０＿１＞〜＜０＿４＞及び＜０＿５＞〜＜０＿８＞が実行される。
レイヤＬ０に対応する通常の書込み動作のうち、最後のサブストリングユニットＳＳＵに対する動作＜８＿０＞の実行が完了すると、レイヤＬ１に対応する最初の通常の書込み動作＜９＞が実行される前に、レイヤＬ２に対応する過消去セル用書込み動作＜８＿１＞〜＜８＿４＞が実行される。これにより、次に通常の書込み動作が実行されるレイヤＬ１、及びその１層上のレイヤＬ２内の過消去セル数を無視できる程度に減少させることができる。
以下同様にして、レイヤＬｘに対する通常の書込み動作が完了すると、次に通常の書込み動作が実行されるレイヤＬ（ｘ＋１）の１層上のレイヤＬ（ｘ＋２）に対する過消去セル用書込み動作が実行される。
５．１．２ 第４実施形態への適用例
次に、第１変形例の第４実施形態への適用例について説明する。以下では、第４実施形態と同等の構成及び動作については説明を省略し、第４実施形態と異なる構成及び動作について主に説明する。
図２４は、第１変形例を適用した第４実施形態に係る半導体記憶装置における消去動作から通常の書込み動作までの一連の動作を説明するためのフローチャートであり、第４実施形態において説明した図２０に対応する。図２５は、図２４に従って当該一連の動作を実行する場合における、過消去セル用書込み動作と通常の書込み動作との順番の一例を模式的に示すテーブルであり、第４実施形態において説明した図２１に対応する。
まず、図２４を参照して、消去動作から通常の書込み動作までの一連の動作の流れを説明する。
図２４に示すように、ステップＳＴ３００において、シーケンサ１７０は、メモリコントローラ２００からの消去動作に対応するコマンドセットを受けると、消去動作を実行する。
ステップＳＴ３１０Ａにおいて、シーケンサ１７０は、最下（ｋ−１）層（最下層から（ｋ−１）層分の）のレイヤに対応する過消去セル用書込み動作と、最下層からｋ層目のレイヤ及び最初のストリングユニットＳＵに対応する過消去セル用書込み動作と、をステップＳＴ３００における消去動作に引き続いて実行する（ｋは、２以上の整数）。
ステップＳＴ３００及びＳＴ３１０Ａの後、ＮＡＮＤ型フラッシュメモリ１００は、例えば、メモリコントローラ２００から通常の書込み動作に対応するコマンドセットを受ける（図示せず）。
ステップＳＴ３２０Ａにおいて、シーケンサ１７０は、メモリコントローラ２００から通常の書込み動作に対応するコマンドセットを受けると、最下層のレイヤ及び最初のストリングユニットＳＵを、通常の書込み動作の対象となるレイヤＬｘ及びストリングユニットＳＵｙとして選択する（ｘ＝０，ｙ＝０）。なお、ステップＳＴ３２０Ａにおいて選択されるレイヤＬｘ及びストリングユニットＳＵｙのうち特にレイヤＬｘは、第４実施形態の図２０におけるステップＳＴ３２０と異なり、後述のステップＳＴ３４０Ａにおける過消去セル用書込み動作の対象とは無関係である。
ステップＳＴ４３０Ａにおいて、シーケンサ１７０は、レイヤＬｘが最下層のレイヤかつ最初のストリングユニットＳＵｙ、又はレイヤＬ（ｘ＋ｋ−１）が最上層のレイヤを超えるか否か（ｘ＝ｙ＝０又は（ｘ＋ｋ−１）＞７であるか否か）を判定する。レイヤＬｘが最下層のレイヤでない又はストリングユニットＳＵｙが最初でない、かつレイヤＬ（ｘ＋ｋ−１）が最上層以下である（ｘ≠０又はｙ≠０、かつ（ｘ＋ｋ−１）≦７である）場合（ステップＳＴ３３０Ａ；ｎｏ）、処理はステップＳＴ３４０Ａに進み、レイヤＬｘが最下層のレイヤかつストリングユニットＳＵｙが最初である、又はレイヤＬ（ｘ＋ｋ−１）が最上層のレイヤを超える（ｘ＝ｙ＝０又は（ｘ＋ｋ−１）＞７である）場合（ステップＳＴ３３０Ａ；ｙｅｓ）、処理はステップＳＴ３４０Ａを省略してステップＳＴ３５０に進む。
ステップＳＴ３４０Ａにおいて、シーケンサ１７０は、レイヤＬ（ｘ＋ｋ−１）及びストリングユニットＳＵｙに対応する過消去セル用書込み動作を実行する。
以降のステップＳＴ３５０〜ＳＴ４００については、第４実施形態の図２０において説明したステップＳＴ３５０〜ＳＴ３８０と同等であるため、説明を省略する。
以上により、過消去セル用書込み動作を含む消去動作及び通常の書込み動作が終了する。
次に、図２５を参照して、図２４に示した各種動作の実行される順番について詳述する。なお、図２５では、説明の便宜上、ｋ＝２の場合について示される。
図２５に示すように、第１変形例を適用した第４実施形態では、“０＿０”番目に消去動作が実行された後、最下層のレイヤＬ０及び最初のストリングユニットＳＵ０に対応する通常の書込み動作＜１＞及び＜２＿０＞が実行される前に、最下層のレイヤであるレイヤＬ０に対応する過消去セル用書込み動作＜０＿１＞〜＜０＿４＞、及び２層目のレイヤであるレイヤＬ１及び最初のストリングユニットＳＵ０に対応する過消去セル用書込み動作＜０＿５＞が実行される。
レイヤＬ０及びストリングユニットＳＵ０に対応する通常の書込み動作＜１＞及び＜２＿０＞の実行が完了すると、レイヤＬ０及びストリングユニットＳＵ１に対応する通常の書込み動作＜３＞及び＜４＿０＞が実行される前に、レイヤＬ１及びストリングユニットＳＵ１に対応する過消去セル用書込み動作＜２＿１＞が実行される。これにより、次に通常の書込み動作が実行されるストリングユニットＳＵ１に対して、レイヤＬ０、及びその１層上のレイヤＬ１内の過消去セル数を無視できる程度に減少させることができる。
以下同様にして、レイヤＬｘ及びストリングユニットＳＵｙに対する通常の書込み動作が完了すると、レイヤＬ（ｘ＋１）及びストリングユニットＳＵ（ｙ＋１）に対する過消去セル用書込み動作が実行される。また、レイヤＬｘ内の全てのストリングユニットＳＵに対する通常の書込み動作が完了すると、次に通常の書込み動作が実行されるレイヤＬ（ｘ＋１）の１層上のレイヤＬ（ｘ＋２）及びストリングユニットＳＵ０に対する過消去セル用書込み動作が実行される。
５．２ 第２変形例
また、上述の第２実施形態乃至第４実施形態では、過消去セル用書込み動作をペアセル単位で実行する場合について説明したが、これに限られない。例えば、第２変形例では、過消去セル用書込み動作を、レイヤＬ単位で実行され得る。
すなわち、上述の第２実施形態乃至第４実施形態では、過消去セル用ベリファイ動作によって、レイヤＬｘ及びストリングユニットＳＵｙに対応する１つのペアセル（２つのメモリセルトランジスタＭＣ）の少なくとも一方が過消去セルであるか否かが判定される。また、過消去セル用プログラム動作によって、少なくとも一方が過消去セルであると判定されたペアセルの閾値電圧を同時に上昇させる。これに対して、第２変形例では、過消去セル用ベリファイ動作によって、レイヤＬｘ及びストリングユニットＳＵ０〜ＳＵ３に対応する４つのペアセルの組（８つのメモリセルトランジスタＭＣ）の少なくとも１つが過消去セルであるか否かが判定される。また、過消去セル用プログラム動作によって、少なくとも一方が過消去セルであると判定された４つのペアセルの組の閾値電圧を同時に上昇させる。
第２変形例によれば、これまで１つのレイヤＬに対して、ストリングユニットＳＵ毎に個別に実行していた過消去セル用書込み動作を、１回の実行にまとめることができる。これにより、過消去セル用書込み動作の実行による負荷の増加を低減することができる。
なお、第２変形例では、１回の過消去セル用プログラム動作で閾値電圧が上昇するメモリセルトランジスタＭＣの数は、２個から８個に増加するので、誤読出しの要因となるセルが増加することが想定される。このため、第２変形例においては、当該誤読出しの要因となるセルが、誤り訂正動作で誤り訂正可能な程度に抑えられることが望ましい。
以下に、いくつかの実施形態への適用例を示す。
５．２．１ 第２実施形態への適用例
まず、第２変形例の第２実施形態への適用例について説明する。以下では、第２実施形態と同等の構成及び動作については説明を省略し、第２実施形態と異なる構成及び動作について主に説明する。
図２６は、第２変形例を適用した第２実施形態に係る半導体記憶装置における過消去セル用書込み動作と通常の書込み動作との順番の一例を模式的に示すテーブルであり、第２実施形態において説明した図１７に対応する。
図２６に示すように、最初に消去動作＜０＿０＞が実行された後、通常の書込み動作＜１＞〜＜６４＞が実行される前に、過消去セル用書込み動作＜０＿１＞〜＜０＿８＞が実行される。
具体的には、まず、最下層レイヤとしてレイヤＬ０が選択され、各々がストリングユニットＳＵ０〜ＳＵ３にそれぞれ対応する４組のペアセルＭＣａ０（０）及びＭＣｂ０（０）〜ＭＣａ０（３）及びＭＣｂ０（３）に対して、過消去セル用書込み動作＜０＿１＞が同時に実行される。
次に、レイヤＬ０の１つ上層のレイヤＬ１が選択され、レイヤＬ０と同様に、各々がストリングユニットＳＵ０〜ＳＵ３にそれぞれ対応する４組のペアセルＭＣａ１（０）及びＭＣｂ１（０）〜ＭＣａ１（３）〜ＭＣｂ１（３）に対して、過消去セル用書込み動作＜０＿２＞が実行される。以下同様にして、レイヤＬ２〜Ｌ７の順で、過消去セル用書込み動作＜０＿３＞〜＜０＿８＞が実行される。
そして、全てのレイヤＬ０〜Ｌ７における過消去セル用書込み動作が終了した後、通常の書込み動作＜１＞〜＜６４＞が実行される。
５．２．２ 第３実施形態への適用例
次に、第２変形例の第３実施形態への適用例について説明する。以下では、第３実施形態と同等の構成及び動作については説明を省略し、第３実施形態と異なる構成及び動作について主に説明する。
図２７は、第２変形例を適用した第３実施形態に係る半導体記憶装置における過消去セル用書込み動作と通常の書込み動作との順番の一例を模式的に示すテーブルであり、第３実施形態において説明した図１９に対応する。
図２７に示すように、“０＿０”番目に消去動作が実行された後、最下層のレイヤＬ０に対応する通常の書込み動作＜１＞〜＜７＞及び＜８＿０＞が実行される前に、各々がストリングユニットＳＵ０〜ＳＵ３にそれぞれ対応する４組のペアセルＭＣａ０（０）及びＭＣｂ０（０）〜ＭＣａ０（３）〜ＭＣｂ０（３）に対して、過消去セル用書込み動作＜０＿１＞が実行される。
次に、メモリセルトランジスタＭＣａ０（０）、ＭＣｂ０（０）、ＭＣｂ０（１）、ＭＣａ０（１）、ＭＣａ０（２）、ＭＣｂ０（２）、及びＭＣｂ０（３）にそれぞれ対する通常の書込み動作＜１＞〜＜７＞が、この順に実行される。
次に、メモリセルトランジスタＭＣａ０（３）に対する通常の書込み動作＜８＿０＞が実行された後、レイヤＬ０の１つ上層のレイヤＬ１が選択されると共に、各々がストリングユニットＳＵ０〜ＳＵ３にそれぞれ対応する４組のペアセルＭＣａ１（０）及びＭＣｂ１（０）〜ＭＣａ１（３）及びＭＣｂ１（３）に対して、過消去セル用書込み動作＜８＿１＞が実行される。
以下同様にして、選択されたレイヤＬｘに対する通常の書込み動作の完了に伴って１つ上層のレイヤＬ（ｘ＋１）に対する過消去セル用書込み動作が実行される。
５．３ 第３変形例
また、上述の第１実施形態乃至第４実施形態では、過消去セル用ベリファイ動作において、対象のペアセルＭＣａ及びＭＣｂに接続されたワード線ＷＬａ及びＷＬｂに対して同時に電圧Ｖｎｎｖｆｙを印加する場合について説明したが、これに限られない。
例えば、過消去セル用ベリファイ動作において、ワード線ＷＬａに電圧Ｖｎｎｖｆｙを印加しつつワード線ＷＬｂに電圧Ｖｎｎｖｆｙと異なる電圧を印加することと、ワード線ＷＬｂに電圧Ｖｎｎｖｆｙを印加しつつワード線ＷＬａに電圧Ｖｎｎｖｆｙと異なる電圧を印加することと、が個別に実行されてもよい。
以下では、第１実施形態と同等の構成及び動作については説明を省略し、第１実施形態と異なる構成及び動作について主に説明する。
図２８は、第３変形例に係る半導体記憶装置における過消去セル用ベリファイ動作を説明するための模式図であり、第１実施形態において説明した図１２に対応する。
図２８に示すように、過消去セル用ベリファイ動作において、ロウデコーダ１２０は、２段階の動作を実行する。具体的には、図２８（Ａ）に示すように、ロウデコーダ１２０は、１段階目の動作において、ペアセルＭＣａ３に対応するワード線ＷＬａ３に対して電圧Ｖｎｎｖｆｙを印加し、ワード線ＷＬａ０〜ＷＬａ２及びＷＬａ４〜ＷＬａ７には電圧ＶＲＥＡＤを印加し、ワード線ＷＬｂ０〜ＷＬｂ７に対して電圧Ｖｎｎを印加する。センスアンプ１４０は、当該状態においてメモリピラーＭＰに電流が流れるか否かを判定する。
また、図２８（Ｂ）に示すように、ロウデコーダ１２０は、２段階目の動作において、ペアセルＭＣｂ３に対応するワード線ＷＬｂ３に対して電圧Ｖｎｎｖｆｙを印加し、ワード線ＷＬｂ０〜ＷＬｂ２及びＷＬｂ４〜ＷＬｂ７には電圧ＶＲＥＡＤを印加し、ワード線ＷＬａ０〜ＷＬａ７に対して電圧Ｖｎｎを印加する。センスアンプ１４０は、当該状態においてメモリピラーＭＰに電流が流れるか否かを判定する。
これにより、ペアセルＭＣａ３及びＭＣｂ３の閾値電圧がいずれも電圧Ｖｎｎｖｆｙ以上である場合、１段階目及び２段階目のいずれの動作においてもメモリピラーＭＰには電流が流れない。一方、ペアセルＭＣａ３及びＭＣｂ３の閾値電圧の少なくとも一方が電圧Ｖｎｎｖｆｙ未満である場合、１段階目及び２段階目のいずれか一方の動作において、メモリピラーＭＰに電流が流れる。このように、図２８に示した過消去セル用ベリファイ動作によっても、図１２の場合と同様、ペアセルＭＣａ３及びＭＣｂ３がいずれも過消去セルでないか、少なくとも一方が過消去セルであるか、を判定することができる。
第３変形例によれば、過消去セル用ベリファイ動作の際にワード線ＷＬａ及びＷＬｂに印加される電圧構成を、通常の書込み動作におけるベリファイ動作と同様に設定することができる。すなわち、図２８（Ａ）に示した電圧構成は、ワード線ＷＬａ３に印加される電圧がＶｎｎｖｆｙである点を除き、メモリセルトランジスタＭＣａ３に対する通常の書込み動作におけるベリファイ動作（図１１）と同等である。また、図２８（Ｂ）に示した電圧構成は、ワード線ＷＬ３ｂに印加される電圧がＶｎｎｖｆｙである点を除き、メモリセルトランジスタＭＣｂ３に対する通常の書込み動作におけるベリファイ動作と同等である。このため、過消去セル用ベリファイ動作の際に、対象のペアセルＭＣａ及びＭＣｂの周囲の条件を通常の書込み動作と同等にすることができ、過消去セル用ベリファイ動作の判定精度の劣化を抑制することができる。
５．４ その他
また、上述の第２実施形態乃至第４実施形態では、通常の書込み動作が最下層のレイヤから開始し、最上層のレイヤまで実行される場合について説明したが、これに限られない。例えば、通常の書込み動作は、途中の所定のレイヤ（更に、当該途中のレイヤ内の途中のストリングユニット）まで実行された後、最上層のレイヤまで実行されることなく終了してもよい。この場合、例えば、図１６に示されたステップＳＴ１３０において、シーケンサ１７０は、レイヤＬｘが所定のレイヤであるか否かを判定してもよい。
また例えば、当該所定のレイヤ（の所定のストリングユニット）まで書き込まれたブロックＢＬＫに対して更なる通常の書込み動作を実行する場合、例えば、図１６に示されたステップＳＴ１１０において、シーケンサ１７０は、当該書込み動作が既に終了した所定のレイヤの次のレイヤ（又は当該書込み動作が既に終了した所定のストリングユニットの次のストリングユニット）を選択してもよい。
このように、途中のレイヤまでしか書込み動作が実行されない場合や、途中のレイヤから更なる書込み動作が実行される場合においても、当該動作に併せて上述の第２実施形態乃至第４実施形態のように過消去セル用書込み動作が実行されてもよい。
また、上述の第２実施形態乃至第４実施形態では、消去動作の後、過消去セル用書込み動作を実行するために最下層のレイヤとしてレイヤＬ０が選択される場合について説明したが、これに限られない。例えば、最下層のワード線ＷＬとセレクトゲート線ＳＧＳとの間にダミーワード線が設けられる場合、レイヤＬ０に代えて、当該ダミーワード線を含むレイヤ（図示せず）が、最下層のレイヤとして選択されてもよい。
また、上述の第１実施形態乃至第４実施形態では、電荷蓄積層３３がポリシリコン又は金属材料を含む場合について説明したが、これに限られない。例えば、電荷蓄積層３３が窒化シリコン（ＳｉＮ）のような絶縁材料を含んでもよい。この場合、電荷蓄積層３３ａ及び３３ｂは、チャージトラップ型の電荷蓄積層として機能するので、必ずしも分離している必要は無く、一体に形成されてもよい。
また、上述の第２変形例では、１つのレイヤＬに対応する過消去セル用書込み動作を、１回の実行にまとめる場合について説明したが、これに限られない。例えば、１つのレイヤＬのうち、ストリングユニットＳＵ０及びＳＵ１の組に対応する過消去セル用書込み動作と、ストリングユニットＳＵ２及びＳＵ３の組に対応する過消去セル用書込み動作と、をそれぞれ１回の実行にまとめてもよい。当然、１つのレイヤＬに対応する過消去セル用書込み動作を何個のストリングユニットＳＵでまとめて実行するか、またどのストリングユニットＳＵに対する過消去セル用書込み動作を１つにまとめて実行するかは、任意に設定可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１…メモリシステム、１００…半導体記憶装置、１１０…メモリセルアレイ、１２０…ロウデコーダ、１３０…ドライバ、１４０…センスアンプ、１５０…コマンドレジスタ、１６０…アドレスレジスタ、１７０…シーケンサ、２００…メモリコントローラ、２１０…ホストインタフェース回路、２２０…メモリ、２３０…プロセッサ、２４０…バッファメモリ、２５０…ＮＡＮＤインタフェース回路、２６０…ＥＣＣ回路、３００…ホスト機器、２１〜２５，３６…導電体層、３０…コア層、３１…半導体層、３２…トンネル絶縁膜、３３…電荷蓄積層、３４…ブロック絶縁膜、３５…キャップ層、４１，４２…絶縁体層。

Claims (19)

  1. データを記憶可能であり、ビット線に対して並列接続された第１メモリセル及び第２メモリセルと、
    前記第１メモリセルに接続された第１ワード線と、
    前記第２メモリセルに接続された前記第１ワード線と異なる第２ワード線と、
    制御回路と、
    を備え、
    前記第１メモリセル及び前記第２メモリセルは、互いに第１ウェル領域を共有し、かつ前記第１ウェル領域を挟んで対向して設けられ、
    前記制御回路は、第１動作において、前記第１ワード線及び前記第２ワード線に第１電圧を印加することを、前記第１電圧を増加させながら複数回繰り返すように構成された、
    半導体記憶装置。
  2. 前記制御回路は、前記第１動作において、
    前記第１ワード線及び前記第２ワード線に第２電圧を印加して、前記第１メモリセル及び前記第２メモリセルがいずれも第１状態に属するか否かを判定し、
    前記第１メモリセル及び前記第２メモリセルがいずれも前記第１状態に属すると判定されるまで、前記判定すること及び前記第１電圧を印加することを、前記第１電圧を増加させながら複数回繰り返す
    ように構成された、
    請求項１記載の半導体記憶装置。
  3. 前記制御回路は、前記第１メモリセル及び前記第２メモリセルに記憶されたデータを消去する第２動作の後に、前記第１動作を実行するように構成された、
    請求項２記載の半導体記憶装置。
  4. 前記制御回路は、前記第２動作が実行された後、前記第１メモリセルにデータを書き込む第３動作及び前記第２メモリセルにデータを書き込む第４動作の前に、前記第１動作を実行するように構成された、
    請求項３記載の半導体記憶装置。
  5. データを記憶可能であり、前記ビット線に対して並列接続された、第３メモリセル及び第４メモリセルと、
    前記第３メモリセルに接続された第３ワード線と、
    前記第４メモリセルに接続された第４ワード線と、
    を更に備え、
    前記第１メモリセル、前記第２メモリセル、前記第３メモリセル、及び前記第４メモリセルは、互いに前記第１ウェル領域を共有し、
    前記第１メモリセル及び前記第３メモリセルは、前記第１ウェル領域を挟んで前記第２メモリセル及び前記第４メモリセルと対向して設けられ、
    前記制御回路は、
    前記第３ワード線及び前記第４ワード線に前記第２電圧を印加して、前記第３メモリセル及び前記第４メモリセルがいずれも前記第１状態に属するか否かを判定し、
    前記第３メモリセル及び前記第４メモリセルがいずれも前記第１状態に属すると判定されるまで、前記判定すること並びに前記第３ワード線及び前記第４ワード線に前記第１電圧を印加することを、前記第１電圧を増加させながら複数回繰り返す
    第５動作を実行するように構成された、
    請求項４記載の半導体記憶装置。
  6. 前記制御回路は、
    前記第２動作において、前記第３メモリセル及び前記第４メモリセルに記憶されたデータを更に消去し、
    前記第２動作が実行された後、前記第３メモリセルにデータを書き込む第６動作及び前記第４メモリセルにデータを書き込む第７動作の前に、前記第５動作を実行する
    ように構成された、
    請求項５記載の半導体記憶装置。
  7. 前記第３ワード線及び前記第４ワード線は、前記第１ワード線及び前記第２ワード線の上方に位置し、
    前記制御回路は、前記第３動作及び前記第４動作を実行した後に、前記第５動作を実行するように構成された、
    請求項６記載の半導体記憶装置。
  8. 前記第３ワード線及び前記第４ワード線は、前記第１ワード線及び前記第２ワード線の上方に位置し、
    前記制御回路は、前記第３動作及び前記第４動作を実行する前に、前記第５動作を実行するように構成された、
    請求項６記載の半導体記憶装置。
  9. データを記憶可能であり、前記ビット線に対して並列接続された、第５メモリセル及び第６メモリセルを更に備え、
    前記第５メモリセルは、前記第１ワード線に接続され、
    前記第６メモリセルは、前記第２ワード線に接続され、
    前記第５メモリセル及び前記第６メモリセルは、互いに第２ウェル領域を共有し、かつ前記第２ウェル領域を挟んで対向して設けられ、
    前記制御回路は、
    前記第１ワード線及び前記第２ワード線に前記第２電圧を印加して、前記第１メモリセル及び前記第２メモリセルが前記第１状態に属するか否かに関わらず前記第５メモリセル及び前記第６メモリセルがいずれも前記第１状態に属するか否かを判定し、
    前記第５メモリセル及び前記第６メモリセルがいずれも前記第１状態に属すると判定されるまで、前記判定すること及び前記第１電圧を印加することを、前記第１電圧を増加させながら複数回繰り返す
    第８動作を実行するように構成された、
    請求項４記載の半導体記憶装置。
  10. 前記制御回路は、
    前記第２動作において、前記第５メモリセル及び前記第６メモリセルに記憶されたデータを更に消去し、
    前記第２動作が実行された後、前記第５メモリセルにデータを書き込む第９動作及び前記第６メモリセルにデータを書き込む第１０動作の前に、前記第８動作を実行する
    ように構成された、
    請求項９記載の半導体記憶装置。
  11. 前記制御回路は、前記第３動作及び前記第４動作の前において、前記第１動作の後に続けて前記第８動作を実行するように構成された、
    請求項１０記載の半導体記憶装置。
  12. 前記制御回路は、前記第３動作及び前記第４動作の後に前記第８動作を実行するように構成された、
    請求項１０記載の半導体記憶装置。
  13. データを記憶可能であり、前記ビット線に対して並列接続された、第７メモリセル及び第８メモリセルと、
    前記第７メモリセルに接続された第３ワード線と、
    前記第８メモリセルに接続された第４ワード線と、
    を更に備え、
    前記第５メモリセル、前記第６メモリセル、前記第７メモリセル、及び前記第８メモリセルは、互いに前記第２ウェル領域を共有し、
    前記第５メモリセル及び前記第７メモリセルは、前記第２ウェル領域を挟んで前記第６メモリセル及び前記第８メモリセルと対向して設けられ、
    前記制御回路は、
    前記第３ワード線及び前記第４ワード線に前記第２電圧を印加して、前記第７メモリセル及び前記第８メモリセルがいずれも前記第１状態に属するか否かを判定し、
    前記第７メモリセル及び前記第８メモリセルがいずれも前記第１状態に属すると判定されるまで、前記判定すること並びに前記第３ワード線及び前記第４ワード線に前記第１電圧を印加することを、前記第１電圧を増加させながら複数回繰り返す
    第１１動作を実行するように構成された、
    請求項１０記載の半導体記憶装置。
  14. 前記制御回路は、
    前記第２動作において、前記第７メモリセル及び前記第８メモリセルに記憶されたデータを更に消去し、
    前記第２動作が実行された後、前記第７メモリセルにデータを書き込む第１２動作及び前記第８メモリセルにデータを書き込む第１３動作の前に、前記第１１動作を実行する
    ように構成された、
    請求項１３記載の半導体記憶装置。
  15. 前記第３ワード線及び前記第４ワード線は、前記第１ワード線及び前記第２ワード線の上方に位置し、
    前記制御回路は、前記第９動作及び前記第１０動作の前において、前記第３動作及び前記第４動作の後に前記第１１動作を実行するように構成された、
    請求項１４記載の半導体記憶装置。
  16. データを記憶可能であり、前記ビット線に対して並列接続された、第５メモリセル及び第６メモリセルを更に備え、
    前記第５メモリセルは、前記第１ワード線に接続され、
    前記第６メモリセルは、前記第２ワード線に接続され、
    前記第５メモリセル及び前記第６メモリセルは、互いに第２ウェル領域を共有し、かつ前記第２ウェル領域を挟んで対向して設けられ、
    前記制御回路は、前記第１動作において、
    前記第１ワード線及び前記第２ワード線に第２電圧を印加して、前記第１メモリセル、前記第２メモリセル、前記第５メモリセル、及び前記第６メモリセルがいずれも第１状態に属するか否かを判定し、
    前記第１メモリセル、前記第２メモリセル、前記第５メモリセル、及び前記第６メモリセルがいずれも前記第１状態に属すると判定されるまで、前記判定すること及び前記第１電圧を印加することを、前記第１電圧を増加させながら複数回繰り返す
    ように構成された、
    請求項１記載の半導体記憶装置。
  17. 前記判定することは、
    前記第１ワード線に前記第１電圧を印加しつつ前記第２ワード線に前記第２電圧と異なる電圧を印加することと、
    前記第２ワード線に前記第１電圧を印加しつつ前記第１ワード線に前記第１電圧と異なる電圧を印加することと、
    を含む、
    請求項２記載の半導体記憶装置。
  18. 前記判定することは、前記第１ワード線に及び前記第２ワード線に同時に前記第２電圧を印加することを含む、
    請求項２記載の半導体記憶装置。
  19. 前記第１ウェル領域は、前記第１ワード線及び前記第２ワード線と交差する方向に延伸する、
    請求項１記載の半導体記憶装置。
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