CN111725228A - 半导体存储装置 - Google Patents

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Abstract

本发明的实施方式提供一种能够容易地提高动作特性的半导体存储装置。根据本发明的一实施方式，在半导体存储装置中，第1半导体柱在第1区域内沿所述第1方向延伸。第1区域是第1导电层中的相邻的第2分断膜之间的区域。第2半导体柱在第2区域内沿所述第1方向延伸。第2区域是第1导电层中的相邻的第1分断膜与第2分断膜之间的区域。第1电荷储存层配置在第1半导体柱与第1区域之间。第2电荷储存层配置在第2半导体柱与第2区域之间。周边电路对第2导电层中的与第2区域对应的区域供给选择电位时，对与第2区域对应的第1导电层供给第1电压。周边电路对第2导电层中的与第1区域对应的区域供给选择电位时，对与第1区域对应的第1导电层供给第2电压。第2电压是比第1电压高的电压。

Description

半导体存储装置
[相关申请]
本申请案享有以日本专利申请案2019-50497号(申请日：2019年3月18日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本实施方式涉及一种半导体存储装置。
背景技术
已知有柱状的半导体信道在将多个导电层积层而成的积层体内贯通，且使各导电层与半导体信道接近的部分作为存储胞而发挥功能的三维构造的半导体存储装置。在该半导体存储装置中，存在因三维构造中的位置而导致构成存储胞的氧化膜厚等不均的情况，存在对动作速度或可靠性造成影响的情况。
发明内容
本发明的实施方式提供一种能够提高动作速度或可靠性的半导体存储装置。
根据一实施方式，提供一种具有多个第1导电层、第2导电层、多个第1分断膜、多个第2分断膜、第1半导体柱、第2半导体柱、第1电荷储存层、第2电荷储存层、及周边电路的半导体存储装置。多个第1导电层沿第1方向积层。第2导电层配置在多个第1导电层的第1方向上。多个第1分断膜沿第2方向将多个第1导电层与第2导电层分断。第2方向是与第1方向交叉的方向。多个第1分断膜沿第1方向及第3方向延伸。第3方向是与第1方向及第2方向交叉的方向。多个第2分断膜沿第2方向将第2导电层中的相邻的第1分断膜之间的区域分断。多个第2分断膜沿第1方向及第3方向延伸。第1半导体柱在第1区域内沿所述第1方向延伸。第1区域是第1导电层中的相邻的第1分断膜之间的区域。第2半导体柱在第2区域内沿所述第1方向延伸。第2区域是第1导电层中的相邻的第1分断膜与第2分断膜之间的区域。第1电荷储存层配置在第1半导体柱与第1区域之间。第2电荷储存层配置在第2半导体柱与第2区域之间。周边电路对第2导电层中的与第2区域对应的区域供给选择电位时，对与第2区域对应的第1导电层供给第1电压。周边电路对第2导电层中的与第1区域对应的区域供给选择电位时，对与第1区域对应的第1导电层供给第2电压。第2电压是比第1电压高的电压。
附图说明
图1是表示第1实施方式的半导体存储装置的构成的立体图。
图2是第1实施方式的半导体存储装置的构成的框图。
图3是表示第1实施方式的半导体存储装置中所包含的存储胞阵列的构成的电路图。
图4是表示第1实施方式的半导体存储装置中所包含的存储胞阵列的详情的俯视图。
图5是表示第1实施方式的半导体存储装置中所包含的存储胞阵列的详情的剖视图。
图6是表示第1实施方式的半导体存储装置中所包含的存储胞阵列的构成的俯视图。
图7是表示对第1实施方式的半导体存储装置中所包含的存储胞阵列的写入开始电压的设定值的图。
图8是表示对第1实施方式的半导体存储装置中所包含的存储胞阵列的写入开始电压的修正值的图。
图9(a)～(d)是用来说明对第1实施方式的半导体存储装置中所包含的存储胞阵列的写入处理的图。
图10是用来说明对第1实施方式的半导体存储装置中所包含的存储胞阵列的升压写入动作的图。
图11是表示第1实施方式的半导体存储装置的变化例中所包含的存储胞阵列的详情的俯视图。
图12是表示对第1实施方式的半导体存储装置的变化例中所包含的存储胞阵列的写入开始电压的修正值的图。
图13(a)～(f)是用来说明对第1实施方式的半导体存储装置的变化例中所包含的存储胞阵列的写入的图。
图14是表示包含第1实施方式的半导体存储装置的半导体芯片上的写入开始电压的修正值的分布的图。
图15(a)、(b)是用来说明对第2实施方式的半导体存储装置中所包含的存储胞阵列的写入处理的流程图。
图16(a)、(b)是用来说明对第2实施方式的半导体存储装置的变化例中所包含的存储胞阵列的写入处理的流程图。
图17是表示对第3实施方式的半导体存储装置中所包含的存储胞阵列的删除动作时的施加电压的图。
图18是表示对第3实施方式的半导体存储装置中所包含的存储胞阵列的删除动作时的施加电压的波形图。
图19是表示对第3实施方式的半导体存储装置的变化例中所包含的存储胞阵列的删除动作时的施加电压的图。
图20是表示对第3实施方式的半导体存储装置的变化例中所包含的存储胞阵列的删除动作时的施加电压的波形图。
具体实施方式
以下，参照附图对实施方式进行说明。对附图中的相同部分标注相同编号，并适当省略其详细说明，对不同的部分进行说明。此外，附图是示意性或概念性的图，各部分的厚度与宽度的关系、部分间的大小的比率等未必与现实相同。另外，即便在表示相同部分的情况下，也存在彼此的尺寸或比率根据附图而不同地进行表示的情况。
(第1实施方式)
图1是示意性地表示第1实施方式的半导体存储装置1的存储胞阵列2的构成的立体图。半导体存储装置1是包含三维配置的存储胞的NAND(Not And，与非)型非易失性存储装置。
在以下说明中，将在与半导体基板SUB的表面平行的平面内相互正交的方向设为X方向及Y方向，更具体来说，X方向设为字线WL延伸的方向，Y方向设为位线BL延伸的方向。Z方向设为与半导体基板SUB正交的方向。因此，Z方向与X方向及Y方向正交。
如图1所示，半导体存储装置1中包含选择栅极SGS、字线WL、及选择栅极SGD。选择栅极SGS介隔层间绝缘膜7积层在半导体基板SUB之上。在图1的例中，选择栅极SGS设置3层。字线WL介隔层间绝缘膜7积层在最上层的选择栅极SGS之上。在图1的例中，字线WL设置8层。意味着包含在同一层中且经分割的多个选择栅极。在图1的例中，示出沿Y方向分割的选择栅极SGD0与SGD1。选择栅极SGD介隔层间绝缘膜7积层在最上层的字线WL之上。选择栅极SGS、字线WL及选择栅极SGD分别为沿X方向及Y方向延伸的板状。
在图1的例中，选择栅极SGD、字线WL、及选择栅极SGS是通过狭缝ST沿Y方向分断而绝缘。狭缝ST设置在半导体基板SUB，沿X方向及Z方向延伸。
选择栅极SGD例如是通过绝缘层83沿Y方向分断。绝缘层83设置在字线WL的上方(+Z侧)，且沿Y方向及Z方向延伸。因此，在字线WL上沿Y方向排列配置选择栅极SGD0与选择栅极SGD1。在图1的例中，选择栅极SGD0及SGD1分别设置3层。
半导体基板SUB例如为硅基板。选择栅极SGS、字线WL、选择栅极SGD例如为包含钨(W)的金属层。层间绝缘膜7及绝缘层83例如为包含氧化硅的绝缘体。
半导体存储装置1还具备多个柱状体4。柱状体4贯穿选择栅极SGS、字线WL及选择栅极SGD而沿其等的积层方向即Z方向延伸。半导体存储装置1还包含设置在选择栅极SGD的上方的多个位线BL及源极线SL。
柱状体4分别经由接触插塞31电连接于位线BL。例如，共用选择栅极SGD0的柱状体4中的1个与共用选择栅极SGD1的柱状体4中的1个电连接于1个位线BL。
此外，在图1中，为了简化图示，而省略设置在选择栅极SGD与位线BL之间的层间绝缘膜。另外，在第1实施方式中，在相邻的狭缝ST之间设置4个选择栅极作为选择栅极SGD。因此，也可进而在图1中的选择栅极SGDA的-X侧介隔绝缘层83而配置选择栅极SGD3与选择栅极SGD4。
在如半导体存储装置1般具有三维构造的半导体存储装置(存储器)的情况下，以字线WL与柱状体4交叉的部分作为存储胞而发挥功能的方式构成，且构成三维排列多个存储胞而成的存储胞阵列2。另外，选择栅极SGS与柱状体4交叉的部分作为源极侧的选择栅极而发挥功能，选择栅极SGD0、SGD1及柱状体4交叉的部分作为漏极侧的选择栅极。在半导体存储装置1中，通过增加积层体中的字线WL的积层数，即便不利用更微细的图案化技术，也能够增加存储容量。
图2是表示半导体存储装置1的构成的框图。
如图2所示，半导体存储装置1具有存储胞阵列2、周边电路10、及接口20源极线。周边电路10包含WL驱动电路11、SGS驱动电路12、SGD驱动电路13、SL驱动电路14、及感测放大器电路15。
WL驱动电路11是控制向字线WL的施加电压的电路，SGS驱动电路12是对施加于选择栅极SGS的电压进行控制电路。SGD驱动电路13是对施加于选择栅极SGD的电压进行控制的电路，SL驱动电路14是对施加于源极线SL的电压进行控制的电路。感测放大器电路15是根据来自所选择的存储胞的信号而对读出的数据进行判定的电路。
周边电路10基于经由接口20从外部(例如，应用半导体存储装置1的存储系统的存储器控制器)输入的指示，对半导体存储装置1的动作进行控制。例如，周边电路10在接收到写入指示的情况下，通过SGS驱动电路12、SGD驱动电路13、及WL驱动电路11选择指示写入的地址的存储胞，一边参照Vpgm管理信息，一边对选择存储胞施加与数据对应的电压而进行写入。另外，周边电路10在接收到读出指示的情况下，根据来自存储胞阵列2中的所指示的地址的存储胞的信号，通过感测放大器电路15判定读出的数据，并经由接口20将该数据向外部(存储器控制器)输出。
其次，利用图3对存储胞阵列2的构成进行说明。图3是表示存储胞阵列2的电路构成的电路图。
存存储胞阵列2具有分别为多个存储胞晶体管MT的集合的多个区块BLK。各区块BLK具有与字线及位线建立关联的存储胞晶体管MT的集合即多个串单元SU0、SU1、SU2、SU3。各串单元SU0～SU3具有串联连接有存储胞晶体管MT的多个存储串MST。此外，串单元SU0～SU3内的存储串MST的数量为任意。
多个串单元SU0、SU1、SU2、SU3与多个选择栅极SGD0、SGD1、SGD3、SGD4对应，并且共用选择栅极SGS，作为区块BLK0中的多个驱动组件而发挥功能。各串单元SU可通过其对应的选择栅极SGD与选择栅极SGS进行驱动。另外，各串单元SU包含多个存储串MST。
各存储串MST例如包含64个存储胞晶体管MT(MT0～MT63)及选择晶体管SDT、SST。存储胞晶体管MT具有控制栅极及电荷储存层，非易失性地保存数据。而且，64个存储胞晶体管MT(MT0～MT63)串联连接于选择晶体管SDT的源极与选择晶体管SST的漏极之间。此外，存储串MST内的存储胞晶体管MT的个数并不限定于64个。
各串单元SU0～SU3中的选择晶体管SDT的栅极分别连接于选择栅极SGD。与此相对，各串单元SU中的选择晶体管SST的栅极例如共通连接于选择栅极SGS。
位于各串单元SU内的各存储串MST的选择晶体管SDT的漏极分别连接于不同的位线BL0～BLk(k为任意的2以上的整数)。另外，位线BL0～BLk在多个区块BLK间共通连接位于各串单元SU内的1个存储串MST。进而，各选择晶体管SST的源极共通连接于源极线SL。
也就是说，串单元SU是连接于不同的位线BL0～BLk，且连接于同一选择栅极SGD的存储串MST的集合。另外，各区块BLK是使字线WL共通的多个串单元SU0～SU3的集合。而且，存储胞阵列2是使位线BL0～BLk共通的多个区块BLK的集合。
此外，如果将共用字线WL的存储胞晶体管MT的群称为“存储胞组MCG”，那么存储胞组MCG是能够经由字线WL一次性施加指定的电压(例如，写入电压、读出电压)的存储胞的集合的最小单位。
其次，利用图4～图6对存储胞阵列2的具体构成进行说明。图4是表示第1实施方式的半导体存储装置1中所包含的存储胞阵列2的详情的XY俯视图。图5是表示第1实施方式的半导体存储装置1中所包含的存储胞阵列2的详情的ZX剖视图。图6是表示第1实施方式的半导体存储装置1中所包含的存储胞阵列2的构成的XY俯视图。
如图4及图5所示，存储胞阵列2是在半导体基板SUB的+Z侧，将柱状体4沿XY方向二维排列，并且由柱状体4贯通多层字线WL而构成为三维的存储胞的排列。
如图4所示，在XY俯视下，多个柱状体4例如是以构成16列(16通道(lane))的方式配置。各列(各通道)沿着X方向延伸。16列中的向Y方向靠近的列(通道)是柱状体4的配置位置以X方向上的配置间距的大致一半相互偏移。在XY俯视下，多个柱状体4也可视为呈错位状排列。各柱状体4与沿Z方向配置的多个存储器晶体管MT0～MT63对应。也就是说，由多个柱状体4的XY方向的排列及与各柱状体4对应的存储器晶体管MT的Z方向的排列构成多个存储器晶体管MT的三维的排列及多个选择晶体管SDT的排列。
三维排列的多个存储器晶体管MT中的在大致相同的Z坐标上构成16列(16通道)的多个存储器晶体管MT例如可共用作为字线WL63的导电层6，由周边电路10供给相同的控制电压(写入电压)。
另外，多个选择晶体管SDT配置在多个存储器晶体管MT0～MT63的+Z侧，以4列(4通道)为单位进行分组。也就是说，作为选择栅极SGD的各导电层是由沿XZ方向延伸的大致板状(大致翼形状)的绝缘膜(第2分断膜)83分割(分断)为多个驱动电极膜61～64。二维或三维排列的多个选择晶体管SDT中的大致相同的Z坐标的4列(4通道)选择晶体管SDT例如共用作为选择栅极SGD的驱动电极膜，由周边电路10供给相同的控制电压(驱动电压)。
与此对应，多个存储器晶体管MT的排列是以4列(4通道)为单位分组成串单元SU0～SU3。也就是说，各串单元SU0～SU3作为区块BLK0中的驱动电极膜61～64的被驱动组件而发挥功能。也就是说，各串单元SU0～SU3包含4列(4通道)选择晶体管SDT、4列(4通道)存储器晶体管MT0～MT63及4列(4通道)选择晶体管SST(参照图3)。
将存储胞阵列2中的多个串单元SU0～SU3中与狭缝ST的距离较近的串单元SU0、SU3称为外侧的串单元SU0、SU3，将与狭缝ST的距离较远的串单元SU1、SU2称为内侧的串单元SU1、SU2。外侧的串单元SU0、SU3也可视为与狭缝ST相接的串单元，内侧的串单元SU1、SU2也可视为不与狭缝ST相接的串单元。此外，也可将包含外侧的串单元SU0、SU3的区域称为外侧区域RG_outer，将包含内侧的串单元SU1、SU2的区域称为内侧区域RG_inner。
在存储胞阵列2中，交替反复积层有导电层6与绝缘层7，还交替反复积层有驱动电极膜61～64与绝缘层7。各导电层6可由以导电物(例如钨等金属)为主成分的材料形成。各绝缘层7可由以绝缘物(例如硅氧化物等半导体氧化物)为主成分的材料形成。导电层6作为字线WL而发挥功能。驱动电极膜61～64可分别由以导电物(例如钨等金属)为主成分的材料形成。驱动电极膜61作为选择栅极SGD0而发挥功能，驱动电极膜62作为选择栅极SGD1而发挥功能，驱动电极膜63作为选择栅极SGD2而发挥功能，驱动电极膜64作为选择栅极SGD而发挥功能。
另外，在存储胞阵列2中，柱状部4包含核心绝缘膜41、半导体信道42、及绝缘膜43。核心绝缘膜41可由以绝缘物(例如硅氧化物)为主成分的材料形成。半导体信道42是以从外侧包围核心绝缘膜41的方式配置，且包含沿着柱状体4的中心轴延伸的大致圆筒状的形状。
半导体信道42包含存储串MS中的信道区域(工作区域)，可由以实质上不包含杂质的半导体(例如多晶硅)为主成分的材料形成。
绝缘膜43配置在驱动电极膜61～64或导电层6(字线WL)与半导体信道42之间，在俯视下包围半导体信道42。绝缘膜43覆盖半导体信道42的侧面。绝缘膜43是以在配置于导电层6(字线WL)与半导体信道42之间的部分中具有电荷储存能力的方式构成。绝缘膜43可如图6所示般从半导体信道42侧起依序包含隧道绝缘膜431/电荷储存膜432/区块绝缘膜433的3层构造。隧道绝缘膜431可由以氧化物(例如硅氧化物)为主成分的材料形成。电荷储存膜432可由以氮化物(例如硅氮化物)为主成分的材料形成。区块绝缘膜433可由以氧化物(例如，硅氧化物、金属氧化物或这些的积层)为主成分的材料形成。也就是说，绝缘膜43也可在配置于导电层6(字线WL)与半导体信道42之间的部分中具有由1对绝缘膜(隧道绝缘膜、区块绝缘膜)夹着电荷储存膜的ONO型3层构造。另外，绝缘膜43也可在配置于驱动电极膜61～64与半导体信道42之间的部分中包含栅极绝缘膜的单层构造。栅极绝缘膜可由以氧化物(例如硅氧化物)为主成分的材料形成。
另外，存储胞阵列2存在将柱状构造物(也称为级(Tier))介隔半导体膜44积层多个而构成柱状体4的情况。在图5中，例示柱状体4包含2级的情况。半导体膜44与上下级的半导体信道42分别电连接。存储胞阵列2与2级对应地具有沿Z方向分割出的区域UR、LR。区域UR是与上侧级对应的区域，区域LR是与下侧级对应的区域。区域UR是区域LR的+Z侧的区域。此外，如果将与选择晶体管SDT对应的区域称为区域SGDR，将与选择晶体管SST对应的区域称为区域SGSR，那么区域SGDR配置在区域UR的+Z侧，区域SGSR配置在区域LR的-Z侧。
域UR也可进一步沿Z方向分割为指定的数量(例如2个)，可分割为区域UUR与区域ULR。区域UUR是区域ULR的+Z侧的区域。区域LR也可进一步沿Z方向分割为指定的数量(例如2个)，可分割为区域LUR与区域LLR。区域LUR是区域LLR的+Z侧的区域。也就是说，在各串单元SU0～SU3内，按照距基板SB的高度变高的顺序配置有区域LLR、区域LUR、区域ULR、区域UUR。区域LLR与字线WL0～WL15对应，并且与存储胞MT0～MT15对应。区域LUR与字线WL16～WL30对应，并且与存储胞MT16～MT30对应。区域ULR与字线WL31～WL45对应，并且与存储胞MT31～MT45对应。区域UUR与字线WL46～WL61对应，并且与存储胞MT46～MT61对应。
对各存储胞MT的写入处理可通过ISPP(Incremental Step Pulse Program，增量步进脉冲编程)方式进行，所述ISPP方式是一边增加写入电压，一边交替反复进行写入动作与验证动作，直到成为验证OK为止(参照图10)。在该写入处理中，写入时的循环次数根据写入开始电压的值而改变，与其相应地写入时间WT可能发生改变。为了在存储胞阵列2中的各存储胞MT之间减小写入时间WT的差异，有效的是对各存储胞MT根据其写入难易度改变写入开始电压。
基于这种观点来说，如图7所示，储存在存储胞阵列2的ROM(Read Only Memory，只读存储器)区域的Vpgm管理信息2b1包含将能够以字线WL为单位进行区分的存储胞MT的大致的物理位置与写入开始电压的设定值Vws建立对应关系的设定信息。图7是表示写入开始电压的设定值Vws的图。在图7所示的设定信息中，包含区块的识别信息(例如区块编号)与区域的识别信息(例如，表示是沿Z方向分割出的区域LLR、区域LUR、区域ULR、区域UUR的哪一个的信息)作为能够以字线WL为单位进行区分的存储胞MT的大致的物理位置，包含与该物理位置对应的设定值作为写入开始电压的设定值Vws。通过参照图7所示的设定信息，能够掌握与存储胞MT的大致的物理位置对应的写入开始电压的设定值Vws。例如能够掌握对属于区块BLK0的区域UUR的存储胞MT的写入开始电压的设定值为Vws＝Vws1。
另一方面，因制程上的原因(通过湿式蚀刻将牺牲膜去除时，图5所示的绝缘膜43实质上被暴露在蚀刻剂中的时间是相比于外侧的串单元在内侧的串单元中较短)，导致与图4所示的外侧的串单元SU0、SU3相比，内侧的串单元SU1、SU2的绝缘膜43的膜厚相对较厚。由此，与外侧的串单元SU0、SU3相比，内侧的串单元SU1、SU2被施加相同的写入电压时难以写入信息。
与此相对，如图8所示，储存在存储胞阵列2的ROM区域的修正信息2b2包含将存储胞MT的Y位置与写入开始电压的修正值ΔVws建立对应关系的修正信息。例如，图8所示的修正信息包含串单元识别信息(例如，表示沿Y方向排列的串单元SU0、串单元SU1、串单元SU2、串单元SU3的哪一个的信息)作为表示存储胞MT的Y位置，即存储胞MT所属的串单元的信息。修正信息包含区域识别信息(例如，表示是沿Z方向配置的区域UUR、区域ULR、区域LUR、区域LLR的哪一个的信息)，作为表示存储胞MT的Z位置，即存储胞MT所属的区域的信息。修正信息包含与该存储胞MT所属的串单元及区域对应的修正值作为写入开始电压的修正值ΔVws。通过参照该修正信息，能够掌握与存储胞MT的Y位置(存储胞MT所属的存储串是SU0～SU3的哪一个)对应的写入开始电压的修正值ΔVws。
例如，如果对不同的Y位置参照图8所示的修正信息，那么能够掌握对属于外侧的串单元SU0及区域UUR的存储胞MT的写入开始电压Vws的修正值为ΔVws＝0，能够掌握对属于内侧的串单元SU1及区域UUR的存储胞MT的写入开始电压Vws的修正值为ΔVws＝α1(＞0)。
也就是说，通过进行使用图8所示的修正信息的控制，与写入开始时的对外侧的串单元SU0、SU3的修正值ΔVws相比，能够使写入开始时的对内侧的串单元SU1、SU2的修正值ΔVws变得更高。
另外，因制程上的原因(通过湿式蚀刻将牺牲膜去除时，绝缘膜43实质上被暴露在蚀刻剂中的时间的外侧与内侧间的时间差是相比于上侧的区域在下侧的区域中较短)，导致与积层体LMB中的上侧的区域UR相比，下侧的区域LR的绝缘膜43的外侧串单元与内侧串单元间的膜厚差相对较小。
当更细致地观察时，与区域UR内的上侧的区域UUR相比，下侧的区域ULR的绝缘膜43的外侧串单元与内侧串单元间的膜厚差相对较小。
同样地，与区域LR内的上侧的区域LUR相比，下侧的区域LLR的绝缘膜43的外侧串单元与内侧串单元间的膜厚差相对较小。
与此相对，如图8所示，储存在存储胞阵列2的ROM区域的修正信息2b2包含将存储胞MT的Z位置与写入开始电压的修正值ΔVws建立对应关系的修正信息。通过参照该修正信息，能够掌握与存储胞MT的Z位置(存储胞MT所属的区域是沿Z方向配置的区域UUR～LLR的哪一个)对应的写入开始电压的修正值ΔVws。
例如，如果对不同的Z位置参照图8所示的修正信息，那么能够掌握对属于内侧的串单元SU1及区域UUR的存储胞MT的写入开始电压Vws的修正值为ΔVws＝α1。能够掌握对属于内侧的串单元SU1及区域ULR的存储胞MT的写入开始电压Vws的修正值为ΔVws＝α2(＜α1)。能够掌握对属于内侧的串单元SU1及区域LUR的存储胞MT的写入开始电压Vws的修正值为ΔVws＝α3(＜α2)。能够掌握对属于内侧的串单元SU1及区域LUR的存储胞MT的写入开始电压Vws的修正值为ΔVws＝α4(＜α3)。
也就是说，通过进行使用图8所示的修正信息的控制，与写入开始时的对上侧的区域的修正值ΔVws相比，能够使写入开始时的对下侧的区域的修正值ΔVws变得更小。
周边电路10可使用如图8所示的修正值ΔVws进行写入开始电压的修正。如果将写入开始电压的设定值设为Vws，将修正值设为ΔVws，那么周边电路10在写入开始时对存储胞MT施加由如下数式1所示的写入电压Vpgm。
Vpgm＝Vws+ΔVws···数式1
例如，当从外部(存储器控制器)接收到对属于区域UUR且属于外侧的串单元SU0、SU3的存储胞MT的写入指示时，周边电路10参照图7所示的设定信息，特定出写入开始电压的设定值Vws＝Vws1，参照图8所示的修正信息，特定出写入开始电压的修正值ΔVws＝0。周边电路10通过数式1求出写入电压Vpgm＝Vws1并向WL驱动电路11通知。
而且，如图9(a)所示，SGD驱动电路13对驱动电极膜61施加具有选择电位VSL的驱动电压VSGD0，对驱动电极膜62、63、64分别施加具有非选择电位VUS的驱动电压VSGD1、VSGD2、VSGD3。图9是用来说明对第1实施方式的半导体存储装置1中所包含的存储胞阵列2的写入处理的图。由此，外侧的串单元SU0的选择晶体管SDT接通，将各半导体信道42的电位设定为与选择电位VSL对应的电位，并且内侧的串单元SU1、SU2及外侧的串单元SU3的选择晶体管SDT断开，各半导体信道42成为浮动状态。
与此同时，如图9(b)所示，WL驱动电路11对与写入指示所指示的地址对应的作为字线WL(例如字线WL63)的导电层6施加写入电压Vpgm＝Vws1。图9(a)及图9(b)分别为表示对外侧的串单元SU0的写入处理时的施加电压的图，由实线表示主动的控制线，由虚线表示非主动的控制线。存储胞阵列2中的与字线WL63对应的区域为区域UUR(参照图5)。由此，写入开始时对属于区域UUR且属于外侧的串单元SU0的存储胞MT施加写入电压Vpgm＝Vws1。而且，周边电路10一边使写入电压以步长ΔV0增加，一边交替反复进行利用WL驱动电路11的写入动作与利用感测放大器电路15的验证动作，直到成为验证OK为止。由此，可如图10中实线所示般，对属于区域UUR且属于外侧的串单元SU0的存储胞MT的写入处理在写入时间WT1内完成。图10是用来说明对第1实施方式的半导体存储装置1中所包含的存储胞阵列2的升压写入动作的图。
此时，在非选择的内侧的串单元SU1、SU2及非选择的外侧的串单元SU3中，通过成为浮动状态的半导体信道42与作为字线WL的导电层6的偶联，能够与写入电压的施加对应地使半导体信道42的电位上升到升压电位，由此不对存储胞MT写入信息。
另外，例如当从外部(存储器控制器)接收到属于区域UUR且属于内侧的串单元SU1、SU2的存储胞MT的写入指示时，周边电路10参照图7所示的设定信息，特定出写入开始电压的设定值Vws＝Vws1，参照图8所示的修正信息，特定出写入开始电压的修正值ΔVws＝α1。周边电路10通过数式1求出写入电压Vpgm＝Vws1+α1并向WL驱动电路11通知。
而且，如图9(c)所示，SGD驱动电路13对驱动电极膜62、63分别施加具有选择电位VSL的驱动电压VSGD1、VSGD2，对驱动电极膜61、64分别施加具有非选择电位VUS的驱动电压VSGD0、VSGD3。由此，内侧的串单元SU1、SU2的选择晶体管SDT接通，将各半导体信道42的电位设定为与选择电位VSL对应的电位，并且外侧的串单元SU0、SU3的选择晶体管SDT断开，各半导体信道42成为浮动状态。
与此同时，如图9(d)所示，WL驱动电路11对与写入指示所指示的地址对应的作为字线WL(例如字线WL63)的导电层6施加写入电压Vpgm＝Vws1+α1。图9(c)及图9(d)是表示对内侧的串单元SU1的写入处理时的施加电压的图。存储胞阵列2中的与字线WL63对应的区域为区域UUR(参照图5)。由此，写入开始时对属于区域UUR且属于内侧的串单元SU1的存储胞MT施加写入电压Vpgm＝Vws1+α1。而且，周边电路10一边使写入电压以步长ΔV0增加，一边交替反复进行利用WL驱动电路11的写入动作与利用感测放大器电路16的验证动作，直到成为验证OK为止。由此，可如图10中波浪线所示般，对属于区域UUR且属于内侧的串单元SU1的存储胞MT的写入处理在写入时间WT1’(
Figure BDA0002150173790000111
WT1)内完成。
此时，在非选择的外侧的串单元SU0、SU3及非选择的内侧的串单元SU2中，通过成为浮动状态的半导体信道42与作为字线WL的导电层6的偶联，能够与写入电压的施加对应地使半导体信道42的电位上升到升压电位，由此不对存储胞MT写入信息。
如图10所示，通过与写入开始时对外侧的串单元SU0、SU3的存储胞MT施加的写入电压Vpgm相比，使写入开始时对内侧的串单元SU1、SU2的存储胞MT施加的写入电压Vpgm变得更高，能够使写入处理时的循环次数在外侧的串单元SU0、SU3与内侧的串单元SU1、SU2中均等，能够使写入时间WT彼此大致一致。
如上，在第1实施方式中，在半导体存储装置1中，周边电路10是相比于对存储胞阵列2中的外侧的串单元SU0、SU3的存储胞MT写入信息时，对内侧的串单元SU1、SU2的存储胞MT写入信息时施加更高的写入电压Vpgm。由此，能够在多个存储胞MT之间使其写入速度与写入速度较快的存储胞一致，因此，能够在半导体存储装置1中整体上提高写入性能。
例如，与存储胞阵列2中的靠近狭缝ST的内侧的串单元SU0、SU3相比，距狭缝ST较远的外侧的串单元SU1、SU2的绝缘膜43的膜厚相对较厚，被施加相同的写入电压时难以写入信息。
与此相对，周边电路10是相比于对外侧的串单元SU0、SU3的存储胞MT写入信息时，对内侧的串单元SU0、SU3的存储胞MT写入信息时由WL驱动电路11施加更高的写入电压。由此，能够在多个存储胞MT之间与写入速度较快的存储胞MT一致，从而能够提高作为半导体存储装置1整体的写入性能。
此外，写入开始电压的修正值也可多阶段地改变。例如，作为第1实施方式的变化例，在半导体存储装置1中，也可如图11所示，在XY俯视下，将多个柱状体4例如以构成20列(20通道)的方式配置。图11是表示第1实施方式的半导体存储装置1的变化例中所包含的存储胞阵列2的详情的XY俯视图。图11所示的存储胞阵列2是通过在图4所示的串单元SU1与串单元SU2之间追加串单元SU4而构成。此外，也可将包含外侧的串单元SU0、SU3的区域称为外侧区域RG_outer，将包含内侧的串单元SU1、SU2的区域称为内侧区域RG_inner，将包含最内侧的串单元SU4的区域称为最内侧区域RG_most_inner。
与其相应地，储存在存储胞阵列2的ROM区域的修正信息262可如图12所示般，包含将存储胞MT的Y位置与写入开始电压的修正值ΔVws多阶段地建立对应关系的修正信息。如果对不同的Y位置参照该修正信息，那么能够掌握与存储胞MT的Y位置对应的写入开始电压的修正值ΔVws。例如，观察外侧SU0、SU3→内侧SU1、SU2→最内侧SU4，能够掌握写入开始电压Vws的修正值ΔVws为“0”→“α1(＞0)”→“β1(＞α1＞0)”，多阶段地变高。
也就是说，通过进行使用图12所示的修正信息262的控制，与写入开始时的对外侧的串单元SU0、SU3的修正值ΔVws相比，能够使写入开始时的对内侧的串单元SU1、SU2的修正值ΔVws变得更高。另外，通过进行使用图12所示的修正信息的控制，与写入开始时的对内侧的串单元SU1、SU2的修正值ΔVws相比，能够使写入开始时的对最内侧的串单元SU4的修正值ΔVws变得更高。
另外，如图12所示，修正信息2b2包含将存储胞MT的Z位置(存储胞MT所属的区域是沿Z方向配置的区域UUR～LLR的哪一个)与写入开始电压的修正值ΔVws建立对应关系的修正信息。如果对不同的Z位置参照该修正信息，那么例如关于最内侧SU4，能够掌握对属于区域UUR的存储胞MT的写入开始电压的修正值ΔVws＝β1(＞0)，能够掌握对属于区域ULR的存储胞MT的写入开始电压的修正值ΔVws＝β2(＜β1且>0)，能够掌握对属于区域LUR的存储胞MT的写入开始电压的修正值ΔVws＝β3(＜β2且>0)，能够掌握对属于区域LLR的存储胞MT的写入开始电压的修正值ΔVws＝β4(＜β3且>0)。
也就是说，通过进行使用图12所示的修正信息2b2的控制，例如关于最内侧的串单元SU4，与写入开始时的对上侧的区域的修正值ΔVws相比，能够使写入开始时的对下侧的区域的修正值ΔVws变得更小。
另外，在本变化例中，如图13所示，在存储胞阵列2中，在驱动电极膜62(选择栅极SGD1)与驱动电极膜63(选择栅极SGD3)之间追加驱动电极膜65(选择栅极SGD5)。图13是用来说明对第1实施方式的半导体存储装置1的变化例中所包含的存储胞阵列2的写入处理的图。
例如，对属于(与字线WL63对应)区域UUR且属于外侧的串单元SU0的存储胞MT的写入处理如图13(a)及图13(b)所示般，与第1实施方式中的图9(a)及图9(b)所示的写入处理同样地进行。
另外，例如对(与字线WL63对应)属于区域UUR且属于内侧的串单元SU1的存储胞MT的写入处理是如图13(c)及图13(d)所示般，与第1实施方式中的图9(c)及图9(d)所示的写入处理同样地进行。
另外，例如对属于区域UUR且属于最内侧的串单元SU4的存储胞MT的写入处理是如下般进行。当从外部(存储器控制器)接收到写入指示时，周边电路10参照图7所示的设定信息，特定出写入开始电压的设定值Vws＝Vws1，参照图12所示的修正信息，特定出写入开始电压的修正值ΔVws＝β1。周边电路10通过数式1求出写入电压Vpgm＝Vws1+β1并向WL驱动电路11通知。
而且，如图13(e)所示，SGD驱动电路13对驱动电极膜65施加具有选择电位VSL的驱动电压VSGD4，对驱动电极膜61、62、63、64分别施加具有非选择电位VUS的驱动电压VSGD0、VSGD1、VSGD2、VSGD3。由此，最内侧的串单元SU4的选择晶体管SDT接通，将各半导体信道42的电位设定为与选择电位VSL对应的电位，并且外侧的串单元SU0、SU3及若干内侧的串单元SU1、SU2的选择晶体管SDT断开，各半导体信道42成为浮动状态。
与此同时，如图13(f)所示，WL驱动电路11对与写入指示所指示的地址对应的作为字线WL(例如字线WL63)的导电层6施加写入电压Vpgm＝Vws1+β1。图13(e)及图13(f)是表示对最内侧的串单元SU4的写入处理时的施加电压的图，由实线表示主动的控制线，由虚线表示非主动的控制线。存储胞阵列2中的与字线WL63对应的区域为区域UUR(参照图5)。由此，写入开始时对属于区域UUR且属于最内侧的串单元SU4的存储胞MT施加写入电压Vpgm＝Vwsl+β1。而且，周边电路10一边使写入电压以步长ΔV0增加，一边交替反复进行利用WL驱动电路11的写入动作与利用感测放大器电路16的验证动作，直到成为验证OK为止。由此，对属于区域UUR且属于最内侧的串单元SU4的存储胞MT的写入处理可在与写入时间WT1(参照图10)大致相等的时间内完成。
此时，在非选择的外侧的串单元SU0、SU3及非选择的内侧的串单元SU1、SU2中，通过成为浮动状态的半导体信道42与作为字线WL的导电层6的偶联，能够与写入电压的施加对应地使半导体信道42的电位上升到升压电位，由此不对存储胞MT写入信息。
这样一来，与写入开始时对外侧的串单元SU0、SU3的存储胞MT施加的写入电压Vpgm相比，使写入开始时对内侧的串单元SU1、SU2的存储胞MT施加的写入电压Vpgm变得更高。另外，与写入开始时对内侧的串单元SU1、SU2的存储胞MT施加的写入电压Vpgm相比，使写入开始时对最内侧的串单元SU4的存储胞MT施加的写入电压Vpgm变得更高。由此，能够使写入处理时的循环次数在外侧的串单元SU0、SU3、内侧的串单元SU1、SU2、及最内侧的串单元SU4中彼此均等，能够使写入时间彼此大致一致。因此，能够在存储胞阵列2中的多个存储胞MT之间使其写入速度与写入速度较快的存储胞一致，能够整体上提高半导体存储装置1的写入性能。
或者，在将半导体存储装置1作为半导体芯片而安装的情况下，写入开始电压的修正值也可根据半导体芯片内的位置(即，基板SB中的位置)而改变。例如，因制程上的原因(通过湿式蚀刻将牺牲膜去除时，绝缘膜43实质上被暴露在蚀刻剂中的时间，在-X侧区域相比于在半导体芯片中的+X侧的区域较短等)，可能导致与半导体芯片中的+X侧的区域相比，-X侧区域的内侧、外侧的串单元间的绝缘膜43的膜厚差相对较小。
与此相对，储存在存储胞阵列2的ROM区域的修正信息2b2可如图14所示般，包含将半导体芯片CHP1内的XY位置与写入开始电压的修正值ΔVws建立对应关系的修正信息。图14是表示包含第1实施方式的半导体存储装置的半导体芯片上的写入开始电压的修正值的分布的图。图14所示的修正信息包含表示半导体芯片CHP1内的物理位置的信息(例如，表示半导体芯片CHP1内的坐标的信息、或表示由周边电路10管理的物理地址的信息等)作为存储胞MT的XY位置，包含与该XY位置对应的修正值作为写入开始电压的修正值ΔVws。在图14中，由颜色的深浅(线的密度)表示修正值ΔVws的值，颜色越深，则表示修正值ΔVws的值越小。通过参照图14所示的修正信息，能够掌握与存储胞MT的半导体芯片CHP1内的XY位置对应的写入开始电压的修正值ΔVws。
另外，图14所示的修正信息可映射平面PLN0、PLN1的物理位置，也可进一步映射各平面PLN0、PLN1的各区块BLK0～BLKn的物理位置。各平面PLN0、PLN1是将存储胞阵列2分割而构成，且为能够在存储胞阵列2内相互并列地存取的子阵列。各平面PLN0、PLN1具有多个区块BLK0、BLK1、…、BLKn(n为任意的2以上的整数)。在该情况下，通过参照图14所示的修正信息，能够大致掌握对各平面PLN0、PLN1的写入开始电压的修正值ΔVws，还能够大致地掌握对各区块BLK0～BLKn的写入开始电压的修正值ΔVws。
也就是说，通过进行使用图14所示的修正信息的控制，能够对半导体芯片内的各区域控制内侧的串单元的修正值ΔVws，例如相比于半导体芯片中的+X侧的区域，能够在-X侧区域中变得更小。
或者，在将半导体存储装置作为半导体晶圆而安装的情况下，写入开始电压的修正值也可根据半导体晶圆内的存储胞MT的位置(即，基板SB中的存储胞MT的位置)而改变。例如，因制程上的原因(通过湿式蚀刻将牺牲膜去除时，绝缘膜43实质上被暴露在蚀刻剂中的时间是相比于半导体晶圆中的中心侧的区域，在周边侧区域中较短等)，可能导致与半导体晶圆中的中心侧的区域相比，周边侧区域的内侧、外侧的串单元间的绝缘膜43的膜厚差相对较小。
与此相对，通过进行与半导体晶圆内的位置对应的修正信息的控制，能够对半导体晶圆内的各区域控制内侧的串单元的修正值ΔVws，例如相比于半导体晶圆中的中心侧的区域，能够在周边侧区域变得更小。
(第2实施方式)
其次，对第2实施方式的半导体存储装置进行说明。以下，以与第1实施方式不同的部分为中心而进行说明。
在第1实施方式中，针对伴随三维存储器中的列(通道)数的增加可能在外侧的通道与内侧的通道之间产生的写入性能的差的增加，是通过对写入电压进行研究，而谋求写入性能的提高。
在第2实施方式中，针对伴随三维存储器中的列(通道)数的增加可能在外侧的通道与内侧的通道之间产生的写入性能的差的增加，是通过对写入动作的顺序进行研究，而谋求写入性能的提高。
例如，存储胞阵列2中的靠近狭缝ST的串单元SU与距狭缝ST较远的串单元SU相比，绝缘膜43的膜厚相对较薄，易受到程序干扰。程序干扰是因写入处理时所产生的应力而导致存储胞的写入状态不良的现象。
另外，同一区块BLK内的多个串单元SU0～SU3将驱动电极膜61～64相互分离(参照图9(a))，但共用作为字线WL的导电层6(参照图9(b))。因此，各串单元SU即便在其它串单元SU的写入动作时为非选择，也可能受到自字线WL(导电层6)的电压施加的影响。也就是说，存储胞阵列2中的靠近狭缝ST的串单元SU(外侧的串单元SU)与距狭缝ST较远的串单元SU(内侧的串单元SU)相比，容易因自非选择的状态下的字线WL(导电层6)的电压施加而受到程序干扰。
因此，在第2实施方式中，在半导体存储装置中，通过使外侧的串单元SU的写入动作在内侧的串单元SU的写入动作之后进行，而谋求对外侧的串单元SU的程序干扰的缓和。
例如，将图4所示的区块BLK中的物理地址按照串单元SU0、SU1、SU2、SU3的顺序进行分配。控制半导体存储装置1的存储器控制器(未图示)从主机(未图示)接收包含有序的逻辑地址的有序写入命令时，将逻辑地址转换为物理地址，对半导体存储装置1发布包含有序的物理地址的写入指示。在半导体存储装置1中，周边电路10在接收到对区块BLK0的包含有序的物理地址的写入指示的情况下，通常如图15(a)所示，以按照物理地址的顺序写入数据的方式对写入顺序进行控制。与其相应地，WL驱动电路11依序将串单元SU0、SU1、SU2、SU3设为选择状态而进行写入动作(即，依序进行S1、S2、S3、S4)。
与此相对，在第2实施方式中，在接收到包含有序的物理地址的写入指示的情况下，周边电路10将数据的写入动作的顺序从物理地址的顺序(以串单元为单位)进行变更。如图15(b)所示，周边电路10是以在进行内侧的串单元SU2、SU3的写入处理(S11、S12)之后进行外侧的串单元SU0、SU3的写入处理(S13、S14)的方式对写入顺序进行控制。图15是用来说明对第2实施方式的半导体存储装置中所包含的存储胞阵列的写入处理的流程图。也就是说，周边电路10是以依序进行S11的处理、S12的处理，之后依序进行S13的处理、S14的处理的方式对写入顺序进行控制。由此，能够在S11、S12的处理中使得外侧的串单元SU0、SU3不受程序干扰，从而能够缓和外侧的串单元SU0、SU3的程序干扰。
此外，周边电路10也可固定地进行写入顺序的控制。例如，在出厂前将图15(b)所示的写入顺序的控制信息储存在存储胞阵列2的ROM区域。周边电路10在半导体存储装置1启动时等初始设定的期间，读出储存在ROM区域的写入顺序的控制信息并设定于状态机。周边电路10使用状态机进行写入顺序的控制。例如，周边电路10在接收到对区块BLK0的包含有序的物理地址的写入指示的情况下，进行图15(b)所示的写入顺序的控制。WL驱动电路11基于利用状态机所进行的写入顺序的控制，按照图15(b)所示的写入顺序对各串单元进行写入动作。另外，写入顺序的控制也可对各区块不同，写入顺序的控制信息也可将区块的物理位置与写入顺序的信息建立对应关系。
如上，在第2实施方式中，在半导体存储装置1中，使外侧的串单元SU0、SU3的写入动作在内侧的串单元SU2、SU3的写入动作之后进行。由此，能够缓和对外侧的串单元SU0、SU3的程序干扰。
此外，周边电路10也可进而进行写入顺序的最适化。最适化是指对多个写入动作的顺序进行调整使得不易受到程序干扰。该最适化可在出厂前的检查步骤中进行，也可作为出厂后的半导体存储装置1启动时等初始化动作的一环而进行。另外，也可在出厂前将最适化后的写入顺序的控制信息储存在存储胞阵列2的ROM区域。
例如，周边电路10确认S13→S14的顺序与S14→S13的顺序的哪一个不易受到程序干扰。周边电路10也可通过针对各个顺序进行写入动作及验证动作，并比较成为验证OK的循环次数等确认不易受程序干扰性。周边电路10在确认出相比于S13→S14的顺序，S14→S13的顺序不易受到程序干扰的情况下，将图15(b)所示的写入顺序变更为S14→S13的顺序。由此，能够进一步缓和半导体存储装置1中的程序干扰。
或者，例如周边电路10确认S11→S12的顺序与S12→S11的顺序的哪一个不易受到程序干扰。周边电路10也可通过针对各个顺序进行写入动作及验证动作，并比较成为验证OK的循环次数等确认不易受程序干扰性。周边电路10在确认出相比于S11→S12的顺序，S12→S11的顺序不易受到程序干扰的情况下，将图15(b)所示的写入顺序变更为S12→S11的顺序。由此，能够进一步缓和半导体存储装置1中的程序干扰。
或者，例如周边电路10确认S11→S12的顺序与S12→S11的顺序的哪一个不易受到程序干扰，且确认S13→S14的顺序与S14→S13的顺序的哪一个不易受到程序干扰。周边电路10也可通过针对各个顺序进行写入动作及验证动作，并比较成为验证OK的循环次数等确认不易受程序干扰性。周边电路10在确认出相比于S11→S12的顺序，S12→S11的顺序不易受到程序干扰，且相比于S13→S14的顺序，S14→S13的顺序不易受到程序干扰的情况下，将图15(b)所示的写入顺序变更为S12→S11→S14→S13的顺序。由此，能够进一步缓和半导体存储装置1中的程序干扰。
或者，写入顺序的控制也可多阶段地进行。例如，将图11所示的区块BLK中的物理地址按照串单元SU0、SU1、US4、SU2、SU3的顺序进行分配。周边电路10在接收到对区块BLK的包含有序的物理地址的写入指示的情况下，将数据的写入动作的顺序从物理地址顺序的顺序(以串单元为单位)多阶段地进行变更。
具体来说，周边电路10将写入顺序从图16(a)所示的物理地址顺序的顺序(S1d→S2d→S3d→S4d→S5d)变更为图16(b)所示的顺序。周边电路10是以如图16(b)所示般在进行最内侧的串单元SU4的写入处理(S11d)之后进行内侧的串单元SU1、SU2的写入处理(S12d、S13d)，再之后进行外侧的串单元SU0、SU3的写入处理(S14d、S15d)的方式对写入顺序进行控制。也就是说，周边电路10是以进行S11d的处理，依序进行S12d的处理、S13d的处理，之后依序进行S14d的处理、S15d的处理的方式对写入顺序进行控制。与其相应地，WL驱动电路11按照S11d→S12d→S13d→S14d→S15d的顺序进行写入动作。由此，能够在S11d、S12及S13d的处理中使得外侧的串单元SU0、SU3不受到程序干扰，从而能够缓和外侧的串单元SU0、SU3的程序干扰。
此外，周边电路10也可固定地进行写入顺序的控制。例如，在出厂前将图16(b)所示的写入顺序的控制信息储存在存储胞阵列2的ROM区域。周边电路10在半导体存储装置1启动时等初始设定的期间，读出储存在ROM区域的写入顺序的控制信息并设定于状态机。周边电路10使用状态机进行写入顺序的控制。例如，周边电路10在接收到对区块BLK0的包含有序的物理地址的写入指示的情况下，进行图16(b)所示的写入顺序的控制。WL驱动电路11基于利用状态机所进行的写入顺序的控制，按照图16(b)所示的写入顺序对各串单元进行写入动作。另外，写入顺序的控制也可对各区块不同，写入顺序的控制信息也可将区块的物理位置与写入顺序的信息建立对应关系。
这样一来，通过多阶段地进行写入顺序的控制，能够进一步缓和对外侧的串单元SU0、SU3的程序干扰。
另外，针对伴随三维存储器中的列(通道)数的增加可能在外侧的通道与内侧的通道之间产生的写入性能的差的增加，除了进行写入电压的研究以外，也可进行写入顺序的研究。也就是说，也可使外侧的串单元的写入动作在内侧的串单元的写入动作之后进行，并且将对内侧的串单元的较高的写入电压控制得比对外侧的串单元的写入电压高。由此，能够进一步缓和对外侧的串单元的程序干扰，并且能够在多个存储胞MT之间使其写入速度与写入速度较快的存储胞一致。结果，能够在半导体存储装置中整体上进一步提高写入性能。
(第3实施方式)
其次，对第3实施方式的半导体存储装置进行说明。以下，以与第1实施方式及第2实施方式不同的部分为中心而进行说明。
在第1实施方式及第2实施方式中，进行用来提高半导体存储装置的写入性能的研究。
在第3实施方式中，进行用来提高半导体存储装置的删除性能的研究。
因随着三维存储器中的列(通道)数的增加内侧的通道的绝缘膜(区块绝缘膜)可能变得比外侧的通道厚，导致可能在外侧的通道与内侧的通道之间产生删除性能的差。也就是说，与存储胞阵列2中的内侧的串单元相比，外侧的串单元的绝缘膜43的膜厚相对较薄，对存储胞MT中的控制栅极(字线WL)与信道区域(半导体信道42)间施加相同的删除电压时，易删除信息。例如，通过对同一区块BLK一次性施加删除电压，且在删除验证动作中整个区块BLK成为验证OK，而完成删除动作。此时，外侧的串单元SU的存储胞MT的阈值分布存在分布于比内侧的串单元SU的存储胞MT的阈值分布深的位置(低电压侧的位置)的倾向。在同一区块BLK内，因多个串单元SU间的删除后的阈值分布的不均，导致可能在多个串单元SU间产生可靠性的不均。
因此，在第3实施方式中，在半导体存储装置中，通过使外侧的串单元SU的删除动作的条件比内侧的串单元SU的删除动作的条件宽松，而谋求多个串单元SU间的删除性能的均质化及由此实现的删除后的阈值分布的不均的减少。
利用图5，对存储胞阵列2中的各存储胞MT的删除处理进行说明。在删除处理中，对区块BLK中的各字线WL(各导电膜)施加相对较低的电压(字线电压)，对信道区域(半导体信道42)经由位线BL及/或源极线SL(半导体基板SUB中的源极层)施加相对较高的电压(信道施加电压)，对选择栅极SGD及/或选择栅极SGS施加比信道电压低指定值且比字线电压高的电压。由此，利用GIDL(Gate Induced Drain Leakage，汲极漏电流)在选择晶体管SDT及/或选择晶体管SST的漏极附近产生电子、电洞对，并将电洞从信道区域(半导体信道42)注入到各存储胞MT的绝缘膜43(电荷储存层)，由此将储存在各存储胞MT的绝缘膜43的电荷删除，使各存储胞MT的阈值电压降低而成为删除状态。该删除处理通常因共通的条件而对区块BLK一次性进行。
与此相对，在第3实施方式中，在对存储胞阵列2中的区块BLK的删除处理中，使外侧的串单元SU的删除动作的条件比内侧的串单元SU的删除动作的条件宽松。也就是说，使外侧的串单元SU中的信道施加电压与字线电压的电压差通过改变信道施加电压的值而小于内侧的串单元中的信道施加电压与字线电压的电压差。信道施加电压是通过位线电压及/或源极线电压进行控制，但源极线SL及/或位线BL在外侧的串单元SU与内侧的串单元SU中共通化。因此，在时间上分开进行区块BLK中的内侧的串单元SU的删除动作与外侧的串单元SU的删除动作。
例如，储存在存储胞阵列2的ROM区域的删除管理信息2b3如图17所示般，对于内侧的串单元SU的删除动作时与外侧的串单元SU的删除动作时分别包含各施加电压的条件。图17是表示第3实施方式中的删除动作时的施加电压的设定值的图。
电压VSL及/或电压VBL表示对源极线SL及/或位线BL的施加电压，即对信道区域(半导体信道42)的施加电压(信道施加电压)。电压VSGD1、VSGD2表示对内侧的串单元SU1、SU2的驱动电极膜62、63(参照图9)的施加电压(内侧SGD驱动电压)。电压VSGD0、VSGD3表示对外侧的串单元SU0、SU3的驱动电极膜61、64(参照图9)的施加电压(外侧SGD驱动电压)。电压VSGS表示对作为选择栅极SGS的导电层6-1(参照图5)的施加电压(SGS驱动电压)。电压VWL0～VSL63表示对作为字线WL0～WL63的导电层6-2～6-65的施加电压(字线电压)。
删除动作的选择、非选择是通过使SGD驱动电压的电位成为选择电位、非选择电位而进行控制。另外，通过信道电压与具有选择电位的SGD驱动电压的电压差对注入到信道区域的电洞的量进行控制。
参照图17所示的修正信息时，内侧的串单元SU的删除动作时，内侧SGD驱动电压VSGD1、VSGD2的设定值为选择电位VSL1(例如5V)，外侧SGD驱动电压VSGD0、VSGD3的设定值为非选择电位VUS1(例如10V)。由此，信道施加电压VSL、VBL的设定值VERA1与内侧SGD驱动电压VSGD1、VSGD2的设定值VSL1的电压差(例如，20V-5V＝15V)大于信道施加电压VSL、VBL的设定值VERA1与外侧SGD驱动电压VSGD0、VSGD3的设定值VUS1的电压差(例如，20V-10V＝10V)。结果，实质上在内侧的串单元SU中选择性地将电洞注入到信道区域，在内侧的串单元SU中选择性地进行删除动作。
同样地，外侧的串单元SU删除动作时，内侧SGD驱动电压VSGD1、VSGD2的设定值为非选择电位VUS1(例如10V)，外侧SGD驱动电压VSGD0、VSGD3的设定值为选择电位VSL1(例如5V)。由此，信道施加电压VSL、VBL的设定值VERA2与外侧SGD驱动电压VSGD0、VSGD3的设定值VSL1的电压差(例如，18V-5V＝13V)大于信道施加电压VSL、VBL的设定值VERA2与内侧SGD驱动电压VSGD1、VSGD2的设定值VUs1的电压差(例如18V-10V＝8V)。结果，实质上在外侧的串单元SU中选择性地将电洞注入到信道区域，在外侧的串单元SU中选择性地进行删除动作。
此时，外侧的串单元SU的删除动作时的信道施加电压VSL、VBL的设定值VERA2小于内侧的串单元SU的删除动作时的信道施加电压VSL、VBL的设定值VERA1。由此，能够使外侧的串单元SU的删除动作时注入到信道区域的电洞的量相比于内侧的串单元SU删除动作时注入到信道区域的电洞的量得到抑制。也就是说，通过进行使用图17所示的修正信息的控制，能够使外侧的串单元SU的删除动作的条件比内侧的串单元SU的删除动作的条件宽松。
此外，内侧的串单元SU的删除动作时与外侧的串单元SU的删除动作时的任一删除动作时，均是SGS驱动电压VSGS的设定值为非选择电位VUS2(例如20V)，WL驱动电压VWL0～VWL63的设定值为删除电位VERA_WL(例如0.5V)。
例如，周边电路10使用图17所示的修正信息进行如图18所示的删除动作的控制。图18是表示第3实施方式中的删除动作的波形图。
在时点t1，周边电路10经由源极线SL及/或位线BL对信道区域(半导体信道42)施加删除电位VERA1(例如20V)作为信道施加电压。SGD驱动电路13对内侧的串单元SU1、SU2的驱动电极膜62、63施加选择电位VSL1(例如5V)作为驱动电压VSGD1、VSGD2，对外侧的串单元SU0、SU3的驱动电极膜61、64施加非选择电位VUS1(例如10V)作为驱动电压VSGD0、VSGD3。由此，在内侧的串单元SU1、SU2中选择性地将电洞注入到信道区域(半导体信道42)。另外，SGS驱动电路12对选择栅极SGS施加非选择电位VUS1(例如20V)，WL驱动电路11对各字线WL0～WL63施加删除电位VERA_WL。由此，在内侧的串单元SU1、SU2中选择性地将电洞从信道区域(半导体信道42)注入到存储胞MT的绝缘膜43(参照图5)。结果，能够将储存在存储胞MT的绝缘膜(第1电荷储存层)43的电荷删除，使存储胞MT成为删除状态。
其后，周边电路10将各施加电压设为基准电位(例如接地电位或0V)。
当成为时点t2时，各施加电压成为基准电位(例如接地电位或0V)，对内侧的串单元SU1、SU2的删除动作完成。也就是说，时点t1～t2的期间TPinner是进行对内侧的串单元SU1、SU2的删除动作的期间。
在时点t3，周边电路10经由源极线SL及/或位线BL对信道区域(半导体信道42)施加删除电位VERA2(例如18V)作为信道施加电压。SGD驱动电路13对外侧的串单元SU0、SU3的驱动电极膜61、64施加选择电位VSL1(例如5V)作为驱动电压VSGD0、VSGD3，对内侧的串单元SU1、SU2的驱动电极膜62、63施加非选择电位VUS1(例如10V)作为驱动电压VSGD1、VSGD2。由此，在外侧的串单元SU0、SU3中选择性地将电洞注入到信道区域。另外，SGS驱动电路12对选择栅极SGS施加非选择电位VUS1(例如20V)，WL驱动电路11对各字线WL0～WL63施加删除电位VERA_WL。由此，在外侧的串单元SU0、SU3中选择性地将电洞从信道区域(半导体信道42)注入到存储胞MT的绝缘膜43(参照图5)。结果，能够将储存在存储胞MT的绝缘膜(第2电荷储存层)43的电荷删除，使存储胞MT成为删除状态。其后，周边电路10将各施加电压设为基准电位(例如接地电位或0V)。
当成为时点t4时，各施加电压成为基准电位(例如接地电位或0V)，对外侧的串单元SU0、SU3的删除动作完成。也就是说，时点t3～t4的期间TPouter是进行对外侧的串单元SU0、SU3的删除动作的期间。
如上，在第3实施方式中，在半导体存储装置1中，使外侧的串单元SU的删除动作的条件比内侧的串单元SU的删除动作的条件宽松。由此，能够使多个串单元SU间的删除性能均质化，因此，能够减少多个串单元SU间的删除后的阈值分布的不均。
此外，在第3实施方式中，主要对图4所示的存储胞阵列2中的删除处理进行了说明，但第3实施方式的见解也能够应用于图11所示的存储胞阵列2。
另外，使外侧的串单元SU的删除动作的条件比内侧的串单元SU的删除动作的条件宽松也可通过在外侧的串单元SU与内侧的串单元SU中改变SGD驱动电压的选择电位来进行。在该情况下，能够在外侧的串单元SU与内侧的串单元SU中使用共通的信道施加电压的删除电位，并且使外侧的串单元SU中的信道施加电压与字线电压的电压差小于内侧的串单元中的信道施加电压与字线电压的电压差。因此，能够同时进行区块BLK中的内侧的串单元SU的删除动作与外侧的串单元SU的删除动作。
例如，储存在存储胞阵列2的ROM区域的删除管理信息2b3如图19所示般，对于内侧的串单元SU与外侧的串单元SU的同时删除动作时，包含各施加电压的条件。图19是表示第3实施方式的变化例中的删除动作时的施加电压的设定值的图。
参照图19所示的修正信息2b3时，同时删除动作时，内侧SGD驱动电压VSGD1、VSGD2的设定值为选择电位VSL3(例如3V)，外侧SGD驱动电压VSGD0、VSGD3的设定值为选择电位VSL1(例如5V)。由此，能够使信道施加电压VSL、VBL的设定值VERA1与外侧SGD驱动电压VSGD0、VSGD3的设定值VSL1的电压差(例如20V-5V＝15V)小于信道施加电压VSL、VBL的设定值VERA1与内侧SGD驱动电压VSGD1、VSGD2的设定值VSL1的电压差(例如20V-3V＝18V)。由此，同时删除动作时，能够使注入到外侧的串单元SU的信道区域的电洞的量相比于注入到内侧的串单元SU的信道区域的电洞的量得到抑制。也就是说，通过进行使用图19所示的修正信息的控制，能够使外侧的串单元SU的删除动作的条件比内侧的串单元SU的删除动作的条件宽松。
此外，同时删除动作时，SGS驱动电压VSGS的设定值为非选择电位VUS2′(例如10V)，WL驱动电压VWL0～VWL63的设定值为删除电位VERA_WL(例如0.5V)。
例如，周边电路10使用图19所示的修正信息2b3进行如图20所示的删除动作的控制。图20是表示第3实施方式的变化例中的删除动作的波形图。
在时点t11，周边电路10经由源极线SL及/或位线BL对信道区域(半导体信道42)施加删除电位VERA1(例如20V)。SGD驱动电路13对内侧的串单元SU1、SU2的驱动电极膜62、63施加选择电位VSL3(例如3V)作为驱动电压VSGD1、VSGD2，对外侧的串单元SU0、SU3的驱动电极膜61、64施加选择电位VSL1(例如5V)作为驱动电压VSGD0、VSGD3。由此，在内侧的串单元SU1、SU2中以第1量将电洞注入到信道区域，在外侧的串单元SU0、SU3中以比第1量少的第2量将电洞注入到信道区域。另外，SGS驱动电路12对选择栅极SGS施加非选择电位VUS2′(例如10V)，WL驱动电路11对各字线WL0～WL63施加删除电位VERA_WL(例如0.5V)。由此，在各串单元SU0～SU3中将电洞从信道区域(半导体信道42)注入到存储胞MT的绝缘膜43(参照图5)。结果，能够将储存在内侧的串单元SU1、SU2的存储胞MT的绝缘膜(第1电荷储存层)43的电荷与储存在外侧的串单元SU0、SU3的存储胞MT的绝缘膜(第2电荷储存层)43的电荷分别删除，使各存储胞MT成为删除状态。此时，能够使易删除的存在于外侧的串单元SU0、SU3的信道区域的电洞的量相比于存在于内侧的串单元SU1、SU2的信道区域的电洞的量得到抑制，因此能够使多个串单元SU间的删除状态均质化。
其后，周边电路10将各施加电压设为基准电位(例如接地电位或0V)。
当成为时点t12时，各施加电压成为基准电位(例如接地电位或0V)，对各串单元SU0～SU3的删除动作结束。也就是说，时点t11～t12的期间TPinner_outer是进行内侧的串单元SU1、SU2与外侧的串单元SU0、SU3的同时删除动作时的期间。
这样一来，通过在外侧的串单元SU与内侧的串单元SU中改变SGD驱动电压的选择电位，也能够使外侧的串单元SU的删除动作的条件比内侧的串单元SU的删除动作的条件宽松。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为例而提出的，并不意图限定发明的范围。这些新颖的实施方式能以其它多种方式实施，且能够在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，并且包含在权利要求书所记载的发明及其均等的范围内。
符号的说明
1 半导体存储装置
10 周边电路
42 半导体信道
43 绝缘膜
MT 存储胞

Claims (5)

1.一种半导体存储装置，具备：
多个第1导电层，沿第1方向积层；
第2导电层，配置在所述多个第1导电层的所述第1方向上；
多个第1分断膜，沿与所述第1方向交叉的第2方向将所述多个第1导电层与所述第2导电层分断，且沿所述第1方向、以及与所述第1方向及所述第2方向交叉的第3方向延伸；
多个第2分断膜，沿所述第2方向将所述第2导电层中的相邻的所述第1分断膜之间的区域分断，且沿所述第1方向及所述第3方向延伸；
第1半导体柱，在所述第1导电层中的相邻的所述第2分断膜之间的区域即第1区域内，沿所述第1方向延伸；
第2半导体柱，在所述第1导电层中的相邻的所述第1分断膜与所述第2分断膜之间的区域即第2区域内，沿所述第1方向延伸；
第1电荷储存层，配置在所述第1半导体柱与所述第1区域之间；
第2电荷储存层，配置在所述第2半导体柱与所述第2区域之间；以及
周边电路，对所述第2导电层中的与所述第2区域对应的区域供给选择电位时，对与所述第2区域对应的所述第1导电层供给第1电压，且对所述第2导电层中的与所述第1区域对应的区域供给选择电位时，对与所述第1区域对应的所述第1导电层供给比所述第1电压高的第2电压。
2.根据权利要求1所述的半导体存储装置，其还具备基板，且
所述第1半导体柱在所述第1导电层中的所述第1区域与所述基板之间的区域即第3区域内，沿所述第1方向延伸，
所述第2半导体柱在所述第1导电层中的所述第2区域与所述基板之间的区域即第4区域内，沿所述第1方向延伸，
所述周边电路对所述第2导电层中的与所述第4区域对应的区域供给选择电位时，对与所述第4区域对应的所述第1导电层供给第3电压，且对所述第2导电层中的与所述第3区域对应的区域供给选择电位时，对与所述第3区域对应的所述第1导电层供给比所述第3电压高且比所述第2电压低的第4电压。
3.根据权利要求1或2所述的半导体存储装置，其中所述第2电压与所述第1电压的差分是根据所述半导体存储装置中的所述第1区域及所述第2区域的位置决定。
4.根据权利要求1或2所述的半导体存储装置，其中所述周边电路是在进行对所述第2导电层中的与所述第2区域对应的区域供给选择电位，且对与所述第2区域对应的所述第1导电层供给第1电压的动作之后，进行对所述第2导电层中的与所述第1区域对应的区域供给选择电位，且对与所述第1区域对应的所述第1导电层供给所述第2电压的动作。
5.根据权利要求1或2所述的半导体存储装置，其中所述周边电路是在第1条件下将储存在所述第1电荷储存层的电荷删除，在比所述第1条件宽松的第2条件下将储存在所述第2电荷储存层的电荷删除。
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