CN114616625A - 具有字节擦除操作的四栅分栅式闪存存储器阵列 - Google Patents

具有字节擦除操作的四栅分栅式闪存存储器阵列 Download PDF

Info

Publication number
CN114616625A
CN114616625A CN202080071209.0A CN202080071209A CN114616625A CN 114616625 A CN114616625 A CN 114616625A CN 202080071209 A CN202080071209 A CN 202080071209A CN 114616625 A CN114616625 A CN 114616625A
Authority
CN
China
Prior art keywords
memory cells
source
erase
lines
columns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202080071209.0A
Other languages
English (en)
Inventor
梁轩
吴满堂
杨任伟
张立欣
H·V·特兰
N·多
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of CN114616625A publication Critical patent/CN114616625A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0425—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a merged floating gate and select transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/08—Address circuits; Decoders; Word-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2216/00—Indexing scheme relating to G11C16/00 and subgroups, for features not directly covered by these groups
    • G11C2216/02—Structural aspects of erasable programmable read-only memories
    • G11C2216/04—Nonvolatile memory cell provided with a separate control gate for erasing the cells, i.e. erase gate, independent of the normal read control gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

一种存储器单元阵列，该存储器单元阵列具有：以行和列布置的存储器单元；第一子源极线，其各自将位于一个行中以及位于第一多个列中的源极区连接在一起；第二子源极线，其各自将位于一个行中以及位于第二多个列中的源极区连接在一起；第一擦除栅线和第二擦除栅线，其各自将分别位于第一多个列和第二多个列中的所有擦除栅连接在一起；第一选择晶体管，其各自连接在第一子源极线中的一条第一子源极线与多条源极线中的一条源极线之间，第二选择晶体管，其各自连接在第二子源极线中的一条第二子源极线与源极线中的一条源极线之间；第一选择晶体管线，其连接到第一选择晶体管的栅极，和第二选择晶体管线，其连接到第二选择晶体管的栅极。

Description

具有字节擦除操作的四栅分栅式闪存存储器阵列
相关专利申请
本申请要求于2019年10月14日提交的美国临时申请第62/914,799号和于2020年2月6日提交的美国专利申请第16/784,183号的权益。
技术领域
本发明涉及非易失性存储器阵列。
背景技术
每存储器单元具有四个栅极的分栅式非易失性存储器单元以及此类单元的阵列也是已知的。例如，美国专利7,868,375公开了一种每存储器单元具有四个栅极的分栅式非易失性存储器单元阵列，并且以引用方式并入本文用于所有目的。四栅存储器单元在图1中示出。每个存储器单元10包括形成于半导体衬底12中的源极区14和漏极区16，其间具有沟道区18。浮栅20竖直地形成在沟道区18的第一部分上方并且与其绝缘(并控制其电导率)，并且形成在源极区14的一部分上方。选择栅28竖直地设置在沟道区18的第二部分上方并且与其绝缘(并控制其电导率)。控制栅22竖直地设置在浮栅20上方并且与其绝缘。擦除栅30竖直地设置在源极区14上方，并且优选地包括面向浮栅20的边缘的凹口。
通过将高的正电压施加于擦除栅30上来擦除存储器单元(其中从浮栅20移除电子)，这导致浮栅20上的电子经由福勒-诺德海姆隧穿效应从浮栅20的边缘通过中间绝缘材料遂穿到擦除栅22(如图1所示)。
通过将正编程电压施加于控制栅22、选择栅28、擦除栅30和源极区14上来对存储器单元进行编程(其中将电子施加于浮栅20上)。电子流将从漏极区16流向源极区14。当电子到达选择栅28与浮栅20之间的间隙时，电子将加速并且变热。由于来自浮栅20的静电引力，一些加热的电子将通过中间绝缘材料被注入到浮栅20上(如图1所示)。
通过将正的读取电压施加于漏极16、控制栅22和选择栅28上(这接通选择栅28下方的沟道区18)来读取存储器单元。如果浮栅20带正电(即，电子被擦除以及正电压耦合到控制栅22)，则沟道区18在浮栅20下方的部分也被接通，并且电流将流过沟道区18，该沟道区被感测为擦除状态或“1”状态。如果浮栅20带负电(即，通过电子进行编程)，则尽管正电压耦合到控制栅22，沟道区18的在浮栅20下方的部分也被大部分或完全关断，并且电流将不会(或者有很少的电流)流过沟道区18，该沟道区被感测为编程状态或“0”状态。
图1还示出了可如何形成共享单个源极区14和擦除栅30的存储器单元10的对11。存储器单元10的两个相邻对11可端对端布置并且共享单个漏极区16。
图2示出了存储器单元10的常规阵列配置。存储器单元10按行和列布置。每列包括端对端布置的存储器单元10的对11。每列通常被称为有源区，并且相邻的有源区通过形成于通常被称为隔离区中的绝缘材料彼此绝缘。每行存储器单元包括将该行存储器单元的所有选择栅28电连接在一起的字线WL。优选地，选择栅跨整个行连续地形成，并且构成字线WL(即，每个存储器单元10的选择栅28是字线WL的设置在该存储器单元的沟道区18上方的那部分)。每行存储器单元10还包括将该行存储器单元10的所有控制栅22电连接在一起的控制栅线CG。优选地，控制栅22跨整个行连续地形成，并且构成控制栅线CG(即，每个存储器单元10的控制栅22是控制栅线CG的设置在该存储器单元的浮栅20上方的那部分)。
每行存储器单元对11包括源极线SL，该源极线将该行存储器单元对11的所有源极区14电连接在一起。该源极线SL可以是延伸跨过有源区/隔离区的连续扩散区，或者可包括单独的导电线，该导电线包括与源极区14的周期性接触。每行存储器单元对11包括擦除栅线EG，该擦除栅线将该行存储器单元对11的所有擦除栅30电连接在一起。优选地，擦除栅30跨整行存储器单元对11连续地形成，并且构成擦除栅线EG(即，每个存储器单元对11的擦除栅30是擦除栅线EG的设置在该存储器单元对的源极区14上方的那部分)。每列的存储器单元包括位线BL，该位线将该列存储器单元的所有漏极区16电连接在一起。
图2示出了仅两行存储器单元对11和四列存储器单元。然而，应当理解，具有此类架构的存储器阵列可包括数百甚至数千个行和列。
如上所详述，通过在擦除栅30上施加高电压来擦除存储器单元10。因此，通过向一行擦除栅线EG施加高电压来一次擦除整行存储器单元对11(即两行存储器单元10)。该架构的一个限制是，如果需要改变存储器单元对11行的仅一部分中存储的信息，诸如信息的单个字节，则将不得不擦除和重新编程整行存储器单元对11。不存在仅擦除一行存储器单元对11的一部分的能力。
需要一种允许选择性地擦除一行存储器单元对的仅一部分的存储器阵列架构。
发明内容
前述问题和需要通过包括在半导体衬底以行和列来配置的多个存储器单元的存储器设备得到解决。存储器单元中的每个存储器单元包括：源极区和漏极区，其形成于衬底中并限定衬底的在其间延伸的沟道区；浮栅，其设置在沟道区的第一部分上方并且与第一部分绝缘；选择栅，其设置在沟道区的第二部分上方并且与第二部分绝缘；控制栅，其设置在浮栅上方并且与浮栅绝缘；和擦除栅，其设置在源极区上方并且与源极区绝缘。多条字线各自将存储器单元行中的一行中的所有选择栅电连接在一起。多条控制栅线各自将存储器单元行中的一行中的所有控制栅电连接在一起。多条位线各自将一列中的所有漏极区电连接在一起。多条第一子源极线各自将位于存储器单元行中的一行中以及位于第一多个列中的存储器单元的源极区电连接在一起。多条第二子源极线各自将位于存储器单元行中的一行中以及位于第二多个列中的存储器单元的源极区电连接在一起，其中第一多个列与第二多个列不同。第一擦除栅线将位于第一多个列中的存储器单元的所有擦除栅电连接在一起。第二擦除栅线将位于第二多个列中的存储器单元的所有擦除栅电连接在一起。多个第一选择晶体管各自连接在第一子源极线中的一条第一子源极线与多条源极线中的一条源极线之间。多个第二选择晶体管各自连接在第二子源极线中的一条第二子源极线与源极线中的一条源极线之间。第一选择晶体管线连接到第一选择晶体管的栅极。第二选择晶体管线连接到第二选择晶体管的栅极。
存储器设备包括多个存储器单元，该多个存储器单元以交替的奇数和偶数行以及以列配置在半导体衬底上。存储器单元中的每个存储器单元包括：源极区和漏极区，其形成于衬底中并限定衬底的在其间延伸的沟道区；浮栅，其设置在沟道区的第一部分上方并且与第一部分绝缘；选择栅，其设置在沟道区的第二部分上方并且与第二部分绝缘；控制栅，其设置在浮栅上方并且与浮栅绝缘；和擦除栅，其设置在源极区上方并且与源极区绝缘。多条字线各自将存储器单元行中的一行中的所有选择栅电连接在一起。多条控制栅线各自将存储器单元行中的一行中的所有控制栅电连接在一起。多条位线各自将一列中的所有漏极区电连接在一起。多条第一子源极线各自将位于存储器单元行中的一行中以及位于第一多个列中的存储器单元的源极区电连接在一起。多条第二子源极线各自将位于存储器单元行中的一行中以及位于第二多个列中的存储器单元的源极区电连接在一起，其中第一多个列与第二多个列不同。第一擦除栅线将位于存储器单元的偶数行中以及位于第一多个列中的存储器单元的所有擦除栅电连接在一起。第二擦除栅线将位于存储器单元的奇数行中以及位于第一多个列中的存储器单元的所有擦除栅电连接在一起。第三擦除栅线将位于存储器单元的偶数行中以及位于第二多个列中的存储器单元的所有擦除栅电连接在一起。第四擦除栅线将位于存储器单元的奇数行中以及位于第二多个列中的存储器单元的所有擦除栅电连接在一起。多个第一选择晶体管各自连接在第一子源极线中的一条第一子源极线与多条源极线中的一条源极线之间。多个第二选择晶体管各自连接在第二子源极线中的一条第二子源极线与源极线中的一条源极线之间。第一选择晶体管线连接到第一选择晶体管的栅极。第二选择晶体管线连接到第二选择晶体管的栅极。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1是常规存储器单元的剖视图。
图2是示出常规存储器阵列架构的示意图。
图3是示出存储器阵列架构的第一实施方案的示意图。
图4是示出用于存储器阵列架构的第一实施方案的示例性擦除操作电压的示意图。
图5至图6是示出用于存储器阵列架构的第一实施方案的示例性编程操作电压的示意图。
图7是示出用于存储器阵列架构的第一实施方案的示例性读取操作电压的示意图。
图8是存储器单元的第二实施方案的剖视图。
图9是示出存储器阵列架构的第二实施方案的示意图。
图10是示出用于存储器阵列架构的第二实施方案的示例性擦除操作电压的示意图。
图11至图12是示出用于存储器阵列架构的第二实施方案的示例性编程操作电压的示意图。
图13是示出用于存储器阵列架构的第二实施方案的示例性读取操作电压的示意图。
图14是存储器单元的第三实施方案的剖视图。
图15是示出存储器阵列架构的第三实施方案的示意图。
图16是示出用于存储器阵列架构的第三实施方案的示例性擦除操作电压的示意图。
图17至图18是示出用于存储器阵列架构的第三实施方案的示例性编程操作电压的示意图。
图19是示出用于存储器阵列架构的第三实施方案的示例性读取操作电压的示意图。
图20是存储器单元的第四实施方案的剖视图。
图21是示出存储器阵列架构的第四实施方案的示意图。
图22是示出用于存储器阵列架构的第四实施方案的示例性擦除操作电压的示意图。
图23至图24是示出用于存储器阵列架构的第四实施方案的示例性编程操作电压的示意图。
图25是示出用于存储器阵列架构的第四实施方案的示例性读取操作电压的示意图。
图26是示出示例性存储器设备的架构的示意图。
具体实施方式
本发明是一种阵列架构，其提供不仅擦除一行存储器单元对11的仅一个区段而且擦除该区段中的仅单行存储器单元10的能力。图3示出了图1的存储器单元10的存储器单元对11的第一实施方案。图3的架构类似于图2的架构。然而，取代具有沿一行存储器单元对11的整个长度的所有源极区14延伸并将该行存储器单元对11的整个长度的所有源极区14电连接在一起的单条源极线SL，每行存储器单元对11包括多条子源极线SSL，其中每个子源极线SSL仅延伸跨过每行存储器单元对11的源极区的子集(即，存储器单元对11的子行)并将其电连接在一起。具体地，将存储器单元对11的行划分为区域R(即，存储器单元的不同的多个列)，其中每条子源极线SSL仅跨一行存储器单元对11在一个区域R内的那部分的源极区延伸并将该源极区电连接在一起。图3示出了两个区域R1和R2，其中每个区域R为两个存储器单元10宽(即，两列宽，其中存储器单元的每个子行包括两个存储器单元10，因此存储器单元对11的每个子行包括四个存储器单元10)。然而，区域R的数量及其宽度(即，区域R中的存储器单元10的列数)可变化。例如，区域R内的存储器单元10的每个子行可包括足够的存储器单元以存储一个字节(8位)的数据。另选地，区域R内的存储器单元10的子行可包括足够的存储器单元以存储一个字的数据(16或32位)。存储器阵列中的存储器单元对11的行数可以根据需要而变化。
任何给定区域R内的存储器单元对11的每个子行具有其自身的子源极线SSL。因此，每个区域R具有其自身的一组子源极线SSL。每行存储器单元对11还具有其自身的源极线SL，其在行方向上延伸并且延伸跨过所有区域R。任何给定行的存储器单元对11中的每个子源极线SSL通过相应的选择晶体管34连接到其源极线SL(即，选择晶体管34的源/漏极通道路径连接在子源极线SSL与源极线SL之间)。每列选择晶体管34通过用于激活(即，使源极/漏极沟道路径导通以将SSL电连接到SL)或去激活(即，使源极/漏极沟道路径不导通以使SSL与SL断开电连接)与其连接的一列选择晶体管34的选择晶体管线STL来操作(即，选择晶体管线STL连接到相应选择晶体管34的栅极)。通过在选择晶体管线STL上施加超过晶体管34的阈值电压的电压来激活选择晶体管34。通过不施加电压或施加零电压或施加低于晶体管34的阈值电压的低电压来去激活晶体管34。因此，对于存储器单元对11的任何给定行，当该行中的所有选择晶体管34被去激活时，该行中的子源极线SSL与其源极线SL电隔离并且与该行中的其它子源极线SSL电隔离。
图3中的阵列架构还包括擦除栅线EG，其主要在列方向上而非如图2所示的行方向上延伸，但也在其中每个擦除栅线EG将区域R中的一个且仅一个区域的所有擦除栅30电连接的行方向上延伸。因此，例如，区域R1的擦除栅线EG将区域R1中的所有擦除栅30电连接在一起(即，区域R1中的存储器单元对11的所有子行中的擦除栅30)，但是与其他区域R中的存储器单元的擦除栅30电隔离。
上述阵列配置允许待擦除的存储器单元10的单个子行，而不干扰存储器阵列中的任何其它存储器单元10(包括同一行中的其它存储器单元10以及在存储器单元对11的不同行中但在同一子行中的其它存储器单元10)的编程状态。图4示出了可施加到图3的存储器阵列以仅擦除存储器单元10的子行中的一个子行的示例性电压。具体地，为了在区域R1(即，目标存储器单元TMC)中擦除字线WL1和控制栅线CG1上的存储器单元10，将0V施加到所有位线BL、所有字线WL和所有源极线SL。将高的正电压HV(例如大于约7V)施加到EG0，并且将0V或低的正电压LV(例如，小于3V)施加到所有其它擦除栅线EG。将0V施加到CG1，并且将正抑制电压VCGinh(例如大于约5V)施加到所有其它控制栅线CG。将0V或低的正电压LV(例如，小于3V)施加到STL0，并且将0V施加到所有其它选择晶体管线STL。这些电压导致区域R1中与WL1对应的行中的目标存储器单元TMC被擦除(通过EG0上的高的正电压)。与目标存储器单元TMC在同一行中的其他存储器单元10没有被擦除，因为没有向它们的擦除栅施加高电压。与目标存储器单元TMC在同一列中的其他存储器单元未被擦除，因为施加到其控制栅的抑制电压VCGinh足够高以抑制对擦除栅的任何隧穿，但是还不够高以引起对控制栅的任何隧穿(因为浮栅将看到其多个侧上的正电压，因此仅仅是一个侧边缘或角边缘发生擦除)。为了增强擦除，可以将负电压(例如-HV)而非0V施加到CG1。
图5示出了用于对TMC中的一者(TMC中的右侧存储器单元10)进行编程的示例性电压。施加到STL0的电压MV大于选择晶体管34的阈值电压，因此施加MV到SL0接通区域R1中的选择晶体管34(使得区域1中的所有子源极线SSL耦合到其相应的源极线SL)。将零电压施加到STL1，因此区域R2中的选择晶体管34保持关断。仅目标存储器单元在其字线WL(例如，LV)、控制栅线CG(例如，HV)、擦除栅线EG(例如、MV)、子源极线SSL(例如，MV)和/或位线BL(例如，Idp)上接收到如上所述通过热电子注入编程所需的电压和电流的正确组合。
图6示出了用于对TMC中的一者(TMC中的右侧存储器单元10)进行编程的示例性电压的替代组合，其与图5中所示的相同，除了将高压(HV)施加到EG0并且将抑制正电压VCGinh施加到非目标存储器单元的控制栅线CG。
图7示出了用于读取TMC中的一者(TMC中的右侧存储器单元10)的示例性电压。仅目标存储器单元在其字线WL(例如，LV)、控制栅线CG(例如，LV)、擦除栅线EG(例如、0V或LV)、子源极线SSL(例如，0V)和/或位线BL(例如，LV)上接收到如上所述必要的读取电压组合。下表1总结了本文中的所有各种实施方案的图中所示的示例性非限制性电压：
表1
LV <3V
HV >7V
VCGinh >5V
MV 3V<MV<7V
Idp 1uA-3uA
图8至图13示出了第二实施方案，其类似于图3至图7的实施方案，除了针对一对存储器单元11中的每个存储器单元10形成单独的擦除栅30(即，共享公共源极区14的每个存储器单元10具有其自身的擦除栅30)，如图8所示。图9示出了用于图8的存储器单元对配置的存储器单元阵列架构，其与图3所示的存储器单元阵列架构相同，除了存储器单元10的每个区域R包括两条而非一条擦除栅线EG。具体地，对于每个区域R，一条擦除栅线EG将奇数行存储器单元10中的所有擦除栅30电连接在一起，并且另一条擦除栅线EG将偶数行存储器单元10中的所有擦除栅30电连接在一起以用于该区域R。这意味着对于任何给定的存储器单元对11，两个擦除栅30连接到不同的擦除栅线EG。通过在每个区域R中使用两条而非一条擦除栅线，可以减少相邻的非目标单元上的干扰应力。
图10示出了用于擦除区域R1中字线WL1上的所有存储器单元10的示例性电压(即，TMC，因为仅那些单元经受高擦除栅线电压而没有相反的正控制栅线抑制电压)。为了增强擦除，可以将负电压(例如-HV)而非0V施加到CG1。图11和图12示出了用于对存储器单元10中的一者(TMC的右侧单元)进行编程的两种不同示例性电压组合。图13示出了用于读取存储器单元10中的一者(TMC的右侧单元)的示例性电压。
图14至图19示出了第三实施方案，其类似于图3至图7的实施方案，除了对于每个存储器单元对11，为两个存储器单元10中的每个存储器单元形成单独的源极区14(即，共享公共擦除栅30的每个存储器单元10使其自身的源极区14与另一个存储器单元10的另一个源极区14隔离)，如图14所示。优选地，源极区14由STI 36分开(浅沟槽隔离，诸如氧化物)。图15示出了用于图14的存储器单元配置的存储器单元阵列架构，其与图3中所示的存储器单元阵列架构相同，除了每个区域R中的存储器单元10的每个单独的子行包括其自身的子源极线SSL和选择晶体管34，并且跨所有区域R延伸的每行存储器单元10包括其自身的源极线SL(相比于在一行存储器单元对11中的存储器单元10的两个相邻行之间共享子源极线SSL、选择晶体管34和源极线SL)。通过使用单行存储器单元对11中的存储器单元10的两个不同的相邻行的两条不同的子源极线SSL和源极线SL，可以减少相邻的非目标单元上的干扰应力。
图16示出了用于擦除区域R1中字线WL1上的所有存储器单元的示例性电压(即，TMC，因为仅那些存储器单元经受高擦除栅线电压而没有相反的正控制栅线抑制电压)。为了增强擦除，可以将负电压(例如-HV)而非0V施加到CG1。图17和图18示出了用于对存储器单元10中的一者(TMC的右侧单元)进行编程的两种不同示例性电压组合。图19示出了用于读取存储器单元10中的一者(TMC的右侧单元)的示例性电压。
图20至图25示出了第四实施方案，其类似于图3至图7的实施方案，除了对于每个存储器单元对11，为两个存储器单元10中的每个存储器单元形成了单独的源极区14(即，存储器单元10中的每个存储器单元使其自身的源极区14与另一个存储器单元10的另一个源极区14隔离)，并且为一对存储器单元11中的每个存储器单元10形成单独的擦除栅30(即，存储器单元10中的每个存储器单元使其自身的擦除栅30与另一个存储器单元的另一个擦除栅30隔离)，如图20所示。优选地，源极区14由STI 36分开(浅沟槽隔离，诸如氧化物)。图21示出了用于图20的存储器单元配置的存储器单元阵列架构，其与图3中所示的存储器单元阵列架构相同，除了(1)每个区域R中的存储器单元10的每个单独的子行包括其自身的子源极线SSL和选择晶体管34，并且跨所有区域R延伸的每行存储器单元10包括其自身的源极线SL(相比于在一行存储器单元对11中的存储器单元10的两个相邻行之间共享子源极线SSL、选择晶体管34和源极线SL)，以及(2)存储器单元10的每个区域R包括两条而非一条擦除栅线EG(即，对于每个区域R，一条擦除栅线EG将奇数行存储器单元10中的所有擦除栅30电连接在一起，并且另一条擦除栅线EG将偶数行存储器单元10中的所有擦除栅30电连接在一起以用于该区域R)。通过使用单行存储器单元对11中的存储器单元10的两个不同的相邻行的两条不同的子源极线SSL和源极线SL，以及通过使用每个区域R中的两条而非一条擦除栅线EG，可以减少相邻的非目标单元上的干扰应力。
图22示出了用于擦除区域R1中字线WL1上的所有存储器单元的示例性电压(即，TMC，因为仅那些存储器单元经受高擦除栅线电压而没有相反的正控制栅线抑制电压)。为了增强擦除，可以将负电压(例如-HV)而非0V施加到CG1。图23和图24示出了用于对存储器单元10中的一者(TMC的右侧单元)进行编程的两种不同示例性电压组合。图25示出了用于读取存储器单元10中的一者(TMC的右侧单元)的示例性电压。
图26示出了示例性存储器设备的架构。存储器设备包括非易失性存储器单元10的阵列50，该阵列可以被分隔成两个单独的平面(平面A 52a和平面B52b)。存储器单元10可以是图1、图8、图14和图20所示的类型的存储器单元，其形成于单个芯片上并在半导体衬底12中以多个行和多个列来布置，如图3至图7、图9至图13、图15至图19和图21至图25所示。与非易失性存储器单元阵列相邻的是地址解码器，诸如低电压LV行解码器(例如，XDEC 54)、源极线驱动器(例如，SLDRV 56)、列解码器(例如，YMUX 58)、高电压行解码器(例如，HVDEC60)和位线控制器(BLINHCTL 62)，其用于在所选择的存储器单元的读取、编程和擦除操作期间对地址进行解码并且向各种存储器单元栅极和区域提供各种电压。列解码器58包括读出放大器，该读出放大器包含用于在读取操作期间测量位线上的电流的电路。控制器66(包含控制电路)控制各种设备元件以在包括上述外围电路以及存储器阵列内的选择晶体管34的目标存储器单元上实施每个操作(编程、擦除、读取)，以在包括选择晶体管线STL的各种线上提供信号。电荷泵CHRGPMP 64提供用于在控制器66的控制下读取、编程和擦除存储器单元的各种电压。控制器66被配置成操作存储器设备以对存储器单元10进行编程、擦除和读取。
对于所有上述实施方案，仅适度增加了阵列的总尺寸(以为选择晶体管及其线留出空间)，这是值得权衡的，因为能够在任何给定时间仅擦除存储器单元10的仅子行，并且在操作期间选择性地仅在某些子源极线SSL上施加电压以提高性能。此外，可将选择晶体管添加到存储器阵列，而无需以其他方式实质上改变存储器阵列的剩余部分和形成该存储器阵列的工艺流程。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖在任何权利要求书的范围内的任何和所有变型形式。举例来说，本文中对本发明的提及并不意在限制任何权利要求书或权利要求术语的范围，而是仅参考可由这些权利要求中的一项或多项权利要求涵盖的一个或多个特征。另外，根据权利要求和说明书显而易见的是，并非所有方法步骤都需要以所示出或所声称的精确顺序执行，而是需要以允许本发明的存储器设备的适当形成的任意顺序来执行。材料的单个层可形成为此类材料或类似材料的多个层，并且反之亦然。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制权利要求书。例如，施加0V与不施加电压或将线接地相同，其中不施加电压或将线接地的结果为在特定线上为零伏。另外，虽然所施加的电压中的许多电压指示0V，但是对于编程、读取和擦除存储器单元，向所指示的线中的一条或多条线施加低的正电压或负电压可产生相同的所需结果。最后，上文和附图中公开的数值可根据所制造的存储器单元阵列的性能变化而变化。
应当指出的是，如本文所用，术语“在……上方”和“在……上”均包括性地包括“直接在……上”(之间没有设置中间材料、元件或空间)和“间接在……上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“被安装到”包括“被直接安装到”(之间没有设置中间材料、元件或空间)和“被间接安装到”(之间设置有中间材料、元件或空间)，并且“被电耦合到”包括“被直接电耦合到”(之间没有将元件电连接在一起的中间材料或元件)和“被间接电耦合到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (20)

1.一种存储器设备，所述存储器设备包括：
多个存储器单元，所述多个存储器单元以行和列配置在半导体衬底上，其中所述存储器单元中的每个存储器单元包括：
源极区和漏极区，所述源极区和所述漏极区形成在所述衬底中，并且限定所述衬底的在所述源极区和所述漏极区之间延伸的沟道区；浮栅，所述浮栅竖直地设置在所述沟道区的第一部分上方并且与所述第一部分绝缘，
选择栅，所述选择栅竖直地设置在所述沟道区的第二部分上方并且与所述第二部分绝缘，
控制栅，所述控制栅竖直地设置在所述浮栅上方并且与所述浮栅绝缘，和
擦除栅，所述擦除栅竖直地设置在所述源极区上方并且与所述源极区绝缘；
多条字线，所述多条字线各自将所述存储器单元的所述行中的一个行中的所有所述选择栅电连接在一起；
多条控制栅线，所述多条控制栅线各自将所述存储器单元的所述行中的一个行中的所有所述控制栅电连接在一起；
多条位线，所述多条位线各自将所述列中的每个列中的所有所述漏极区电连接在一起；
多条第一子源极线，所述多条第一子源极线各自将位于所述存储器单元的所述行中的一个行中以及位于第一多个列中的所述存储器单元的所述源极区电连接在一起；
多条第二子源极线，所述多条第二子源极线各自将位于所述存储器单元的所述行中的一个行中以及位于第二多个列中的所述存储器单元的所述源极区电连接在一起，其中所述第一多个列与所述第二多个列不同；
第一擦除栅线，所述第一擦除栅线将位于所述第一多个列中的所述存储器单元的所有所述擦除栅电连接在一起；
第二擦除栅线，所述第二擦除栅线将位于所述第二多个列中的所述存储器单元的所有所述擦除栅电连接在一起；
多条源极线；
多个第一选择晶体管，所述第一选择晶体管各自连接在第一子源极线中的一条第一子源极线与所述源极线中的一条源极线之间；
多个第二选择晶体管，所述第二选择晶体管各自连接在第二子源极线中的一条第二子源极线与所述源极线中的一条源极线之间；
第一选择晶体管线，所述第一选择晶体管线连接到所述第一选择晶体管的栅极；和
第二选择晶体管线，所述第二选择晶体管线连接到所述第二选择晶体管的栅极。
2.根据权利要求1所述的存储器设备，其中对于所述源极线中的每条源极线，与所述源极线连接的所述第一选择晶体管中的一个第一选择晶体管连接到所述存储器单元的第一行的所述第一子源极线中的一条第一子源极线，并且与所述源极线连接的所述第二选择晶体管中的一个第二选择晶体管连接到所述存储器单元的所述第一行的所述第二子源极线中的一条第二子源极线。
3.根据权利要求1所述的存储器设备，所述存储器设备进一步包括：
控制器，所述控制器被配置为通过以下方式对所述第一多个列中并且连接到所述控制栅线中的第一控制栅线的所述存储器单元的目标组执行擦除操作：
将正电压施加到所述第一擦除栅线；
将零电压或负电压施加到所述第一控制栅线；以及
将正电压施加到除所述第一控制栅线之外的所有所述控制栅线。
4.根据权利要求3所述的存储器设备，其中所述控制器被配置为进一步通过将零电压或低于所述第一选择晶体管的阈值电压的电压施加到所述第一选择晶体管线来执行所述擦除操作。
5.根据权利要求4所述的存储器设备，其中所述控制器被配置为进一步通过将零电压施加到所述第二选择晶体管线来执行所述擦除操作。
6.根据权利要求1所述的存储器设备，所述存储器设备进一步包括：
控制器，所述控制器被配置为通过以下方式对所述第一多个列中的所述存储器单元中的一个存储器单元执行编程操作，其中所述一个存储器单元连接到所述字线中的第一字线和所述控制栅线中的第一控制栅线：
将正电压施加到所述第一字线；
将正电压施加到所述第一控制栅线；
将正电压施加到所述第一擦除栅线；以及
将正电压施加到所述第一选择晶体管线。
7.根据权利要求6所述的存储器设备，其中所述控制器被配置为进一步通过将零电压施加到所述第二选择晶体管线来执行所述编程操作。
8.根据权利要求1所述的存储器设备，其中：
所述第一子源极线中的每条第一子源极线将位于所述存储器单元的所述行中的第二个行中以及位于所述第一多个列中的所述存储器单元的所述源极区电连接在一起；并且
所述第二子源极线中的每条第二子源极线将位于所述存储器单元的所述行中的第二个行中以及位于所述第二多个列中的所述存储器单元的所述源极区电连接在一起。
9.根据权利要求1所述的存储器设备，其中：
对于所述第一子源极线中的每一条第一子源极线，由一个所述第一子源极线电连接在一起的所有的所述源极区用于仅处于所述存储器单元的所述行中的一个行中的存储器单元；并且
对于所述第二子源极线中的每一条第二子源极线，由一个所述第二子源极线电连接在一起的所有的所述源极区用于仅处于所述存储器单元的所述行中的一个行中的存储器单元。
10.一种存储器设备，所述存储器设备包括：
多个存储器单元，所述多个存储器单元以交替的偶数和奇数行以及以列配置在半导体衬底上，其中所述存储器单元中的每个存储器单元包括：
源极区和漏极区，所述源极区和所述漏极区形成在所述衬底中，并且限定所述衬底的在所述源极区和所述漏极区之间延伸的沟道区；
浮栅，所述浮栅竖直地设置在所述沟道区的第一部分上方并且与所述第一部分绝缘，
选择栅，所述选择栅竖直地设置在所述沟道区的第二部分上方并且与所述第二部分绝缘，
控制栅，所述控制栅竖直地设置在所述浮栅上方并且与所述浮栅绝缘，和
擦除栅，所述擦除栅竖直地设置在所述源极区上方并且与所述源极区绝缘；
多条字线，所述多条字线各自将所述存储器单元的所述行中的一个行中的所有所述选择栅电连接在一起；
多条控制栅线，所述多条控制栅线各自将所述存储器单元的所述行中的一个行中的所有所述控制栅电连接在一起；
多条位线，所述多条位线各自将所述列中的每个列中的所有所述漏极区电连接在一起；
多条第一子源极线，所述多条第一子源极线各自将位于所述存储器单元的所述行中的一个行中以及位于第一多个列中的所述存储器单元的所述源极区电连接在一起；
多条第二子源极线，所述多条第二子源极线各自将位于所述存储器单元的所述行中的一个行中以及位于第二多个列中的所述存储器单元的所述源极区电连接在一起，其中所述第一多个列与所述第二多个列不同；
第一擦除栅线，所述第一擦除栅线将位于所述存储器单元的所述偶数行中以及位于所述第一多个列中的所述存储器单元的所有所述擦除栅电连接在一起；
第二擦除栅线，所述第二擦除栅线将位于所述存储器单元的所述奇数行中以及位于所述第一多个列中的所述存储器单元的所有所述擦除栅电连接在一起；
第三擦除栅线，所述第三擦除栅线将位于所述存储器单元的所述偶数行中以及位于所述第二多个列中的所述存储器单元的所有所述擦除栅电连接在一起；
第四擦除栅线，所述第四擦除栅线将位于所述存储器单元的所述奇数行中以及位于所述第二多个列中的所述存储器单元的所有所述擦除栅电连接在一起；
多条源极线；
多个第一选择晶体管，所述第一选择晶体管各自连接在第一子源极线中的一条第一子源极线与所述源极线中的一条源极线之间；
多个第二选择晶体管，所述第二选择晶体管各自连接在第二子源极线中的一条第二子源极线与所述源极线中的一条源极线之间；
第一选择晶体管线，所述第一选择晶体管线连接到所述第一选择晶体管的栅极；和
第二选择晶体管线，所述第二选择晶体管线连接到所述第二选择晶体管的栅极。
11.根据权利要求10所述的存储器设备，其中对于所述源极线中的每条源极线，与所述源极线连接的所述第一选择晶体管中的一个第一选择晶体管连接到所述存储器单元的第一行的所述第一子源极线中的一条第一子源极线，并且与所述源极线连接的所述第二选择晶体管中的一个第二选择晶体管连接到所述存储器单元的所述第一行的所述第二子源极线中的一条第二子源极线。
12.根据权利要求10所述的存储器设备，所述存储器设备进一步包括：
控制器，所述控制器被配置为通过以下方式对位于所述第一多个列中、连接到所述控制栅线中的第一控制栅线以及连接到所述第二擦除栅线的所述存储器单元的目标组执行擦除操作：
将正电压施加到所述第二擦除栅线；
将零电压或负电压施加到所述第一控制栅线；
将正电压施加到与所述存储器单元连接的所有所述控制栅线，所述存储器单元还连接到除所述第一控制栅线之外的所述第二擦除栅线。
13.根据权利要求12所述的存储器设备，其中所述控制器被配置为进一步通过将零电压施加到与所述存储器单元连接的所有所述控制栅线来执行所述擦除操作，所述存储器单元还连接到所述第一擦除栅线。
14.根据权利要求12所述的存储器设备，其中所述控制器被配置为进一步通过将低的正电压施加到与所述存储器单元连接的所有所述控制栅线来执行所述擦除操作，所述存储器单元还连接到所述第一擦除栅线，其中所述低的正电压小于施加到与所述存储器单元连接的所有所述控制栅线的正电压，所述存储器单元还连接到除所述第一控制栅线之外的所述第二擦除栅线。
15.根据权利要求12所述的存储器设备，其中所述控制器被配置为进一步通过将零电压或低于所述第一选择晶体管的阈值电压的电压施加到所述第一选择晶体管线来执行所述擦除操作。
16.根据权利要求16所述的存储器设备，其中所述控制器被配置为进一步通过将零电压施加到所述第二选择晶体管线来执行所述擦除操作。
17.根据权利要求10所述的存储器设备，所述存储器设备进一步包括：
控制器，所述控制器被配置为通过以下方式对所述第一多个列中的所述存储器单元中的一个存储器单元执行编程操作，其中所述一个存储器单元连接到所述字线中的第一字线、所述第二擦除栅线和所述控制栅线中的第一控制栅线：
将正电压施加到所述第一字线；
将正电压施加到所述第一控制栅线；
将正电压施加到所述第二擦除栅线；以及
将正电压施加到所述第一选择晶体管线。
18.根据权利要求17所述的存储器设备，其中所述控制器被配置为进一步通过将零电压施加到所述第二选择晶体管线来执行所述编程操作。
19.根据权利要求10所述的存储器设备，其中：
所述第一子源极线中的每条第一子源极线将位于所述存储器单元的所述行中的第二个行中以及位于所述第一多个列中的所述存储器单元的所述源极区电连接在一起；并且
所述第二子源极线中的每条第二子源极线将位于所述存储器单元的所述行中的第二个行中以及位于所述第二多个列中的所述存储器单元的所述源极区电连接在一起。
20.根据权利要求10所述的存储器设备，其中：
对于所述第一子源极线中的每一条第一子源极线，由一个所述第一子源极线电连接在一起的所有的所述源极区用于仅处于所述存储器单元的所述行中的一个行中的存储器单元；并且
对于所述第二子源极线中的每一条第二子源极线，由一个所述第二子源极线电连接在一起的所有的所述源极区用于仅处于所述存储器单元的所述行中的一个行中的存储器单元。
CN202080071209.0A 2019-10-14 2020-03-12 具有字节擦除操作的四栅分栅式闪存存储器阵列 Pending CN114616625A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US201962914799P 2019-10-14 2019-10-14
US62/914,799 2019-10-14
US16/784,183 2020-02-06
US16/784,183 US11315636B2 (en) 2019-10-14 2020-02-06 Four gate, split-gate flash memory array with byte erase operation
PCT/US2020/022450 WO2021076178A1 (en) 2019-10-14 2020-03-12 Four gate, split-gate flash memory array with byte erase operation

Publications (1)

Publication Number Publication Date
CN114616625A true CN114616625A (zh) 2022-06-10

Family

ID=75383806

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202080071209.0A Pending CN114616625A (zh) 2019-10-14 2020-03-12 具有字节擦除操作的四栅分栅式闪存存储器阵列

Country Status (7)

Country Link
US (1) US11315636B2 (zh)
EP (1) EP4046158B1 (zh)
JP (1) JP7312910B2 (zh)
KR (1) KR20220047869A (zh)
CN (1) CN114616625A (zh)
TW (1) TWI759900B (zh)
WO (1) WO2021076178A1 (zh)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11742024B2 (en) * 2020-05-27 2023-08-29 Taiwan Semiconductor Manufacturing Company Limited Memory device comprising source line coupled to multiple memory cells and method of operation
US11972800B2 (en) * 2021-12-16 2024-04-30 Ememory Technology Inc. Non-volatile memory cell and non-volatile memory cell array
US20240071423A1 (en) * 2022-08-23 2024-02-29 Micron Technology, Inc. Structures for word line multiplexing in three-dimensional memory arrays
JP2024115608A (ja) * 2023-02-15 2024-08-27 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリ

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US6181607B1 (en) * 1999-04-22 2001-01-30 Aplus Flash Technology, Inc. Reversed split-gate cell array
AU2002227107A1 (en) 2000-10-30 2002-05-15 Virtual Silicon Technology, Inc. Common source eeprom and flash memory
US6584034B1 (en) 2001-04-23 2003-06-24 Aplus Flash Technology Inc. Flash memory array structure suitable for multiple simultaneous operations
JP2003168748A (ja) * 2001-11-30 2003-06-13 Hitachi Ltd 不揮発性半導体記憶装置およびその製造方法
US7064978B2 (en) 2002-07-05 2006-06-20 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US6862223B1 (en) * 2002-07-05 2005-03-01 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US7608882B2 (en) 2003-08-11 2009-10-27 Macronix International Co., Ltd. Split-gate non-volatile memory
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US20090279361A1 (en) 2008-05-06 2009-11-12 Atmel Corporation Addressable Memory Array
KR20130098643A (ko) * 2012-02-28 2013-09-05 삼성전자주식회사 불휘발성 메모리 장치 및 그것을 포함하는 임베디드 메모리 시스템
KR20150054225A (ko) * 2013-11-11 2015-05-20 삼성전자주식회사 로직 임베디드 불휘발성 메모리 장치
US9286982B2 (en) 2014-08-08 2016-03-15 Silicon Storage Technology, Inc. Flash memory system with EEPROM functionality
US10269440B2 (en) 2016-05-17 2019-04-23 Silicon Storage Technology, Inc. Flash memory array with individual memory cell read, program and erase
CN107425003B (zh) 2016-05-18 2020-07-14 硅存储技术公司 制造分裂栅非易失性闪存单元的方法
US10607703B2 (en) 2018-05-16 2020-03-31 Silicon Storage Technology, Inc. Split-gate flash memory array with byte erase operation
US10812084B2 (en) * 2018-11-06 2020-10-20 The Regents Of The University Of California Reconfigurable physically unclonable functions based on analog non-volatile memories

Also Published As

Publication number Publication date
EP4046158A1 (en) 2022-08-24
WO2021076178A1 (en) 2021-04-22
KR20220047869A (ko) 2022-04-19
JP7312910B2 (ja) 2023-07-21
EP4046158B1 (en) 2023-08-30
US20210110873A1 (en) 2021-04-15
JP2022551851A (ja) 2022-12-14
TW202139200A (zh) 2021-10-16
TWI759900B (zh) 2022-04-01
US11315636B2 (en) 2022-04-26

Similar Documents

Publication Publication Date Title
US10460811B2 (en) Array of three-gate flash memory cells with individual memory cell read, program and erase
US10388389B2 (en) Flash memory array with individual memory cell read, program and erase
US11315636B2 (en) Four gate, split-gate flash memory array with byte erase operation
US7495960B2 (en) Program methods for split-gate memory
CN112119463B (zh) 具有字节擦除操作的分裂栅极闪存存储器阵列
US5852577A (en) Electrically erasable and programmable read-only memory having a small unit for program and erase
CN109328385B (zh) 采用单独存储器单元读取、编程和擦除的存储器单元阵列

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination