JP2022551851A - バイト消去動作を有する４つのゲートのスプリットゲートフラッシュメモリアレイ - Google Patents

バイト消去動作を有する４つのゲートのスプリットゲートフラッシュメモリアレイ Download PDF

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Abstract

行及び列に配置されたメモリセルと、行のうちの１つ内、かつ第１の複数の列内のソース領域を各々が一体に接続する第１のサブソース線と、行のうちの１つ内で、かつ第２の複数の列内のソース領域を各々が一体に接続する第２のサブソース線と、第１及び第２の複数の列内の消去ゲート全てを各々が一体に接続する第１及び第２の消去ゲート線と、第１のサブソース線のうちの１つとソース線のうちの１つの間に各々が接続された第１の選択トランジスタと、第２のサブソース線のうちの１つとソース線のうちの１つの間に各々が接続された第２の選択トランジスタと、第１の選択トランジスタのゲートに接続された第１の選択トランジスタ線と、第２の選択トランジスタのゲートに接続された第２の選択トランジスタ線と、を有するメモリセルアレイ。【選択図】図３

Description

（優先権の主張）
本出願は、２０１９年１０月１４日出願の米国特許仮出願第６２／９１４，７９９号及び２０２０年２月６日出願の米国特許出願第１６／７８４，１８３号の利益を主張するものである。
（発明の分野）
本発明は、不揮発性メモリアレイに関する。
メモリセル毎に４つのゲートを有する分割ゲート不揮発性メモリセル、及びこのようなセルのアレイが既知である。例えば、米国特許第７，８６８，３７５号は、各メモリセルが４つのゲートを有する、スプリットゲート不揮発性メモリセルのアレイを開示し、これは、あらゆる目的のために参照により本明細書に組み込まれる。４ゲートメモリセルを図１に示す。各メモリセル１０は、半導体基板１２に形成されたソース領域及びドレイン領域１４／１６を含み、それらの間にチャネル領域１８を有する。浮遊ゲート２０は、チャネル領域１８の第１の部分の上方に垂直に形成され、かつチャネル領域１８の第１の部分から絶縁されており（かつチャネル領域１８の第１の部分の導電性を制御する）、かつソース領域１４の一部分の上方にある。選択ゲート２８は、チャネル領域１８の第２の部分の上方に垂直に配設され、かつチャネル領域１８の第２の部分から絶縁されている（並びに、チャネル領域１８の第２の部分の導電性を制御する）。制御ゲート２２は、浮遊ゲート２０の上方に配設され、かつ浮遊ゲート２０から絶縁されている。消去ゲート３０は、ソース領域１４の上方に垂直に配設され、好ましくは、浮遊ゲート２０の縁に面するノッチを含む。
高圧の正の電圧を消去ゲート３０にかけることによって、（図１に図示するように）メモリセルが消去され（ここで電子は、浮遊ゲート２０から除去される）、これによって、浮遊ゲート２０の電子が、中間絶縁物を通って浮遊ゲート２０から消去ゲート２２までファウラーノルデハイムトンネリングを介してトンネルする。
メモリセルは、制御ゲート２２、選択ゲート２８、消去ゲート３０及びソース領域１４に正のプログラム電圧をかけることによってプログラムされる（ここで電子は、浮遊ゲート２０にかけられる）。電子電流は、ドレイン領域１６からソース領域１４に向かって流れる。電子は、加速して、選択ゲート２８と浮遊ゲート２０との間の間隙に到達したときに加熱される。加熱された電子のいくらかは、（図１に図示するように）浮遊ゲート２０からの静電引力に起因して、中間絶縁物を通って浮遊ゲート２０に注入される。
ドレイン１６、制御ゲート２２、及び選択ゲート２８に正の読み出し電圧をかける（これにより、選択ゲート２８下のチャネル領域１８がオンになる）ことによって、メモリセルが読み出される。浮遊ゲート２０が正に帯電する（すなわち、電子が消去され、制御ゲート２２に正に電圧がかけられる）場合、浮遊ゲート２０下のチャネル領域１８の部分は、次に同様にオンになり、電流は、チャネル領域１８を流れ、これは、消去された状態つまり「１」の状態として検知される。浮遊ゲート２０が負に帯電する（すなわち、電子でプログラムされる）と、制御ゲート２２にかかる正の電圧結合にもかかわらず、浮遊ゲート２０下のチャネル領域１８の部分はほとんど又は完全にオフになり、電流はチャネル領域１８を流れず（又はほとんど流れず）、これは、プログラムされた状態又は「０」の状態として検知される。
図１はまた、単一のソース領域１４及び消去ゲート３０を共有するメモリセル１０の対１１がどのように形成され得るかを示す。メモリセル１０の２つの隣接する対１１は、端部同士が接するように配置され、単一のドレイン領域１６を共有することができる。
図２は、メモリセル１０の従来のアレイ構成を示す。メモリセル１０は、行及び列に配置される。各列は、端部同士が接するように配置されたメモリセル１０の対１１を含む。各列は一般的に活性領域と呼ばれ、隣接する活性領域は、一般に分離領域と呼ばれるものに形成された絶縁材料によって互いに絶縁される。メモリセルの各行は、メモリセルのその行について選択ゲート２８全てを電気的に一体に接続するワード線ＷＬを含む。好ましくは、選択ゲートは、その行全体にわたって連続的に形成され、ワード線ＷＬを構成する（すなわち、各メモリセル１０について選択ゲート２８は、そのメモリセルのチャネル領域１８の上方に配設されたワード線ＷＬの部分である）。メモリセル１０の各行は、メモリセル１０のその行について制御ゲート２２全てを電気的に一体に接続する制御ゲート線ＣＧを含む。好ましくは、制御ゲート２２は、その行全体にわたって連続的に形成され、制御ゲート線ＣＧを構成する（すなわち、各メモリセル１０について制御ゲート２２は、そのメモリセルの浮遊ゲート２０の上方に配設されている制御ゲート線ＣＧの部分である）。
メモリセル対１１の各行は、メモリセル対１１のその行についてソース領域１４全てを電気的に一体に接続するソース線ＳＬを含む。ソース線ＳＬは、活性領域／分離領域にわたって延在する連続拡散領域であることができ、又はソース領域１４への周期的接触を含む別個の導電性線を含むことができる。メモリセル対１１の各行は、メモリセル対１１のその行について消去ゲート３０全てを電気的に一体に接続する消去ゲート線ＥＧを含む。好ましくは、消去ゲート３０は、メモリセル対１１のその行全体にわたって連続的に形成され、消去ゲート線ＥＧを構成する（すなわち、各メモリセル対１１についての制御ゲート３０は、そのメモリセル対のソース領域１４の上方に配設された消去ゲート線ＥＧの部分である）。メモリセルの列の各々は、メモリセルのその列についてドレイン領域１６全てを電気的に一体に接続するビット線ＢＬを含む。
図２は、メモリセル対１１の２行のみ、及びメモリセルの４つの列を示す。しかしながら、このようなアーキテクチャを有するメモリアレイが、数百又は数千の行及び列を含み得ることを理解されたい。
上記で詳述したように、メモリセル１０は、消去ゲート３０に高電圧をかけることによって消去される。したがって、メモリセル対１１の行全体（すなわち、メモリセル１０の２つの行）は、行の消去ゲート線ＥＧに高電圧を印加することによって、一度に消去される。このアーキテクチャの１つの制限は、情報の単一のバイトなどの、メモリセル対１１行の一部分のみに格納された情報を変える必要がある場合、メモリセル対１１の行全体が消去及び再プログラムされなければならないことである。メモリセル対１１の１つの行の一部分のみを消去する能力はない。
メモリセル対の行の一部分のみの選択的消去を許容するメモリアレイアーキテクチャが必要とされている。
上記の問題及び必要性は、半導体基板上の行及び列に構成された複数のメモリセルを含むメモリデバイスによって対処される。メモリセルの各々は、基板内に形成されたソース領域及びドレイン領域であって、ソース領域とドレイン領域の間に延在する基板のチャネル領域を画定する、ソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に垂直に配設され、チャネル領域の第１の部分から絶縁されている浮遊ゲートと、チャネル領域の第２の部分の上方に垂直に配設され、チャネル領域の第２の部分から絶縁されている選択ゲートと、浮遊ゲートの上方に垂直に配設され、浮遊ゲートから絶縁されている制御ゲートと、ソース領域の上方に垂直に配設され、ソース領域から絶縁されている消去ゲートと、を含む。複数のワード線は、各々がメモリセルの行のうちの１つについて選択ゲート全てを電気的に一体に接続している。複数の制御ゲート線は、各々がメモリセルの行のうちの１つについて制御ゲート全てを電気的に一体に接続している。複数のビット線は、各々が列のうちの１つについてドレイン領域全てを電気的に一体に接続している。複数の第１のサブソース線は、各々がメモリセルの行のうちの１つにありかつ第１の複数の列内にあるメモリセルのース領域を、電気的に一体に接続している。複数の第２のサブソース線は、各々がメモリセルの行のうちの１つにありかつメモリセルの第２の複数の列内にあるメモリセルのソース領域を、電気的に一体に接続しており、第１の複数の列は、第２の複数の列とは異なる。第１の消去ゲート線は、第１の複数の列内のメモリセルの消去ゲート全てを電気的に一体に接続している。第２の消去ゲート線は、第２の複数の列内のメモリセルの記消去ゲート全てを電気的に一体に接続している。複数の第１の選択トランジスタ各々は、第１のサブソース線のうちの１つと複数のソース線のうちの１つとの間に接続されている。複数の第２の選択トランジスタ各々は、第２のサブソース線のうちの１つとソース線のうちの１つとの間に接続されている。第１の選択トランジスタ線は、第１の選択トランジスタのゲートに接続されている。第２の選択トランジスタ線は、第２の選択トランジスタのゲートに接続されている。
メモリデバイスは、半導体基板上で交互の偶数行及び奇数行、並びに列内で構成されている複数のメモリセルを含む。メモリセルの各々は、基板内に形成されたソース領域及びドレイン領域であって、ソース領域とドレイン領域との間に延在する基板のチャネル領域を画定する、ソース領域及びドレイン領域と、チャネル領域の第１の部分の上方に垂直に配設され、チャネル領域の第１の部分から絶縁されている浮遊ゲートと、チャネル領域の第２の部分の上方に垂直に配設され、チャネル領域の第２の部分から絶縁されている選択ゲートと、浮遊ゲートの上方に垂直に配設され、浮遊ゲートから絶縁されている制御ゲートと、ソース領域の上方に垂直に配設され、ソース領域から絶縁されている消去ゲートと、を含む。複数のワード線は、各々がメモリセルの行のうちの１つについて選択ゲート全てを電気的に一体に接続している。複数の制御ゲート線は、各々がメモリセルの行のうちの１つについて制御ゲート全てを電気的に一体に接続している。複数のビット線は、各々が列のうちの１つについてドレイン領域全てを電気的に一体に接続している。複数の第１のサブソース線は、各々がメモリセルの行のうちの１つにありかつ第１の複数の列内にあるメモリセルのース領域を、電気的に一体に接続している。複数の第２のサブソース線は、各々がメモリセルの行のうちの１つにありかつメモリセルの第２の複数の列内にあるメモリセルのソース領域を、電気的に一体に接続しており、第１の複数の列は、第２の複数の列とは異なる。第１の消去ゲート線は、メモリセルの偶数行内にありかつ第１の複数の列内にあるメモリセルの消去ゲート全てを、電気的に一体に接続している。第２の消去ゲート線は、メモリセルの奇数行内にありかつ第１の複数の列内にあるメモリセルの消去ゲート全てを、電気的に一体に接続している。第３の消去ゲート線は、メモリセルの偶数行内にありかつ第２の複数の列内にあるメモリセルの消去ゲート全てを、電気的に一体に接続している。第４の消去ゲート線は、メモリセルの奇数行内にありかつ第２の複数の列内にあるメモリセルの消去ゲート全てを、電気的に一体に接続している。複数の第１の選択トランジスタ各々は、第１のサブソース線のうちの１つと複数のソース線のうちの１つとの間に接続されている。複数の第２の選択トランジスタ各々は、第２のサブソース線のうちの１つとソース線のうちの１つとの間に接続されている。第１の選択トランジスタ線は、第１の選択トランジスタのゲートに接続されている。第２の選択トランジスタ線は、第２の選択トランジスタのゲートに接続されている。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、添付図面を精読することによって明らかになるであろう。
従来のメモリセルの側面断面図である。 従来のメモリアレイアーキテクチャを示す図である。 メモリアレイアーキテクチャの第１の実施形態を示す図である。 メモリアレイアーキテクチャの第１の実施形態の例示的な消去動作電圧を示す図である。 メモリアレイアーキテクチャの第１の実施形態の例示的なプログラム動作電圧を示す図である。 メモリアレイアーキテクチャの第１の実施形態の例示的なプログラム動作電圧を示す図である。 メモリアレイアーキテクチャの第１の実施形態の例示的な読み出し動作電圧を示す図である。 メモリセルの第２の実施形態の断面図である。 メモリアレイアーキテクチャの第２の実施形態を示す図である。 メモリアレイアーキテクチャの第２の実施形態の例示的な消去動作電圧を示す図である。 メモリアレイアーキテクチャの第２の実施形態の例示的なプログラム動作電圧を示す図である。 メモリアレイアーキテクチャの第２の実施形態の例示的なプログラム動作電圧を示す図である。 メモリアレイアーキテクチャの第２の実施形態の例示的な読み出し動作電圧を示す図である。 メモリセルの第３の実施形態の断面図である。 メモリアレイアーキテクチャの第３の実施形態を示す図である。 メモリアレイアーキテクチャの第３の実施形態の例示的な消去動作電圧を示す図である。 メモリアレイアーキテクチャの第３の実施形態の例示的なプログラム動作電圧を示す図である。 メモリアレイアーキテクチャの第３の実施形態の例示的なプログラム動作電圧を示す図である。 メモリアレイアーキテクチャの第３の実施形態の例示的な読み出し動作電圧を示す図である。 メモリセルの第４の実施形態の断面図である。 メモリアレイアーキテクチャの第４の実施形態を示す図である。 メモリアレイアーキテクチャの第４の実施形態の例示的な消去動作電圧を示す図である。 メモリアレイアーキテクチャの第４の実施形態の例示的なプログラム動作電圧を示す図である。 メモリアレイアーキテクチャの第４の実施形態の例示的なプログラム動作電圧を示す図である。 メモリアレイアーキテクチャの第４の実施形態の例示的な読み出し動作電圧を示す図である。 例示的なメモリデバイスのアーキテクチャを示す図である。
本発明は、メモリセル対１１の行のセグメントのみを消去するだけでなく、そのセグメント内のメモリセル１０の単一の行のみを消去する能力を提供するアレイアーキテクチャである。図３は、図１のメモリセル１０のメモリセル対１１の第１の実施形態を示す。図３のアーキテクチャは、図２のアーキテクチャと同様である。しかしながら、メモリセル対１１の行の全長にわたって全てのソース領域１４に沿って延び、全てのソース領域１４を電気的に一体に接続する単一のソース線ＳＬを有する代わりに、メモリセル対１１の各行は、複数のサブソース線ＳＳＬを含み、各サブソース線ＳＳＬは、メモリセル対１１の各行（すなわち、メモリセル対１１のサブ行）についてソース領域のサブセットにわたってのみ延在し、メモリセル対１１の各行を電気的に一体に接続する。具体的には、メモリセル対１１の行は領域Ｒ（すなわち、メモリセルの別個の複数の列）に分割され、各サブソース線ＳＳＬは、１つの領域Ｒの内側のメモリセル対１１の行のその部分についてソース領域にわたってのみ延在し、それらのソース領域を電気的に一体に接続する。図３は、２つの領域Ｒ１及びＲ２を示し、各領域Ｒは２つのメモリセル１０の幅である（すなわち、２列幅であり、メモリセルの各サブ行は２つのメモリセル１０を含み、したがって、メモリセル対１１の各サブ行は、４つのメモリセル１０を含む）。しかしながら、領域Ｒの数及びそれらの幅（すなわち、領域Ｒ内のメモリセル１０の列の数）は変えることができる。例えば、領域Ｒ内のメモリセル１０の各サブ行は、１バイト（８ビット）のデータを格納するのに十分なメモリセルを含むことができる。或いは、領域Ｒ内のメモリセル１０のサブ行は、１ワードのデータ（１６又は３２ビット）を格納するのに十分なメモリセルを含むことができる。メモリアレイ内のメモリセル対１１の行の数は、必要に応じて変えることができる。
任意の所与の領域Ｒ内のメモリセル対１１の各サブ行は、それ自体のサブソース線ＳＳＬを有する。したがって、各領域Ｒは、それ自体のサブソース線ＳＳＬのセットを有する。メモリセル対１１の各行はまた、行方向に延在し、全ての領域Ｒにわたって延在する独自のソース線ＳＬを有する。メモリセル対１１の任意の所与の行の各サブソース線ＳＳＬは、それぞれの選択トランジスタ３４によってそのソース線ＳＬに接続されている（すなわち、選択トランジスタ３４のソース／ドレインチャネル経路は、サブソース線ＳＳＬとソース線ＳＬとの間に接続されている）。選択トランジスタ３４の各列は、選択トランジスタ線ＳＴＬに接続された選択トランジスタ３４の列を活性化（すなわち、ＳＳＬをＳＬに電気的に接続するためにソース／ドレインチャネル経路を導通化させる）又は非活性化（すなわち、ＳＳＬをＳＬから電気的に切り離すためにソース／ドレインチャネル経路を非導通化させる）するために用いられる選択トランジスタ線ＳＴＬ（すなわち、選択トランジスタ線ＳＴＬはそれぞれの選択トランジスタ３４のゲートに接続されている）により作動される。選択トランジスタ３４は、トランジスタ３４の閾値電圧を超える電圧を選択トランジスタ線ＳＴＬに印加することによって活性化される。トランジスタ３４は、無電圧又はゼロ電圧、或いはトランジスタ３４の閾値電圧を下回る低電圧を印加することによって、非活性化される。したがって、メモリセル対１１の任意の所与の行について、その行のサブソース線ＳＳＬは、その行の全ての選択トランジスタ３４が非活性化されると、そのソース線ＳＬから、かつその行の他のサブソース線ＳＳＬから電気的に分離される。
図３のアレイアーキテクチャは、図２に示されるように行方向に代えて主に列方向に延在するが、各消去ゲート線ＥＧが領域Ｒの１つ、かつ１つのみにおける全ての消去ゲート３０を電気的に一体に接続する行方向にも延在する消去ゲート線ＥＧも含む。そのため、例えば、領域Ｒ１用についての消去ゲート線ＥＧは、領域Ｒ１内の全ての消去ゲート３０（すなわち、領域Ｒ１内のメモリセル対１１全てのサブ行についての消去ゲート３０）を電気的に一体に接続するが、他の領域Ｒ内のメモリセルについての消去ゲート３０から電気的に分離されている。
上述したアレイ構成により、メモリアレイ内の任意の他のメモリセル１０（同じ行の他のメモリセル１０、メモリセル対１１の異なる行であるが同じサブ行の他のメモリセル１０を含む）のプログラミング状態を乱すことなく、メモリセル１０の単一のサブ行を消去することが許容される。図４は、メモリセル１０のサブ行のうちの１つのみを消去するために図３のメモリアレイに印加され得る例示的な電圧を示す。具体的には、領域Ｒ１のワード線ＷＬ１及び制御ゲート線ＣＧ１のメモリセル１０（すなわち、標的メモリセルＴＭＣ）を消去するために、全てのビット線ＢＬ、全てのワード線ＷＬ、及び全てのソース線ＳＬに０Ｖが印加される。高い正の電圧ＨＶ（例えば、約７Ｖを超える）をＥＧ０に印加し、０Ｖ又は低い正の電圧ＬＶ（例えば、３Ｖ未満）を全ての他の消去ゲート線ＥＧに印加する。０ＶをＣＧ１に印加し、他の全ての制御ゲート線ＣＧに正の抑制電圧ＶＣＧｉｎｈ（例えば、約５Ｖより大きい）を印加する。０Ｖ又は低い正の電圧ＬＶ（例えば、３Ｖ未満）がＳＴＬ０に印加され、０Ｖが他の選択トランジスタ線ＳＴＬに印加される。これらの電圧により、ＷＬ１に対応する行の領域Ｒ１の標的メモリセルＴＭＣが（ＥＧ０の高い正の電圧により）消去されることになる。標的メモリセルＴＭＣと同じ行の他のメモリセル１０は、その消去ゲートに高い電圧が印加されないため、消去されることはない。標的メモリセルＴＭＣと同じ列の他のメモリセルは、コントロールゲートに印加される抑制電圧ＶＣＧｉｎｈが、消去ゲートへのいかなるトンネリングをも抑制するのに十分高いが、制御ゲートへのトンネリングを引き起こすには十分高くないので消去されない（浮遊ゲートには複数の側面で正の電圧がかかるので、１つの側面又は角の縁のみに消去が生じることはない）。消去を強化するために、０Ｖではなく、負の電圧（例えば、－ＨＶ）をＣＧ１に印加することができる。
図５は、ＴＭＣのうちの１つ（ＴＭＣの右側のメモリセル１０）をプログラミングするための例示的な電圧を示す図である。ＳＴＬ０に印加される電圧ＭＶは、選択トランジスタ３４の閾値電圧よりも大きいため、ＭＶをＳＬ０に印加すると、領域Ｒ１内の選択トランジスタ３４がオンになる（領域１の全てのサブソース線ＳＳＬが、それらのそれぞれのソース線ＳＬに結合される）。ゼロ電圧がＳＴＬ１に印加されるため、領域Ｒ２内の選択トランジスタ３４はオフになったままである。標的メモリセルのみが、そのワード線ＷＬ（例えば、ＬＶ）、制御ゲート線ＣＧ（例えば、ＨＶ）、消去ゲート線ＥＧ（例えば、ＭＶ）、サブソース線ＳＳＬ（例えば、ＭＶ）、及び／又はビット線ＢＬ（例えば、Ｉｄｐ）で、上述したようなホット電子注入によるプログラミングに必要な電圧と電流の正しい組み合わせを受け取る。
図６は、ＴＭＣのうちの１つ（ＴＭＣの右側のメモリセル１０）をプログラミングするための例示的な電圧の代替組み合わせを示し、これは、高電圧（ＨＶ）がＥＧ０に印加され、抑制正電圧ＶＣＧｉｎｈが非標的メモリセル用の制御ゲート線ＣＧに印加される以外は図５に示すものと同じである。
図７は、ＴＭＣのうちの１つ（ＴＭＣの右側のメモリセル１０）を読み込むための例示的な電圧を示す図である。標的メモリセルのみが、そのワード線ＷＬ（例えば、ＬＶ）、制御ゲート線ＣＧ（例えば、ＬＶ）、消去ゲート線ＥＧ（例えば、０Ｖ又はＬＶ）、サブソース線ＳＳＬ（例えば、０Ｖ）、及び／又はビット線ＢＬ（例えば、ＬＶ）で、上述したような必要な読み取り電圧の組み合わせを受け取る。以下の表１では、本明細書の全ての様々な実施形態について図に示されるような例示的な非限定的な電圧がまとめられている。
Figure 2022551851000002
図８～図１３は第２の実施形態を示しており、図８に示すように、メモリセル１１の対における各メモリセル１０に対して別個の消去ゲート３０が形成されている（すなわち、共通のソース領域１４を共有するメモリセル１０の各々が独自の消去ゲート３０を有する）こと以外は、図３～図７の実施形態と同様である。図９は、図８のメモリセル対構成のメモリセルアレイアーキテクチャを示しており、メモリセル１０の各領域Ｒが、１つの代わりに２つの消去ゲート線ＥＧを含むこと以外は、図３に示すものと同様である。具体的には、各領域Ｒについて、１つの消去ゲート線ＥＧは、メモリセル１０の奇数行の消去ゲート３０を全て電気的に一体に接続し、他方の消去ゲート線ＥＧは、その領域Ｒについて、メモリセル１０の偶数行の消去ゲート３０を全て電気的に一体に接続する。これは、任意のメモリセル対１１について、２つの消去ゲート３０が、異なる消去ゲート線ＥＧに接続されることを意味する。各領域Ｒ内で１つではなく２つの消去ゲート線を使用することにより、隣接する非標的セルへの外乱ストレスを低減することができる。
図１０は、領域Ｒ１内のワード線ＷＬ１上の全てのメモリセル１０（すなわち、ＴＭＣ、それらのセルのみが、対抗する正の制御ゲート線抑制電圧を伴わずに高い消去ゲート線電圧にさらされるためである）を消去するための例示的な電圧を図示する。消去を強化するために、０Ｖではなく、負の電圧（例えば、－ＨＶ）をＣＧ１に印加することができる。図１１及び図１２は、メモリセル１０のうちの１つ（ＴＭＣの右側のセル）をプログラミングするための２つの異なる例示的な電圧の組み合わせを示す。図１３は、メモリセル１０のうちの１つ（ＴＭＣの右側のセル）を読み込むための例示的な電圧を示す。
図１４～図１９は第３の実施形態を示しており、図１４に示すように、各メモリセル対１１について、２つのメモリセル１０の各々に対して別個のソース領域１４が形成されている（すなわち、共通の消去ゲート３０を共有するメモリセル１０の各々は、他のメモリセル１０に対して他のソース領域１４から分離している独自のソース領域１４を有する）以外は、図３～７の実施形態と同様のものである。好ましくは、ソース領域１４は、ＳＴＩ３６（酸化物などの浅いトレンチ分離）によって分離される。図１５は、図１４のメモリセル構成のメモリセルアレイアーキテクチャを示しており、（メモリセル１０の２つの隣接する行間－－メモリセル対１１の１つの行－でサブソース線ＳＳＬ、選択トランジスタ３４、及びソース線ＳＬを共有していることと比較して）各領域Ｒにおけるメモリセル１０の各個々のサブ行が、独自のサブソース線ＳＳＬ及び選択トランジスタ３４を含み、全ての領域Ｒにわたって延在するメモリセル１０の各行が、独自のソース線ＳＬを含むこと以外は図３に示すものと同じである。メモリセル対１１の単一の行において、メモリセル１０の２つの異なる隣接する行について２つの異なるサブソース線ＳＳＬとソース線ＳＬを用いることで、隣接する非標的セルへの外乱ストレスを低減することができる。
図１６は、領域Ｒ１内のワード線ＷＬ１上の全てのメモリセル（すなわち、ＴＭＣ、それらのメモリセルのみが、対抗する正の制御ゲート線抑制電圧を伴わずに高い消去ゲート線電圧にさらされるためである）を消去するための例示的な電圧を図示する。消去を強化するために、０Ｖではなく、負の電圧（例えば、－ＨＶ）をＣＧ１に印加することができる。図１７及び図１８は、メモリセル１０のうちの１つ（ＴＭＣの右側のセル）をプログラミングするための２つの異なる例示的な電圧の組み合わせを示す。図１９は、メモリセル１０のうちの１つ（ＴＭＣの右側のセル）を読み込むための例示的な電圧を示す。
図２０～図２５は、第４の実施形態を示しており、図２０に示すように、各メモリセル対１１について、２つのメモリセル１０の各々に対して別個のソース領域１４が形成され（すなわち、メモリセル１０の各々は、他のメモリセル１０に対する他のソース領域１４から分離されている独自のソース領域１４を有する）、かつメモリセル１１の対におけるメモリセル１０毎に別個の消去ゲート３０が形成される（すなわち、メモリセル１０の各々は、他のメモリセルに対する他の消去ゲート３０から分離されている独自の消去ゲート３０を有する）ことを除いて、図３～図７の実施形態と同様である。好ましくは、ソース領域１４は、ＳＴＩ３６（酸化物などの浅いトレンチ分離）によって分離される。図２１は、図２０のメモリセル構成のメモリセルアレイアーキテクチャを示す図であり、（１）（メモリセル１０の２つの隣接する行間－－メモリセル対１１の１つの行－－でサブソース線ＳＳＬ、選択トランジスタ３４、及びソース線ＳＬを共有することと比較して、）各領域Ｒにおけるメモリセル１０の各個々のサブ行が、独自のサブソース線ＳＳＬ及び選択トランジスタ３４を含み、全ての領域Ｒにわたって延在するメモリセル１０の各行が、独自のソース線ＳＬを含み、（２）メモリセル１０の各領域Ｒが、１つではなく２つの消去ゲート線ＥＧを含む（すなわち、各領域Ｒについて、１つの消去ゲート線ＥＧは、メモリセル１０の奇数行の消去ゲート３０を全て電気的に一体に接続し、他方の消去ゲート線ＥＧは、その領域Ｒについて、メモリセル１０の偶数行の消去ゲート３０を全て電気的に一体に接続する）ことを除いて、図３に示すものと同じである。メモリセル対１１の単一の行において、メモリセル１０の２つの異なる隣接する行について２つの異なるサブソース線ＳＳＬとソース線ＳＬを用いることで、かつ各領域Ｒにおいて１つではなく２つの消去ゲート線ＥＧを用いることで、隣接する非標的セルへの外乱ストレスを低減することができる。
図２２は、領域Ｒ１内のワード線ＷＬ１上の全てのメモリセル（すなわち、ＴＭＣ、それらのメモリセルのみが、対抗する正の制御ゲート線抑制電圧を伴わずに高い消去ゲート線電圧にさらされるためである）を消去するための例示的な電圧を図示する。消去を強化するために、０Ｖではなく、負の電圧（例えば、－ＨＶ）をＣＧ１に印加することができる。図２３及び図２４は、メモリセル１０のうちの１つ（ＴＭＣの右側のセル）をプログラミングするための２つの異なる例示的な電圧の組み合わせを示す。図２５は、メモリセル１０のうちの１つ（ＴＭＣの右側のセル）を読み込むための例示的な電圧を示す。
例示的なメモリデバイスのアーキテクチャを図２６に示す。メモリデバイスは、不揮発性メモリセル１０のアレイ５０を含み、アレイ５０は、２つの分離したプレーン（プレーンＡ５２ａ及びプレーンＢ５２ｂ）に隔離され得る。メモリセル１０は、図３～７、図９～１３、図１５～１９、及び図２１～２５に描かれているように、半導体基板１２に複数の行と列に配置された単一のチップに形成された図１、図８、図１４、及び図２０に示すタイプであることができる。不揮発性メモリセルのアレイに隣接して、低電圧ＬＶ行デコーダ（例えば、ＸＤＥＣ５４）、ソース線ドライバ（例えば、ＳＬＤＲＶ５６）、列デコーダ（例えば、ＹＭＵＸ５８）、高電圧行デコーダ（例えばＨＶＤＥＣ６０）、及びビット線コントローラ（ＢＬＩＮＨＣＴＬ６２）等のアドレスデコーダがあり、アドレスをデコードして、選択されたメモリセルに対する読み出し、プログラム又は消去動作中に様々なメモリセルゲート及び領域へ様々な電圧を供給するために使用されている。列デコーダ５８は、読み出し動作中にビット線上の電流を測定するための回路を含むセンス増幅器を含む。コントローラ６６（制御回路を含む）は、上記の周辺回路並びにメモリアレイ内部の選択トランジスタ３４を含む、標的メモリセル上の各動作（プログラム、消去、読み出し）を実施し、選択トランジスタ線ＳＴＬを含む様々な線に信号を提供するために、様々なデバイス要素を制御する。電荷ポンプＣＨＲＧＰＭＰ６４は、コントローラ６６の制御下にて、メモリセルの読み出し、プログラム、及び消去に使用される様々な電圧を提供する。コントローラ６６は、メモリデバイスを動作させてメモリセル１０をプログラムし、消去し、読み出すように構成されている。
上述した全ての実施形態では、アレイの合計サイズは、（選択トランジスタ及び選択トランジスタ線に対して場所を作るために）適度に増加しているだけであり、性能を向上させるために任意の所与の時間にメモリセル１０の単一のサブ行のみを消去し、動作中に特定のサブソース線ＳＳＬのみに電圧を選択的に印加するのを可能にすることに見合ったトレードオフである。更に、選択トランジスタは、メモリアレイの残りの部分及びそれを形成する際のプロセスフローを実質的に変更することなく、メモリアレイに追加することができる。
本発明は、本明細書に図示された上記実施形態に限定されるものではなく、任意の特許請求の範囲の範疇に収まるあらゆる変形例を包含することが理解されよう。例えば、本明細書における本発明への言及は、特許請求の範囲又は特許請求項の用語の限定を意図するものではなく、代わりに特許請求の範囲の１つ以上によって網羅され得る１つ以上の特徴に言及するにすぎない。更に、特許請求の範囲及び本明細書から明らかであるように、全ての方法ステップが例示された、又は特許請求された正確な順序で実行される必要はなく、むしろ、本発明のメモリデバイスの適切な形成が可能になる任意の順序で実行される。単一の材料層は、かかる又は類似の材料から構成される多数の層として形成することができ、そして、逆もまた同様である。上記で説明した材料、プロセス、及び数値の実施例は、単に例示的なものであり、特許請求の範囲を限定するものとみなされるべきではない。例えば、０Ｖを印加することは、電圧を印加しないか、又はその結果が特定の線の０Ｖである線を接地することと同じである。加えて、印加された電圧の多くは０Ｖとして示されているが、表示された線のうちの１つ以上について低い正の電圧又は負の電圧を印加することにより、メモリセルのプログラミング、読み出し、又は消去について、同じ所望の結果が得られる。最後に、上記及び図面に開示される数値は、製造されたメモリセルアレイの性能変動に応じて変化し得る。
本明細書で使用される、「の上方に（over）」及び「に（on）」という用語は共に、「上に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「に取り付けられた」は、「に直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「に間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板にその要素を形成することも含み得る。

Claims (20)

  1. メモリデバイスであって、
    半導体基板上で行及び列に構成された複数のメモリセルであって、前記メモリセルの各々が、
    前記基板内に形成されたソース領域及びドレイン領域であって、前記ソース領域と前記ドレイン領域との間に延在している、前記基板のチャネル領域を画定する、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第１の部分から絶縁されている、浮遊ゲートと、
    前記チャネル領域の第２の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第２の部分から絶縁されている選択ゲートと、
    前記浮遊ゲートの上方に垂直に配設され、前記浮遊ゲートから絶縁された制御ゲートと、
    前記ソース領域の上方に垂直に配設され、かつ前記ソース領域から絶縁されている消去ゲートと、を含む、複数のメモリセルと、
    前記メモリセルの前記行のうちの１つについて前記選択ゲート全てを各々が電気的に一体に接続する複数のワード線と、
    前記メモリセルの前記行のうちの１つについて前記制御ゲート全てを各々が電気的に一体に接続する複数の制御ゲート線と、
    前記列のうちの１つについて前記ドレイン領域全てを電気的に一体に接続する複数のビット線と、
    前記メモリセルの前記行のうちの１つにありかつ第１の複数の前記列内にある、前記メモリセルの前記ソース領域を各々が電気的に一体に接続する複数の第１のサブソース線と、
    前記メモリセルの前記行のうちの１つにありかつ第２の複数の前記列内にある前記メモリセルの前記ソース領域を、各々が電気的に一体に接続する複数の第２のサブソース線であって、前記第１の複数の前記列が、前記第２の複数の前記列とは異なる、複数の第２のサブソース線と、
    前記第１の複数の前記列内の前記メモリセルの前記消去ゲート全てを電気的に一体に接続する第１の消去ゲート線と、
    前記第２の複数の前記列内の前記メモリセルの前記消去ゲート全てを電気的に一体に接続する第２の消去ゲート線と、
    複数のソース線と、
    第１のサブソース線のうちの１つと前記ソース線のうちの１つとの間に各々が接続された複数の第１の選択トランジスタと、
    第２のサブソース線のうちの１つとソース線のうちの１つとの間に各々が接続された複数の第２の選択トランジスタと、
    前記第１の選択トランジスタのゲートに接続された第１の選択トランジスタ線と、
    前記第２の選択トランジスタのゲートに接続された第２の選択トランジスタ線と、を備える、メモリデバイス。
  2. 前記ソース線の各々について、前記ソース線の前記各々に接続された前記第１の選択トランジスタのうちの１つが、前記メモリセルの第１の行について前記第１のサブソース線のうちの１つに接続され、前記ソース線の前記各々に接続された前記第２の選択トランジスタのうちの１つが、前記メモリセルの前記第１の行について前記第２のサブソース線のうちの１つに接続されている、請求項１に記載のメモリデバイス。
  3. コントローラであって、前記第１の複数の前記列内にあり、かつ前記制御ゲート線のうちの第１の制御ゲート線に接続されている前記メモリセルの標的グループに対して、
    前記第１の消去ゲート線に正の電圧を印加することと、
    前記第１の制御ゲート線にゼロ電圧又は負の電圧を印加することと、
    前記第１の制御ゲート線を除く前記制御ゲート線全てに正の電圧を印加することと、によって消去動作を実行するように構成されているコントローラを更に備える、請求項１に記載のメモリデバイス。
  4. 前記コントローラが、更に、ゼロ電圧、又は前記第１の選択トランジスタの閾値電圧を下回る電圧を前記第１の選択トランジスタ線に印加することによって、前記消去動作を実行するように構成されている、請求項３に記載のメモリデバイス。
  5. 前記コントローラが、更に、ゼロ電圧を前記第２の選択トランジスタ線に印加することによって、前記消去動作を実行するように構成されている、請求項４に記載のメモリデバイス。
  6. 前記第１の複数の前記列内の前記メモリセルのうちの１つに対してプログラム動作を実行するように構成されておいるコントローラを更に含み、前記１つのメモリセルが、
    前記第１のワード線に正の電圧を印加することと、
    前記第１の制御ゲート線に正の電圧を印加することと、
    前記第１の消去ゲート線に正の電圧を印加することと、
    前記第１の選択トランジスタ線に正の電圧印加することと、により、前記ワード線のうちの第１のワード線及び前記制御ゲート線のうちの第１の制御ゲート線に接続されている、請求項１に記載のメモリデバイス。
  7. 前記コントローラが、更に、ゼロ電圧を前記第２の選択トランジスタ線に印加することによって前記プログラム動作を実行するように構成されている、請求項６に記載のメモリデバイス。
  8. 前記第１のサブソース線の各々が、前記メモリセルの前記行のうちの１つの第２の行内にありかつ前記第１の複数の前記列内にある前記メモリセルの前記ソース領域を、電気的に一体に接続し、
    前記第２のサブソース線の各々が、前記メモリセルの前記行のうちの１つの第２の行内にありかつ前記第２の複数の前記列内にある前記メモリセルの前記ソース領域を、電気的に一体に接続する、請求項１に記載のメモリデバイス。
  9. 前記第１のサブソース線の各々について、前記１つの第１のサブソース線によって電気的に一体に接続された前記ソース領域全てが、前記メモリセルの前記行のうちの１つのみ内のメモリセルのためのものであり、
    前記第２のサブソース線の各々について、前記１つの第２のサブソース線によって電気的に一体に接続された前記ソース領域全てが、前記メモリセルの前記行のうちの１つのみ内のメモリセルのためのものである、請求項１に記載のメモリデバイス。
  10. メモリデバイスであって、
    半導体基板上で交互の偶数行及び奇数行と、列とに構成された複数のメモリセルであって、前記メモリセルの各々が、
    前記基板内に形成されたソース領域及びドレイン領域であって、前記ソース領域と前記ドレイン領域との間に延在している、前記基板のチャネル領域を画定する、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第１の部分から絶縁されている、浮遊ゲートと、
    前記チャネル領域の第２の部分の上方に垂直に配設され、かつ前記チャネル領域の前記第２の部分から絶縁されている選択ゲートと、
    前記浮遊ゲートの上方に垂直に配設され、前記浮遊ゲートから絶縁された制御ゲートと、
    前記ソース領域の上方に垂直に配設され、かつ前記ソース領域から絶縁されている消去ゲートと、を含む、複数のメモリセルと、
    前記メモリセルの前記行のうちの１つについて前記選択ゲート全てを各々が電気的に一体に接続する複数のワード線と、
    前記メモリセルの前記行のうちの１つについて前記制御ゲート全てを各々が電気的に一体に接続する複数の制御ゲート線と、
    前記列のうちの１つについて前記ドレイン領域全てを各々が電気的に一体に接続する複数のビット線と、
    前記メモリセルの前記行のうちの１つにありかつ第１の複数の前記列内にある前記メモリセルの前記ソース領域を、各々が電気的に一体に接続する複数の第１のサブソース線と、
    前記メモリセルの前記行のうちの１つにありかつ第２の複数の前記列内にある前記メモリセルの前記ソース領域を、各々が電気的に一体に接続する複数の第２のサブソース線であって、前記第１の複数の前記列が、前記第２の複数の前記列とは異なる、複数の第２のサブソース線と、
    前記メモリセルの前記偶数行内にありかつ前記第１の複数の前記列内にある前記メモリセルの前記消去ゲート全てを、電気的に一体に接続する第１の消去ゲート線と、
    前記メモリセルの前記奇数行内にありかつ前記第１の複数の前記列内にある前記メモリセルの前記消去ゲート全てを、電気的に一体に接続する第２の消去ゲート線と、
    前記メモリセルの前記偶数行内にありかつ前記第２の複数の前記列内にある前記メモリセルの前記消去ゲート全てを、電気的に一体に接続する第３の消去ゲート線と、
    前記メモリセルの前記奇数行内にありかつ前記第２の複数の前記列内にある前記メモリセルの前記消去ゲート全てを、電気的に一体に接続する第４の消去ゲート線と、
    複数のソース線と、
    第１のサブソース線のうちの１つと前記ソース線のうちの１つとの間に各々が接続された複数の第１の選択トランジスタと、
    第２のサブソース線のうちの１つと前記ソース線のうちの１つとの間に各々が接続された複数の第２の選択トランジスタと、
    前記第１の選択トランジスタのゲートに接続された第１の選択トランジスタ線と、
    前記第２の選択トランジスタのゲートに接続された第２の選択トランジスタ線と、を備える、メモリデバイス。
  11. 前記ソース線の各々について、前記ソース線の前記各々に接続されている前記第１の選択トランジスタのうちの１つが、前記メモリセルの前記行のうちの１つの第１の行について前記第１のサブソース線のうちの１つに接続され、前記ソース線の前記各々に接続されている前記第２の選択トランジスタのうちの１つが、前記メモリセルの行の前記第１の行について前記第２のサブソース線のうちの１つに接続されている、請求項１０に記載のメモリデバイス。
  12. コントローラであって、
    前記第２の消去ゲート線に正の電圧を印加することと、
    前記第１の制御ゲート線にゼロ電圧又は負の電圧を印加することと、
    前記第１の制御ゲート線を除く前記第２の消去ゲート線にも接続されている前記メモリセルに接続された前記制御ゲート線全てに正の電圧を印加することと、によって、前記第１の複数の前記列内にあり、前記制御ゲート線のうちの第１の制御ゲート線に接続され、かつ前記第２の消去ゲート線に接続されている前記メモリセルの標的グループに対して消去動作を実行するように構成されているコントローラを更に備える、請求項１０に記載のメモリデバイス。
  13. 前記コントローラが、更に、前記第１の消去ゲート線にも接続されている前記メモリセルに接続されている前記全ての制御ゲート線にゼロ電圧を印加することによって、前記消去動作を実行するように構成されている、請求項１２に記載のメモリデバイス。
  14. 前記コントローラが、更に、前記第１の消去ゲート線にも接続されている前記メモリセルに接続されている前記全ての制御ゲート線に低い正の電圧を印加することによって、前記消去動作を実行するように構成されており、前記低い正の電圧が、前記第１の制御ゲート線を除く前記第２の消去ゲート線にも接続されている前記メモリセルに接続されている前記制御ゲート線全てに印加される前記正の電圧より低い、請求項１２に記載のメモリデバイス。
  15. 前記コントローラが、更に、ゼロ電圧、又は前記第１の選択トランジスタの閾値電圧を下回る電圧を前記第１の選択トランジスタ線に印加することによって、前記消去動作を実行するように構成されている、請求項１２に記載のメモリデバイス。
  16. 前記コントローラが、更に、ゼロ電圧を前記第２の選択トランジスタ線に印加することによって、前記消去動作を実行するように構成されている、請求項１６に記載のメモリデバイス。
  17. 前記第１の複数の前記列内の前記メモリセルのうちの１つに対してプログラム動作を実行するように構成されたコントローラを更に備え、前記１つのメモリセルが、
    前記第１のワード線に正の電圧を印加することと、
    前記第１の制御ゲート線に正の電圧を印加することと、
    前記第２の消去ゲート線に正の電圧を印加することと、
    前記第１の選択トランジスタ線に正の電圧印加することと、により、前記ワード線のうちの第１のワード線、前記第２の消去ゲート線及び前記制御ゲート線のうちの第１の制御ゲート線に接続されている、請求項１０に記載のメモリデバイス。
  18. 前記コントローラが、更に、ゼロ電圧を前記第２の選択トランジスタ線に印加することによって前記プログラム動作を実行するように構成されている、請求項１７に記載のメモリデバイス。
  19. 前記第１のサブソース線の各々が、前記メモリセルの前記行のうちの１つの第２の行内にあり、かつ前記第１の複数の前記列内にある前記メモリセルの前記ソース領域を電気的に一体に接続し、
    前記第２のサブソース線の各々が、前記メモリセルの前記行のうちの１つの第２の行内にあり、かつ前記第２の複数の前記列内にある前記メモリセルの前記ソース領域を電気的に一体に接続する、請求項１０に記載のメモリデバイス。
  20. 前記第１のサブソース線の各々について、前記１つの第１のサブソース線によって電気的に一体に接続された前記ソース領域全てが、前記メモリセルの前記行のうちの１つのみ内のメモリセルのためのものであり、
    前記第２のサブソース線の各々について、前記１つの第２のサブソース線によって電気的に一体に接続された前記ソース領域全てが、前記メモリセルの前記行のうちの１つのみ内のメモリセルのためのものである、請求項１０に記載のメモリデバイス。
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